CN112948309B - 一种基于fpga的减少bufg资源的实时传输实现系统及方法 - Google Patents

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Abstract

本发明提供了一种基于FPGA的减少BUFG资源的实时传输实现系统，包括主控模块和辅助模块，所述主控模块与辅助模块相连接；所述主控模块包括高速采集板、信号处理板和时序控制板，所述高速采集板与信号处理板相连接，所述信号处理板与时序控制板相连接；所述辅助模块包括电源模块、板卡和机箱背板；所述机箱背板上设置有数据外部接口、同步时钟接口和射频时钟接口，所述辅助模块上设置有检测板，所述检测板包括第一汇总芯片、第二汇总芯片、第三汇总芯片和第四汇总芯片，所述第四汇总芯片产生BUFG超标问题。本发明为后续高速宽带多路数据处理得以顺利进行奠定了基础，具有很实用的工程价值。

Description

一种基于FPGA的减少BUFG资源的实时传输实现系统及方法
技术领域
本发明涉及数字信号处理的技术领域，具体地，涉及一种基于FPGA的减少BUFG资源的实时传输实现系统及方法。
背景技术
随着软件无线电技术和阵列信号处理技术的不断发展，信号处理所需要实时处理的数据路数也在迅速增大，这就使得数据流传输到某一块汇总芯片后形成高密度传输，BUFG数量超标问题面临很大挑战。以往低密度GTH传输不需要考虑BUFG超标问题，但是本文提及的16路GTH输入再输出问题的解决，就面临BUFG不足的问题，需要从GTH本身和GTH与LVDS高低配传输结合两个方面来解决问题高密度传输问题。BUFG是全局时钟网络，它可以驱动所有的IO和逻辑，一般在配置MMCM或PLL时会用到，使时钟延时和抖动最小。合并BUFG传输方案是解决高速高密度传输数据问题的其中一个方案，目前可以实现4个IPCORE共用一个BUFG，甚至是8个IPCORE共用一个BUFG。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种基于FPGA的减少BUFG资源的实时传输实现系统及方法。
根据本发明提供的一种基于FPGA的减少BUFG资源的实时传输实现系统，包括主控模块和辅助模块，所述主控模块与辅助模块相连接；
所述主控模块包括高速采集板、信号处理板和时序控制板，所述高速采集板与信号处理板相连接，所述信号处理板与时序控制板相连接；
所述辅助模块包括电源模块、板卡和机箱背板；所述机箱背板上设置有数据外部接口、同步时钟接口和射频时钟接口，所述辅助模块上设置有检测板，所述检测板包括第一汇总芯片、第二汇总芯片、第三汇总芯片和第四汇总芯片，所述第四汇总芯片产生BUFG超标问题。
优选地，所述BUFG超标采用不同时钟域下和相同时钟域下BUFG合并。
优选地，所述BUFG超标采用GTH高速数据传输与LVDS低速数据传输结合，使用高低配的方案。
优选地，所述LVDS低速数据传输采用有限状态机的方式和定时收发包头和控制LVDS接收数据BITSLIP移位操作结合的方法。
本发明还提供一种基于FPGA的减少BUFG资源的实时传输实现方法，所述方法包括上述中的一种基于FPGA的减少BUFG资源的实时传输实现系统，所述方法包括如下步骤：
步骤1：设置参数，采用GTH为AURORA协议，采用64B/66B编码模式，每个AURORA的IPCORE采用4路传输；
步骤2：设置约束命令，采用指望表约束；
步骤3：判断是否是同一个时钟的BUFG合并还是不同时钟下的BUFG合并；
步骤4：在同一个外部输入的差分时钟下，使用同一个DRP时钟，将INIT时钟传递到第二个IPCORE，复位信号以及其他信号也随之传递到第二个IPCORE；
步骤5：在不同外部输入的差分时钟下，不同WRAPPER的模式下，使用同一个DRP时钟和INIT时钟合并BUFG的传输方案。
优选地，所述步骤2中的约束命令包括常用约束命令和特殊约束命令；常用约束命令是指时钟频率约束、位置约束、电平约束；采用ILA抓取的数据被综合掉问题，要用特殊命令mark_debug约束网表。
优选地，所述步骤4的输出信号是独立的，IPCORE提供了共享逻辑选项，使多组IPCORE共用一个BUFG。
优选地，所述LVDS低速数据传输包括如下步骤：
步骤S1：参数设置，接口模板采用custom模式，数据位宽采用固定模式；外部输入数据为20位，外部输出数据为4位，差分LVDS模式传输，串化因子为5；时钟采用内部输入模式；工作模式采用单工输入模式和单工输出模式；内部延时采用内部无时钟延迟和数据延迟；
步骤S2：发送模块设计，发送模块采用SELECTIO的IPCORE进行传输，采用数据总量守恒的原则，双时钟匹配传输的方法，大位宽输入数据用低频时钟作为伴随时钟，小位宽输出数据用高频时钟作为伴随时钟，并采用低频时钟；每1万个数据插入一个包头，包头设置为20位16进制数据ABCDE；高频时钟发送LVDS数据的方式传输，并用在线逻辑分析仪监控低频发送数据和包头；
步骤S3：接收模块设计，接收模块采用SELECTIO的IPCORE进行传输，采用数据总量守恒的原则，双时钟匹配传输的方法，大位宽输入数据用低频时钟作为伴随时钟，小位宽输出数据用高频时钟作为伴随时钟，并采用高频时钟，接收LVDS传输过来的数据，转换成低频时钟的大位宽数据，并用在线逻辑分析仪监控接收数据；
步骤S4：对接收结果进行校正，通过4位bitslip来调节比特对齐，使用一个状态机，在第一个状态检测包头ABCDE，检测到包头，跳到第三个状态，等待下一个包头；连续10万个点检测不到包头，跳到第一个状态重新检测；第一个状态检测不到包头，等到1万个点后，跳到第二个状态，bitslip设置为1，也就是4个1，经过一个节拍之后置0，同时经过四个节拍等待之后，跳到第一个状态重新检测包头，检测完成，恢复正常；包头不对，继续检测。
与现有技术相比，本发明具有如下的有益效果：
1、本发明后续高速宽带多路数据处理得以顺利进行奠定了基础，具有很实用的工程价值；
2、本发明采用aurora64b/66b的IP核和SELECTIO的IP核,围绕降低BUFG资源消耗问题，从而编译、布局、布线、顺利生成比特文件，而进行的GTH共享BUFG设计、LVDS发送模块和接收模块的设计、LVDS的IP核设置问题、发送模块设计和接收模块设计、比特对齐等问题做了比较详细的介绍，对FPGA汇总芯片收发实时高低配传输问题的研究，具有较大的参考意义。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明的硬件系统结构框图；
图2为本发明的高速GTH接收发送数据架构图；
图3为本发明同一时钟下的BUFG合并常规实现方案图；
图4为本发明不同时钟下的BUFG合并实现方案图；
图5为本发明LVDS实时传输架构图；
图6为本发明在线逻辑分析仪下的传输示例结果对比图；
图7为本发明在高低配传输BUFG使用情况对比图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
参照图1和图2，本发明高速采集板的FPGA程序，由4组4路非相干积累，去首位超宽带传输的方法编写而成。编写完成后生成MCS文件，调整拨码开关，程序烧死在四个高速采集板中。
参照图3和图4，本发明信号检测板FPGA程,编写完成后，生成MCS文件，调整拨码开关，程序烧死在信号处理板中。
参照图5和图6，本发明时序控制板的FPGA程序编写完成后，生成MCS文件，调整拨码开关，程序烧死在时序控制板中，用来触发四块高速采集板里的所有ADC在同一时间工作。
当时序控制板中的触发开关拉高开启工作后，验证信号检测板中频信号的测量值和其他相关芯片的中频信号传输值。
基于FPGA的减少BUFG资源的实时传输系统，是由主控模块和辅助模块两部分组成。主控模块包括六块PCB板：高速采集板四块、信号处理板一块、时序控制板一块；辅助模块包括电源模块两个板卡和机箱背板，其中背板有与接收机连接的16路数据外部接口、100MHZ同步时钟接口、6GHZ射频时钟接口。
高速采集板的每块板卡有两块FPGA芯片，具体型号是xc7vx690tffg1927-2，每块芯片与两路ADC模数转换器相连接。这样就形成了每块高速采集板接收4路ADC数据，四块高速采集板接收16路ADC数据和4路经过FFT的6880位宽的模值。
信号检测板的作用是四个芯片同时接收688路10位的模值，最后四路模值全部传输到芯片四。
时序控制板的作用是发出一个单比特触发信号，这个触发信号连接四块高速采集板的16路ADC模数转换器，作为ADC模数转换器的采集开关，这样保证了16路ADC模数转换器采集到的数据是从同一时间点开始的。
高速GTH接收数据架构是指从采集板1传输到检测板芯片1的4路数据，从采集板2传输到检测板芯片2的4路数据，从采集板3传输到检测板芯片3的4路数据，从采集板4传输到检测板芯片4的4路数据。然后检测板的CHIP1传输到CHIP4，检测板的CHIP2传输到CHIP4，检测板的CHIP3传输到CHIP4，CHIP4芯片就形成了16路数据，经过相关算法后，向其他板卡输出结果数据。
48路数据输入后，又向其他板卡输出结果数据，就造成了BUFG超标。
一种基于GTH减少BUFG资源的实时传输实现方法，包括如下步骤：
步骤一：参数设置。本技术采用GTH为AURORA协议，采用64B/66B编码模式，每个AURORA的IPCORE采用4路传输。AURORA的IPCORE有三种模式，分别是单发模式，单收模式和收发同体模式；通信接口有两种模式，分别是帧模式和流模式；本技术采用单发模式和单收模式、使用帧模式、使用小端对齐模式；本技术采用传输速率为5Gb/s，DRP时钟和INIT时钟为50M，GTH参考时钟为125M，不使用K码，不使用流量控制。
步骤二：约束命令的设置。约束命令包括常用约束命令和特殊约束命令。常用约束命令是指时钟频率约束、位置约束、电平约束。本技术采用特殊约束命令是指网表约束。对于时钟管脚，要约束频率、电平和位置；对于非时钟管脚，要约束电平和位置。本技术采用ILA抓取的数据被综合掉问题，要用特殊命令mark_debug约束网表；对于较大位宽数据布线失败问题，本技术采用特殊命令max_fanout约束网表，同时本技术采用特殊命令fewercarry chains约束网表，实现大位宽的操作数使用查找表而不用进位链实现。同时采用特殊命令压缩bit文件，实现程序快速下载。
步骤三：判断是否是同一个时钟的BUFG合并还是不同时钟下的BUFG合并，同一个时钟跳到步骤四，不同时钟跳到步骤五。
步骤四：在同一个外部输入的差分时钟下，使用同一个DRP时钟，将INIT时钟传递到第二个IPCORE，复位信号以及其他信号也随之传递到第二个IPCORE，输出信号依然是独立的，由于IPCORE本身提供了共享逻辑选项，所以两组IPCORE共用一个BUFG的效果。可共享逻辑资源也可应用于多个实例，从而最小化使用BUFG资源，同时保留更多地灵活性来解决更多地实例共享。
步骤五：在不同外部输入的差分时钟下，不同WRAPPER的模式下，使用同一个DRP时钟和INIT时钟合并BUFG的传输方案，该方案的特点是共享时钟、共享复位、独立WRAPPER、独立IBUFDS、独立ipcore输出，此种共享模式不仅可以极大的减少BUFG资源的使用，而且具有更高的独立性，具有更高的工程价值。
在FPGA数据传输的过程中，有些数据必须要用高速实时传输，而有些数据则是高速实时传输和低速实时传输都可以，并且传输的位宽比较低。那么就选择使用LVDS传输作为补充方案，在满足高速实时传输要求的同时，使用部分低速实时传输方案没减少了BUFG资源用量。通过这种方案，实现了基于FPGA的GTH和LVDS高低配传输设计。
一种基于LVDS减少BUFG资源的实时传输实现方法，包括如下步骤：
步骤一：发送模块采用SELECTIO的IPCORE进行传输，选择传统模式，单输出模式和SDR模式，外部输出数据为4位，串化因子为5，采用差分LVDS模式传输，采用内部时钟输入模式，低频率时钟和多位宽数据是一个时钟域，高频率时钟和单宽数据是一个时钟域，采用单复位模式。传输的数据要经过处理，每传输1万个数据，加一个包头，包头设置为20位16进制数据ABCDE，为后续接收数据调整比特顺序做铺垫。
步骤二：接收模块采用SELECTIO的IPCORE进行传输，选择传统模式，单输出模式和SDR模式，外部输出数据为4位，串化因子为5，采用查分LVDS模式传输，采用内部时钟输入模式，低频率时钟和多位宽数据是一个时钟域，高频率时钟和单宽数据是一个时钟域，采用单复位模式。
步骤三：通过4位bitslip来调节比特对齐，具体调节方法如下：使用一个状态机，在第一个状态检测包头，如果检测到包头，则跳到第三个状态，等待下一个包头；如果连续10万个点检测不到包头，那么跳到第一个状态重新检测。如果第一个状态检测不到包头，等到1万个点后，跳到第二个状态，bitslip设置为1，也就是4个1，经过一个节拍之后置0，同时经过四个节拍等待之后，跳到第一个状态重新检测包头，如果检测完成了就恢复正常，包头不对就继续检测。
通过在线逻辑分析仪观察结果：DBF4的结果是GTH输入数据产生的结果，DBF3的结果是LVDS传输的结果，DDC33是LVDS传输的结果，DDC93也是LVDS传输的结果，从图中可以看出，4个数据的结果是一致的，说明LVDS实时传输是正确的。
LUT代表查找表；LUTRAM代表存储单位查找表；FF代表触发器；BRAM代表块存储器；IO代表输入输出端口；GT代表GTH；BUFG代表全局时钟网络；MMCM代表混合时钟管理单元。芯片内部一共有BUFG资源32个，左图中没加LVDS实时传输方案，目前使用了28个BUFG，右图加上了LVDS实时传输方案，一共使用了29个BUFG，说明一次LVDS传输只消耗了一个时钟引起的BUFG消耗，BUFG资源的消耗远远低于GTH。
一种基于FPGA的减少BUFG资源的实时传输系统，是由主控模块和辅助模块组成。主控模块包括：高速采集板四块、信号处理板一块、时序控制板一块；辅助模块包括电源模块两个板卡和机箱背板，其中背板有与接收机连接的16路数据外部接口、100MHZ同步时钟接口、6GHZ射频时钟接口，在检测板第四块汇总芯片上会产生BUFG超标问题。
检测板第四块汇总芯片上会产生BUFG超标问题，采用不同时钟域下BUFG合并的实现方法减少BUFG；采用GTH高速数据传输与LVDS低速数据传输结合，使用高低配的方案增加更多传输通道。
LVDS低速数据传输问题，采用有限状态机的方式，采用定时收发包头和控制LVDS接收数据BITSLIP移位操作结合的方法，实现了LVDS多位宽传输过程中，比特边界对齐，进而接收数据达到无损还原的效果。
本发明采用aurora64b/66b的IP核和SELECTIO的IP核,围绕降低BUFG资源消耗问题，从而编译、布局、布线、顺利生成比特文件，而进行的GTH共享BUFG设计、LVDS发送模块和接收模块的设计、LVDS的IP核设置问题、发送模块设计和接收模块设计、比特对齐等问题做了比较详细的介绍，对FPGA汇总芯片收发实时高低配传输问题的研究，具有较大的参考意义。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (6)

1.一种基于FPGA的减少BUFG资源的实时传输实现系统，其特征在于，包括主控模块和辅助模块，所述主控模块与辅助模块相连接；
所述主控模块包括高速采集板、信号处理板和时序控制板，所述高速采集板与信号处理板相连接，所述信号处理板与时序控制板相连接；
所述辅助模块包括电源模块、板卡和机箱背板；所述机箱背板上设置有数据外部接口、同步时钟接口和射频时钟接口，所述辅助模块上设置有检测板，所述检测板包括第一汇总芯片、第二汇总芯片、第三汇总芯片和第四汇总芯片，所述第四汇总芯片产生BUFG超标问题；
所述BUFG超标采用GTH高速数据传输与LVDS低速数据传输结合，使用高低配的方案；
所述LVDS低速数据传输包括如下步骤：
步骤S1：参数设置，接口模板采用custom模式，数据位宽采用固定模式；外部输入数据为20位，外部输出数据为4位，差分LVDS模式传输，串化因子为5；时钟采用内部输入模式；工作模式采用单工输入模式和单工输出模式；内部延时采用内部无时钟延迟和数据延迟；
步骤S2：发送模块设计，发送模块采用SELECTIO的IPCORE进行传输，采用数据总量守恒的原则，双时钟匹配传输的方法，大位宽输入数据用低频时钟作为伴随时钟，小位宽输出数据用高频时钟作为伴随时钟，并采用低频时钟；每1万个数据插入一个包头，包头设置为20位16进制数据ABCDE；高频时钟发送LVDS数据的方式传输，并用在线逻辑分析仪监控低频发送数据和包头；
步骤S3：接收模块设计，接收模块采用SELECTIO的IPCORE进行传输，采用数据总量守恒的原则，双时钟匹配传输的方法，大位宽输入数据用低频时钟作为伴随时钟，小位宽输出数据用高频时钟作为伴随时钟，并采用高频时钟，接收LVDS传输过来的数据，转换成低频时钟的大位宽数据，并用在线逻辑分析仪监控接收数据；
步骤S4：对接收结果进行校正，通过4位bitslip来调节比特对齐，使用一个状态机，在第一个状态检测包头ABCDE，检测到包头，跳到第三个状态，等待下一个包头；连续10万个点检测不到包头，跳到第一个状态重新检测；第一个状态检测不到包头，等到1万个点后，跳到第二个状态，bitslip设置为1，也就是4个1，经过一个节拍之后置0，同时经过四个节拍等待之后，跳到第一个状态重新检测包头，检测完成，恢复正常；包头不对，继续检测。
2.根据权利要求1所述的一种基于FPGA的减少BUFG资源的实时传输实现系统，其特征在于，所述BUFG超标采用不同时钟域下和相同时钟域下BUFG合并。
3.根据权利要求1所述的一种基于FPGA的减少BUFG资源的实时传输实现系统，其特征在于，所述LVDS低速数据传输采用有限状态机的方式和定时收发包头和控制LVDS接收数据BITSLIP移位操作结合的方法。
4.一种基于FPGA的减少BUFG资源的实时传输实现方法，其特征在于，所述方法包括如权利要求1-3中任一项的一种基于FPGA的减少BUFG资源的实时传输实现系统，所述方法包括如下步骤：
步骤1：设置参数，采用GTH为AURORA协议，采用64B/66B编码模式，每个AURORA的IPCORE采用4路传输；
步骤2：设置约束命令，采用指望表约束；
步骤3：判断是否是同一个时钟的BUFG合并还是不同时钟下的BUFG合并；
步骤4：在同一个外部输入的差分时钟下，使用同一个DRP时钟，将INIT时钟传递到第二个IPCORE，复位信号以及其他信号也随之传递到第二个IPCORE；
步骤5：在不同外部输入的差分时钟下，不同WRAPPER的模式下，使用同一个DRP时钟和INIT时钟合并BUFG的传输方案。
5.根据权利要求4所述的一种基于FPGA的减少BUFG资源的实时传输实现方法，其特征在于，所述步骤2中的约束命令包括常用约束命令和特殊约束命令；常用约束命令是指时钟频率约束、位置约束、电平约束；采用ILA抓取的数据被综合掉问题，要用特殊命令mark_debug约束网表。
6.根据权利要求4所述的一种基于FPGA的减少BUFG资源的实时传输实现方法，其特征在于，所述步骤4的输出信号是独立的，IPCORE提供了共享逻辑选项，使多组IPCORE共用一个BUFG。
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