CN108763694A - 一种降低fpga动态功耗的方法及装置 - Google Patents

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王建涛
易明
李蔚恒
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Abstract

公开了一种降低FPGA动态功耗的方法，其减少了系统工作过程中无关逻辑翻转带来的动态功耗，起到了良好的降功耗的作用。这种降低FPGA动态功耗的方法，在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态，动态时钟树门控单元为FPGA内部的BUFGCE单元，FPGA时钟逻辑单元映射为：每个时钟驱动单元对应一个时钟域的逻辑和存储单元，动态时钟门控单元对应动态时钟树覆盖逻辑和存储单元。还提供了降低FPGA动态功耗的装置。

Description

一种降低FPGA动态功耗的方法及装置
技术领域
本发明属于集成电路FPGA设计的技术领域，具体涉及到一种降低FPGA动态功耗的方法，以及降低FPGA动态功耗的装置。
背景技术
目前数字电路集成设计领域产品需求变化较快，然而数字集成电路在应用普遍存在功耗高、散热要求高等问题。因此，低功耗设计在集成电路嵌入式领域具有重要的意义。
FPGA(Field－Programmable Gate Array，现场可编程门阵列)的功耗主要由静态功耗和动态功耗两部分组成。静态功耗由芯片本身出厂性质决定，用户无法更改。动态功耗与用户的设计紧密相关，为此需要将降功耗的重点放在降低FPGA动态功耗上。
发明内容
本发明的技术解决问题是：克服现有技术的不足，提供一种降低FPGA动态功耗的方法，其减少了系统工作过程中无关逻辑翻转带来的动态功耗，起到了良好的降功耗的作用。
本发明的技术解决方案是：这种降低FPGA动态功耗的方法，在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态，动态时钟树门控单元为FPGA内部的BUFGCE单元，FPGA时钟逻辑单元映射为：每个时钟驱动单元对应一个时钟域的逻辑和存储单元，动态时钟门控单元对应动态时钟树覆盖逻辑和存储单元。
还提供了降低FPGA动态功耗的装置，该装置包括：若干个时钟驱动单元和一个动态时钟门控单元；在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态，动态时钟树门控单元为FPGA内部的BUFGCE单元，FPGA时钟逻辑单元映射为：每个时钟驱动单元对应一个时钟域的逻辑和存储单元，动态时钟门控单元对应动态时钟树覆盖逻辑和存储单元。
本发明在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态来减小系统单位时间内无关逻辑翻转带来的动态功耗，系统设计中动态时钟树连接的资源占用比例达到40％，且动态时钟树对应的逻辑单元与其他时钟域在时间上处于互斥的工作状态情况下，FPGA动态功耗可节省40％以上，减少了系统工作过程中无关逻辑翻转带来的动态功耗，起到了良好的降功耗的作用。
附图说明
图1为FPGA内部时钟域分布示意图；
图2为根据本发明的FPGA依据动态时钟树技术降功耗设计方案框图；
图3为动态门控时钟示意图；
图4示出了动态门控时钟工作原理；
图5为动态时钟树与逻辑资源连接原理图；
图6为FPGA时钟与逻辑单元设计示意图。
具体实施方式
这种降低FPGA动态功耗的方法，在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态，动态时钟树门控单元为FPGA内部的BUFGCE单元，FPGA时钟逻辑单元映射为：每个时钟驱动单元对应一个时钟域的逻辑和存储单元，动态时钟门控单元对应动态时钟树覆盖逻辑和存储单元。
优选地，可编程逻辑内部动态时钟门控BUFGCE具有使能管脚，当门控时钟使能管脚CE开启时，门控时钟驱动管脚输出与输入同频率同相位的时钟，当门控时钟管脚CE关闭时，门控时钟驱动管脚没有时钟输出。
优选地，动态门控时钟使能管脚由FPGA内部逻辑控制。
优选地，动态门控时钟单元驱动FPGA内部逻辑资源及存储资源工作，动态时钟门控单元与逻辑资源和存储资源连接关系如树状结构，将上述时钟与逻辑和存储资源连接成为动态时钟树。
优选地，动态时钟门控单元没有时钟输出时，对应的逻辑和存储资源处于低功耗状态不消耗多余的动态功耗，起到了将功耗的作用；降功耗的结果与逻辑资源、存储资源比例成正比例关系，与动态时钟树对应的资源工作时间比例呈反比例关系。
优选地，通过动态时钟树与FPGA降功耗的原理分析，进行FPGA时钟与逻辑单元设计，将系统中单位时间内工作比例较短且逻辑比例占用较高的单元连接到统一的动态时钟门控单元上，通过FPGA内部动态时钟使能控制单元来依据条件触发动态时钟树对应的资源进行工作。
还提供了降低FPGA动态功耗的装置，该装置包括：若干个时钟驱动单元和一个动态时钟门控单元；在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态，动态时钟树门控单元为FPGA内部的BUFGCE单元，FPGA时钟逻辑单元映射为：每个时钟驱动单元对应一个时钟域的逻辑和存储单元，动态时钟门控单元对应动态时钟树覆盖逻辑和存储单元。
本发明在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态来减小系统单位时间内无关逻辑翻转带来的动态功耗，系统设计中动态时钟树连接的资源占用比例达到40％，且动态时钟树对应的逻辑单元与其他时钟域在时间上处于互斥的工作状态情况下，FPGA动态功耗可节省40％以上，减少了系统工作过程中无关逻辑翻转带来的动态功耗，起到了良好的降功耗的作用。
以下对本发明的降低FPGA动态功耗的方法作进一步的详细说明。
以Xilinx的FPGA产品为例，通过内部动态门控时钟树控制系统内部模块工作时机，从而减少了系统工作过程中无关逻辑翻转带来的动态功耗。门控时钟树控制的内部逻辑模块规模越大对于降低系统动态功耗效果越明显。
在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态来减小系统单位时间内无关逻辑翻转带来的动态功耗。动态时钟树门控为FPGA内部的BUFGCE单元。
FPGA内部时钟域分布示意图如图1所示。
FPGA内部时钟门控单元BUFG用于驱动内部逻辑单元、RAM单元工作，BUFG分别能够驱动不同时钟域内部的逻辑单元与RAM单元。BUFG可以驱动水平方向和垂直方向逻辑单元和存储资源。
FPGA依据动态时钟树技术降功耗设计方案框图如图2所示。
可编程逻辑内部动态时钟门控BUFGCE具有使能管脚，当门控时钟使能管脚CE开启时，门控时钟驱动管脚输出与输入同频率同相位的时钟，当门控时钟管脚CE关闭时，门控时钟驱动管脚没有时钟输出。动态门控时钟使能管脚可以由FPGA内部逻辑控制。动态门控时钟示意图如图3所示。动态门控时钟工作原理如图4所示。
动态门控时钟单元驱动FPGA内部逻辑资源及存储资源工作，动态时钟门控单元与逻辑资源和存储资源连接关系如树状结构，将上述时钟与逻辑和存储资源连接成为动态时钟树。
动态时钟门控单元没有时钟输出时，对应的逻辑和存储资源处于低功耗状态不消耗多余的动态功耗，起到了将功耗的作用。降功耗的结果与逻辑资源、存储资源比例成正比例关系，与动态时钟树对应的资源工作时间比例呈反比例关系。
通过上述分析可以得知，动态时钟树对应的逻辑资源、存储资源占用比例越大，工作时间越短节省的FPGA动态功耗效果越明显。
动态时钟树与逻辑资源连接原理图如图5所示。
通过动态时钟树与FPGA降功耗的原理分析，进行FPGA时钟与逻辑单元设计时参考图6所示。通过动态时钟树设计思想，将系统中单位时间内工作比例较短且逻辑比例占用较高的单元连接到统一的动态时钟门控单元上。通过FPGA内部动态时钟使能控制单元来依据条件触发动态时钟树对应的资源进行工作达到了降低FPGA动态功耗的目的。
系统设计中动态时钟树连接的资源占用比例达到40％，且动态时钟树对应的逻辑单元与其他时钟域在时间上处于互斥的工作状态情况下节省了FPGA动态功耗达到了40％，起到了很好的降功耗的作用。
以上所述，仅是本发明的较佳实施例，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属本发明技术方案的保护范围。

Claims (7)

1.一种降低FPGA动态功耗的方法，其特征在于，在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态，动态时钟树门控单元为FPGA内部的BUFGCE单元，FPGA时钟逻辑单元映射为：每个时钟驱动单元对应一个时钟域的逻辑和存储单元，动态时钟门控单元对应动态时钟树覆盖逻辑和存储单元。
2.根据权利要求1所述的降低FPGA动态功耗的方法，其特征在于，可编程逻辑内部动态时钟门控BUFGCE具有使能管脚，当门控时钟使能管脚CE开启时，门控时钟驱动管脚输出与输入同频率同相位的时钟，当门控时钟管脚CE关闭时，门控时钟驱动管脚没有时钟输出。
3.根据权利要求2所述的降低FPGA动态功耗的方法，其特征在于，动态门控时钟使能管脚由FPGA内部逻辑控制。
4.根据权利要求3所述的降低FPGA动态功耗的方法，其特征在于，动态门控时钟单元驱动FPGA内部逻辑资源及存储资源工作，动态时钟门控单元与逻辑资源和存储资源连接关系如树状结构，将上述时钟与逻辑和存储资源连接成为动态时钟树。
5.根据权利要求4所述的降低FPGA动态功耗的方法，其特征在于，动态时钟门控单元没有时钟输出时，对应的逻辑和存储资源处于低功耗状态不消耗多余的动态功耗，起到了将功耗的作用；降功耗的结果与逻辑资源、存储资源比例成正比例关系，与动态时钟树对应的资源工作时间比例呈反比例关系。
6.根据权利要求5所述的降低FPGA动态功耗的方法，其特征在于，通过动态时钟树与FPGA降功耗的原理分析，进行FPGA时钟与逻辑单元设计，将系统中单位时间内工作比例较短且逻辑比例占用较高的单元连接到统一的动态时钟门控单元上，通过FPGA内部动态时钟使能控制单元来依据条件触发动态时钟树对应的资源进行工作。
7.一种降低FPGA动态功耗的装置，其特征在于，该装置包括：若干个时钟驱动单元和一个动态时钟门控单元；在FPGA内部通过动态时钟树来控制芯片内部模块的工作状态，动态时钟树门控单元为FPGA内部的BUFGCE单元，FPGA时钟逻辑单元映射为：每个时钟驱动单元对应一个时钟域的逻辑和存储单元，动态时钟门控单元对应动态时钟树覆盖逻辑和存储单元。
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