CN1574628A - 用于时钟门控时钟树以减小功率耗散的方法和装置 - Google Patents

用于时钟门控时钟树以减小功率耗散的方法和装置 Download PDF

Info

Publication number
CN1574628A
CN1574628A CNA2004100465823A CN200410046582A CN1574628A CN 1574628 A CN1574628 A CN 1574628A CN A2004100465823 A CNA2004100465823 A CN A2004100465823A CN 200410046582 A CN200410046582 A CN 200410046582A CN 1574628 A CN1574628 A CN 1574628A
Authority
CN
China
Prior art keywords
clock
functional block
signal
gate
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100465823A
Other languages
English (en)
Inventor
瓦姆斯·K·斯里坎特姆
艾雷尔·理查德·克拉克Ii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agilent Technologies Inc
Original Assignee
Agilent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agilent Technologies Inc filed Critical Agilent Technologies Inc
Publication of CN1574628A publication Critical patent/CN1574628A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明提供了一种时钟门控电路(405)，该时钟门控电路(405)通过在向至少一个功能块(250)馈送的时钟树(200)的输入端对时钟信号(210)进行门控来减少包括所述功能块(250)的数字电路(10)中的功率耗散。时钟门控电路(405)包括逻辑门(400)，逻辑门(400)接收时钟信号(210)和由功能块(250)产生的时钟禁用信号(450)，并在向功能块(250)馈送的时钟树(200)的输入端对时钟信号(210)进行门控。另外，提供了全局信号发生器(1000)，用于在必要的时候，例如在芯片的测试过程中，向每个功能块(250)发送全局信号(1050)以防止产生时钟禁用信号(450)。

Description

用于时钟门控时钟树以减小功率耗散的方法和装置
技术领域
本发明一般地涉及时钟门控电路，特别是涉及用于对数字电路中的时钟分配网络进行门控的方法。
背景技术
数字电路在计算领域具有广泛的应用。最近，对例如个人数字助理(PDA)、蜂窝式电话和膝上型电脑之类的可移动计算设备的需求显著增加了。可移动计算设备一般需要电池供电，因此，对于这样的设备的一个关键技术要求就是低功率消耗。除了增加电池寿命，减少可移动计算设备中的功率消耗还减少了产生的热量，这使得能够生产出更小的具有减小的冷却要求的计算设备。
这样的可移动计算设备中的显著的功率节省能够通过减少数字电路中的开关动作的量来获得。在很多数字电路设计中，时钟分配网络或“树”包括大量的开关元件来以最小的时钟歪斜(clock skew)将时钟信号分配给电路的所有功能块(例如，逻辑部件)。为了减少时钟分配网络的功率消耗，已经采用了各种“时钟门控”方法来防止功能块在处于空闲状态时接收时钟信号。
例如，授予Simmons等的美国再公告专利Re.36,839和授予Long等的美国专利No.6,232,820都描述了在数字电路中使能和禁用到功能块的时钟信号的传统时钟门控电路，上述两个专利通过引用被结合于此。但是，无论Simmons等还是Long等都没有解决由向功能块进行馈送的时钟树内的开关元件所引起的功率耗散问题。因此，传统的时钟门控电路并没有充分地减少数字电路中的功率消耗。
利用被门控的时钟的其它提高时钟树效率的努力也还没有足够或者有效地减少传统数字电路中的功率消耗。例如，授予Minami等的美国专利No.6,272,667提出使用一种CAD工具来插入和优化在产生时钟门控使能信号之后设置的缓冲单元，该专利通过引用被结合于此。作为另一个例子，授予Dean等的美国专利No.6,434,704描述了将被门控的和未被门控的时钟树分开同时还将时钟歪斜最小化的算法，该专利通过引用被结合于此。Minami等以及Dean等都提出了不容易被实现到现有的数字电路中去的复杂的电路设计技术。所以，无论Minami等还是Dean等都没有提供用于减少传统数字电路中的功率消耗需求的适合的方案。因此，现在需要的用于对到数字电路的各个功能块的时钟树进行门控的时钟门控系统。
发明内容
本发明的实施例提供了用于在具有至少一个功能块的数字电路中使用的时钟门控电路。时钟门控电路在向功能块馈送的时钟树的输入端处对时钟信号进行门控。该时钟门控电路包括接收时钟信号和由功能块所产生的时钟禁用信号的逻辑门。基于时钟禁用信号的值，逻辑门对到功能块的时钟信号进行门控。
在一个实施例中，当处于空闲状态时功能块产生时钟禁用信号。功能块基于当前状态和到该功能块的输入信号的值确定接下来的操作状态是否为空闲状态。每个功能块包括组合逻辑和一个或者多个被提供时钟的外部触发器。时钟禁用信号对到外部触发器的时钟信号进行门控以防止外部触发器的开关动作。另外，时钟禁用信号对到功能块内的任何内部触发器的时钟信号进行门控，以进一步减少数字电路中的功率消耗。
在另一个实施例中，该数字电路为具有以流水线设计进行互连的多个功能块的流水线电路。每个功能块产生各自的时钟禁用信号，以独立于流水线中的其它功能块对到每个功能块的时钟信号进行门控。其它实施例包括全局信号发生器，用于在必要的时候，例如在测试芯片过程中，向每个功能块提供全局信号以防止产生时钟禁用信号。
附图说明
以下将参照示出了本发明的示例实施例并通过引用被结合在说明书中的附图，对所公开的发明进行描述，其中：
图1A和1B图示了数字电路中示例性功率耗散元件的电路示意图；
图2是用于对被递送给多个功能块的时钟信号中的时钟歪斜进行最小化的示例性时钟树的电路示图；
图3图示了示例功能块，所述示例功能块具有用于为功能块的逻辑部件提供时钟信号的多个内部和外部触发器；
图4是图示了根据本发明实施例的示例性时钟门控电路的电路示图，所述时钟门控电路用于在向功能块馈送的时钟树的输入端对到该功能块的时钟信号进行门控；
图5图示了具有以流水线设计布置的多个功能块的芯片；
图6A是流程图，图示了对到功能块的时钟信号进行门控的示例性过程；
图6B是流程图，图示了功能块产生时钟禁用信号以对到该功能块的时钟进行门控的示例性过程；
图7是时钟时序图，图示了输入到图4的时钟门控电路以及从其输出的时钟信号的示例性逻辑电平；
图8图示了用于基于输入信号的值产生时钟禁用信号的一种示例型的功能块；
图9是流程图，图示了确定由图8的功能块所产生的时钟禁用信号的值的示例性过程；
图10是用于向各个功能块提供全局信号以防止产生相应的时钟禁用信号的数字电路的框图；以及
图11是流程图，图示了应用全局信号来防止产生时钟禁用信号的示例性过程。
具体实施方式
本申请的众多创新性教导将通过具体参考示例实施例来描述。但是，应该理解，这些实施例在这里仅提供了创新性教导的很多有利利用的一些例子。总之，说明书中作出的陈述未必限定任何各种所要求权利保护的发明。另外，某些陈述可能适用于某些发明性的特征，但是不适用于其它的特征。
数字电路中的功率消耗可以被归类为动态功率消耗或静态功率消耗。动态功率消耗是主要的功率消耗部分，其是由数字电路开关中的电容性节点引起的。例如，参看图1A，示出了具有电容性接点50的CMOS数字电路10。电路10中的动态功率耗散是电容充电开关电流30b、电容放电开关电流30a以及开关过程中Vdd与地之间的直流通路电流20的函数。电容充电开关电流30b、电容放电开关电流30a以及直流通路电流20一起影响动态功率耗散。如果S表示开关动作，CLOAD是输出节点的电容量而Vdd是电源，则由于电容充电和放电电流引起的动态功率耗散可以通过以下等式给出：
                   DPD＝*S*Vdd2*CLOAD*f           (等式1)
其中f是数字电路的工作频率。
另一方面，静态功率消耗是由于数字电路内的晶体管固有的漏电流引起的，所以相对动态功率消耗来说并不显著。例如，参看图1B，由于CMOS数字电路10中的晶体管100a和100b是串联的，所以静态功率耗散是截止晶体管100a或100b中的漏电流80和亚阈值(subthreshold)电流60的函数。漏电流80和亚阈值电流60一起比电容充电和放电电流小几个量级，因此，CMOS数字电路中的总的静态功率消耗小于动态功率消耗。
所以，最主要的功率节省可以通过减少动态功率耗散来实现，而这可以通过减少数字电路中开关动作的数量来完成。如上所述，很多数字电路设计中的时钟树包括大量的各种类型的开关元件。图2示出了时钟树开关元件的一个例子，其图示了用于向多个功能块250提供时钟信号210的示例性时钟树200。时钟树200包括例如晶体振荡器的用于产生时钟信号210的时钟源(未示出)和多个延迟元件220(或缓冲器)，所述多个延迟元件220被耦合以接收时钟信号并将时钟信号210分配到功能块250的多个延迟元件220(或缓冲器)。每个延迟元件220包括开关元件以控制递送给各个功能块250的时钟信号210的时序，以便使时钟树200中的时钟歪斜最小化。
时钟树200还包括若干分支，每个分支开始于时钟树200的一个节点，例如节点230a、230b、230c以及230d。每个节点230a、230b、230c、230d被示为向特定功能块250馈送时钟信号210。至少一个延迟元件220耦合在各时钟树节点230a、230b、230c以及230d与相应的功能块250之间，以使提供给每个功能块250的时钟信号210之间的时钟偏差最小化。
图3示出了时钟树开关元件的另一个例子。每个功能块250包括组合逻辑，所述组合逻辑包括一个或者多个逻辑部件(未示出)。根据逻辑部件的数量和逻辑部件的时序要求，每个功能块250可能必须要多个被提供时钟的触发器以满足数字电路的性能要求。例如，如图3中所示，功能块250可以具有一个或者多个连接到功能块250的外部触发器300a和一个或者多个功能块250内的内部触发器300b，用来控制到功能块的不同逻辑部件的时钟信号的时序。每个触发器控制被递送到每个功能块250以及功能块250内的每个逻辑部件的时钟信号210的时序。另外，每个触发器都对数字电路中的动态功率耗散产生影响。
对到每个外部触发器300a的时钟进行单个地门控的传统时钟门控技术需要大量的电路(例如，紧靠每个单个的外部触发器300a之前的OR门)。另外，由于内部触发器300b是与外部触发器300a一起被提供时钟的，所以对外部触发器300a进行门控而不对内部触发器300b进行门控引起功能块250内的功率耗散，因为在空闲期间内部触发器300b继续被开关。此外，紧靠触发器300a或300b之前进行时钟门控并不减少由于时钟树的延迟元件中的开关动作所引起的功率耗散。
因此，根据本发明的实施例，图4图示了用于在时钟树200的对应于功能块250的节点230处，对到功能块250的时钟信号210进行门控的示例性时钟门控电路405。每个功能块250包括用于产生时钟禁用信号450的时钟禁用逻辑，所述时钟禁用信号450表明功能块250处于空闲状态，不需要提供时钟。作为一个例子，时钟禁用逻辑420可以利用触发器来实现。逻辑门400(例如，OR门或者AND门)接收来自时钟树200的时钟信号210和来自功能块250的时钟禁用信号450。基于时钟禁用信号450的逻辑状态，逻辑门400对到向功能块250馈送的时钟延迟元件220的时钟信号210进行门控。接着，对到连接到功能块250的所有外部触发器300a的和到功能块250内的所有内部触发器300b的时钟信号210进行门控。这样，整个功能块250被时钟门控了，并且时钟树200向功能块250馈送的部分被时钟门控了，从而最大地减小了功能块250处于空闲状态时的功率耗散。
每个功能块250动态地确定何时出现空闲状态，所述空闲状态足以有理由在到功能块250的时钟树输入端230处禁用时钟信号210。例如，在时钟信号210被门控之前可能需要一定阈值数的空闲时钟周期。产生时钟禁用信号450和对时钟信号210进行门控都消耗功率，因而对由门控到功能块250的时钟信号210所产生的功率耗散的减小应该超过来自门控处理本身的功率耗散。
时钟禁用逻辑420可以使用任何机制来确定何时来对时钟信号210进行门控。例如，图8图示了一种示例型的功能块250，该功能块250用于基于功能块250的电流状态和到功能块250的输入信号的值来产生时钟禁用信号450。图8中的功能块是一种空闲检测(idle-detecting)先入先出(FIFO)缓冲器，该缓冲器在其输入端读数据并在其输出端写数据。FIFO250具有用于接收时钟信号210、数据800、写信号810和读信号820的输入端。FIFO250还具有用于写数据800和产生时钟禁用信号450的输出端。读信号和写信号810、820的值各自被FIFO250用来确定FIFO250是否处于有理由产生时钟禁用信号450的空闲状态。
图9示出了图8的FIFO确定时钟禁用信号的值的一个示例性过程。如果到FIFO的读输入信号和写输入信号都为表明在接下来的操作状态(或者时钟周期)期间没有数据要被处理的低电平(框900)，则来自FIFO的时钟禁用信号的逻辑电平变成高电平(框930)以门控到FIFO的时钟信号(框940)。但是，如果读输入信号或写输入信号中的一个为高电平(框900)，并且FIFO当前是空的(框910)，例如，没有数据存储在FIFO中，则FIFO确定读输入信号的逻辑电平(框920)。如果读输入信号为表明在接下来的时钟周期中没有数据可读取的低电平，则来自FIFO的时钟禁用信号的逻辑电平变成高电平(框930)以对到FIFO的时钟信号进行门控(框940)。否则，来自FIFO的时钟禁用信号的逻辑电平变成低电平(框950)以在接下来的时钟周期中为FIFO提供时钟(框960)。
如果读输入信号或写输入信号中的一个为高电平(框900)，并且FIFO当前存储有数据(框910)，则FIFO确定写输入信号的逻辑电平(框970)。如果写输入信号为表明在接下来的时钟周期中没有数据会被输出，则来自FIFO的时钟禁用信号的逻辑电平变成高电平(框930)以对到FIFO的时钟信号进行门控(框940)。否则，来自FIFO的时钟禁用信号的逻辑电平变成低电平(框950)以在接下来的时钟周期为FIFO提供时钟(框960)。
在另一个实施例中，如图5所示，数字电路可以是具有以流水线设计进行互连的多个功能块250的流水线电路500。每个功能块250产生各自的时钟禁用信号450，以独立于流水线电路500中的其它功能块250对到每个功能块250的触发器300的时钟信号进行门控。流水线电路500中的每个功能块250通过与流水线电路500内的邻近功能块250的握手信号(handshake signal)来接收关于是否有该功能块250来处理的可用数据的通知。如果数据不可用，则功能块250产生用于该功能块250的时钟禁用信号450。但是，如果数据可用，则功能块250撤销时钟禁用信号以接收时钟信号来处理数据。
通过对单个功能块250而不是整个流水线500进行门控，一个功能块250中的动作不需要为所有功能块250提供时钟。因此，当仅仅是流水线500的一小部分是空闲的时候，可以实现功率消耗节省。例如，在视频处理应用中，数据一般由流水线500中的一些功能块250来处理。只在全局流水线层次上进行功率门控的系统在任何一个功能块250处于非空闲时将不会能减少功率消耗。但是，在单个功能块250处进行时钟门控能够通过动态地对单个空闲的功能块250进行时钟门控而节省功率。
图6A是流程图，图示了用于对到一个功能块的时钟信号进行门控的示例性过程。该过程开始于框665。如果功能块确定该功能块接下来的操作状态是非空闲状态(框600)，并且时钟禁用信号当前有效(active)(框610)，则该功能块撤销时钟禁用信号(框620)，以使能该功能块接收时钟信号(框630)。但是，如果功能块确定该功能块接下来的操作状态是空闲状态(框600)，则功能块产生时钟禁用信号(框640)，以在对应于该功能块的时钟树节点处对到功能块的时钟信号进行门控(框650)。
图6B是流程图，图示了功能块产生时钟禁用信号以对到该功能块的时钟进行门控的示例性过程。如果功能块确定当前没有该功能块要处理的可用数据(框660)，则功能块执行图6A中所示过程以对到该功能块的时钟信号进行门控(框665)。但是，如果有可用的数据，并且时钟禁用信号处于表明时钟禁用信号有效的高逻辑电平(框670)，则功能块通过将逻辑电平从高电平切换到低电平(框680)撤销时钟禁用信号，使得该功能块能够接收时钟信号并处理数据(框690)。
图7是时钟时序示图，图示了输入到图4的时钟门控电路的时钟信号的示例性逻辑电平。电路时钟信号示于顶行中。紧接电路时钟信号的下面，图示了时钟禁用信号450。到功能块的时钟输入信号700示出在时钟禁用信号450的下面。如图7中可见，当时钟禁用信号450的逻辑电平变成高电平时，时钟信号210被门控，使得到功能块的时钟输入信号700(即，被门控的时钟信号)保持它当前的值以防止到该功能块的时钟树中的以及该功能块的外部和内部触发器中的开关动作。
尽管减少时钟树中的开关动作减小了数字电路中的功率耗散，但是可能有不希望对时钟信号进行门控的情形。例如，时钟门控在测试数字电路的过程中是不方便的，因为可能需要多次的测试运行来充分地测试数字电路的所有功能块和时钟树元件。所以，在其它实施例中，如图10所示，数字电路500可以包括全局信号发生器1000，用于在必须的时候，向每个功能块250提供全局信号1050以防止产生相应的时钟禁用信号450。全局信号发生器1000连接到数字电路500内的每个功能块250。图10图示了一种流水线设计，其中功能块250FB1、FB2和FB3串行连接。但是，应该理解图10所示的概念可以被修改成任何数字电路设计。
为了防止各个功能块250产生各自的时钟禁用信号450，全局信号发生器1000在每个功能块250的输入端向其提供全局信号1050。全局信号1050被输入到每个功能块250的时钟禁用逻辑(示于图4中)以撤销相应的时钟禁用信号450。在全局信号1050有效的期间里，每个功能块250由时钟信号210提供时钟，而不论功能块250中的任意一个是否是空闲的。
图11是流程图，图示了用于应用全局信号来防止在数字电路内的特定的一个功能块处产生时钟禁用信号的示例性过程。如果功能块确定该功能块接下来的操作状态是非空闲状态(框1100)，则功能块继续像正常情况下一样接收时钟信号(框1120)。类似地，如果功能块确定该功能块接下来的操作状态是空闲状态(框1100)，并且全局信号的逻辑状态是表明到该功能块的时钟不应被门控的高电平(框1110)，则功能块不会产生时钟禁用信号并继续像正常情况下一样接收时钟信号(框1120)。
但是，如果功能块确定该功能块接下来的操作状态是空闲状态(框1100)，并且全局信号的逻辑状态是表明对时钟门控没有限制的低电平(框1110)，则功能块产生时钟禁用信号(框1130)，例如，将时钟禁用信号的逻辑状态切换到高电平，以在到功能块的时钟树输入端处对到功能块的时钟信号进行门控(框1140)。
本领域的技术人员应该认识到，本申请中所描述的创新性构思可以在广泛的应用范围中被修改和变化。因此，专利的主题范围不应限于所讨论的任何具体的示例性教导，而是由所附权利要求来定义。

Claims (10)

1.一种包括至少一个功能块(250)的逻辑器件中的时钟门控电路(405)，所述时钟门控电路(405)特征在于：
逻辑门(400)，所述逻辑门(400)被耦合以接收输入时钟信号(210)和时钟禁用信号(450)，并可用来有选择地向所述功能块(250)提供被门控的时钟信号(700)；和
时钟树电路(200)，被耦合在所述逻辑门(400)与所述功能块(250)之间，所述时钟树电路包括至少一个延迟元件(220)以控制提供给所述功能块(250)的所述输入时钟信号(210)的时序。
2.如权利要求1所述的时钟门控电路(405)，其中所述逻辑门(400)被配置成当所述时钟禁用信号(450)的逻辑状态表明所述功能块(250)接下来的操作是空闲状态时，向所述功能块(250)提供所述被门控的时钟信号(700)。
3.如权利要求1所述的时钟门控电路(405)，其中所述功能块(250)包括至少一个被连接以接收所述被门控的时钟信号(700)的内部触发器(300b)，并且还包括：
至少一个外部触发器(300a)，其被耦合在所述至少一个延迟元件(220)和所述功能块(250)之间，所述至少一个外部触发器(300a)被连接以接收所述被门控的时钟信号(700)。
4.如权利要求1所述的时钟门控电路(405)，其中所述逻辑门(400)还被配置成当所述时钟禁用信号(450)的逻辑状态表明所述功能块(250)接下来的操作是非空闲状态时向所述功能块(250)提供所述输入时钟信号(210)。
5.一种数字电路(10)，其特征在于：
功能块(250)，被配置成为其产生时钟禁用信号(450)；
时钟树电路(200)，包括对应于所述功能块(250)的节点(230)，所述时钟树电路(200)还包括至少一个耦合在所述节点(230)和所述功能块(250)之间的延迟元件(220)，用来控制提供到所述功能块(250)的时钟信号(210)的时序；以及
逻辑门(400)，插入在所述节点(230)和所述至少一个延迟元件(220)之间，所述逻辑门(400)还被耦合以接收所述时钟禁用信号(450)和向所述功能块(250)提供被门控的时钟信号(700)。
6.如权利要求5所述的数字电路(10)，其中所述功能块(250)被连接以接收表明所述功能块(250)接下来的操作状态是空闲状态还是非空闲状态的至少一个输入信号，所述功能块(250)还被配置成当所述功能块(250)接下来的操作是空闲状态时产生所述时钟禁用信号(450)。
7.如权利要求6所述的数字电路(10)，其中所述数字电路(10)是包括多个串行连接的功能块(250)的流水线电路(500)，每个所述串行连接的功能块(250)由所述时钟信号(210)单独提供时钟，并且每个所述串行连接的功能块(250)单独产生各自的时钟禁用信号(450)以向所述流水线电路(500)内的相应的一个所述串行连接的功能块(250)提供相应的被门控的时钟信号(700)。
8.如权利要求5所述的数字电路(10)，还包括：
全局信号发生器(1000)，所述全局信号发生器(1000)被连接以向所述功能块(250)提供全局信号(1050)，所述全局信号(1050)防止所述功能块(250)产生所述时钟禁用信号(450)。
9.一种用于在数字电路(10)内对时钟信号(210)进行门控以减小所述数字电路(10)的功率消耗的方法，所述方法的特征在于：
在时钟树电路(200)对应于功能块(250)的节点(230)处接收用于所述功能块(250)的时钟信号(210)；
接收(640)所述功能块(250)所产生的时钟禁用信号(450)；以及
一旦接收到所述时钟禁用信号(450)，在所述时钟树电路(200)的所述节点(230)处对到所述功能块(250)的所述时钟信号(210)进行门控(650)。
10.如权利要求9所述的方法，其中所述接收(640)所述时钟禁用信号(450)还包括：
确定所述功能块(250)的当前操作状态；
确定到所述功能块(250)的至少一个输入信号的值；以及
当所述当前操作状态是空闲状态并且所述至少一个输入信号的值表明接下来的操作状态是空闲状态时，接收所述时钟禁用信号(450)。
CNA2004100465823A 2003-06-12 2004-06-11 用于时钟门控时钟树以减小功率耗散的方法和装置 Pending CN1574628A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/461,531 2003-06-12
US10/461,531 US6822481B1 (en) 2003-06-12 2003-06-12 Method and apparatus for clock gating clock trees to reduce power dissipation

Publications (1)

Publication Number Publication Date
CN1574628A true CN1574628A (zh) 2005-02-02

Family

ID=33299833

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100465823A Pending CN1574628A (zh) 2003-06-12 2004-06-11 用于时钟门控时钟树以减小功率耗散的方法和装置

Country Status (3)

Country Link
US (1) US6822481B1 (zh)
EP (1) EP1486857A3 (zh)
CN (1) CN1574628A (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100454316C (zh) * 2006-04-13 2009-01-21 复旦大学 一种时钟树的拓扑结构优化方法
US7681056B2 (en) 2005-09-27 2010-03-16 International Business Machines Corporation Dynamic power management in a processor design
CN101373639B (zh) * 2007-08-22 2011-02-09 智原科技股份有限公司 存储器时序测量电路与其测试方法
CN101504559B (zh) * 2009-03-23 2012-07-04 无锡中星微电子有限公司 一种apb总线及其实现方法
CN102594313A (zh) * 2011-01-07 2012-07-18 快捷半导体(苏州)有限公司 具有改进的边沿速率控制的开关及相关方法
CN103091620A (zh) * 2012-12-29 2013-05-08 江苏东大集成电路系统工程技术有限公司 一种针对扫描测试中捕获功耗的优化方法
CN103439648A (zh) * 2013-08-08 2013-12-11 北京华大信安科技有限公司 一种验证方法、装置及芯片
CN105676944A (zh) * 2014-11-18 2016-06-15 龙芯中科技术有限公司 时钟网络的开关控制方法、装置及处理器
CN108763694A (zh) * 2018-05-18 2018-11-06 中国人民解放军空军装备研究院雷达与电子对抗研究所 一种降低fpga动态功耗的方法及装置
CN110073311A (zh) * 2016-12-13 2019-07-30 高通股份有限公司 时钟门控启用生成
TWI758720B (zh) * 2020-04-30 2022-03-21 創意電子股份有限公司 電路信號偏移的調整裝置以及調整方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6971038B2 (en) * 2002-02-01 2005-11-29 Broadcom Corporation Clock gating of sub-circuits within a processor execution unit responsive to instruction latency counter within processor issue circuit
US7298188B2 (en) * 2004-04-30 2007-11-20 Fujitsu Limited Timing adjustment circuit and memory controller
KR100591524B1 (ko) * 2004-05-14 2006-06-19 삼성전자주식회사 버스 구조하에서 다이나믹 클록 게이팅이 가능한 슬레이브장치 및 그 동작방법
US7005874B2 (en) * 2004-06-28 2006-02-28 International Business Machines Corporation Utilizing clock shield as defect monitor
US7180353B2 (en) * 2005-02-03 2007-02-20 Mediatek Incorporation Apparatus and method for low power clock distribution
KR100719360B1 (ko) * 2005-11-03 2007-05-17 삼성전자주식회사 디지털 로직 프로세싱 회로, 그것을 포함하는 데이터 처리 장치, 그것을 포함한 시스템-온 칩, 그것을 포함한 시스템, 그리고 클록 신호 게이팅 방법
US7437584B2 (en) * 2006-02-27 2008-10-14 Atmel Corporation Apparatus and method for reducing power consumption in electronic devices
KR100773332B1 (ko) * 2006-04-11 2007-11-05 한국전자통신연구원 변조 장치, 복조 장치 및 무선 모뎀
US8332793B2 (en) * 2006-05-18 2012-12-11 Otrsotech, Llc Methods and systems for placement and routing
US7958483B1 (en) * 2006-12-21 2011-06-07 Nvidia Corporation Clock throttling based on activity-level signals
US7797561B1 (en) 2006-12-21 2010-09-14 Nvidia Corporation Automatic functional block level clock-gating
US7802118B1 (en) * 2006-12-21 2010-09-21 Nvidia Corporation Functional block level clock-gating within a graphics processor
GB2447944B (en) * 2007-03-28 2011-06-29 Advanced Risc Mach Ltd Reducing leakage power in low power mode
GB2456202B (en) * 2008-01-09 2012-10-17 Ibm A digital circuit on a semiconductor chip with a plurality of macro circuits and a clock gating system
GB2466300B (en) * 2008-12-19 2013-05-15 Advanced Risc Mach Ltd Control of clock gating
WO2013059987A1 (zh) * 2011-10-25 2013-05-02 深圳市海思半导体有限公司 降低动态功耗的方法和电子设备
US8769332B2 (en) * 2012-01-20 2014-07-01 Apple Inc. Regional clock gating and dithering
US8843872B1 (en) * 2013-03-15 2014-09-23 Synopsys, Inc. Automatic clock tree synthesis exceptions generation
US9515661B2 (en) 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
DE102017110823A1 (de) 2016-01-25 2018-07-26 Samsung Electronics Co., Ltd. Halbleitervorrichtung, Halbleitersystem und Verfahren zum Betreiben der Halbleitervorrichtung
US10248155B2 (en) 2016-01-25 2019-04-02 Samsung Electronics Co., Ltd. Semiconductor device including clock generating circuit and channel management circuit
US10303203B2 (en) 2016-01-25 2019-05-28 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device
KR102467172B1 (ko) 2016-01-25 2022-11-14 삼성전자주식회사 반도체 장치
US10296066B2 (en) 2016-01-25 2019-05-21 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system, and method of operating the semiconductor device
US11112819B2 (en) * 2018-08-28 2021-09-07 Microchip Technology Incorporated Method of clock gate analysis for improved efficiency of electronic circuitry system designs and related systems, methods and devices
CN117574808B (zh) * 2024-01-17 2024-04-16 杭州米芯微电子有限公司 一种低能耗mcu电路、芯片及控制方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US36839A (en) * 1862-11-04 gordan
EP0809825A1 (en) 1995-02-14 1997-12-03 Vlsi Technology, Inc. Method and apparatus for reducing power consumption in digital electronic circuits
JP2735034B2 (ja) * 1995-06-14 1998-04-02 日本電気株式会社 クロック信号分配回路
US5901322A (en) * 1995-06-22 1999-05-04 National Semiconductor Corporation Method and apparatus for dynamic control of clocks in a multiple clock processor, particularly for a data cache
US6272667B1 (en) 1997-10-09 2001-08-07 Kabushiki Kaisha Toshiba Method and apparatus for clock gated logic circuits to reduce electric power consumption
US6247134B1 (en) 1999-03-31 2001-06-12 Synopsys, Inc. Method and system for pipe stage gating within an operating pipelined circuit for power savings
US6232820B1 (en) 1999-06-14 2001-05-15 Intel Corporation Method and apparatus for dynamic clock gating
US6204695B1 (en) * 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
US6434704B1 (en) 1999-08-16 2002-08-13 International Business Machines Corporation Methods for improving the efficiency of clock gating within low power clock trees
DE60223051T2 (de) * 2001-08-29 2008-07-24 Analog Devices Inc., Norwood Anordnung und verfahren zum schnellen einschalten einer phase-locked loop

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7681056B2 (en) 2005-09-27 2010-03-16 International Business Machines Corporation Dynamic power management in a processor design
CN101268432B (zh) * 2005-09-27 2010-06-16 国际商业机器公司 处理器设计中用于动态功率管理的系统和方法
CN100454316C (zh) * 2006-04-13 2009-01-21 复旦大学 一种时钟树的拓扑结构优化方法
CN101373639B (zh) * 2007-08-22 2011-02-09 智原科技股份有限公司 存储器时序测量电路与其测试方法
CN101504559B (zh) * 2009-03-23 2012-07-04 无锡中星微电子有限公司 一种apb总线及其实现方法
CN102594313A (zh) * 2011-01-07 2012-07-18 快捷半导体(苏州)有限公司 具有改进的边沿速率控制的开关及相关方法
CN103091620A (zh) * 2012-12-29 2013-05-08 江苏东大集成电路系统工程技术有限公司 一种针对扫描测试中捕获功耗的优化方法
CN103439648A (zh) * 2013-08-08 2013-12-11 北京华大信安科技有限公司 一种验证方法、装置及芯片
CN103439648B (zh) * 2013-08-08 2016-05-04 北京华大信安科技有限公司 一种验证方法、装置及芯片
CN105676944A (zh) * 2014-11-18 2016-06-15 龙芯中科技术有限公司 时钟网络的开关控制方法、装置及处理器
CN110073311A (zh) * 2016-12-13 2019-07-30 高通股份有限公司 时钟门控启用生成
CN110073311B (zh) * 2016-12-13 2023-03-24 高通股份有限公司 时钟门控系统以及用于时钟门控的方法
CN108763694A (zh) * 2018-05-18 2018-11-06 中国人民解放军空军装备研究院雷达与电子对抗研究所 一种降低fpga动态功耗的方法及装置
TWI758720B (zh) * 2020-04-30 2022-03-21 創意電子股份有限公司 電路信號偏移的調整裝置以及調整方法
US11630479B2 (en) 2020-04-30 2023-04-18 Global Unichip Corporation Apparatus for adjusting skew of circuit signal and adjusting method thereof

Also Published As

Publication number Publication date
EP1486857A2 (en) 2004-12-15
EP1486857A3 (en) 2005-08-17
US20040251931A1 (en) 2004-12-16
US6822481B1 (en) 2004-11-23

Similar Documents

Publication Publication Date Title
CN1574628A (zh) 用于时钟门控时钟树以减小功率耗散的方法和装置
US5539681A (en) Circuitry and method for reducing power consumption within an electronic circuit
KR100998451B1 (ko) 전자 디바이스를 위한 적응형 전압 스케일링
US6437623B1 (en) Data retention registers
US7406588B2 (en) Dynamically reconfigurable stages pipelined datapath with data valid signal controlled multiplexer
US8248156B1 (en) Low leakage power management
US7437800B2 (en) Clock gating circuit
US7904838B2 (en) Circuits with transient isolation operable in a low power state
US20070174514A1 (en) Instantaneous data-driven clock-gating device and hard-wired streaming processing system including the same
Liu et al. On energy efficiency of reconfigurable systems with run-time partial reconfiguration
US5629643A (en) Feedback latch and method therefor
Asyaei et al. Low power wide gates for modern power efficient processors
US7114038B2 (en) Method and apparatus for communicating between integrated circuits in a low power mode
US7116137B2 (en) Method and system for reducing power consumption in digital circuitry using charge redistribution circuits
CN101069350A (zh) 使用选择性电源选通来降低功耗的设备和方法
CN112597724B (zh) 基于risc-v的芯片设计方法、导航芯片及接收机
US7170800B2 (en) Low-power delay buffer circuit
Liu et al. FSM decomposition for power gating design automation in sequential circuits
US7903495B2 (en) Selectively controlled memory
US6831495B2 (en) Method and circuit for optimizing power consumption in a flip-flop
US6629119B1 (en) Arithmetic device and method with low power consumption
CN1084059C (zh) 用于低电流消耗集成电路的包括使能端子的输入连接件
Ubal et al. Leakage current reduction in data caches on embedded systems
Khouja et al. Low power FPGA-based implementation of decimating filters for multistandard receiver
Rajgopal Challenges in low-power microprocessor design

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned