CN103439648B - 一种验证方法、装置及芯片 - Google Patents

Abstract

本发明实施例公开了一种验证方法、装置及芯片。所述方法包括：芯片接收配置指令；根据所述配置指令模拟专用集成电路ASIC的环境；对应所述芯片中每个功能模块生成门控时钟信号；将预设时钟信号和所述门控时钟信号布置在全局时钟树上；使用所述全局时钟树对所述芯片进行验证。本发明实施例还提供了验证装置及芯片。本发明实施例所提供的验证方法、装置及芯片，对应每个功能模块单独实现门控时钟控制，使延时在可控的范围内，对FPGA的逻辑时序不会造成影响，同时，将实现门控时钟控制的功能模块布置在全局时钟树的模式下进行验证，也在不影响FPGA逻辑时序的情况下解决了FPGA无法搭建动态全局时钟树的问题。

Description

一种验证方法、装置及芯片

技术领域

本发明涉及微电子芯片技术领域，更具体而言，涉及一种验证方法、装置及芯片。

背景技术

验证是专用集成电路（ASIC，ApplicationSpecificIntergratedCircuits）设计过程中的一个重要步骤，其主要目的是对ASIC设计过程中的硬件描述语言（HDL，HardwareDescriptionLanguage）的功能进行检测。

目前，现场可编程门阵列（FPGA，FieldProgrammableGateArray）原型验证作为一种新的验证手段，以其覆盖率广，能覆盖传统仿真验证较难验证的部分而被广泛应用，然而，ASIC设计一般采用门控时钟的方案，并且通过全局时钟树的模式进行控制，由于FPGA内部逻辑单元连接是固定的，FPGA实现门控时钟，会导致延迟较大，严重影响FPGA的逻辑时序的问题，而且FPGA无法动态搭建全局时钟树。

现有的使用FPGA实现门控时钟的方法有两种：第一种，直接实现门级电路，此方法可以实现门控时钟电路，但是连接延迟大，时序性能差，而且无法将门控时钟作为全局时钟树资源实现全局时钟树控制；第二种，使用FPGA全局时钟资源，调用FPGA内部相应的器件，每个器件对应实现一个门控时钟，而且可以实现全局时钟树控制，但是可调用的器件数量有限，如果设计复杂，门控时钟较多时，无法满足设计要求，依然解决不了现有技术存在的问题。

发明内容

本发明实施例提供了一种验证方法、装置及芯片，解决了FPGA实现门控时钟，延迟较大，严重影响FPGA的逻辑时序的问题，同时解决了FPGA无法动态搭建全局时钟树的问题。

第一方面，本发明实施例提供了一种验证方法，包括：芯片接收配置指令；根据所述配置指令模拟专用集成电路ASIC的环境；对应所述芯片中每个功能模块生成门控时钟信号；将预设时钟信号和所述门控时钟信号布置在全局时钟树上；使用所述全局时钟树对所述芯片进行验证。

在第一方面的第一种可能的实现方式中，所述对应所述芯片中每个功能模块生成门控时钟信号，包括：获取控制信号；采集所述预设时钟信号的下降沿；使用所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；所述锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号。

结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述将预设时钟信号和所述门控时钟信号布置在全局时钟树上，包括：将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；将所述预设时钟信号输入所述每个功能模块的时钟信号输入端。

第二方面，本发明实施例还提供了一种验证装置，包括：接收单元，用于接收配置指令；模拟单元，用于根据所述第一接收单元接收的配置指令模拟专用集成电路ASIC的环境；生成单元，用于对应所述芯片中每个功能模块生成门控时钟信号；布置单元，用于将预设时钟信号和所述生成单元生成的门控时钟信号布置在全局时钟树之上；验证单元，用于使用所述全局时钟树对所述芯片进行验证。

在第二方面的第一种可能实现方式中，所述生成单元包括获取单元、采集单元、转换单元、运算单元，其中，所述获取单元，用于获取控制信号；所述采集单元，用于采集所述预设时钟信号的下降沿；所述转换单元，用于使用所述采集单元采集得到的所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；所述运算单元，用于将所述转换单元转换得到的锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号。

结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述组建单元还包括第一输入单元、第二输入单元，其中，所述第一输入单元，用于将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；所述第二输入单元，用于将所述预设时钟信号输入所述每个功能模块的时钟信号输入端。

第三方面，本发明实施例还提供了一种芯片，所述芯片包括第二方面所提供的验证装置。

由以上技术方案可知，本发明实施例所提供的验证方法、装置及芯片，对应每个功能模块单独实现门控时钟控制，使延时在可控的范围内，对FPGA的逻辑时序不会造成任何影响，同时，将实现门控时钟控制的功能模块布置在全局时钟树的模式下进行验证，也在不影响FPGA逻辑时序的情况下解决了FPGA无法搭建动态全局时钟树的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为本发明实施例提供的验证方法流程图；

图2为本发明实施例提供的另一种验证方法流程图；

图3为本发明实施例提供的验证装置的结构示意图；

图4为本发明实施例提供的验证装置的另一种结构示意图；

图5为本发明实施例提供的芯片的结构示意图；

图6为本发明实施例提供的门控时钟电路的连接结构图；

图7为本发明实施例提供的全局时钟树的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图1，为本发明实施例提供的验证方法流程图，所述方法包括如下步骤：

步骤101：芯片接收配置指令；

其中，所述配置指令可以为一段程序或者一个指令。

步骤102：根据所述配置指令模拟专用集成电路ASIC的环境；

其中，在对ASIC进行验证前，首先需要根据所述ASIC的功能选择芯片的型号，然后将所述芯片模拟成ASIC的环境。

需要指出的，所述模拟的ASIC环境由所述ASIC的功能决定，所述ASIC的功能根据其用途不同而不同，因此本发明对所述ASIC环境不做限制。

步骤103，对应所述芯片中每个功能模块生成门控时钟信号；

其中，对应所述芯片中每个功能模块生成门控时钟信号，包括：获取控制信号；采集所述预设时钟信号的下降沿；使用所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；所述锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号。

显而易见的，所述芯片中设置有多个功能不同的功能模块，所述功能模块的数量根据需要验证的ASIC的用途不同而不同，本发明对此不做限制。

步骤104，将预设时钟信号和所述门控时钟信号布置在全局时钟树上；

其中，全局时钟树又称全局时钟网络，负责把时钟分配到器件内部的各个单元，控制器件内部所有资源。

其中，将预设时钟信号和所述门控时钟信号布置在全局时钟树上，包括：将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；将所述预设时钟信号输入所述每个功能模块的时钟信号输入端。

步骤105，使用所述全局时钟树对芯片进行验证；

其中，通过全局时钟树驱动，各个功能模块得到不同的评估结果，根据所述评估结果实现了对ASIC功能的验证。

由本实施例可知，本发明实施例所提供的验证方法，对应每个功能模块单独实现门控时钟控制，使延时在可控的范围内，对FPGA的逻辑时序不会造成影响，同时，将实现门控时钟控制的功能模块布置在全局时钟树的模式下进行验证，也在不影响FPGA逻辑时序的情况下解决了FPGA无法搭建动态全局时钟树的问题。

在上述实施例的基础上，参见图2，为本发明实施例提供的另一验证方法流程图，所述方法包括以下步骤：

步骤201，芯片接收配置指令；

其中，所述芯片具体可以为FPGA。所述配置命令具体可以为：一个包含有芯片模拟所述ASIC环境的程序以及芯片运作方法的程序的文件。其中，所述芯片的运作方法具体可以包括：门控时钟信号的生成方法及布置所述时钟树的方法。

步骤202，根据所述配置指令模拟专用集成电路ASIC的环境；

其中，根据所述配置指令模拟专用集成电路ASIC的环境，可以通过将表示ASIC功能的HDL移植入所述FPGA，使用所述FPGA模拟所述ASIC的功能环境。

步骤203：获取控制信号；

其中，所述控制信号为功能模块的触发信号。

需要指出的，芯片中每个功能模块都对应一个控制信号，由于各个功能模块与其他功能模块是不相同的，相应的，每个功能模块所对应的控制信号也是不相同的，本发明在此不再赘述。

步骤204，采集预设时钟信号的下降沿；

其中，所述预设时钟信号是验证所需的驱动信号，是在ASIC设计过程中预先设置完成的，所述预设时钟信号可以为方波信号、脉冲信号或者正弦波信号，根据所述ASIC的功能不同，信号形式不同，本发明对此不做限制。

需要指出的，在同一个ASIC的中，包含多个信号形式相同的预设时钟信号，所述多个预设时钟信号信号周期不同，预设时钟信号的数量及各个预设时钟信号的信号周期根据所述ASIC的用途不同设置不同，本发明对此不做限制。

此外，在上述实施例的基础上，需要指出的，将每个功能模块对应的控制信号转换为门控时钟信号的预设时钟信号为同一个预设时钟信号，当对所述预设时钟信号验证完成后，用相同的方法对其他的预设时钟信号进行验证，本发明在此不再对所述方法进行赘述。

步骤205，使用所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；

利用所采集的预设时钟信号的下降沿将所述控制信号存入锁存器，将所述控制信号转换为锁存信号。

步骤206，所述锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号；

需要指出的，每个功能模块的控制信号转换为门控时钟信号的处理过程是相同的，由于各个功能模块的控制信号不相同，所以得到的各个门控时钟信号也是不相同的，本发明在此不再赘述。

步骤207，将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；

其中，每个功能模块对应一个门控时钟信号。

步骤208，将所述预设时钟信号输入所述每个功能模块的时钟信号输入端；

其中，将所述预设时钟信号输入所述每个功能模块，具体为，将同一个预设时钟信号输入每个功能模块的时钟信号输入端，即，将所述预设时钟信号布置在全局时钟树上，并使用所述预设时钟信号驱动所有功能模块，需要指出的是，驱动所述功能模块使用的是所述预设时钟信号的上升沿。

需要指出的，组建全局时钟树时使用的预设时钟信号与生成门控时钟信号所使用的预设时钟信号为同一个预设时钟信号，本发明实施例这样的设计，在验证时，所述门控时钟信号与所述预设时钟信号共同发生作用，如果所述门控时钟信号无效，则输入功能模块的预设时钟信号是不起作用，因此，得到的验证结果较为准确。

此外，当ASIC为多时钟系统时，所述ASIC中包含有多个预设时钟信号，需要对每个预设时钟信号分别进行验证，所述验证方法如本发明实施例所提供的验证方法，在此不再赘述。

步骤209，使用全局时钟树对芯片进行验证；

需要指出的，芯片中不同的功能模块所输出的结果是不相同的，根据每个功能模块的输出结果，得到验证结果。

此外，当所述ASIC为多时钟系统时，不同的预设时钟信号在同一个功能模块作用下所得到的输出结果是不相同的，此部分为相关技术领域的技术人员所公知的技术，本发明对此不做限制。

该实施例中，通过使用同一个预设时钟信号生成门控时钟信号，并将所述预设时钟信号直接接入所述处于门控时钟控制下的功能模块，减少了延迟，保证了单一的时钟网络，优化了FPGA的性能。

与上述实现方法相对应的，本发明实施例还提供了验证装置，如图3所示，为本发明实施例提供的验证装置的结构示意图，所述装置包括：接收单元11、模拟单元12、生成单元13、布置单元14和验证单元15，其中，所述接收单元11，用于接收配置指令；所述模拟单元12，用于根据所述接收单元11接收的配置指令模拟专用集成电路ASIC的环境；所述生成单元13，用于对应所述芯片中每个功能模块生成门控时钟信号；所述布置单元14，用于将预设时钟信号和所述生成单元13生成的门控时钟信号布置在全局时钟树之上；所述验证单元15，用于使用所述全局时钟树对所述芯片进行验证。

其中，在本实施例中，所述生成单元13包括：获取单元、采集单元、转换单元、运算单元。

其中，所述布置单元14包括：第一输入单元、第二输入单元。

所述装置中各个单元的功能和作用的实现过程详见上述方法中对应的实现过程，在此不再赘述。

本发明实施例提供的验证装置，对应每个功能模块单独实现门控时钟，使延时在可控的范围内，对FPGA的逻辑时序不会造成影响，同时，将实现门控时钟控制的功能模块布置在全局时钟树的模式下进行验证，也在不影响FPGA逻辑时序的情况下解决了FPGA无法搭建动态全局时钟树的问题。

参见图4，为本发明实施例提供的验证装置的另一种结构示意图，所述装置包括，接收单元21、模拟单元22、获取单元23、采集单元24、转换单元25、运算单元26、第一输入单元27、第二输入单元28、和验证单元29，其中，所述接收单元21、所述模拟单元22、和所述验证单元29的功能和作用于上述实施例类似，在此不再赘述；所述获取单元23，用于获取控制信号；所述采集单元24，用于采集所述预设时钟信号的下降沿；所述转换单元25，用于使用所述采集单元24采集得到的所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；所述运算单元26，用于将所述转换单元25转换得到的锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号；所述第一输入单元27，用于将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；所述第二输入单元28，用于将所述预设时钟信号输入所述每个功能模块的时钟信号输入端。

所述装置中各个单元的功能和作用的实现过程详见上述方法中对应的实现过程，在此不再赘述。

该实施例提供的验证装置，本发明实施例提供的验证装置，对应每个功能模块单独实现门控时钟，使延时在可控的范围内，对FPGA的逻辑时序不会造成影响，同时，将实现门控时钟控制的功能模块布置在全局时钟树的模式下进行验证，也在不影响FPGA逻辑时序的情况下解决了FPGA无法搭建动态全局时钟树的问题。

相应的，本发明实施例还提供了一种芯片，如图5所示，为本发明实施例提供的芯片的结构示意图，所述芯片1包括，验证装置1001，其中，所述验证装置如上述实施例所述，在此不再赘述。

由以上技术方案可知，本发明实施例所提供的芯片，通过使用同一个预设时钟信号生成门控时钟信号，并将所述预设时钟信号直接接入所述处于门控时钟控制下的功能模块，减少了延迟，保证了单一的时钟网络，优化了FPGA的性能。

为了更加清楚、详细的说明本发明实施例所提供的技术方案，下面以一个具体的示例对本发明进行详细的描述。

在对ASIC验证前，首先，根据所述ASIC的功能及用途对FPGA芯片选型；确定FPGA芯片后，结合所述ASIC的功能及用途和所述FPGA芯片的结构特征，设计验证程序；最后，将所述程序下载到所述FPGA芯片中，FPGA芯片上电后，按照所述程序对所述ASIC的功能进行验证。

本示例中，芯片上电后，接收需要验证的ASIC的硬件描述语言HDL,模拟ASIC的环境，然后，芯片根据所下载的程序，将每一个模块都按照所述程序的限定进行电路连接，将控制信号转换为门控时钟信号。

如图6所示，为本发明实施例提供的门控时钟电路的连接结构图，芯片接收到功能模块的控制信号，采集所述ASIC设计时任一预设时钟信号的下降沿，将所述控制信号输入锁存器转换为锁存信号，所述锁存信号与所述预设时钟信号通过门控时钟单元做逻辑与运算，得到门控时钟信号，所述门控时钟信号输入功能模块实现对所述功能模块的门控时钟控制。

需要指出的，在本实施例中，所述预设时钟信号为方波信号。

FPGA芯片中的每个功能模块实现门控时钟控制后，将所述预设时钟信号布置在FPGA芯片的全局时钟树上，通过所述全局时钟树完成对所有功能模块的验证。如图7所示，为本发明实施例提供的全局时钟树的结构示意图，将所述门控时钟信号输入相应功能模块的控制使能输入端，并将所述预设时钟信号输入所述每个功能模块的时钟输入端，即，将所述预设时钟信号布置在所述全局时钟树上，使用所述预设时钟信号驱动所有功能模块，采集所述预设时钟信号的上升沿驱动功能模块，完成对所述功能模块和所述预设时钟信号的验证。

其中，针对每个功能模块生成门控时钟信号所使用的预设时钟信号，与布置在所述全局时钟树上的预设时钟信号是同一个预设时钟信号，这种设计在对功能模块进行验证的同时，还对所述时钟信号进行了验证，同时保证了单一时钟网络。

需要指出的，所述ASIC为多时钟系统，需要分别使用每个预设时钟信号对功能模块进行验证，其方法如上述实施所述，本发明在此不再赘述。

由以上技术方案可知，本发明实施例所提供的验证方法，对应每个功能模块单独实现门控时钟，使延时在可控的范围内，对FPGA的逻辑时序不会造成影响，同时，将实现门控时钟控制的功能模块布置在全局时钟树的模式下进行验证，也在不影响FPGA逻辑时序的情况下解决了FPGA无法搭建动态全局时钟树的问题。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种验证方法，其特征在于，包括：

芯片接收配置指令；

根据所述配置指令模拟专用集成电路ASIC的环境；

对应所述芯片中每个功能模块生成门控时钟信号；

将预设时钟信号和所述门控时钟信号布置在全局时钟树上；

使用所述全局时钟树对所述芯片进行验证；

其中，所述对应所述芯片中每个功能模块生成门控时钟信号，包括：

获取控制信号；

采集所述预设时钟信号的下降沿；

使用所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；

所述锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号。

2.如权利要求1所述的验证方法，其特征在于，所述将预设时钟信号和所述门控时钟信号布置在全局时钟树上，包括：

将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；

将所述预设时钟信号输入所述每个功能模块的时钟信号输入端。

3.一种验证装置，其特征在于，包括：

接收单元，用于接收配置指令；

模拟单元，用于根据所述接收单元接收的配置指令模拟专用集成电路ASIC的环境；

生成单元，用于对应芯片中每个功能模块生成门控时钟信号；

布置单元，用于将预设时钟信号和所述生成单元生成的门控时钟信号布置在全局时钟树之上；

验证单元，用于使用所述全局时钟树对所述芯片进行验证；

其中，所述生成单元包括获取单元、采集单元、转换单元、运算单元，其中，

所述获取单元，用于获取控制信号；

所述采集单元，用于采集所述预设时钟信号的下降沿；

所述转换单元，用于使用所述采集单元采集得到的所述预设时钟信号的下降沿将所述控制信号转换为锁存信号；

所述运算单元，用于将所述转换单元转换得到的锁存信号与所述预设时钟信号作逻辑与运算，将所述运算结果确定为所述门控时钟信号。

4.如权利要求3所述的验证装置，其特征在于，所述布置单元还包括第一输入单元、第二输入单元，其中，

所述第一输入单元，用于将所述门控时钟信号输入与之相对应的功能模块的控制使能输入端；

所述第二输入单元，用于将所述预设时钟信号输入所述每个功能模块的时钟信号输入端。

5.一种芯片，其特征在于，所述芯片包括权利要求3或4所述的验证装置。