CN103383710A - 基于sopc模拟脑电波的电路板及构建大脑动力学模型的方法 - Google Patents

Abstract

本发明公开了一种基于SOPC模拟脑电波的电路板及构建大脑动力学模型的方法，所述的电路板包括：FPGA芯片、配置芯片、时钟源、SDRAM（同步动态随机存储器）、FLASH、显示屏、JTAG调试下载接口和按键；所述的方法步骤包括：创建工程，对工程命名，创建SOPC系统；建立系统的顶层模块；建立新的工程及对应的一个BSP工程；编写程序和设置编译器。本发明能够利用按键实现单个神经群模型和三个神经群耦合的模型间的相互转换、参数的调整及显示屏静态显示，产生类似于正常及癫痫发作时的脑电波并由显示屏静态显示该波形，为进一步对大脑动力学模型的研究、大脑机理的研究及大脑动力学模型控制的硬件研究奠定一定的基础。

Description

基于SOPC模拟脑电波的电路板及构建大脑动力学模型的方法

技术领域

本发明属于数字集成电路和神经动力学交叉的领域，主要是基于System on a programmable chip（SOPC）的电路板开发构建大脑动力模型来产生类似正常及癫痫发作时的脑电波。尤其涉及一种基于SOPC模拟脑电波的电路板及构建大脑动力学模型的方法。

背景技术

随着芯片制造技术的发展，SOPC技术即片上可编程系统已成为嵌入式系统设计的一个发展方向，它是一种较为灵活与高效的SOC解决方案，Alter公司推出的第二代客户可配置的通用32位RISC软核处理器，即NIOS II嵌入式处理器系统，则是目前比较流行的SOPC。它是FPGA的一种IP核，通过JTAG对之进行调试，其最大的特点在于它是一种软核、可配置的系统，软核表示其处理器的目标器件(FPGA芯片)只有在下载设计文件后才具有处理器的功能，可配置则表示处理器系统的组成和性能可以根据需要进行调整。

脑电信号是大脑组织中大量神经元群突触后电流在大脑皮层或头皮表面的综合表现，因而含有大量的脑电信息，是研究大脑内部功能及脑部疾病如癫痫等的发病原理的重要依据。近年来，大量研究致力于大脑动力学模型的建立用以模拟真实的脑电信号，而信号的硬件实现可为进一步对大脑动力学模型的研究、大脑机理的研究及大脑动力学模型控制的硬件研究奠定一定的基础。

中国专利申请号为：201120522483.3，名称为：基于NIOS II系统的SOPC开发平台，该申请案公开了一种基于NIOS II系统的SOPC开发平台，使用LED点阵屏进行图形显示，而点阵显示屏存在显示单一的缺陷，且涉及的硬件组成过多，降低了板子的轻便灵巧性。

发明内容

本发明的目的在于提供一种基于SOPC模拟脑电波的电路板和基于该电路板构建大脑动力模型的方法。

为了实现上述目的，本发明提供一种基于SOPC模拟脑电波的电路板，该电路板包括：FPGA芯片、配置芯片、时钟源、SDRAM（同步动态随机存储器）、FLASH、显示屏、JTAG调试下载接口和按键；

所述的FPGA芯片的CLK0端口与所述的时钟源相连，为系统提供50MHz的时钟源，其ASD0、nCS0端口与所述的配置芯片连接，用于给FPGA芯片加载程序；所述的SDRAM用于弥补FPGA芯片内的存储空间，其中的锁相环PLL对NIOS II时钟进行延时，由PLL1端口输出为SDRAM提供频率为50MHz、相位差为-20deg的时钟；所述的FLASH作为一种非挥发性内存，其在没有电流供应的条件下能够长久地保持数据，其存储特性相当于硬盘；所述的显示屏与FPGA芯片的PIN68-PIN86端口连接，用于显示模拟的脑电信号，显示屏采用不带触摸屏的2.4寸液晶显示屏，分辨率为240×320；所述的JTAG调试下载接口与FPGA芯片的PIN16-PIN19端口连接，用来调试FPGA，下载速度比较快，实现NIOS系统与PC间的串口通信；所述的按键与FPGA芯片的PIN27-PIN28、PIN56-PIN58、PIN129-PIN130、PIN132端口连接，用于分别控制模型的转换、参数的调整和显示屏的静态显示。

本发明要解决的技术问题之一是基于SOPC的电路板设计，构建大脑动力学模型，其中包括单个神经群模型和三个神经群耦合的模型，利用按键进行模型间的相互转换、参数调整及显示屏静态显示，产生类似正常及癫痫发作时的脑电波并由显示屏静态显示，为进一步对大脑动力学模型的研究、大脑机理的研究及大脑动力学模型控制的硬件研究奠定一定的基础。

本发明的另一目的是提供一种基于SOPC模拟脑电波的电路板构建大脑动力学模型的方法，该方法内容包括以下步骤：

第一步，在Quartus II环境下创建工程，对工程命名，同时选定使用芯片型号Cyclone II EP2C8Q208C8；

第二步，创建SOPC系统；

第三步，建立系统的顶层模块；

第四步，打开NIOS II EDS软件，建立新的工程及对应的一个BSP工程；

第五步，编写程序；

编写程序包括系统的初始化、按键的判定、显示屏显示、大脑模型建立等部分：

首先，对程序进行初始化，并判断是否有按键按下，如果有，判断是进行模型转换、参数调整，还是显示屏静态显示；当按键为控制参数调整时，根据按键调整模型参数，并将参数信息显示在显示屏上；如果没有按键按下，则显示系统默认的初始参数值；进入大脑动力学模型后，利用四阶Runge-Kutta微分方法对之进行求解，因FTF屏的分辨率为240×320，所以在本次仿真中循环计算320次，N从0依次增到320，以每次进行循环状态时N的值为横坐标，以此次循环所得的模型输出为纵坐标，在TFT显示屏上画点，并与N-1次循环时所得到的点用直线相连。对于单个神经群模型，利用一条波形图表示，对于三个神经群耦合的模型，利用三条波形图表示，此时因所画出的三条曲线大体位置相符，所以为了更直观的看到波形图，则对第二、三条曲线上的各点的纵坐标加上一定的值使之分别向上平移一定的量；

第六步，设置编译器。

由于采用上述技术方案，本发明与现有技术相比，具有以下的有益效果：开发的基于SOPC的电路板灵巧轻便，完成了大脑动力学模型的硬件实现，产生类似于正常和癫痫发病时的脑电信号，通过按键方便地实现模型间的相互转换、参数调整及液晶屏静态显示，液晶屏的静态显示能更清晰地将结果显示出来。

附图说明

图1是本发明电路设计的结构图；

图2是本发明构建大脑模型SOPC设计流程示意图；

图3是本发明构建大脑模型SOPC设计软件设计的流程图。

具体实施方式

下面结合附图与具体实施方式对本发明做进一步详细描述。

如图1所示，一种基于SOPC模拟脑电的电路板，该电路板包括：FPGA芯片、配置芯片、时钟源、SDRAM、FLASH、液晶显示屏、JTAG调试下载接口、按键。

FPGA芯片选用Cyclone II系列中的EP2C8Q208C8芯片；

配置芯片选用了EPCS4。板上为系统提供50MHz的时钟源并利用锁相环PLL为SDRAM提供50MHz，相位差为-20deg的时钟；

SDRAM选用K4S511632B-TC75芯片；

FLASH选用JS28F128J3D-75芯片；

显示屏采用不带触摸屏的2.4寸液晶显示屏，分辨率为240×320；

按键分别控制模型的转换、模型参数的调整、显示屏的静态显示。

基于SOPC模拟脑电波的电路板构建大脑动力学模型的方法，基于NIOSII的构建大脑动力学模型SOPC系统设计包括两部分内容：硬件开发和软件开发，如图2所示为构建大脑模型SOPC设计流程示意图。在SOPC系统开发过程中使用到的软件工具有：Quartus II——用于创建以FPGA芯片为目标器件的NIOS II软核处理器系统及其外围模块，并进行下载及硬件系统调试等；SOPC Builder——用于完成NIOS II软核的配置及生成；NIOS IIEDS用于软件的生成、调试及运行。

其中硬件设计部分的具体实施方式为：

（1）创建SOPC系统

在SOPC Builder环境中建立NIOS II软核系统，根据外部的晶振频率设定软核时钟，在本实施例中选为50Mhz。

添加NIOS II CPU(单击“Processors→Nios II Processor”菜单)，该处理器具有3种不同的类型，即NIOS II/e(经济型内核)、NIOS II/s(标准型内核)和NIOS II/f(快速型内核)。不同的处理器内核具有不同的技术指标和性能。NIOS II/e占用的逻辑单元少，但其功能相对较少；NIOS II/s在性能和尺寸方面得到平衡，功能适中；NIOS II/f使用的逻辑单元最多，功能也是最强大的。在本实施例中选用快速型内核NIOS II/f，并对其进行指令和数据缓冲、CPU复位请求、额外校验以及JTAG调试等功能设置。

添加SDRAM Controller(单击“Memories and MemoryControllers→SDRAM→SDRAM Controller”菜单)根据硬件使用的SDRAM型号为K4S281632K，容量为128MBit(4Banks×2M×16bits)，数据宽度为16位，选择custom并根据数据手册进行相应的配置。SDRAM即同步动态随机存储器，是用于弥补片内的存储空间，其同步性是指存储工作需要同步的时钟，内部数据的传输及命令的发送都是以这个同步的时钟为基准的，它的动态性是指为了保证数据不易丢失，需要不断地刷新存储阵列，其随机性是指数据在指定的地址进行读写而非线性依次存储的，由于SDRAM具有大容量和低成本的特性，使之应用非常广泛。

添加EPCS Serial Flash Controler(单击“Memories and memoryControllers→flash→EPCS Serial Flash Controler”菜单)，在窗口中选择默认设计即可。添加了EPCS控制器后可以使Altera的EPCS串行配置器件被NIOS II系统访问。

添加System ID(单击“Peripherals→Debug and Performance”菜单)，它是一种标示符，为了确保Quartus II所建的工程与NIOS II中的工程一一对应。

添加JTAG UART(单击“Interface Protocols→Serial→JTAG UART”菜单)，按照默认设置完成，实现NIOS系统与PC间的串口通信，它在NIOS II的开发与调试的过程中起着非常重要的作用。

添加PIO(单击“Peripherals→MicrocontrollerPeripherals→PIO(Paralle I/O)菜单”)共添加十二组PIO，其中六组作为输出端口，分别为8位的lcd_d用于存放数据，1位的lcd_e，lcd_rd，lcd_rs，lcd_rw，lcd_rst用于对TFT显示屏进行控制；其他六组作为按键输入端口，key0控制兴奋性增益参数A以0.15的幅度增加，key1控制兴奋性增益参数A以0.15的幅度减小，key2控制耦合参数K以100的幅度增加，key3控制耦合参数K以100的幅度减小，key4控制单个神经群模型与三个神经群耦合的模型间的相互转换，key5控制显示屏静态显示。

最后对CPU的复位向量及异常所在存储器进行设置(双击CPU，在“Reset Vector：Memory”选项中选择EPCS_flash，在“ExceptionVector：Memory”选项中选择sdram)，锁定EPCS_flash地址线后对其它地址和中断进行自动分配(单击“System→Auto Assign Base Addersser”菜单及“System→Auto Assign IRQs”)。

（2）建立系统的顶层模块

在Quartus II环境下创建工程的顶层文件，选择为图形输入方式。调用已生成的NIOS II系统模块(在原理图的空白处双击，在Symbol选择刚刚生成的CPU模块)。

添加PLL模块，由于本实施例中使用了SDRAM存储器，NIOS II提供的时钟会产生一定的延时，直接将NIOS II的系统时钟接到SDRAM是不行的，需要建立锁相环PLL模块，对NIOS II时钟进行延时。添加PLL模块需要在原理图空白处双击，在Symbol下单击“MegaWizard Plug-InManager...→Installed Plug-Ins→I/O→ALTPLL”，依据实验板输入时钟设为50MHz，输出时钟C0为默认设计，频率为50MHz，相位差为0，作为NIOS II系统时钟，C1的频率也为50MHz，相位差设置为-20deg，作为SDRAM的时钟信号，单击Finish，生成PLL模块，并加入到原理图中。

将PLL的输出时钟C0与在NIOS II下生成的CPU模块的Clk相连，对其它的输入输出加入引脚并利用Tcl文件分配引脚使设计的电路与实际的硬件能够连接起来。

软件设计部分的具体实施方式为：

（1）编写程序

如图3所示为构建大脑模型SOPC设计软件设计的流程图，该软件设计部分是在NIOS II EDS软件中用C语言编程完成的。它的工作过程为：当系统启动后对表征模型特征的参数、耦合关系、模型的状态量及TFT显示屏进行初始化；利用初值进入大脑动力学模型，依次计算出状态量的一阶导数，利用四阶Runge-Kutta微分方法对之进行求解，并计算出单个神经群模型或三个神经群耦合的模型的输出。因TFT屏的分辨率为240×320，所以在本仿真中循环计算320次，N从0依次增到320，以每次进行循环状态时N的值为横坐标，以此次循环所得到的输出为纵坐标，在TFT显示屏上画点，并与N-1次循环时所得到的点用直接相连。对于单个神经群模型，利用一条波形图表示，对于三个神经群耦合的模型，利用三条波形图表示，此时因所画出来的三条曲线大体位置相符，所以为了更直观的看到波形图，则对第二、三条曲线之上各点的纵坐标加一定的值使之分别向上平移一定的量。

（2）设置编译器

为了编译出高效且占空间小的代码，需要对编译器进行设置。首先在工程名旁点击右健，选择Properties→NIOS II ApplicationProperties在右侧Optimization level中选择level3。同样需要设置BSP工程的属性，右键单击BSP工程名，Properties→NIOS II BSPProperties在右侧Optimization level中选择level3，同时还需要点击下面的BSP Editor对硬件进行相关的设置，标准的输入输出及错误都选择jtag_uart，各种数据都存放在SDRAM中，并点击generate生成BSP设置。

Claims (2)

1.一种基于SOPC模拟脑电波的电路板，其特征在于：该电路板包括：FPGA芯片、配置芯片、时钟源、SDRAM（同步动态随机存储器）、FLASH、显示屏、JTAG调试下载接口和按键；

所述的FPGA芯片的CLK0端口与所述的时钟源相连，为系统提供50MHz的时钟源，其ASD0、nCS0端口与所述的配置芯片连接，用于给FPGA芯片加载程序；所述的SDRAM用于弥补FPGA芯片内的存储空间，其中的锁相环PLL对NIOS II时钟进行延时，由PLL1端口输出为SDRAM提供频率为50MHz、相位差为-20deg的时钟；所述的FLASH作为一种非挥发性内存；所述的显示屏与FPGA芯片的PIN68-PIN86端口连接，用于显示模拟的脑电信号；所述的JTAG调试下载接口与FPGA芯片的PIN16-PIN19端口连接，用来调试FPGA，实现NIOS系统与PC间的串口通信；所述的按键与FPGA芯片的PIN27-PIN28、PIN56-PIN58、PIN129-PIN130、PIN132端口连接，用于分别控制模型的转换、参数的调整和显示屏的静态显示。

2.一种基于SOPC模拟脑电波的电路板构建大脑动力学模型的方法，其特征在于：该方法内容包括以下步骤：

第一步，在Quartus II环境下创建工程，对工程命名，同时选定使用芯片型号Cyclone II EP2C8Q208C8；

第二步，创建SOPC系统；

第三步，建立系统的顶层模块；

第四步，打开NIOS II EDS软件，建立新的工程及对应的一个BSP工程；

第五步，编写程序；

编写程序包括系统的初始化、按键的判定、显示屏显示、大脑模型建立等部分：

首先，对程序进行初始化，并判断是否有按键按下，如果有，判断是进行模型转换、参数调整，还是显示屏静态显示；当按键为控制参数调整时，根据按键调整模型参数，并将参数信息显示在显示屏上；如果没有按键按下，则显示系统默认的初始参数值；进入大脑动力学模型后，利用四阶Runge-Kutta微分方法对之进行求解，因FTF屏的分辨率为240×320，所以在本次仿真中循环计算320次，N从0依次增到320，以每次进行循环状态时N的值为横坐标，以此次循环所得的模型输出为纵坐标，在TFT显示屏上画点，并与N-1次循环时所得到的点用直线相连。对于单个神经群模型，利用一条波形图表示，对于三个神经群耦合的模型，利用三条波形图表示，此时因所画出的三条曲线大体位置相符，所以为了更直观的看到波形图，则对第二、三条曲线上的各点的纵坐标加上一定的值使之分别向上平移一定的量；

第六步，设置编译器。

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