CN111710357B - Mcu的mtp单元读写控制电路 - Google Patents

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Abstract

本发明提供了一种MCU的MTP单元读写控制电路，包括：MTP单元；读写接口电路，所述读写接口电路与所述MTP单元电连接；高压烧录IO，所述高压烧录IO的第一输入端与VPP端电连接，所述高压烧录IO的第一输出端与所述读写接口电路的第一输入端电连接。本发明所提供的MCU的MTP单元读写控制电路，简单高效的MTP读写操作流程，串行输入输出数据，通过一根时钟线SCL、一根数据线SDA，一根高压电压线VPP，再加电源与地址线即可进行地址与数据的传输，采用高速读写接口电路对数据进行读写操作，数据通过读写接口电路中的D触发器的R端和S端来传输，而不是通过D触发器的输入端，提高了MCU的运行速率。

Description

MCU的MTP单元读写控制电路
技术领域
本发明涉及单片微型计算机技术领域，特别涉及一种MCU的MTP单元读写控制电路。
背景技术
MCU(Micro Controller Unit)，又称单片微型计算机(Single ChipMicrocomputer)，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时器和多种I/O接口集成在一片芯片上，形成芯片级的计算机，其中，根据ROM的不同又分为多种，MASK(掩模)ROM、OTP(一次性可编程)ROM、MTP(多次可编程)ROM、FLASH ROM等类型，MTP(multiple time programmable)由于其价格相对低廉并且可多次编程受到广泛应用。
MTP类型需要高压进行烧录，限制MCU运行速度的往往是MTP的读速度，而MTP的写速度也限制着烧录时间的长短，另外一个很重要的因素就是MTP的读写操作的接口电路，提高接口电路的运行效率也日益成为提高MCU运行速率的重要因素。
发明内容
本发明提供了一种MCU的MTP单元读写控制电路，其目的是为了解决MCU运行速率不高的问题。
为了达到上述目的，本发明的实施例提供了一种MCU的MTP单元读写控制电路，包括：
MTP单元；
读写接口电路，所述读写接口电路与所述MTP单元电连接；
高压烧录IO，所述高压烧录IO的第一输入端与VPP端电连接，所述高压烧录IO的第一输出端与所述读写接口电路的第一输入端电连接；
时钟与数据IO，所述时钟与数据IO的第一输入端与SCL端电连接，所述时钟与数据IO的第二输入端与SDA端电连接，所述时钟与数据IO的第一输出端与所述读写接口电路的第二输入端电连接，所述时钟与数据IO的第二输出端与所述读写接口电路的第三输入端电连接，所述时钟与数据IO的第三输入端与所述读写接口电路的第一输出端电连接；
模拟模块，所述模拟模块的输入端与所述读写接口电路的第二输出端电连接；
MCU内核，所述MCU内核的输入端与所述读写接口电路的第三输出端电连接，所述MCU内核的输出端与所述读写接口电路的第四输入端电连接。
其中，所述读写接口电路包括：
数据锁存模块，所述数据锁存模块的输入端与所述MTP单元的第一输出端电连接；
RS控制模块，所述RS控制模块设置有多组，每组所述RS控制模块的输入端与所述数据锁存模块的输出端电连接；
移位寄存器，所述移位寄存器的第一输入端与每组所述RS控制模块的输出端电连接，所述移位寄存器的第二输入端与CLK端电连接，所述移位寄存器的第三输入端与DATA端电连接，所述移位寄存器的第一输出端与所述MTP单元电连接；
地址加1模块，所述地址加1模块的输入端与所述移位寄存器的第二输出端电连接；
地址选择器模块，所述地址选择器模块的第一输入端与所述地址加1模块的输出端电连接，所述地址选择器模块的第二输入端与pc_adr端电连接，所述地址选择器模块的输出端与所述MTP单元电连接；
CORE模块，所述CORE模块的输入端与所述移位寄存器的第三输出端电连接，所述CORE模块的输出端与所述移位寄存器的第四输入端电连接。
其中，所述数据锁存模块包括：
数据锁存器，所述数据锁存器的第一输入端与所述MTP单元的第一输出端电连接，所述数据锁存器的第二输入端与CLK端电连接。
其中，每组所述RS控制模块包括：
第一RS控制单元，所述第一RS控制单元的第一输入端与所述数据锁存器的输出端电连接，所述第一RS控制单元的第二输入端与READ端电连接，所述第一RS控制单元的第三输入端与ID端电连接；
第二RS控制单元，所述第二RS控制单元的第一输入端与所述第一RS控制单元的第一输入端电连接，所述第二RS控制单元的第二输入端与所述第一RS控制单元的第二输入端电连接，所述第二RS控制单元的第三输入端与所述第一RS控制单元的第三输入端电连接。
其中，所述第一RS控制单元包括：
第一反相器，所述第一反相器的输入端与READ端电连接；
第一与非门，所述第一与非门的第一输入端与DATA端电连接，所述第一与非门的第二输入端与所述第一反相器的输入端电连接；
第二反相器，所述第二反相器的输入端与ID端电连接；
第二与非门，所述第二与非门的第一输入端与所述第一反相器的输出端电连接，所述第二与非门的第二输入端与所述第二反相器的输出端电连接；
第三与非门，所述第三与非门的第一输入端与所述第一与非门的输出端电连接，所述第三与非门的第二输入端与所述第二与非门的输出端电连接。
其中，所述第二RS控制单元包括：
第三反相器，所述第三反相器的输入端与所述第一与非门的第一输入端电连接；
第四反相器，所述第四反相器的输入端与所述第一反相器的输入端电连接；
第五反相器，所述第五反相器的输入端与所述第二反相器的输入端电连接；
第四与非门，所述第四与非门的第一输入端与所述第三反相器的输出端电连接，所述第四与非门的第二输入端与所述第四反相器的输入端电连接；
第五与非门，所述第五与非门的第一输入端与所述第四反相器的输出端电连接，所述第五与非门的第二输入端与所述第五反相器的输出端电连接；
第六与非门，所述第六与非门的第一输入端与所述第四与非门的输出端电连接，所述第六与非门的第二输入端与所述第五与非门的输出端电连接。
其中，所述移位寄存器包括：
第一D触发器单元，所述第一D触发器单元内设置有多个D触发器，首个D触发器的第一输入端与DATA端电连接，后一个D触发器的第一输入端与前一个D触发器的第一输出端电连接，首个D触发器的第二输入端与所述数据锁存器的第二输入端电连接，后一个D触发器的第二输入端与前一个D触发器的第二输入端电连接，所述第一D触发器单元中的多个D触发器分别与多组所述RS控制模块一一对应，每个D触发器的R端与相对应的所述RS控制模块的所述第一RS控制单元的所述第三与非门的输出端或相对应的所述RS控制模块的所述第二RS控制单元的所述第四与非门的输出端电连接，每个D触发器的S端与相对应的所述RS控制模块的所述第一RS控制单元的所述第一与非门的输出端或相对应的所述RS控制模块的所述第二RS控制单元的所述第六与非门的输出端电连接，每个D触发器的第一输出端与所述MTP单元电连接。
其中，所述地址加1模块包括：
第三RS控制单元，所述第三RS控制单元设置有多个，首个所述第三RS控制单元的第一端与ext_adr端电连接，后一个所述第三RS控制单元的第一端与前一个所述第三RS控制单元的第一端电连接，首个所述第三RS控制单元的第二端与WR端电连接，后一个所述第三RS控制单元的第二端与前一个所述第三RS控制单元的第二端电连接；
每个所述第三RS控制单元设置中有：第七与非门，所述第七与非门的第一输入端与ext_adr端电连接，所述第七与非门的第二输入端与WR端电连接；第八与非门，所述第八与非门的第一输入端与所述第七与非门的输出端电连接，所述第八与非门的第二输入端与所述第七与非门的第二输入端电连接；
第一D触发器，所述第一D触发器的第一输入端与所述第一D触发器的R端电连接，所述第一D触发器的第二输入端与所述第一D触发器单元的首个D触发器的第二输入端电连接；
第六反相器，所述第六反相器的输入端与首个所述第三RS控制单元的第二端电连接，所述第六反相器的输出端与所述第一D触发器的S端电连接；
计数器，所述计数器的第一端与所述第一D触发器的第一输出端电连接，所述计数器内设置有多个D触发器，每个D触发器的第一输入端与第二输出端电连接，首个D触发器的第二输入端与所述第一D触发器的第一输出端电连接，后一个D触发器的第二输入端与前一个D触发器的第二输出端电连接，所述计数器中的多个D触发器分别与多个所述第三RS控制单元一一对应，每个D触发器的R端与相对应的所述第三RS控制单元的所述第八与非门的输出端电连接，每个D触发器的S端与相对应的所述第三RS控制单元的所述第七与非门的输出端电连接。
其中，所述地址选择模块包括：
地址选择器，所述地址选择器的第一输入端与pc_adr端电连接，所述地址选择器的第二输入端与所述计数器中每个D触发器的第一输出端电连接，所述地址选择器的第三输入端与ADR_SEL端电连接；
第七反相器，所述第七反相器的输入端与所述地址选择器的输出端电连接，所述第七反相器的输出端与所述MTP单元电连接。
本发明的上述方案有如下的有益效果：
本发明的上述实施例所述的MCU的MTP单元读写控制电路，简单高效的MTP读写操作流程，串行输入输出数据，通过一根时钟线SCL、一根数据线SDA，一根高压电压线VPP，再加电源与地址线即可进行地址与数据的传输，采用高速接口电路对数据进行读写操作，数据通过读写接口电路中的D触发器RS端来传输，而不是通过D触发器的输入端，提高了MCU的运行速率。
附图说明
图1为本发明的结构示意图；
图2为本发明的读写接口电路的结构示意图；
图3为本发明的流程图；
图4为本发明的数据锁存模块的具体电路示意图；
图5为本发明的RS控制模块的具体电路示意图；
图6为本发明的移位寄存器的具体电路示意图；
图7为本发明的地址加1模块的具体电路示意图；
图8为本发明的地址选择器模块的具体电路示意图。
【附图标记说明】
1-MTP单元；2-读写接口电路；3-高压烧录IO；4-时钟与数据IO；5-模拟模块；6-MCU内核；7-数据锁存模块；8-RS控制模块；9-移位寄存器；10-地址加1模块；11-地址选择器模块；12-CORE模块；13-数据锁存器；14-第一RS控制单元；15-第二RS控制单元；16-第一反相器；17-第一与非门；18-第二反相器；19-第二与非门；20-第三与非门；21-第三反相器；22-第四反相器；23-第五反相器；24-第四与非门；25-第五与非门；26-第六与非门；27-第一D触发器单元；28-第三RS控制单元；29-第七与非门；30-第八与非门；31-第一D触发器；32-第六反相器；33-计数器；34-地址选择器；35-第七反相器。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明针对现有的MCU运行速率不高的问题，提供了一种MCU的MTP单元读写控制电路。
如图1至图8所示，本发明的实施例提供了一种MCU的MTP单元读写控制电路，包括：MTP单元1；读写接口电路2，所述读写接口电路2与所述MTP单元1电连接；高压烧录IO3，所述高压烧录IO3的第一输入端与VPP端电连接，所述高压烧录IO3的第一输出端与所述读写接口电路2的第一输入端电连接；时钟与数据IO4，所述时钟与数据IO4的第一输入端与SCL端电连接，所述时钟与数据IO4的第二输入端与SDA端电连接，所述时钟与数据IO4的第一输出端与所述读写接口电路2的第二输入端电连接，所述时钟与数据IO4的第二输出端与所述读写接口电路2的第三输入端电连接，所述时钟与数据IO4的第三输入端与所述读写接口电路2的第一输出端电连接；模拟模块5，所述模拟模块5的输入端与所述读写接口电路2的第二输出端电连接；MCU内核6，所述MCU内核6的输入端与所述读写接口电路2的第三输出端电连接，所述MCU内核6的输出端与所述读写接口电路2的第四输入端电连接。
本发明的上述实施例所述的MCU的MTP单元读写控制电路，所述高压烧录IO3主要是由于所述MTP单元1烧录需要高压电压进行，从外部输入高压电压提供给所述MTP单元1，如果所述MTP单元1本身自带电荷泵，则不需要外部高压，也就不需要所述高压烧录IO3，所述时钟与数据IO4主要是将外部读写时钟和数据输入给所述读写接口电路2，或者将所述MTP单元1数据或者所述MCU内核6数据输出，所述读写接口电路2为所述MCU的MTP单元读写控制电路的核心电路模块，通过所述读写接口电路2对所述MTP单元1进行读写操作。工作流程：时钟SCL与数据SDA通过所述时钟与数据IO4转化为内部时钟CLK和DATA，通过所述读写接口电路2握手协议识别数据有效性，先输入地址信息和命令，然后根据命令选择输入数据或者输出数据。输入命令可以是读ID、读写所述MTP单元1数据和读所述MCU内核6数据，输入地址是指所述MTP单元1的地址，输入的数据主要是用来写入所述MTP单元1，输出数据可以是所述MTP单元1数据，也可以是所述MCU内核6数据。
其中，所述读写接口电路2包括：数据锁存模块7，所述数据锁存模块7的输入端与所述MTP单元1的第一输出端电连接；RS控制模块8，所述RS控制模块8设置有多组，每组所述RS控制模块8的输入端与所述数据锁存模块7的输出端电连接；移位寄存器9，所述移位寄存器9的第一输入端与每组所述RS控制模块8的输出端电连接，所述移位寄存器9的第二输入端与CLK端电连接，所述移位寄存器9的第三输入端与DATA端电连接，所述移位寄存器9的第一输出端与所述MTP单元1电连接；地址加1模块10，所述地址加1模块10的输入端与所述移位寄存器9的第二输出端电连接；地址选择器模块11，所述地址选择器模块11的第一输入端与所述地址加1模块10的输出端电连接，所述地址选择器模块11的第二输入端与pc_adr端电连接，所述地址选择器模块11的输出端与所述MTP单元1电连接；CORE模块12，所述CORE模块12的输入端与所述移位寄存器9的第三输出端电连接，所述CORE模块12的输出端与所述移位寄存器9的第四输入端电连接。
本发明的上述实施例所述的MCU的MTP单元读写控制电路，读写地址和数据主要通过所述移位寄存器9串行输入输出，根据输入地址和命令，例如，对所述MTP单元1进行写操作，将输入的地址通过所述地址加1模块10加1后，再通过所述地址选择器34选择PC地址pc_adr或者外部输入地址ext_adr，然后再通过CLK和DATA串行输入数据，输入的数据通过所述移位寄存器9将串行数据转化成完整的并行多位数据mtp_din，并且通过高压VPP写入所述MTP单元1，完成所述MTP单元1的写的操作。同理对所述MTP单元1进行读操作，将输入的地址通过所述地址加1模块10加1后，再通过所述地址选择器34选择PC地址pc_adr或者外部输入地址ext_adr，然后再将所述MTP单元1的多位数据通过所述数据锁存器模块7将数据锁存，锁存的数据通过每组所述RS控制模块8来控制所述移位寄存器9中D触发器的R端和S端，通过这种方式将数据传输至所述移位寄存器9，通过CLK再将数据串行输出，串行输出也可以通过DATA信号线进行，完成所述MTP单元1的读的操作，同理通过控制读写命令，也可以读取所述MCU内核6的数据core_data，读ID操作，先输入读ID命令，然后输出ID，所述移位寄存器9中保存了ID信息，例如0x0101。简单高效的所述MTP单元1读写操作流程，串行输入输出数据，一根时钟线SCL，一根数据线SDA，一根高压电压线VPP，再加电源与地址线即可进行地址与数据的传输，如果所述MTP单元1本身自带电荷泵，即可省去高压电压线VPP，采用最少的连接线，快速传输数据，采用高速所述读写接口电路2对数据进行读写操作，数据通过所述读写接口电路2中的D触发器的R端和S端来传输，而不是通过D触发器的输入端。
其中，所述数据锁存模块7包括：数据锁存器13，所述数据锁存器13的第一输入端与所述MTP单元1的第一输出端电连接，所述数据锁存器13的第二输入端与CLK端电连接。
本发明的上述实施例所述的MCU的MTP单元读写控制电路，所述数据锁存模块7为1位的所述数据锁存器13，有N bit数据就需要N个所述数据锁存器13，当CLK为高时，将所述数据锁存器13的第一输入端的DATA_IN数据传输至所述数据锁存器13的输出端DATA_OUT，即将所述MTP单元1数据传输至每组所述RS控制模块8，当CLK为低时，DATA_OUT数据保持。
其中，每组所述RS控制模块8包括：第一RS控制单元14，所述第一RS控制单元14的第一输入端与所述数据锁存器13的输出端电连接，所述第一RS控制单元14的第二输入端与READ端电连接，所述第一RS控制单元14的第三输入端与ID端电连接；第二RS控制单元15，所述第二RS控制单元15的第一输入端与所述第一RS控制单元14的第一输入端电连接，所述第二RS控制单元15的第二输入端与所述第一RS控制单元14的第二输入端电连接，所述第二RS控制单元15的第三输入端与所述第一RS控制单元14的第三输入端电连接。
其中，所述第一RS控制单元14包括：第一反相器16，所述第一反相器16的输入端与READ端电连接；第一与非门17，所述第一与非门17的第一输入端与DATA端电连接，所述第一与非门17的第二输入端与所述第一反相器16的输入端电连接；第二反相器18，所述第二反相器18的输入端与ID端电连接；第二与非门19，所述第二与非门19的第一输入端与所述第一反相器16的输出端电连接，所述第二与非门19的第二输入端与所述第二反相器18的输出端电连接；第三与非门20，所述第三与非门20的第一输入端与所述第一与非门17的输出端电连接，所述第三与非门20的第二输入端与所述第二与非门19的输出端电连接。
其中，所述第二RS控制单元15包括：第三反相器21，所述第三反相器21的输入端与所述第一与非门17的第一输入端电连接；第四反相器22，所述第四反相器22的输入端与所述第一反相器16的输入端电连接；第五反相器23，所述第五反相器23的输入端与所述第二反相器18的输入端电连接；第四与非门24，所述第四与非门24的第一输入端与所述第三反相器21的输出端电连接，所述第四与非门24的第二输入端与所述第四反相器22的输入端电连接；第五与非门25，所述第五与非门25的第一输入端与所述第四反相器22的输出端电连接，所述第五与非门25的第二输入端与所述第五反相器23的输出端电连接；第六与非门26，所述第六与非门26的第一输入端与所述第四与非门24的输出端电连接，所述第六与非门26的第二输入端与所述第五与非门25的输出端电连接。
本发明的上述实施例所述的MCU的MTP单元读写控制电路，每组所述RS控制模块8为所述移位寄存器9的R端和S端的控制模块，每组所述RS控制模块8中所述第一RS控制单元14和所述第二RS控制单元15的区别是当输出ID时，每组所述RS控制模块8中的所述第一RS控制单元14的所述第三与非门20的输出端输出0，每组所述RS控制模块8中的所述第二RS控制单元15的所述第六与非门26的输出端输出1；当进行读ID操作时，READ端为低，ID端为高，每组所述RS控制模块8中的所述第一RS控制单元14的所述第一与非门17的输出端输出为1，每组所述RS控制模块8中的所述第一RS控制单元14的所述第三与非门20的输出端输出为0，对应控制的D触发器输出数据0；每组所述RS控制模块8中的所述第二RS控制单元15的所述第六与非门26的输出端输出为0，每组所述RS控制模块8中的所述第二RS控制单元15的所述第四与非门24的输出端输出为1，对应控制的D触发器输出数据1。
其中，所述移位寄存器9包括：第一D触发器单元27，所述第一D触发器单元27内设置有多个D触发器，首个D触发器的第一输入端与DATA端电连接，后一个D触发器的第一输入端与前一个D触发器的第一输出端电连接，首个D触发器的第二输入端与所述数据锁存器13的第二输入端电连接，后一个D触发器的第二输入端与前一个D触发器的第二输入端电连接，所述第一D触发器单元27中的多个D触发器分别与多组所述RS控制模块8一一对应，每个D触发器的R端与相对应的所述RS控制模块8的所述第一RS控制单元14的所述第三与非门20的输出端或相对应的所述RS控制模块8的所述第二RS控制单元15的所述第四与非门24的输出端电连接，每个D触发器的S端与相对应的所述RS控制模块8的所述第一RS控制单元14的所述第一与非门17的输出端或相对应的所述RS控制模块8的所述第二RS控制单元15的所述第六与非门26的输出端电连接，每个D触发器的第一输出端与所述MTP单元1电连接。
本发明的上述实施例所述的MCU的MTP单元读写控制电路，所述移位寄存器9为16位的所述移位寄存器9，所述移位寄存器9的R端和S端由多组所述RS控制模块8控制，通过选择16个所述第一RS控制单元14或者所述第二RS控制单元15，可输出16位任意ID。
其中，所述地址加1模块10包括：第三RS控制单元28，所述第三RS控制单元28设置有多个，首个所述第三RS控制单元28的第一端与ext_adr端电连接，后一个所述第三RS控制单元28的第一端与前一个所述第三RS控制单元28的第一端电连接，首个所述第三RS控制单元28的第二端与WR端电连接，后一个所述第三RS控制单元28的第二端与前一个所述第三RS控制单元28的第二端电连接；每个所述第三RS控制单元28设置中有：第七与非门29，所述第七与非门29的第一输入端与ext_adr端电连接，所述第七与非门29的第二输入端与WR端电连接；第八与非门30，所述第八与非门30的第一输入端与所述第七与非门29的输出端电连接，所述第八与非门30的第二输入端与所述第七与非门29的第二输入端电连接；第一D触发器31，所述第一D触发器31的第一输入端与所述第一D触发器31的R端电连接，所述第一D触发器31的第二输入端与所述第一D触发器单元27的首个D触发器的第二输入端电连接；第六反相器32，所述第六反相器32的输入端与首个所述第三RS控制单元28的第二端电连接，所述第六反相器32的输出端与所述第一D触发器31的S端电连接；计数器33，所述计数器33的第一端与所述第一D触发器31的第一输出端电连接，所述计数器33内设置有多个D触发器，每个D触发器的第一输入端与第二输出端电连接，首个D触发器的第二输入端与所述第一D触发器31的第一输出端电连接，后一个D触发器的第二输入端与前一个D触发器的第二输出端电连接，所述计数器33中的多个D触发器分别与多个所述第三RS控制单元28一一对应，每个D触发器的R端与相对应的所述第三RS控制单元28的所述第八与非门30的输出端电连接，每个D触发器的S端与相对应的所述第三RS控制单元28的所述第七与非门29的输出端电连接。
本发明的上述实施例所述的MCU的MTP单元读写控制电路，所述地址加1模块10的外部地址输入给所述第三RS控制单元28，当进行写操作时，WR为高，通过地址控制每个所述第三RS控制单元28中的所述第七与非门29的输出和所述第八与非门30的输出，将地址信息传输至所述计数器33中，所述计数器33的初始状态即为输入地址，当WR为高时，所述第一D触发器31将被清零，所述第一D触发器31的输出端输出CLK_ADR为低，上一次结束写操作时，CLK上升沿后，所述第一D触发器31的输出端输出CLK_ADR为高，并且作为后面的所述计数器33的输入时钟，使所述计数器33翻转从而完成加1操作。
其中，所述地址选择模块包括：地址选择器34，所述地址选择器34的第一输入端与pc_adr端电连接，所述地址选择器34的第二输入端与所述计数器33中每个D触发器的第一输出端电连接，所述地址选择器34的第三输入端与ADR_SEL端电连接；第七反相器35，所述第七反相器35的输入端与所述地址选择器34的输出端电连接，所述第七反相器35的输出端与所述MTP单元1电连接。
本发明的上述实施例所述的MCU的MTP单元读写控制电路，所述地址选择模块可以选择外部输入地址ext_adr或者内部PC地址pc_adr，所述读写接口电路2采用所述移位寄存器9操作，数据串行输入与输出，并且所述移位寄存器9的R端和S端由所述MTP单元1数据与芯片ID控制，可以控制读取芯片ID或者所述MTP单元1数据，所述MTP单元1读写地址通过所述地址加1模块10操作，所述地址加1模块10采用首尾相接的D触发器组成，并且读写地址控制所述地址加1模块10的D触发器的R端和S端，每进行一次连续读写操作，地址自动加1。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种MCU的MTP单元读写控制电路，其特征在于，包括：
MTP单元；
读写接口电路，所述读写接口电路与所述MTP单元电连接；
高压烧录IO，所述高压烧录IO的第一输入端与VPP端电连接，所述高压烧录IO的第一输出端与所述读写接口电路的第一输入端电连接；
时钟与数据IO，所述时钟与数据IO的第一输入端与SCL端电连接，所述时钟与数据IO的第二输入端与SDA端电连接，所述时钟与数据IO的第一输出端与所述读写接口电路的第二输入端电连接，所述时钟与数据IO的第二输出端与所述读写接口电路的第三输入端电连接，所述时钟与数据IO的第三输入端与所述读写接口电路的第一输出端电连接；
模拟模块，所述模拟模块的输入端与所述读写接口电路的第二输出端电连接；
MCU内核，所述MCU内核的输入端与所述读写接口电路的第三输出端电连接，所述MCU内核的输出端与所述读写接口电路的第四输入端电连接；
所述读写接口电路包括：
数据锁存模块，所述数据锁存模块的输入端与所述MTP单元的第一输出端电连接；
RS控制模块，所述RS控制模块设置有多组，每组所述RS控制模块的输入端与所述数据锁存模块的输出端电连接；
移位寄存器，所述移位寄存器的第一输入端与每组所述RS控制模块的输出端电连接，所述移位寄存器的第二输入端与CLK端电连接，所述移位寄存器的第三输入端与DATA端电连接，所述移位寄存器的第一输出端与所述MTP单元电连接；
地址加1模块，所述地址加1模块的输入端与所述移位寄存器的第二输出端电连接；
地址选择器模块，所述地址选择器模块的第一输入端与所述地址加1模块的输出端电连接，所述地址选择器模块的第二输入端与pc_adr端电连接，所述地址选择器模块的输出端与所述MTP单元电连接；
CORE模块，所述CORE模块的输入端与所述移位寄存器的第三输出端电连接，所述CORE模块的输出端与所述移位寄存器的第四输入端电连接。
2.根据权利要求1所述的MCU的MTP单元读写控制电路，其特征在于，所述数据锁存模块包括：
数据锁存器，所述数据锁存器的第一输入端与所述MTP单元的第一输出端电连接，所述数据锁存器的第二输入端与CLK端电连接。
3.根据权利要求2所述的MCU的MTP单元读写控制电路，其特征在于，每组所述RS控制模块包括：
第一RS控制单元，所述第一RS控制单元的第一输入端所述数据锁存器的输出端电连接，所述第一RS控制单元的第二输入端与READ端电连接，所述第一RS控制单元的第三输入端与ID端电连接；
第二RS控制单元，所述第二RS控制单元的第一输入端与所述第一RS控制单元的第一输入端电连接，所述第二RS控制单元的第二输入端与所述第一RS控制单元的第二输入端电连接，所述第二RS控制单元的第三输入端与所述第一RS控制单元的第三输入端电连接。
4.根据权利要求3所述的MCU的MTP单元读写控制电路，其特征在于，所述第一RS控制单元包括：
第一反相器，所述第一反相器的输入端与READ端电连接；
第一与非门，所述第一与非门的第一输入端与DATA端电连接，所述第一与非门的第二输入端与所述第一反相器的输入端电连接；
第二反相器，所述第二反相器的输入端与ID端电连接；
第二与非门，所述第二与非门的第一输入端与所述第一反相器的输出端电连接，所述第二与非门的第二输入端与所述第二反相器的输出端电连接；
第三与非门，所述第三与非门的第一输入端与所述第一与非门的输出端电连接，所述第三与非门的第二输入端与所述第二与非门的输出端电连接。
5.根据权利要求4所述的MCU的MTP单元读写控制电路，其特征在于，所述第二RS控制单元包括：
第三反相器，所述第三反相器的输入端与所述第一与非门的第一输入端电连接；
第四反相器，所述第四反相器的输入端与所述第一反相器的输入端电连接；
第五反相器，所述第五反相器的输入端与所述第二反相器的输入端电连接；
第四与非门，所述第四与非门的第一输入端与所述第三反相器的输出端电连接，所述第四与非门的第二输入端与所述第四反相器的输入端电连接；
第五与非门，所述第五与非门的第一输入端与所述第四反相器的输出端电连接，所述第五与非门的第二输入端与所述第五反相器的输出端电连接；
第六与非门，所述第六与非门的第一输入端与所述第四与非门的输出端电连接，所述第六与非门的第二输入端与所述第五与非门的输出端电连接。
6.根据权利要求5所述的MCU的MTP单元读写控制电路，其特征在于，所述移位寄存器包括：
第一D触发器单元，所述第一D触发器单元内设置有多个D触发器，首个D触发器的第一输入端与DATA端电连接，后一个D触发器的第一输入端与前一个D触发器的第一输出端电连接，首个D触发器的第二输入端与所述数据锁存器的第二输入端电连接，后一个D触发器的第二输入端与前一个D触发器的第二输入端电连接，所述第一D触发器单元中的多个D触发器分别与多组所述RS控制模块一一对应，每个D触发器的R端与相对应的所述RS控制模块的所述第一RS控制单元的所述第三与非门的输出端或相对应的所述RS控制模块的所述第二RS控制单元的所述第四与非门的输出端电连接，每个D触发器的S端与相对应的所述RS控制模块的所述第一RS控制单元的所述第一与非门的输出端或相对应的所述RS控制模块的所述第二RS控制单元的所述第六与非门的输出端电连接，每个D触发器的第一输出端与所述MTP单元电连接。
7.根据权利要求6所述的MCU的MTP单元读写控制电路，其特征在于，所述地址加1模块包括：
第三RS控制单元，所述第三RS控制单元设置有多个，首个所述第三RS控制单元的第一端与ext_adr端电连接，后一个所述第三RS控制单元的第一端与前一个所述第三RS控制单元的第一端电连接，首个所述第三RS控制单元的第二端与WR端电连接，后一个所述第三RS控制单元的第二端与前一个所述第三RS控制单元的第二端电连接；
每个所述第三RS控制单元设置中有：第七与非门，所述第七与非门的第一输入端与ext_adr端电连接，所述第七与非门的第二输入端与WR端电连接；第八与非门，所述第八与非门的第一输入端与所述第七与非门的输出端电连接，所述第八与非门的第二输入端与所述第七与非门的第二输入端电连接；
第一D触发器，所述第一D触发器的第一输入端与所述第一D触发器的R端电连接，所述第一D触发器的第二输入端与所述第一D触发器单元的首个D触发器的第二输入端电连接；
第六反相器，所述第六反相器的输入端与首个所述第三RS控制单元的第二端电连接，所述第六反相器的输出端与所述第一D触发器的S端电连接；
计数器，所述计数器的第一端与所述第一D触发器的第一输出端电连接，所述计数器内设置有多个D触发器，每个D触发器的第一输入端与第二输出端电连接，首个D触发器的第二输入端与所述第一D触发器的第一输出端电连接，后一个D触发器的第二输入端与前一个D触发器的第二输出端电连接，所述计数器中的多个D触发器分别与多个所述第三RS控制单元一一对应，每个D触发器的R端与相对应的所述第三RS控制单元的所述第八与非门的输出端电连接，每个D触发器的S端与相对应的所述第三RS控制单元的所述第七与非门的输出端电连接。
8.根据权利要求7所述的MCU的MTP单元读写控制电路，其特征在于，所述地址选择器模块包括：
地址选择器，所述地址选择器的第一输入端与pc_adr端电连接，所述地址选择器的第二输入端与所述计数器中每个D触发器的第一输出端电连接，所述地址选择器的第三输入端与ADR_SEL端电连接；
第七反相器，所述第七反相器的输入端与所述地址选择器的输出端电连接，所述第七反相器的输出端与所述MTP单元电连接。
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