CN110737226A - Mtp高压烧录脚电路结构 - Google Patents

Abstract

本发明提供了一种MTP高压烧录脚电路结构，包括：静电保护模块，所述静电保护模块的第一端与PAD端电连接；输出驱动模块，所述输出驱动模块的第一端与所述静电保护模块的第二端电连接；电源转换模块，所述电源转换模块的第一端与所述静电保护模块的第三端电连接；输入模块，所述输入模块的第一端与所述静电保护模块的第四端电连接，所述输入模块的第二端为PAD‑IN端，所述输入模块的第三端为VPP端；输入输出控制模块，所述输入输出控制模块的第一端与所述输出驱动模块的第二端电连接。本发明通过控制MOS管和电源转换，使输出驱动PMOS管和静电保护的PMOS管的栅压高电平和衬底电压在VDD与高压VPP间切换，使高压烧录PIN脚在输入高压时不会影响到VDD电源。

Description

MTP高压烧录脚电路结构

技术领域

本发明涉及MTP高压烧录领域，特别涉及一种MTP高压烧录脚电路结构。

背景技术

MTP类型需要高压进行烧录，然而为了节省芯片面积，MTP内部的升压电路可能会被省去而采用外部高压输入，这样带来了一个问题就是高压PIN脚，由于PIN脚的高压电压比VDD电压高，所以该PIN脚在实际应用中不能复用为需要输出高电平的PIN脚，因为输出高电平是通过打开上拉PMOS管来实现，当在烧录时上拉PMOS管栅极电压为高，即VDD，此时上拉PMOS管的漏极的电压大于VDD，将会导致上拉PMOS管反向开启，形成高压向VDD的倒灌电流，将会把VDD电压拉高，导致芯片烧坏。

目前市场上绝大部分的MTP高压烧录脚都不能输出高电平，即使能输出高电平也存在各种其他问题，例如，在芯片上电时高压烧录脚会产生毛刺，或者该高压烧录脚ESD能力明显比其他普通IO脚弱，或者能输出PWM频率的明显比其他普通IO脚低。

发明内容

本发明提供了一种MTP高压烧录脚电路结构，其目的是为了解决传统的MTP高压烧录脚在输入高压时会对电源造成影响的问题。

为了达到上述目的，本发明的实施例提供了一种MTP高压烧录脚电路结构，包括：

静电保护模块，所述静电保护模块的第一端与PAD端电连接；

输出驱动模块，所述输出驱动模块的第一端与所述静电保护模块的第二端电连接；

电源转换模块，所述电源转换模块的第一端与所述静电保护模块的第三端电连接；

输入模块，所述输入模块的第一端与所述静电保护模块的第四端电连接，所述输入模块的第二端为PAD-IN端，所述输入模块的第三端为VPP端；

输入输出控制模块，所述输入输出控制模块的第一端与所述输出驱动模块的第二端电连接，所述输入输出控制模块的第二端与所述电源转换模块的第二端电连接，所述输入输出控制模块的第三端与所述输入模块的第四端电连接。

其中，所述静电保护模块包括：

第一PMOS管，所述第一PMOS管的源极端与电源端电连接；

第一NMOS管，所述第一NMOS管的漏极端分别与所述第一PMOS管的漏极端和PAD端电连接，所述第一NMOS管的栅极端分别与所述第一NMOS管的源极端和接地端电连接。

其中，所述输出驱动模块包括：

第二PMOS管，所述第二PMOS管的源极端与电源端电连接；

第二NMOS管，所述第二NMOS管的漏极端分别与所述第二PMOS管漏极端和所述第一NMOS管的漏极端电连接，所述第二NMOS管的栅极端与OUTN端电连接，所述第二NMOS管的源极端与接地端电连接。

其中，所述电源转换模块包括：

第一电阻，所述第一电阻的第一端与电源端电连接，所述第一电阻的第二端与第三PMOS管的源极端电连接；

第三PMOS管，所述第三PMOS管的源极端分别与所述第一PMOS管的衬底和所述第二PMOS管的衬底电连接，所述第三PMOS管的衬底与所述第三PMOS管的源极端电连接，所述第三PMOS管的漏极端与所述第二NMOS管的漏极端电连接；

第四PMOS管，所述第四PMOS管的源极端与所述第一电阻的第二端电连接，所述第四PMOS管的衬底与所述第四PMOS管的源极端电连接，所述第四PMOS管的栅极端与所述第三PMOS管的栅极端电连接；

第五PMOS管，所述第五PMOS管的源极端与电源端电连接，所述第五PMOS管的栅极端与所述第五PMOS管的漏极端电连接，所述第五PMOS管的漏极端与所述第四PMOS管的漏极端电连接，所述第五PMOS管的衬底与所述第四PMOS管的漏极端电连接；

第二电阻，所述第二电阻的第一端与电源端电连接，所述第二电阻的第二端分别与所述第四PMOS管的漏极端和所述第一PMOS管的栅极端电连接。

其中，所述输入模块包括：

第六PMOS管，所述第六PMOS管的源极端分别与所述第二NMOS管的漏极端和VPP端电连接，所述第六PMOS管的衬底与所述第一电阻的第二端电连接；

第三NMOS管，所述第三NMOS管的漏极端与所述第六PMOS管的源极端电连接，所述第三NMOS管的源极端分别与第六PMOS管的漏极端和PAD-IN端电连接。

其中，所述输入输出控制模块包括：

第七PMOS管，所述第七PMOS管的源极端与所述第二电阻的第二端电连接，所述第七PMOS管的衬底与所述第七PMOS管的源极端电连接；

第四NMOS管，所述第四NMOS管的漏极端分别与所述第七PMOS管的漏极端和所述第二PMOS管的栅极端电连接，所述第四NMOS管的栅极端与所述第四PMOS管的栅极端电连接；

第八PMOS管，所述第八PMOS管的源极端与电源端电连接，所述第八PMOS管的衬底与所述第八PMOS管的源极端电连接；

第五NMOS管，所述第五NMOS管的漏极端分别与所述第八PMOS管的漏极端和所述第四NMOS管的源极端电连接，所述第五NMOS管的栅极端与所述第八PMOS管的栅极端电连接，所述第五NMOS管的源极端与接地端电连接；

第一或非门电路，所述第一或非门电路的第一输入端为VPP_D端，所述第一或非门电路的第二输入端为IN端，所述第一或非门电路的输出端分别与所述第七PMOS管的栅极端和所述第五NMOS管的栅极端电连接；

第九PMOS管，所述第九PMOS管的源极端与所述第七PMOS管的源极端电连接，所述第九PMOS管的衬底与所述第九PMOS管的源极端电连接；

第六NMOS管，所述第六NMOS管的漏极端分别与所述第九PMOS管的漏极端和所述第六PMOS管的栅极端电连接，所述第六NMOS管的栅极端与所述第四NMOS管的栅极端电连接；

第十PMOS管，所述第十PMOS管的源极端与电源端电连接，所述第十PMOS管的衬底与所述第十PMOS管的源极端电连接；

第七NMOS管，所述第七NMOS管的漏极端分别与所述第十PMOS管的漏极端和所述第六NMOS管的源极端电连接，所述第七NMOS管的栅极端分别与所述第十PMOS管的栅极端和所述第九PMOS管的栅极端电连接，所述第七NMOS管源极端与接地端电连接；

第二或非门电路，所述第二或非门电路的第一输入端为VPP_D端，所述第二或非门电路的第二输入端为IN端，所述第二或非门电路的输出端分别与所述第七NMOS管的栅极端和所述第三NMOS管的栅极端电连接。

本发明的上述方案有如下的有益效果：

本发明的上述实施例所述的MTP高压烧录脚电路结构，通过电源转换模块和控制静电保护PMOS管的衬底电压和栅极电压，使PMOS管在各种工作状态下都不会导通，从而增强了PIN脚的静电保护能力，同时保持了PIN脚与普通IO脚的静电保护能力一致，实现了MTP高压烧录脚在输入高压时不会对电源造成影响。

附图说明

图1为本发明的结构示意图；

图2为本发明的具体电路图。

【附图标记说明】

1-静电保护模块；2-输出驱动模块；3-电源转换模块；4-输入模块；5-输入输出控制模块；6-第一PMOS管；7-第一NMOS管；8-第二PMOS管；9-第二NMOS管；10-第一电阻；11-第三PMOS管；12-第四PMOS管；13-第五PMOS管；14-第二电阻；15-第六PMOS管；16-第三NMOS管；17-第七PMOS管；18-第四NMOS管；19-第八PMOS管；20-第五NMOS管；21-第一或非门电路；22-第九PMOS管；23-第六NMOS管；24-第十PMOS管；25-第七NMOS管；26-第二或非门电路。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对现有MTP高压烧录脚在输入高压时会对电源造成影响的问题，提供了一种MTP高压烧录脚电路结构。

如图1所示，本发明的实施例提供了一种MTP高压烧录脚电路结构，包括：静电保护模块1，所述静电保护模块1的第一端与PAD端电连接；输出驱动模块2，所述输出驱动模块2的第一端与所述静电保护模块1的第二端电连接；电源转换模块3，所述电源转换模块3的第一端与所述静电保护模块1的第三端电连接；输入模块4，所述输入模块4的第一端与所述静电保护模块1的第四端电连接，所述输入模块4的第二端为PAD-IN端，所述输入模块4的第三端为VPP端；输入输出控制模块5，所述输入输出控制模块5的第一端与所述输出驱动模块2的第二端电连接，所述输入输出控制模块5的第二端与所述电源转换模块3的第二端电连接，所述输入输出控制模块5的第三端与所述输入模块4的第四端电连接。

本发明的上述实施例所述的MTP高压烧录脚电路结构，主要由所述静电保护模块1、所述输出驱动模块2，所述电源转换模块3、所述输入模块4和所述输入输出控制模块5构成，所述输出驱动模块2，所述电源转换模块3为本发明的核心模块，它们的功能主要是使输出驱动PMOS管和静电保护的PMOS管的栅压高电平和衬底电压在VDD与高压VPP间切换，使高压烧录PIN脚在输入高压时不会影响到VDD电源。

如图2所示，所述静电保护模块1包括：第一PMOS管6，所述第一PMOS管6的源极端与电源端电连接；第一NMOS管7，所述第一NMOS管7的漏极端分别与所述第一PMOS管6的漏极端和PAD端电连接，所述第一NMOS管7的栅极端分别与所述第一NMOS管7的源极端和接地端电连接。

本发明的上述实施例所述的MTP高压烧录脚电路结构，所述静电保护模块1工作原理：当高压烧录脚作为普通IO脚时，所述静电保护模块1的所述第一PMOS管6的衬底和栅极电压都为VDD，和普通的没有高压兼容的IO脚的所述静电保护模块1PMOS管工作状态一致，高压烧录脚的静电保护能力可与普通IO脚相同。

其中，所述输出驱动模块2包括：第二PMOS管8，所述第二PMOS管8的源极端与电源端电连接；第二NMOS管9，所述第二NMOS管9的漏极端分别与所述第二PMOS管8漏极端和所述第一NMOS管7的漏极端电连接，所述第二NMOS管9的栅极端与OUTN端电连接，所述第二NMOS管9的源极端与接地端电连接。

本发明的上述实施例所述的MTP高压烧录脚电路结构，所述输出驱动模块2的工作原理：当高压烧录脚作为普通IO脚时，所述输出驱动模块2的第二PMOS管8的衬底电压VA为VDD，栅极电压OUTP由OUTPA电压决定，电压域是0～VDD。

其中，所述电源转换模块3包括：第一电阻10，所述第一电阻10的第一端与电源端电连接，所述第一电阻10的第二端与第三PMOS管11的源极端电连接；第三PMOS管11，所述第三PMOS管11的源极端分别与所述第一PMOS管6的衬底和所述第二PMOS管8的衬底电连接，所述第三PMOS管11的衬底与所述第三PMOS管11的源极端电连接，所述第三PMOS管11的漏极端与所述第二NMOS管9的漏极端电连接；第四PMOS管12，所述第四PMOS管12的源极端与所述第一电阻10的第二端电连接，所述第四PMOS管12的衬底与所述第四PMOS管12的源极端电连接，所述第四PMOS管12的栅极端与所述第三PMOS管11的栅极端电连接；第五PMOS管13，所述第五PMOS管13的源极端与电源端电连接，所述第五PMOS管13的栅极端与所述第五PMOS管13的漏极端电连接，所述第五PMOS管13的漏极端与所述第四PMOS管12的漏极端电连接，所述第五PMOS管13的衬底与所述第四PMOS管12的漏极端电连接；第二电阻14，所述第二电阻14的第一端与电源端电连接，所述第二电阻14的第二端分别与所述第四PMOS管12的漏极端和所述第一PMOS管6的栅极端电连接。

本发明的上述实施例所述的MTP高压烧录脚电路结构，所述电源转换模块3工作原理：当高压烧录脚作为普通IO脚时，VA和VB通过所述第一电阻10和所述第二电阻14上拉至VDD，第三PMOS管11、第四PMOS管12、第五PMOS管13都关断。当作为烧录脚时，PAD为高压电压，电压域为0～VPP，所述第三PMOS管11的衬底和源极相连，相当于一个二极管，所述第三PMOS管11将开启并且进入线性区，而所述第一电阻10较大，故VA电压几乎等于VPP，而所述第四PMOS管12的源极和衬底相连并且电压为高压VPP，栅极为VDD，故所述第四PMOS管12将开启，由于所述第二电阻14非常大且通常比所述第一电阻10大很多，所述第五PMOS管13的衬底、漏极和栅极相连，电平位移1和电平位移2都是逻辑门组成，故VB的负载都非常轻，所以VB将被第四PMOS管12上拉至高压VPP，即VA＝VB＝VPP，OUTP和INA的电压域为0～VPP，在作为烧录脚时，OUTP与INA也等于VPP，保证了所述第二PMOS管8、所述第一PMOS管6和所述第十PMOS管24都关闭。在芯片上电时，将通过所述第五PMOS管13和所述第二电阻14增强VB的驱动能力，使VB快速跟随VDD的变化，即OUTP和INA实时与VDD相等，所述第四PMOS管12的衬底和源极相连，并且栅极接VDD，所述第四PMOS管12将不会导通，除非VA与VB的电压差大于一个阈值电压，而这很难发生，因为最坏情况，VDD的上电速度为1ns/5V时，VA与VB的电压差也小于一个阈值电压，并且所述第四PMOS管12的加入也不会影响正常工作情况下的性能，所述第二电阻14的另外一个作用是在作为普通IO时稳定VB工作点，因为此时VB的负载都为逻辑门，VB可能产生毛刺，故接入一个比所述第一电阻10大很多的电阻所述第二电阻14，所述第二PMOS管8、所述第一PMOS管6和所述第十PMOS管24在芯片上电的过程中将一直关断，就不会存在弱导通的情况，杜绝了PAD端在芯片上电时会产生毛刺的可能。

其中，所述输入模块4包括：第六PMOS管15，所述第六PMOS管15的源极端分别与所述第二NMOS管9的漏极端和VPP端电连接，所述第六PMOS管15的衬底与所述第一电阻10的第二端电连接；第三NMOS管16，所述第三NMOS管16的漏极端与所述第六PMOS管15的源极端电连接，所述第三NMOS管16的源极端分别与第六PMOS管15的漏极端和PAD-IN端电连接。

本发明的上述实施例所述的MTP高压烧录脚电路结构，所述输入模块4的工作原理：当高压烧录脚作为普通IO脚时，CMOS开关的PMOS管衬底接VA，栅极由INA控制，电压域是0～VDD，当IO口作为输入时，IN和VPP_D都为低电平，CMOS管开启，其输出PAD_IN可作为模拟或者数字输入，作为模拟输入直接连接至内部模拟通道即可，作为数字输入可再接一个施密特触发器，VPP_D为高压检测信号，当PAD输入高压时，VPP_D为高电平，否则为低电平。

其中，所述输入输出控制模块5包括：第七PMOS管17，所述第七PMOS管17的源极端与所述第二电阻14的第二端电连接，所述第七PMOS管17的衬底与所述第七PMOS管17的源极端电连接；第四NMOS管18，所述第四NMOS管18的漏极端分别与所述第七PMOS管17的漏极端和所述第二PMOS管8的栅极端电连接，所述第四NMOS管18的栅极端与所述第四PMOS管12的栅极端电连接；第八PMOS管19，所述第八PMOS管19的源极端与电源端电连接，所述第八PMOS管19的衬底与所述第八PMOS管19的源极端电连接；第五NMOS管20，所述第五NMOS管20的漏极端分别与所述第八PMOS管19的漏极端和所述第四NMOS管18的源极端电连接，所述第五NMOS管20的栅极端与所述第八PMOS管19的栅极端电连接，所述第五NMOS管20的源极端与接地端电连接；第一或非门电路21，所述第一或非门电路21的第一输入端为VPP_D端，所述第一或非门电路21的第二输入端为IN端，所述第一或非门电路21的输出端分别与所述第七PMOS管17的栅极端和所述第五NMOS管20的栅极端电连接；第九PMOS管22，所述第九PMOS管22的源极端与所述第七PMOS管17的源极端电连接，所述第九PMOS管22的衬底与所述第九PMOS管22的源极端电连接；第六NMOS管23，所述第六NMOS管23的漏极端分别与所述第九PMOS管22的漏极端和所述第六PMOS管15的栅极端电连接，所述第六NMOS管23的栅极端与所述第四NMOS管18的栅极端电连接；第十PMOS管24，所述第十PMOS管24的源极端与电源端电连接，所述第十PMOS管24的衬底与所述第十PMOS管24的源极端电连接；第七NMOS管25，所述第七NMOS管25的漏极端分别与所述第十PMOS管24的漏极端和所述第六NMOS管23的源极端电连接，所述第七NMOS管25的栅极端分别与所述第十PMOS管24的栅极端和所述第九PMOS管22的栅极端电连接，所述第七NMOS管25源极端与接地端电连接；第二或非门电路26，所述第二或非门电路26的第一输入端为VPP_D端，所述第二或非门电路26的第二输入端为IN端，所述第二或非门电路26的输出端分别与所述第七NMOS管25的栅极端和所述第三NMOS管16的栅极端电连接。

本发明的上述实施例所述的MTP高压烧录脚电路结构，通过控制电路结构中的MOS管和所述电源转换模块3，保证了高压烧录脚在作为烧录脚时不会损坏器件，高压烧录脚作为普通IO脚时，可以与其他普通IO脚一致，可输出大驱动上拉电流，所述输入输出控制模块5的部分电源VB驱动能力较强，该IO脚可输出较快频率的PWM波形，高压烧录脚可以输出上拉和下拉大电流，并且输出频率可与普通IO脚一致。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种MTP高压烧录脚电路结构，其特征在于，包括：

静电保护模块，所述静电保护模块的第一端与PAD端电连接；

输出驱动模块，所述输出驱动模块的第一端与所述静电保护模块的第二端电连接；

电源转换模块，所述电源转换模块的第一端与所述静电保护模块的第三端电连接；

输入模块，所述输入模块的第一端与所述静电保护模块的第四端电连接，所述输入模块的第二端为PAD-IN端，所述输入模块的第三端为VPP端；

输入输出控制模块，所述输入输出控制模块的第一端与所述输出驱动模块的第二端电连接，所述输入输出控制模块的第二端与所述电源转换模块的第二端电连接，所述输入输出控制模块的第三端与所述输入模块的第四端电连接。

2.根据权利要求1所述的MTP高压烧录脚电路结构，其特征在于，所述静电保护模块包括：

第一PMOS管，所述第一PMOS管的源极端与电源端电连接；

第一NMOS管，所述第一NMOS管的漏极端分别与所述第一PMOS管的漏极端和PAD端电连接，所述第一NMOS管的栅极端分别与所述第一NMOS管的源极端和接地端电连接。

3.根据权利要求2所述的MTP高压烧录脚电路结构，其特征在于，所述输出驱动模块包括：

第二PMOS管，所述第二PMOS管的源极端与电源端电连接；

第二NMOS管，所述第二NMOS管的漏极端分别与所述第二PMOS管漏极端和所述第一NMOS管的漏极端电连接，所述第二NMOS管的栅极端与OUTN端电连接，所述第二NMOS管的源极端与接地端电连接。

4.根据权利要求3所述的MTP高压烧录脚电路结构，其特征在于，所述电源转换模块包括：

第一电阻，所述第一电阻的第一端与电源端电连接，所述第一电阻的第二端与第三PMOS管的源极端电连接；

第三PMOS管，所述第三PMOS管的源极端分别与所述第一PMOS管的衬底和所述第二PMOS管的衬底电连接，所述第三PMOS管的衬底与所述第三PMOS管的源极端电连接，所述第三PMOS管的漏极端与所述第二NMOS管的漏极端电连接；

第四PMOS管，所述第四PMOS管的源极端与所述第一电阻的第二端电连接，所述第四PMOS管的衬底与所述第四PMOS管的源极端电连接，所述第四PMOS管的栅极端与所述第三PMOS管的栅极端电连接；

第五PMOS管，所述第五PMOS管的源极端与电源端电连接，所述第五PMOS管的栅极端与所述第五PMOS管的漏极端电连接，所述第五PMOS管的漏极端与所述第四PMOS管的漏极端电连接，所述第五PMOS管的衬底与所述第四PMOS管的漏极端电连接；

第二电阻，所述第二电阻的第一端与电源端电连接，所述第二电阻的第二端分别与所述第四PMOS管的漏极端和所述第一PMOS管的栅极端电连接。

5.根据权利要求4所述的MTP高压烧录脚电路结构，其特征在于，所述输入模块包括：

第六PMOS管，所述第六PMOS管的源极端分别与所述第二NMOS管的漏极端和VPP端电连接，所述第六PMOS管的衬底与所述第一电阻的第二端电连接；

第三NMOS管，所述第三NMOS管的漏极端与所述第六PMOS管的源极端电连接，所述第三NMOS管的源极端分别与第六PMOS管的漏极端和PAD-IN端电连接。

6.根据权利要求5所述的MTP高压烧录脚电路结构，其特征在于，所述输入输出控制模块包括：

第七PMOS管，所述第七PMOS管的源极端与所述第二电阻的第二端电连接，所述第七PMOS管的衬底与所述第七PMOS管的源极端电连接；

第四NMOS管，所述第四NMOS管的漏极端分别与所述第七PMOS管的漏极端和所述第二PMOS管的栅极端电连接，所述第四NMOS管的栅极端与所述第四PMOS管的栅极端电连接；

第八PMOS管，所述第八PMOS管的源极端与电源端电连接，所述第八PMOS管的衬底与所述第八PMOS管的源极端电连接；

第五NMOS管，所述第五NMOS管的漏极端分别与所述第八PMOS管的漏极端和所述第四NMOS管的源极端电连接，所述第五NMOS管的栅极端与所述第八PMOS管的栅极端电连接，所述第五NMOS管的源极端与接地端电连接；

第一或非门电路，所述第一或非门电路的第一输入端为VPP_D端，所述第一或非门电路的第二输入端为IN端，所述第一或非门电路的输出端分别与所述第七PMOS管的栅极端和所述第五NMOS管的栅极端电连接；

第九PMOS管，所述第九PMOS管的源极端与所述第七PMOS管的源极端电连接，所述第九PMOS管的衬底与所述第九PMOS管的源极端电连接；

第六NMOS管，所述第六NMOS管的漏极端分别与所述第九PMOS管的漏极端和所述第六PMOS管的栅极端电连接，所述第六NMOS管的栅极端与所述第四NMOS管的栅极端电连接；

第十PMOS管，所述第十PMOS管的源极端与电源端电连接，所述第十PMOS管的衬底与所述第十PMOS管的源极端电连接；

第七NMOS管，所述第七NMOS管的漏极端分别与所述第十PMOS管的漏极端和所述第六NMOS管的源极端电连接，所述第七NMOS管的栅极端分别与所述第十PMOS管的栅极端和所述第九PMOS管的栅极端电连接，所述第七NMOS管源极端与接地端电连接；

第二或非门电路，所述第二或非门电路的第一输入端为VPP_D端，所述第二或非门电路的第二输入端为IN端，所述第二或非门电路的输出端分别与所述第七NMOS管的栅极端和所述第三NMOS管的栅极端电连接。

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