CN115102539B - 一种适用于反熔丝fpga中的电平位移电路 - Google Patents

一种适用于反熔丝fpga中的电平位移电路 Download PDF

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Abstract

本发明涉及集成电路技术领域，特别涉及一种适用于反熔丝FPGA中的电平位移电路，包括PMOS管P1~P4、NMOS管N1~N6和反相器M1；PMOS管P1的源端和衬底均连接编程控制电压VSV，PMOS管P1的漏端连接PMOS管P3的源端，PMOS管P1的栅端连接PMOS管P4的漏端；PMOS管P2的源端和衬底均连接编程控制电压VSV，PMOS管P2的漏端连接PMOS管P4的源端，PMOS管P2的栅端连接PMOS管P3的漏端；所述NMOS管N1的漏端连接PMOS管P3的漏端，以解决目前反熔丝FPGA编程期间低压控制高压的正确转换、以及热载流子效应损伤器件的问题。

Description

一种适用于反熔丝FPGA中的电平位移电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种适用于反熔丝FPGA中的电平位移电路。
背景技术
反熔丝FPGA是一种高可靠可编程门阵列电路，具有非易失性、功耗低、集成度高、性能稳定等优点，广泛应用于高可靠、高保密性的军用和航空航天领域。由于其特殊的应用领域，国外此类电路往往对国内处于禁运状态，而且进行技术封锁。
由于反熔丝FPGA的重要作用，国内开展了包括反熔丝FPGA设计技术、测试技术、编程方法、编程器设计技术等关键技术的研究和技术攻关。
本发明给出了一种适用于反熔丝FPGA中的电平位移电路，以解决目前反熔丝FPGA编程期间低压控制高压的正确转换、以及热载流子效应损伤器件的问题。
发明内容
针对现有技术的不足，本发明提供了一种适用于反熔丝FPGA中的电平位移电路，以解决目前反熔丝FPGA编程期间低压控制高压的正确转换、以及热载流子效应损伤器件的问题。
本发明通过以下技术方案予以实现：
一种适用于反熔丝FPGA中的电平位移电路，包括PMOS管P1~P4、NMOS管N1~N6和反相器M1；
所述PMOS管P1的源端和衬底均连接编程控制电压VSV，PMOS管P1的漏端连接PMOS管P3的源端，PMOS管P1的栅端连接PMOS管P4的漏端；PMOS管P2的源端和衬底均连接编程控制电压VSV，PMOS管P2的漏端连接PMOS管P4的源端，PMOS管P2的栅端连接PMOS管P3的漏端；
所述NMOS管N1的漏端连接PMOS管P3的漏端，源端连接NMOS管N3的漏端，衬底接地GND，NMOS管N1的栅端接低压逻辑电压VCC；NMOS管N3源端和衬底均接地，NMOS管N3的栅端接反相器M1的输出端；NMOS管N5的漏端连接PMOS管P4的漏端，源端连接NMOS管N6的漏端，衬底接地GND，NMOS管N5的栅端接低压逻辑电压VCC；NMOS管N6源端和衬底均接地，NMOS管N6的栅端接NMOS管N1的漏端；NMOS管N2的漏端连接PMOS管P4的漏端，源端连接NMOS管N4的漏端，衬底接地GND，NMOS管N2的栅端接低压逻辑电压VCC；NMOS管N4源端和衬底均接地，NMOS管N4的栅端接反相器M1的输入端；
所述反相器M1的输出端连接NMOS管N3的栅端。
优选的，所述PMOS管P3的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV；所述PMOS管P4的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV。
优选的，所述PMOS管P1、P2、P3和P4、所述NMOS管N1、N2、N5和N6均为高压晶体管。
优选的，在所述电平位移电路的编程工作期间，设置所述PMOS管P3和P4的栅控制信号CFG1的电压值为编程控制电压VSV的55%~65%；在正常工作期间，设置所述PMOS管P3和P4的栅控制信号CFG1的电压值为低压逻辑电压VCC。
优选的，在反熔丝FPGA编程期间，电平位移电路负责将低压逻辑信号转成高压控制信号，控制编程晶体管3和编程晶体管4的通断，使编程电压VPP或地信号加载到欲编程的反熔丝FPGA两端，实现反熔丝编程。
优选的，高压NMOS晶体管N1、N2和N5的栅控制信号在反熔丝FPGA所有工作模式下都接VCC，确保NMOS管N3、N4和N6的漏端电压值不高于VCC。
优选的，所述NMOS管N3和N4均为低压晶体管。
优选的，所述反相器M1为低压逻辑电路，由低压逻辑电压VCC供电，输入D1是低压逻辑信号，输出DB1是低压逻辑信号。
在本发明提供的用于反熔丝FPGA中的电平位移电路，与传统的电平位移电路结构相比，具有以下有益效果：
（1）增加6颗高压MOS晶体管P3、P4、N1、N2、N5和N6，引入中间电压，使每颗MOS管在电平位移工作时都不会超出限定的源漏电压值来抑制热载流子效应，提升FPGA工作的可靠性；
（2）下拉NMOS用两个低压NMOS管N3和N4，保证低电压向高电压的正确转换，同时加快了翻转速度，提升了编程的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的用于反熔丝FPGA中的电平位移电路结构示意图。
图2是对反熔丝FPGA进行电平位移的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：
本发明提供了一种适用于反熔丝FPGA中的电平位移电路，其结构如图1所示，包括PMOS管P1~P4、NMOS管N1~N6和反相器M1；PMOS管P1的源端和衬底均连接编程控制电压VSV，PMOS管P1的漏端连接PMOS管P3的源端，PMOS管P1的栅端连接PMOS管P4的漏端；PMOS管P2的源端和衬底均连接编程控制电压VSV，PMOS管P2的漏端连接PMOS管P4的源端，PMOS管P2的栅端连接PMOS管P3的漏端；NMOS管N1的漏端连接PMOS管P3的漏端，源端连接NMOS管N3的漏端，衬底接地GND，NMOS管N1的栅端接低压逻辑电压VCC；NMOS管N3源端和衬底均接地，NMOS管N3的栅端接反相器M1的输出端；NMOS管N5的漏端连接PMOS管P4的漏端，源端连接NMOS管N6的漏端，衬底接地GND，NMOS管N5的栅端接低压逻辑电压VCC；NMOS管N6源端和衬底均接地，NMOS管N6的栅端接NMOS管N1的漏端；NMOS管N2的漏端连接PMOS管P4的漏端，源端连接NMOS管N4的漏端，衬底接地GND，NMOS管N2的栅端接低压逻辑电压VCC；NMOS管N4源端和衬底均接地，NMOS管N4的栅端接反相器M1的输入端；反相器M1的输出端连接NMOS管N3的栅端。PMOS管P3的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV；所述PMOS管P4的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV。PMOS管P1、P2、P3和P4、所述NMOS管N1、N2、N5和N6均为高压晶体管。
在电路的编程工作期间，PMOS管P3和P4的栅控制信号CFG1的电压值为编程控制电压VSV的55%~65%；在正常工作期间，PMOS管P3和P4的栅控制信号CFG1的电压值为低压逻辑电压VCC。反相器M1为低压逻辑电路，由低压逻辑电压VCC供电，输入D1是低压逻辑信号，输出DB1是低压逻辑信号。
如图2所示是对反熔丝FPGA进行电平位移的结构示意图。在用户模式下，左边的逻辑信号通过反熔丝FPGA逻辑模块5处理后，通过隔离晶体管1和隔离晶体管2以及反熔丝单元组成的布线网络传输到右边的反熔丝FPGA逻辑模块6，逻辑信号经过隔离晶体管1和隔离晶体管2，如果控制栅电压采用VCC，逻辑信号的幅度被衰减，所以在用户模式下通过电荷泵提供的高压来开启隔离晶体管1和隔离晶体管2。在反熔丝FPGA编程期间，电平位移电路负责将低压逻辑信号转成高压控制信号，控制编程晶体管3和编程晶体管4的通断，使编程电压VPP或地信号加载到欲编程的反熔丝（也就是图2中黑色的圆点），换句话说，编程电压VPP要想无损传输到欲编程的反熔丝的两端，编程晶体管3、编程晶体管4的栅控制电压必须比VPP高出2V左右。通过电平转换电路7和电平转换电路8，实现编程晶体管3和编程晶体管4上的低压VCC升高编程控制电压VSV（比VPP高2V左右），而且可以实现高低控制，能够有效地开启和关闭编程晶体管3和编程晶体管4，实现低压控制高压的目的，进而有选择地对反熔丝单元进行编程。
如图1，在反熔丝FPGA编程期间，编程控制电压为VSV，低压逻辑电压为VCC。本发明提供的电平位移电路就是将VCC驱动的逻辑电压（低压）转成VSV驱动的编程电压（高压）。
如图1，在电平位移电路正常工作期间，高压PMOS管P3和P4的栅控制信号CFG1的电压值设置成VSV电压值的60%（±5%），这样每颗MOS管在电平位移工作时都不会超出限定的源漏电压值来有效抑制热载流子效应，从而提升了FPGA工作的可靠性。
如图1，高压NMOS晶体管N1、N2和N5的栅控制信号在反熔丝FPGA所有工作模式下都接VCC，确保NMOS管N3、N4和N6的漏端电压值不高于VCC，这样NMOS管N3和N4可以用低压NMOS晶体管，保证了低电压向高电压的正确转换，加快了翻转速度，提升了编程的可靠性。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种适用于反熔丝FPGA中的电平位移电路，其特征在于，包括PMOS管P1~P4、NMOS管N1~N6和反相器M1；
所述PMOS管P1的源端和衬底均连接编程控制电压VSV，PMOS管P1的漏端连接PMOS管P3的源端，PMOS管P1的栅端连接PMOS管P4的漏端；PMOS管P2的源端和衬底均连接编程控制电压VSV，PMOS管P2的漏端连接PMOS管P4的源端，PMOS管P2的栅端连接PMOS管P3的漏端；
所述NMOS管N1的漏端连接PMOS管P3的漏端，源端连接NMOS管N3的漏端，衬底接地GND，NMOS管N1的栅端接低压逻辑电压VCC；NMOS管N3源端和衬底均接地，NMOS管N3的栅端接反相器M1的输出端；NMOS管N5的漏端连接PMOS管P4的漏端，源端连接NMOS管N6的漏端，衬底接地GND，NMOS管N5的栅端接低压逻辑电压VCC；NMOS管N6源端和衬底均接地，NMOS管N6的栅端接NMOS管N1的漏端；NMOS管N2的漏端连接PMOS管P4的漏端，源端连接NMOS管N4的漏端，衬底接地GND，NMOS管N2的栅端接低压逻辑电压VCC；NMOS管N4源端和衬底均接地，NMOS管N4的栅端接反相器M1的输入端；
所述反相器M1的输出端连接NMOS管N3的栅端。
2.根据权利要求1所述的一种适用于反熔丝FPGA中的电平位移电路，其特征在于，所述PMOS管P3的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV；所述PMOS管P4的栅端连接栅控制信号CFG1，衬底连接编程控制电压VSV。
3.根据权利要求2所述的一种适用于反熔丝FPGA中的电平位移电路，其特征在于，所述PMOS管P1、P2、P3和P4、所述NMOS管N1、N2、N5和N6均为高压晶体管。
4.根据权利要求3所述的一种适用于反熔丝FPGA中的电平位移电路，其特征在于，在所述电平位移电路的编程工作期间，设置所述PMOS管P3和P4的栅控制信号CFG1的电压值为编程控制电压VSV的55%~65%；在正常工作期间，设置所述PMOS管P3和P4的栅控制信号CFG1的电压值为低压逻辑电压VCC。
5.根据权利要求4所述的一种适用于反熔丝FPGA中的电平位移电路，其特征在于，在反熔丝FPGA编程期间，电平位移电路负责将低压逻辑信号转成高压控制信号，控制编程晶体管3和编程晶体管4的通断，使编程电压VPP或地信号加载到欲编程的反熔丝FPGA两端，实现反熔丝编程。
6.根据权利要求5所述的一种适用于反熔丝FPGA中的电平位移电路，其特征在于，高压NMOS晶体管N1、N2和N5的栅控制信号在反熔丝FPGA所有工作模式下都接VCC，确保NMOS管N3、N4和N6的漏端电压值不高于VCC。
7.根据权利要求1-3任一项所述的一种适用于反熔丝FPGA中的电平位移电路，其特征在于，所述NMOS管N3和N4均为低压晶体管。
8.根据权利要求1-3任一项所述的一种适用于反熔丝FPGA中的电平位移电路，其特征在于，所述反相器M1为低压逻辑电路，由低压逻辑电压VCC供电，输入D1是低压逻辑信号，输出DB1是低压逻辑信号。
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