KR101398636B1 - 채널 주도 2차 전자/정공 현상을 이용하는 트랜지스터 유전체 파괴형 안티 퓨즈 및 이를 구비하는 프로그램 회로 회로 - Google Patents

채널 주도 2차 전자/정공 현상을 이용하는 트랜지스터 유전체 파괴형 안티 퓨즈 및 이를 구비하는 프로그램 회로 회로 Download PDF

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Abstract

본 발명은 채널 주도 2차 전자/정공 현상을 이용하는 트랜지스터 유전체 파괴형 안티 퓨즈 및 이를 구비하는 프로그램 회로를 공개한다. 본 발명의 안티 퓨즈는 트랜지스터로 구현되고, 소스로 제1 전원 전압을 인가받고, 게이트 및 드레인으로 임팩트 이온화를 유발하기 위한 제1 프로그램 전압을 인가받으며, 웰로 채널 주도 2차 전자/정공 현상을 유발하기 위한 제2 프로그램 전압을 인가받는 경우에 드레인 부근의 게이트와 웰 사이의 유전체를 파괴하여 프로그램 되는 것을 특징으로 한다.

Description

채널 주도 2차 전자/정공 현상을 이용하는 트랜지스터 유전체 파괴형 안티 퓨즈 및 이를 구비하는 프로그램 회로 회로{Transistor dielectric rupture type anti-fuse utilizing CHISEL or CHISHL, and program circuit having it}
본 발명은 안티 퓨즈 및 이를 구비하는 프로그램 회로에 관한 것으로서, 특히 채널 주도 2차 전자/정공 현상을 이용하는 트랜지스터 유전체 파괴형 안티 퓨즈 및 이를 구비하는 프로그램 회로에 관한 것이다.
안티 퓨즈(anti-fuse)는 프로그램 가능한 저항성 퓨즈 소자로서, 일반적인 퓨즈 소자와 반대되는 전기적 특성을 갖는다. 즉 안티 퓨즈는 프로그램 되지 않은 상태에서는 높은 저항(예를 들면, 100MΩ)을 가지며, 프로그램 된 이후에는 낮은 저항(예를 들면, 100KΩ 이하)을 가지게 된다. 안티 퓨즈는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 안티 퓨즈의 프로그램 동작은 충분한 시간동안 안티 퓨즈 양단의 도전체를 통해 고전압(예를 들면 10V)인 프로그램 전압을 인가하여 양 도전체 사이의 유전체를 파괴하는 방식으로 안티 퓨즈를 프로그램한다. 따라서 안티 퓨즈가 프로그램 되면 안티 퓨즈의 양 단의 도전체가 단락되어 저항 값이 작아지게 된다.
프로그램 회로는 프로그램 동작 시에 안티 퓨즈를 프로그램할 수 있으며, 노멀 동작 시에 안티 퓨즈의 프로그램 여부를 판별할 수 있는 회로이다.
안티 퓨즈에 요구되는 이슈에는 구현 및 집적의 용이성과 프로그램 동작의 신뢰성이 있다. 여기서 프로그램 동작의 신뢰성은 프로그램 전압에 관련된다. 즉 안티 퓨즈는 프로그램 전압보다 낮은 전압이 인가되면 프로그램 되지 않아야 하며, 프로그램 전압보다 높은 전압이 인가되면 확실하게 프로그램 되어야 한다.
본 발명의 목적은 구현이 용이하고, 신뢰성 있는 프로그램 동작이 가능한 안티 퓨즈를 제공하는데 있다.
본 발명의 다른 목적은 상기 안티 퓨즈를 구비하는 프로그램 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 안티 퓨즈는 제1 도전형의 기판, 상기 기판 내의 소정의 영역에 분리되어 형성되는 제2 도전형의 소스 및 드레인, 상기 소스와 상기 드레인 사이의 상기 기판의 상부에 형성되는 유전체, 및 상기 유전체의 상부에 형성되는 게이트를 구비하는 트랜지스터를 구비하고, 상기 소스로 제1 전원 전압을 인가받고, 상기 게이트 및 상기 드레인으로 임팩트 이온화를 유발하기 위한 제1 프로그램 전압을 인가받으며, 상기 웰로 채널 주도 2차 전자/정공 현상을 유발하기 위한 제2 프로그램 전압을 인가받는 경우에 상기 드레인 부근의 상기 기판과 상기 게이트 사이의 상기 유전체가 파괴되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 안티 퓨즈는 상기 제1 프로그램 전압으로 양의 전압을 인가받고, 상기 제2 프로그램 전압으로 음의 전압을 인가받고, 상기 제1 전원 전압으로 접지 전압을 인가받아 상기 채널 주도 2차 전자 현상이 발생하는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 안티 퓨즈는 상기 제1 프로그램 전압 으로 음의 전압을 인가받고, 상기 제2 프로그램 전압으로 양의 전압을 인가받고, 상기 제1 전원 전압으로 접지 전압을 인가받아 상기 채널 주도 2차 정공 현상이 발생하는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 프로그램 회로는 초기화 시에 전원 안정화 신호에 응답하여 제1 노드를 프리차지하고, 프로그램 동작 시에 프로그램 모드 신호와 어드레스 신호에 응답하여 제1 및 제2 프로그램 전압을 인가받아 안티 퓨즈를 프로그램하여 상기 제1 노드의 전압 레벨을 설정하는 프로그램 및 프리차지부, 및 상기 제1 노드의 전압 레벨을 래치 및 반전하여 출력 노드로 출력하는 래치부를 구비하고, 상기 안티 퓨즈는 기판 상의 소정의 영역에 형성되는 웰 내에 형성되고, 소스로 제1 전원 전압을 인가받고, 드레인 및 상기 제1 노드에 연결된 게이트로 임팩트 이온화를 유발하기 위한 상기 제1 프로그램 전압을 인가받고, 패드에 연결된 상기 웰로 채널 주도 2차 전자/정공 현상을 유발하기 위한 상기 제2 프로그램 전압을 인가받는 경우에 상기 게이트와 상기 드레인 부근 상기 웰 사이의 유전체가 파괴되는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 프로그램 및 프리차지부는 상기 제1 및 제2 프로그램 전압에 응답하여 프로그램되는 안티 퓨즈, 상기 프로그램 모드 신호와 상기 어드레스 신호를 반전 논리곱하여 출력하는 낸드 게이트, 상기 제1 프로그램 전압과 상기 안티 퓨즈의 상기 드레인에 연결되며, 상기 낸드 게이트의 출력을 인가받는 제1 PMOS 트랜지스터, 상기 제1 프로그램 전압과 상기 제1 노드 사이에 연결되며, 상기 낸드 게이트의 출력을 인가받는 제2 PMOS 트랜지스터, 제2 전원 전압과 상기 제1 노드 사이에 연결되고, 게이트로 상기 전원 안정화 신호를 인가받는 제3 PMOS 트랜지스터, 및 프로그램 동작 시에 상기 웰로 상기 제2 프로그램 전압을 인가하는 패드를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 안티 퓨즈 및 이를 구비하는 프로그램 회로는 트랜지스터로 구현되며, 채널 주도 2차 전자/정공 현상을 이용하여 트랜지스터의 드레인에 인접한 유전체를 집중적으로 파괴하므로 낮은 프로그램 전압으로도 프로그램이 가능하고, 프로그램 신뢰도가 높다.
이하, 첨부한 도면을 참고로 하여 본 발명의 채널 주도 2차 전자/정공 현상을 이용하는 트랜지스터 유전체 파괴형 안티 퓨즈 및 이를 구비하는 프로그램 회로를 설명하면 다음과 같다.
도1 은 본 발명에 따른 안티 퓨즈의 일 예를 나타내는 도면으로 하나의 트랜지스터로 구현된다. 도1 은 본 발명의 안티 퓨즈(10)의 일예로 p형의 기판(15), 기판(15) 내의 소정의 영역에 분리되어 형성되는 n형의 소스(13) 및 드레인(14)과 소스(13)와 드레인(14) 사이의 기판(15)의 상부에 형성되는 유전체(12), 및 상기 유전체(12)의 상부에 형성되는 게이트(11)를 구비하는 일반적인 NMOS 트랜지스터로서 박막 트랜지스터(thin transistor) 이다.
도1 의 안티 퓨즈(10)는 채널 주도 2차 전자/정공 현상(CHannel Initiated Secondary ELectron / CHannel Initiated Secondary HoLe : 이하 CHISEL / CHISHL) 을 이용하여 프로그램 가능하다. 본 발명의 안티 퓨즈(10)의 프로그램 동작을 설명하면 먼저 소스(13)에는 프로그램 동작 여부에 무관하게 항시 접지 전압(VSS)이 인가된다. 그리고 프로그램 동작 시에 게이트(11) 및 드레인(14)으로 제1 프로그램 전압(Vpgm1)을 인가한다. 제1 프로그램 전압(Vpgm1)을 게이트(11) 및 드레인(14)에 인가한 후 NMOS 트랜지스터(10)의 기판(15)으로 제2 프로그램 전압(Vpgm2)을 인가한다. 제1 프로그램 전압(Vpgm1)은 소정의 양의 전압 레벨(예를 들면 3.5V)을 가지며, 제2 프로그램 전압(Vpgm2)은 소정의 음의 전압 레벨(예를 들면 -3.5V)을 갖는다.
소스(13)로 접지 전압(VSS)이 인가되고 게이트(11) 및 드레인(14)으로 제1 프로그램 전압(Vpgm1)이 인가되므로, 소스(13)에서 방출한 전자는 드레인(1)으로 전자가 방출된다(a). 소스(13)에서 방출된 전자는 드레인(14)으로 이동하는 동안 가속되어 드레인 부근의 공핍 영역(Depletion area)에 임팩트 이온화(Impact ionization)에 의한 대량의 1차 전자/정공 쌍을 발생한다. 임팩트 이온화(Impact ionization)에 의해 발생한 1차 전자 중 일부는 게이트(11)로 인가되는 제1 프로그램 전압(Vpgm1)에 의해 게이트(11) 하부의 유전체(dielectric)(12)에 충돌하게 되고(b), 일부는 드레인(14)으로 흡수된다(c).
한편 임팩트 이온화(Impact ionization)에 의해 발생한 1차 정공은 제1 및 제2 프로그램 전압(Vpgm1, Vpgm2)에 의해 공핍 영역에서 기판(15) 내부로 가속되어 이동한다(d). 가속된 1차 정공에 의해 기판(15) 내부에 대량의 2차 전자/정공 쌍이 발생되고, 이중 2차 정공은 기판(15)에 인가되는 제2 프로그램 전압(Vpgm2)으로 흡수된다(e). 즉 CHISEL에 의해 기판(15)에는 대량의 2차 전자가 발생된다. 그리고 CHISEL에 의해 발생된 2차 전자는 제1 및 제2 프로그램 전압(Vpgm1, Vpgm2)의 의해 가속되어 드레인(14) 부근의 유전체(12)에 충돌하여 유전체를 파괴하게 된다(f). 따라서 유전체(12)가 파괴되어 게이트(11)와 기판(15)이 단락되므로, 안티 퓨즈(10)는 프로그램 된다.
상기한 바와 같이 본 발명의 안티 퓨즈(10)는 기판(15)에 발생한 2차 전자가 가속되어 드레인(14) 부근의 유전체(12)를 파괴하는 원리이므로, 제1 및 제2 프로그램 전압(Vpgm1, Vpgm2)은 CHISEL이 발생할 수 있고, CHISEL에 의해 발생한 전자가 유전체(12)를 파괴할 수 있을 정도로 큰 전압 차를 가져야 한다. 그러나 2차 전자가 가속하여 유전체(12)에 충돌하여 유전체(12)를 파괴하므로, 기존의 안티 퓨즈에 비하여 상대적으로 낮은 프로그램 전압으로 프로그램 가능하다. 그리고 2차 전자가 드레인 부근(14)의 유전체(12)에 집중적으로 충돌하므로 안티 퓨즈가 프로그램 되는 전압 레벨의 산포가 작다.
즉 안티 퓨즈가 프로그램 될 때의 전압레벨의 산포(dispersion)가 매우 좁기 때문에 불필요하게 프로그램 전압을 높게 할 필요가 없어서 프로그램 전압에 의한 안티 퓨즈의 프로그램 여부에 대한 신뢰도를 높일 수 있다.
한편 프로그램 동작 시에 안티 퓨즈(10)를 프로그램하지 않고자 하는 경우, 게이트 및 드레인(11, 14)로 제1 프로그램 전압(Vpgm1)을 인가하지 않는다.
제1 및 제2 프로그램 전압(Vpgm1, Vpgm2)은 유전체(12)의 성분 및 두께와 트랜지스터의 채널 길이 및 폭에 의해 변화할 수 있으며, 실험적으로 획득 가능할 것 이다. 또한 안티 퓨즈(10)를 프로그램 하지 않을 때 제2 프로그램 전압(Vpgm2)에 의해 큰 역바이어스(reverse bias)가 인가되지 않도록, 제2 프로그램 전압(Vpgm2)의 전압 레벨을 설정해야 할 것이다.
상기에서는 NMOS 트랜지스터로서 안티 퓨즈를 구현하였으나, PMOS 트랜지스터로도 구현할 수 있다. PMOS 트랜지스터로 안티 퓨즈를 구현하는 경우에 제1 및 제2 프로그램 전압(Vpgm1, Vpgm2)의 극성이 반대로 되며, 2차 정공에 의해 유전체가 파괴되므로 CHISHL에 의해 프로그램 된다.
도1 에서 안티 퓨즈(10)를 기판(15)에 형성하는 것으로 설명하였다. 그러나 안티 퓨즈(10)의 프로그램 시에 기판(15)으로 제2 프로그램 전압(Vpgm2)이 인가되므로, 안티 퓨즈(10)를 기판 상에 형성하는 경우에는 기판에 형성된 다른 회로에 영향을 미칠 수 있다. 따라서 기판(15) 상에 안티 퓨즈(10)를 포함하는 다른 회로가 형성되는 경우에는 기판(15)내에 포켓 웰(pocket well)을 형성하고, 포켓 웰 내에 안티 퓨즈(10)를 형성 할 수 있다.
도2 는 본 발명에 따른 안티 퓨즈의 다른 예를 나타내는 도면으로 포켓 웰 내에 형성되는 안티 퓨즈를 도시한 도면이다.
도2 의 안티 퓨즈(20)는 상기한 바와 같이 안티 퓨즈와 동일한 기판(25) 내에 형성되는 다른 회로가 제2 프로그램 전압(Vpgm2)에 의한 영향을 받지 않도록 기판(25) 내에 n형의 웰(26)을 형성하고, n형의 웰(26)내에 p형의 포켓 웰(27)을 형성한 뒤, 포켓 웰(27) 내에 안티 퓨즈를 형성하였다. 그리고 포켓 웰(27)을 통해 제2 프로그램 전압(Vpgm2)을 인가할 수 있도록 웰 전극(28)을 추가로 형성하였다. 또한 웰 전극(29)을 통해 n형의 웰(26)에 내부 전원 전압(VINT)을 인가한다. 도2 에서는 n형의 웰(26)에 내부 전원 전압(VINT)을 인가하는 것으로 도시하였으나, 승압 전압(VPP) 또는 다른 양의 전압을 인가할 수도 있다. 도2 의 안티 퓨즈(20)는 포켓 웰(27)내에 형성되었다는 점을 제외하면, 도1 의 안티 퓨즈(10)와 동일하게 동작하므로 상세한 설명은 생략한다.
도3 은 본 발명의 안티 퓨즈를 구비하는 프로그램 회로의 일예를 나타내는 도면이다.
도3 에서 프로그램 회로는 프로그램 및 프리차지부(110), 래치부를 구비한다. 프로그램 및 프리차지부(110)는 프로그램 동작 시에 안티 퓨즈(ATF)를 프로그램하고, 프로그램 동작이나 노멀 동작에 무관하게 전원 인가 초기에 제1 노드(Nd11)를 전원 전압(VINT) 레벨로 프리차지 한다. 래치부는 다시 제1 래치부(120) 및제2 래치부(130)를 구비하고, 제1 래치부(120)는 제1 노드(Nd11)의 전압 레벨을 래치 및 버퍼하여 제2 노드(Nd12)로출력한다. 제2 래치부(130)는 노멀 동작 시에 제2 노드(Nd12)를 전원 전압(VINT) 레벨로 프리차지 하고, 제1 래치부(120)의 출력을 래치 및 반전하여 출력 신호(OUT)를 출력한다.
프로그램 및 프리차지부(110)는 안티 퓨즈(ATF)와 낸드 게이트(Nand11) 및 3개의 PMOS 트랜지스터(P11 ~ P13)를 구비한다. 낸드 게이트(Nand11)는 프로그램 동작 여부를 나타내는 프로그램 모드 신호(PGM)와 프로그램하고자 하는 안티 퓨즈(ATF)를 선택하기 위한 어드레스 신호(ADDR)를 부정 논리곱하여 2개의 PMOS 트랜지스터(P11, P12)의 게이트로 출력한다. 여기서 어드레스 신호(ADDR)는 프로그램 회로의 안티 퓨즈(ATF)가 프로그램 되어야 하는 경우 활성화되는 신호이다. 2개의 PMOS 트랜지스터(P11, P12)는 일단이 안티 퓨즈(ATF)를 프로그램하기 위한 제1 프로그램 전압(Vpgm1)인 승압 전압(VPP)에 연결되고, 타단이 각각 안티 퓨즈(ATF)의 드레인 및 제1 노드(Nd11)에 연결된다. PMOS 트랜지스터(P13)는 전원 전압(VINT)과 제1 노드(Nd11) 사이에 연결되고, 게이트로 전원 안정화 신호(PVCCH)를 인가받는다. 안티 퓨즈(ATF)는 PMOS 트랜지스터(P11)와 접지 전압(VSS) 사이에 연결되고, 게이트가 제1 노드(Nd11)에 연결되며, 웰 전극(28)이 패드(PAD)에 연결된다. 여기서 전원 안정화 신호(PVCCH)는 프로그램 회로를 구비하는 장치에 전원 전압(VINT) 인가 초기에 전원 전압이 상승하는 동안 '로우' 레벨을 유지하다가 전원 전압(VINT)이 일정 레벨에 도달하여 유지되면 '하이' 레벨로 천이하는 신호이다.
제1 래치부(120)는 제1 노드(Nd11)와 제2 노드(Nd12) 사이에 직렬로 연결되는 2개의 인버터(IV11, IV12) 및 홀드 신호와 반전 홀드 신호(HD, /HD)에 응답하여 인버터(IV11)의 출력을 반전하여 제1 노드(Nd11)로 인가하는 인버터(IV13)를 구비한다. 인버터(IV13)는 전원 전압(VINT)과 접지 전압(VSS)사이에 직렬로 연결되는 2개의 PMOS 트랜지스터(P14, P15)와 2개의 NMOS 트랜지스터(N11, N12)를 구비하며, NMOS 트랜지스터(N12) 및 PMOS 트랜지스터(P14)는 각각 게이트로 홀드 신호(HD)와 반전 홀드 신호(/HD)인가받고, NMOS 트랜지스터(N11) 및PMOS 트랜지스터(P15)는 각각 게이트로 인버터(IV11)의 출력을 인가받는다. 그리고 인버터(IV12)는 제2 래치부(130)가 래치하고 있는 신호 레벨을 변경할 수 있도록 큰 구동 능력을 갖는다.
제2 래치부(130)는 제2 노드(Nd12)와 출력 노드(NdO) 사이에 연결되는 인버 터(IV14)와 전원 전압(VINT)과 제2 노드(Nd12) 사이에 병렬로 연결되는 2개의 PMOS 트랜지스터(P16, P17) 및 제2 노드(Nd12)와 접지 전압(VSS) 사이에 직렬로 연결되는 2개의 NMOS 트랜지스터(N13, 14)를 구비한다. PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N13)는 게이트로 전원 안정화 신호(PVCCH)를 인가받고, PMOS 트랜지스터(P17)와 NMOS 트랜지스터(N14)의 게이트는 출력 노드(NdO)에 연결된다.
도4 는 도3 의 프로그램 회로의 동작을 설명하기 위한 도면이다.
도2 내지 도4 을 참조하여 도3 의 프로그램 회로의 프로그램 동작을 설명하면, 먼저 전원 인가 초기에 전원 안정화 신호(PVCCH)가 '로우' 레벨이므로 PMOS 트랜지스터(P13, P16)가 온 되어 제1 및 제2 노드(Nd11, Nd12)를 전원 전압(VINT) 레벨로 프리차지 한다. 전원 안정화 신호(PVCCH)에 응답하여 NMOS 트랜지스터(N13)도 온 되지만, 출력 노드(NdO)가 '로우' 레벨이므로 NMOS 트랜지스터(N14)가 오프 되어 있으므로, 제2 노드(Nd12)의 전압 레벨은 전원 전압(VINT) 레벨을 유지한다. 이후 전원 안정화 신호(PVCCH)가 '하이' 레벨로 천이하여, PMOS 트랜지스터(P13, P16)와 NMOS 트랜지스터(N13)가 오프 된다.
프로그램 동작 시에는 프로그램 모드 신호(PGM)가 활성화되고, 프로그램 회로의 안티 퓨즈(ATF)가 프로그램되어야 하는 경우에 어드레스 신호(ADDR)가 활성화된다. 여기서는 활성화되는 신호가 논리 '하이' 레벨을 갖는 것으로 가정한다. 따라서 낸드 게이트(Nadn11)는 '로우' 레벨의 신호를 출력하고, PMOS 트랜지스터(P11, P12)가 온 된다. 따라서 안티 퓨즈(ATF)의 게이트와 드레인에는 승압 전압(VPP)이 인가된다. 승압 전압(VPP)은 도1 의 제1 프로그램 전압(Vpgm1)으로 전 원 전압(VINT)보다 높은 전압 레벨을 갖는다. 한편 안티 퓨즈(ATF)는 패드(PAD)를 통해 웰(26)로 제2 프로그램 전압(Vpgm2)을 인가받는다. 도3 에서는 제2 프로그램 전압(Vpgm2)이 음의 승압 전압(-VPP) 레벨을 갖는 것으로 가정하였다. 그리고 안티 퓨즈(ATF)의 소스는 항시 접지 전압(VSS)에 연결되어 있으므로, 도2 의 안티 퓨즈(20)의 프로그램 동작과 동일한 조건이 되어 유전체(22)가 파괴되어 프로그램 된다.
이 때 인버터(IV11)는 제1 노드(Nd11)에 인가되는 승압 전압(VPP)에 응답하여 '로우' 레벨의 신호를 출력한다. 따라서 인버터(IV13)는 비활성화된 홀드 및 반전 홀드 신호(HD, /HD)와 인버터(IV11)의 출력 신호에 응답하여 오프 상태를 유지한다.
반면에 프로그램 동작 시에 안티 퓨즈가 프로그램되지 않아야 하는 경우에는 어드레스 신호(ADDR)가 '로우' 레벨로 인가되어 낸드 게이트(Nand11)는 '하이' 레벨의 신호를 출력하고, PMOS 트랜지스터(P11, P12)는 오프 된다. 따라서 제1 노드(Nd11)는프리차지 된 전원 전압(VINT) 레벨로 유지되고, 안티 퓨즈(ATF)는 프로그램 되지 않는다.
노멀 동작 시에도 전원 인가 초기에 제1 및 제2 노드(Nd11, Nd12)를 전원 전압(VINT) 레벨로 프리차지 한다. 그리고 프로그램 모드 신호(PGM)가 비활성화되어 있으므로, 어드레스 신호(ADDR)에 무관하게 PMOS 트랜지스터(P11, P12)는 오프 된다. 안티 퓨즈(ATF)가 프로그램 되어 있지 않으면, 제1 노드(Nd11)는 전원 전압(VINT) 레벨을 유지한다. 따라서 제1 래치부(120) 제1 노드(Nd11)의 전압 레벨 에 응답하여 '하이' 레벨의 신호를 제2 노드(Nd12)로 출력한다. 그리고 홀드 및 반전 홀드 신호(HD, /HD)가 활성화되면, 인버터(IV13)는 인버터(IV11)의 출력을 반전하여 제1 노드(Nd11)로 출력하여 제1 노드(Nd11)의 전압 레벨을 전원 전압(VINT) 레벨로 유지한다. 한편 제2 래치부(130)는 인버터(IV12)의 신호를 반전 및 래치하여 '로우' 레벨의 출력 신호를 출력한다.
그러나 안티 퓨즈(ATF)가 프로그램 되어 있으면, 게이트에서 유전체를 통해 소스 및 웰(26)로 누설 전류가 발생하게 되고, 제1 노드(Nd11)의 전압 레벨이 하강하게 된다. 따라서 제1 래치부(120)는 '로우'레벨의 신호를 제2 노드(Nd12)로출력한다. 그리고 홀드 및 반전 홀드 신호(HD, /HD)가 활성화되면, 인버터(IV13)는 인버터(IV11)의 출력을 반전하여 제1 노드(Nd11)로 출력하여 제1 노드(Nd11)의 전압 레벨을 접지 전압(VSS) 레벨로 강하한다. 여기서 인버터(IV13)는 제1 노드(Nd11)의 전압 레벨이 완전히 '로우'레벨로 하강하지 않고, 소정의 전압(예를 들면 0.3V)을 갖는 동안 인버터(IV11)에 누설 전류가 발생하는 것을 방지한다.
제2 노드(Nd12)는 제2 래치부(130)에 의해 '하이'레벨로 래치되어 있지만, 큰 구동 능력을 갖는 인버터(IV12)가 '로우'레벨을 출력하므로 제2 래치부(130)는 '하이'레벨의 출력 신호를 출력한다.
결과적으로 노멀 동작 시에 출력 신호가 '하이'레벨로 출력되는지, '로우'레벨로 출력되는지에 따라 안티 퓨즈(ATF)의 프로그램 여부를 판별할 수 있다.
도5 는 본 발명의 안티 퓨즈를 구비하는 프로그램 회로의 다른 예를 나타내는 도면이다.
도5 의 프로그램 회로에서 프로그램 및 프리차지부(210)와 제2 래치부(230)의 구성은 도3 의 프로그램 회로의 프로그램 및 프리차지부(110)와 제2 래치부(130)의 구성과 동일하므로 별도로 설명하지 않는다. 도5 에서 제1 래치부(220)는 도3 의 제1 래치부(120)와 달리 2개의 인버터(IV21, IV22)와 1개의 NMOS 트랜지스터(N22)를 구비한다. 즉 도3 의 인버터(IV13) 대신 적어도 하나의 NMOS 트랜지스터(N22)를 구비한다.
그리고 도5 의 프로그램 회로의 동작은 도4 에서 홀드 신호(HD)를 제외하면 동일하므로 따로 도시하지 않는다.
도3 및 5 에서는 안티 퓨즈가 NMOS 트랜지스터로 구현되는 경우를 예를 들어 설명하였으나, 상기한 바와 같이 안티 퓨즈는 PMOS 트랜지스터로 구현될 수 있으며, 이에 따라 프로그램 회로의 구성 또한 변화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 본 발명에 따른 안티 퓨즈의 일 예를 나타내는 도면이다.
도2 는 본 발명에 따른 안티 퓨즈의 다른 예를 나타내는 도면이다.
도3 은 본 발명의 안티 퓨즈를 구비하는 프로그램 회로의 일 예를 나타내는 도면이다.
도4 는 도3 의 프로그램 회로의 동작을 설명하기 위한 도면이다.
도5 는 본 발명의 안티 퓨즈를 구비하는 프로그램 회로의 다른 예를 나타내는 도면이다.

Claims (10)

  1. 제1 도전형의 기판;
    상기 기판 내의 소정의 영역에 분리되어 형성되는 제2 도전형의 소스 및 드레인;
    상기 소스와 상기 드레인 사이의 상기 기판의 상부에 형성되는 유전체; 및
    상기 유전체의 상부에 형성되는 게이트를 구비하는 트랜지스터를 구비하고,
    상기 소스로 제1 전원 전압을 인가받고, 상기 게이트 및 상기 드레인으로 임팩트 이온화를 유발하기 위한 제1 프로그램 전압을 인가받으며, 상기 기판으로 채널 주도 2차 전자/정공 현상을 유발하기 위한 제2 프로그램 전압을 인가받는 경우에 상기 드레인 부근의 상기 기판과 상기 게이트 사이의 상기 유전체가 파괴되는 것을 특징으로 하는 안티 퓨즈.
  2. 제1 항에 있어서, 상기 안티 퓨즈는
    상기 제1 프로그램 전압으로 양의 전압을 인가받고, 상기 제2 프로그램 전압으로 음의 전압을 인가받고, 상기 제1 전원 전압으로 접지 전압을 인가받아 상기 채널 주도 2차 전자 현상이 발생하는 NMOS 트랜지스터인 것을 특징으로 하는 안티 퓨즈.
  3. 제1 항에 있어서, 상기 안티 퓨즈는
    상기 제1 프로그램 전압으로 음의 전압을 인가받고, 상기 제2 프로그램 전압으로 양의 전압을 인가받고, 상기 제1 전원 전압으로 접지 전압을 인가받아 상기 채널 주도 2차 정공 현상이 발생하는 PMOS 트랜지스터인 것을 특징으로 하는 안티 퓨즈.
  4. 초기화 시에 전원 안정화 신호에 응답하여 제1 노드를 프리차지하고, 프로그램 동작 시에 프로그램 모드 신호와 어드레스 신호에 응답하여 제1 및 제2 프로그램 전압을 인가받아 안티 퓨즈를 프로그램하여 상기 제1 노드의 전압 레벨을 설정하는 프로그램 및 프리차지부; 및
    상기 제1 노드의 전압 레벨을 래치 및 반전하여 출력 노드로 출력하는 래치부를 구비하고,
    상기 안티 퓨즈는 기판 상의 소정의 영역에 형성되는 웰 내에 형성되고, 소스로 제1 전원 전압을 인가받고, 드레인 및 상기 제1 노드에 연결된 게이트로 임팩트 이온화를 유발하기 위한 상기 제1 프로그램 전압을 인가받고, 패드에 연결된 상기 웰로 채널 주도 2차 전자/정공 현상을 유발하기 위한 상기 제2 프로그램 전압을 인가받는 경우에 상기 게이트와 상기 드레인 부근 상기 웰 사이의 유전체가 파괴되는 트랜지스터를 구비하는 것을 특징으로 하는 프로그램 회로.
  5. 제4 항에 있어서, 상기 프로그램 및 프리차지부는
    상기 제1 및 제2 프로그램 전압에 응답하여 프로그램되는 안티 퓨즈;
    상기 프로그램 모드 신호와 상기 어드레스 신호를 반전 논리곱하여 출력하는 낸드 게이트;
    상기 제1 프로그램 전압과 상기 안티 퓨즈의 상기 드레인에 연결되며, 상기 낸드 게이트의 출력을 인가받는 제1 PMOS 트랜지스터;
    상기 제1 프로그램 전압과 상기 제1 노드 사이에 연결되며, 상기 낸드 게이트의 출력을 인가받는 제2 PMOS 트랜지스터;
    제2 전원 전압과 상기 제1 노드 사이에 연결되고, 게이트로 상기 전원 안정화 신호를 인가받는 제3 PMOS 트랜지스터; 및
    프로그램 동작 시에 상기 웰로 상기 제2 프로그램 전압을 인가하는 패드를 구비하는 것을 특징으로 하는 프로그램 회로.
  6. 제5 항에 있어서, 상기 안티 퓨즈는
    NMOS 트랜지스터이고, 상기 제1 전원 전압은 접지 전압이며, 상기 제1 프로그램 전압은 상기 제2 전원 전압보다 전압 레벨이 높은 양의 승압 전압이며, 상기 제2 프로그램 전압은 절대치가 상기 제2 전원 전압보다 전압 레벨이 높은 음의 승압 전압인 것을 특징으로 하는 프로그램 회로.
  7. 제4 항에 있어서, 상기 래치부는
    상기 제1 노드의 전압 레벨을 래치하여 제2 노드로 출력하는 제1 래치부; 및
    상기 전원 안정화 신호에 응답하여 상기 제2 노드를 프리차지하고, 상기 제2 노드의 전압 레벨을 래치 및 반전하여 출력 노드로 출력 신호를 출력하는 제2 래치부를 구비하는 것을 특징으로 하는 프로그램 회로.
  8. 제7 항에 있어서, 상기 제1 래치부는
    상기 제1 노드의 전압 레벨을 반전하여 출력하는 제1 인버터;
    상기 제1 인버터의 출력을 반전하여 상기 제2 노드로 출력하며, 상기 제2 래치부에 의해 래치된 제2 노드의 전압 레벨을 변경할 수 있도록 큰 구동 능력을 갖는 제2 인버터; 및
    홀드 및 반전 홀드 신호에 응답하여 상기 제1 인버터의 출력을 반전하여 상기 제1 노드로 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 프로그램 회로.
  9. 제7 항에 있어서, 상기 제1 래치부는
    상기 제1 노드의 전압 레벨을 반전하여 출력하는 제1 인버터;
    상기 제1 인버터의 출력을 반전하여 상기 제2 노드로 출력하며, 상기 제2 래치부에 의해 래치된 제2 노드의 전압 레벨을 변경할 수 있도록 큰 구동 능력을 갖는 제2 인버터; 및
    상기 제1 노드와 상기 제1 전원 전압 사이에 연결되고, 상기 제1 인버터의 출력을 게이트로 인가받는 적어도 하나의 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 프로그램 회로.
  10. 제7 항에 있어서, 상기 제2 래치부는
    상기 제2 전원 전압과 상기 제2 노드 사이에 연결되고, 게이트로 상기 전원 안정화 신호를 인가받는 제4 PMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터와 병렬로 연결되고 게이트가 상기 출력 노드에 연결되는 제5 PMOS 트랜지스터;
    상기 제2 노드에 일단이 연결되고 게이트로 상기 전원 안정화 신호를 인가받는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 타단과 상기 제1 전원 전압 사이에 연결되고 게이트가 상기 출력 노드에 연결되는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 프로그램 회로.
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