JP2007193936A - プログラム電流補償機能を持つフラッシュメモリ装置 - Google Patents

Abstract

【課題】本発明は、フラッシュメモリ装置を提供する。
【解決手段】入力データに応答してプログラム電流がそれぞれ流れる複数のフラッシュメモリセルを含むフラッシュメモリセルアレイ、入力データに応答して、プログラム電流と同一な大きさのダミープログラム電流がそれぞれ流れる複数のダミープログラム電流発生素子を含む制御回路、及び複数のダミープログラム電流を合した電流と同一な大きさのミラープログラム電流を提供する電流ミラー回路を含み、同時にプログラムされるフラッシュメモリセルの個数に関係なく複数のプログラム電流及びミラープログラム電流の和を一定とする。これにより、トランジスタの形成面積を縮めることができ、プログラム電圧の電圧レベルが一定するようになり、プログラム電圧を高めることによって発生しうる干渉現象を減らすことができる。
【選択図】図１

Description

本発明はフラッシュメモリ装置に関する。

フラッシュメモリ装置の動作はプログラム、読み出し、消去などに区分できる。このような三つ動作を行うため、フラッシュメモリセルに印加されるバイアス条件は互いに異なる。

特に、スプリットゲートフラッシュメモリセルのプログラムバイアス条件を説明すれば次の通りである。スプリットゲートフラッシュメモリセルはソースサイドホットキャリアインジェクション方式を使用するので、例えばプログラムされるスプリットゲートフラッシュメモリセルのゲートとカップリングされたワードラインにはしきい電圧（Ｖｔ）程度の電圧（約１Ｖ）が印加され、ドレインとカップリングされたビットラインには所定電圧（約０．４Ｖ）が印加され、ソースとカップリングされたソースラインにはプログラム電圧（Ｖｐｐ）が印加できる。従って、プログラム時ソースラインからビットラインにプログラム電流が流れるようになる。

ところで、同時にプログラムされるスプリットゲートフラッシュメモリセルの個数が多い場合、使用される全体プログラム電流が増加されてソースラインに印加されたプログラム電圧のレベルが大きく落ち、これはプログラム効率低下につながる。

一方、使用される全体プログラム電流を考慮してプログラム電圧の電圧レベルを高める場合、ソースラインを中心に対向する隣接スプリットゲートフラッシュメモリセルはプログラムされるべきでない場合にもプログラムされる干渉現象が発生しうる。同時にプログラムするスプリットゲートフラッシュメモリセルの個数が少なければ（例えば、１〜２個）、プログラム電圧の減少分が殆どなくて、高いレベルのプログラム電圧が隣接スプリットゲートフラッシュメモリセルにそのまま影響を及ぼしうるためである。

すなわち、同時にプログラムされるスプリットフラッシュメモリセルの個数に関係なく、安定的なプログラム電圧の電圧レベルを維持することがフラッシュメモリ装置の安定的な動作を確保する方法になる。
韓国特許第０５０５７０５号明細書

本発明が解決しようとする技術的課題は、同時にプログラムされるフラッシュメモリセルの個数に関係なく安定的なプログラムが可能なフラッシュメモリ装置を提供することにある。

本発明の技術的課題は以上で言及した技術的課題で制限されず、言及されないまた他の技術的課題は以下の記載から当業者に明確に理解されるはずである。

前記技術的課題を達成するための本発明の一実施形態によるフラッシュメモリ装置は、多数のフラッシュメモリセルを含むフラッシュメモリセルアレイ、プログラム電流を発生させて出力端子に提供するプログラム電圧生成回路、前記プログラム電圧生成回路の出力端子とカップリングされ、前記プログラム電圧生成回路の出力端子と前記メモリセルアレイをカップリングさせるプログラム回路で、前記メモリセルアレイが前記プログラム電圧生成回路の出力端子に負荷を与え、その量は前記メモリセルアレイに印加されるデータによって変化されるプログラム電圧生成回路、及び前記プログラム電圧生成回路の出力端子とカップリングされ、前記メモリセルアレイに印加されるデータによってプログラム電圧生成回路に負荷を与えるプログラム電流補償回路を含む。

前記技術的課題を達成するための本発明の他の実施形態によるフラッシュメモリ装置は、入力データに応答してプログラム電流がそれぞれ流れる複数のフラッシュメモリセルを含むフラッシュメモリセルアレイ、入力データに応答して、プログラム電流と同一な大きさのダミープログラム電流がそれぞれ流れる複数のダミープログラム電流発生素子を含む制御回路、及び複数のダミープログラム電流を合した電流と同一な大きさのミラープログラム電流を提供する電流ミラー回路を含み、同時にプログラムされるフラッシュメモリセルの個数に関係なく複数のプログラム電流及びミラープログラム電流の和が一定する。

前記技術的課題を達成するための本発明のさらに他の実施形態によるフラッシュメモリ装置は、ワードライン、ソースライン及び複数のビットラインが交差する領域に限定された複数のフラッシュメモリセルを含んで、各フラッシュメモリセルのゲートはワードラインにカップリングされ、ドレインはビットラインにカップリングされ、ソースはソースラインにカップリングされたフラッシュメモリセルアレイ、複数の入力データに応答して、プログラム電圧が印加されたソースラインから複数のビットラインに複数のプログラム電流を流すプログラム回路、複数の入力データに応答して複数のダミープログラム電流が流れる複数のダミープログラム電流発生素子を含む制御回路、及びプログラム電圧とカップリングされ、複数のダミープログラム電流を合した電流と同一な大きさのミラープログラム電流が流れる電流ミラー回路を含む。

前記技術的課題を達成するための本発明のさらに他の実施形態によるフラッシュメモリ装置は、入力データに応答してプログラム電流がそれぞれ流れる複数のフラッシュメモリセルを含むフラッシュメモリセルアレイ、及び入力データに応答して、プログラム電流と同一な大きさのダミープログラム電流がそれぞれ流れる複数のダミープログラム電流発生素子を含む制御回路を備え、同時にプログラムされるフラッシュメモリセルの個数に関係なく複数のプログラム電流及び複数のダミープログラム電流を合した電流が一定する。

その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。

上述したように本発明によるフラッシュメモリ装置によれば、次の通りの効果が一つ又はそれ以上ある。

第一に、電流ミラー回路を使用して制御回路とプログラム電圧生成回路をカップリングするので、制御回路を通常のトランジスタで形成できる。従って、電流ミラー回路を使用しない場合に比べてトランジスタの形成面積が縮まるようになる。

第二に、プログラム時フラッシュメモリセルアレイで流れるプログラム電流と電流ミラー回路で流れるミラープログラム電流の和は常に一定するようになる。すなわち、プログラム時消耗されるプログラム電流量が一定するようになる。従って、同時にプログラムされるフラッシュメモリセルの個数に関係なくプログラム電圧の電圧レベルが一定するようになる。

第三に、プログラム時プログラム電圧レベルを一定に維持できるので、プログラム電圧を高めることによって発生しうる干渉現象が減るようになる。

一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と“接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）”又は“カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）”と称されることは、他の素子と直接連結又はカップリングされた場合又は中間に他の素子を介在した場合を全て含む。反面、一つの素子が他の素子と“直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）”又は“直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）”と指称されることは、中間に他の素子を介在しない場合を示す。明細書全体にかけて同一参照符号は同一構成要素を示すものとする。“及び／又は”は、言及されたアイテムのそれぞれ及び一つ以上の全ての組合せを含む。

第１、第２などが多様な素子、構成要素及び／又はセクションを叙述するために使用されるが、これら素子、構成要素及び／又はセクションはこれら用語によって制限されないことは勿論である。これら用語は単に一つの素子、構成要素、又はセクションを他の素子、構成要素又はセクションと区別するために使用するものである。従って、以下で言及される第１の素子、第１の構成要素又は第１のセクションは本発明の技術的思想内で第２の素子、第２の構成要素又は第２のセクションであってもよいことは勿論である。

本明細書で使用された用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数型は文句で特別に言及しない限り、複数型も含む。明細書で使用される“含む（ｃｏｍｐｒｉｓｅｓ）”及び／又は“含む（ｃｏｍｐｒｉｓｉｎｇ）”は、言及された構成要素、段階、動作及び／又は素子は、一つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。

他の定義がなければ、本発明で使用される全ての用語（技術及び科学的用語を含む。）は当業者に共通に理解できる意味として使用できるものである。また一般に使用される辞書に定義されている用語は明白に特別に定義されていない限り理想的に又は過度に解析されない。

本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。

図１は、本発明の実施形態によるフラッシュメモリ装置を説明するためのブロック図である。図２は、図１のフラッシュメモリセルアレイを示した回路図である。

先ず、図１及び図２を参照すれば、本発明の実施形態によるフラッシュメモリ装置１は、フラッシュメモリセルアレイ１０、ローデコーダ及びワードラインドライバ２０、ソースデコーダ及びソースラインドライバ３０、入力ドライバ４０、プログラム電圧生成回路５０及びプログラム電流補償回路１００を含む。プログラム電流補償回路１００は制御回路６０、電流ミラー回路７０を含み、プログラム電圧生成回路５０の出力端子にカップリングされている。

フラッシュメモリセルアレイ１０は、複数のワードライン（ＷＬ１〜ＷＬ２ｍ）、複数のソースライン（ＳＬ１〜ＳＬｍ）、複数のビットライン（ＢＬ１〜ＢＬｎ）が交差する領域に限定された複数のフラッシュメモリセル１１、１２を含む。具体的には、各フラッシュメモリセル１１、１２のゲートはワードライン（ＷＬ１〜ＷＬ２ｍ）とカップリングされ、ソースはソースライン（ＳＬ１〜ＳＬｍ）とカップリングされ、ドレインはビットライン（ＢＬ１〜ＢＬｎ）にカップリングされる。

特に、互いに異なるワードライン（例えば、ＷＬ１、ＷＬ２）及び同一なビットライン（例えば、ＢＬ１）にカップリングされ、隣接した２個のフラッシュメモリセル（すなわち、図２で上下に配置されたフラッシュメモリセル）１１、１２はソースを共有できる。

また、本発明の実施形態でフラッシュメモリセル１１、１２の形態はスプリットゲートフラッシュメモリセルでありうるが、これに限定されるものではない。すなわち、スタックフラッシュメモリセルにも適用できる。

プログラム回路は、プログラム時該当する複数のフラッシュメモリセル１１、１２にそれぞれプログラム電流（Ｉｐ）が流れるようにする回路ブロックで、ローデコーダ及びワードラインドライバ２０、ソースデコーダ及びソースラインドライバ３０、入力ドライバ４０などを含むことができる。

ローデコーダ及びワードラインドライバ２０は、ローアドレス（ＲＡ１〜ＲＡｘ）をデコーディングして、対応するワードライン（ＷＬ１〜ＷＬ２ｍ）を選択する。ソースデコーダ及びソースラインドライバ３０は、ローアドレス（ＲＡ１〜ＲＡｘ）のうち最下位１ビットを除外したローアドレス（ＲＡ１〜ＲＡｘ−１）をデコーディングして、対応するソースライン（ＳＬ１〜ＳＬｍ）を選択する。入力ドライバ４０は、プログラム時複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）に応答して複数のビットライン（ＢＬ１〜ＢＬｎ）それぞれの電圧レベルを調節する。

表１を参照すれば、ローデコーダ及びワードラインドライバ２０は選択されたフラッシュメモリセル１１、１２とカップリングされたワードライン（ＷＬ１〜ＷＬ２ｍ）にしきい電圧（Ｖｔ）（約１．５Ｖ）程度の電圧を印加し、ソースデコーダ及びソースラインドライバ３０は、ソースライン（ＳＬ１〜ＳＬｍ）にプログラム電圧（Ｖｐｐ）（約１０Ｖ）を印加する。プログラム電圧（Ｖｐｐ）は例えば、チャージポンプのようなプログラム電圧生成回路５０で生成できる。

ここで、入力ドライバ４０は、入力データ（ＤＩＮ１〜ＤＩＮｎ）がハイレベルであれば、ビットライン（ＢＬ１〜ＢＬｎ）に書き込み禁止電圧（電源電圧（Ｖｃｃ）水準）を印加して当該フラッシュメモリセル１１、１２がプログラムされないようにする（データ１書き込み）。入力データ（ＤＩＮ１〜ＤＩＮｎ）がローレベルであれば、ビットライン（ＢＬ１〜ＢＬｎ）に所定電圧（約０．４Ｖ）を印加して当該フラッシュメモリセルがプログラムされるようにするが（データ０書き込み）、この時プログラム電圧（Ｖｐｐ）が印加されたソースライン（ＳＬ１〜ＳＬｍ）から所定電圧（約０．４Ｖ）が印加されたビットライン（ＢＬ１〜ＢＬｎ）にプログラム電流（Ｉｐ）が流れるようになる。

一方、ローデコーダ及びワードラインドライバ２０は非選択されたワードライン（ＷＬ１〜ＷＬ２ｍ）に接地電圧（Ｖｓｓ）を印加し、ソースデコーダ及びソースラインドライバ３０は非選択されたソースライン（ＳＬ１〜ＳＬｍ）に接地電圧（Ｖｓｓ）が印加できる。

表１で提示した電圧レベルは例示的なものであり、本発明はこれに限定されるものではない。

プログラムは、入力される複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）によって同時にプログラムされるフラッシュメモリセルの個数が異なる。すなわち、入力される複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）が全てローレベルであれば、選択された全てのフラッシュメモリセル１１、１２がプログラムされ、入力される複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）が全てハイレベルであれば、選択された全てのフラッシュメモリセル１１、１２がプログラムされない。

ところで、同時にプログラムするフラッシュメモリセル１１、１２の個数が多い場合、流れるようになる全体プログラム電流が増加されてソースライン（ＳＬ１〜ＳＬｍ）に印加されるプログラム電圧（Ｖｐｐ）の電圧レベルが大きく落ちる。このような場合プログラム効率が落ちるおそれがある。

一方、プログラム時流れることができる最大の全体プログラム電流を考慮してプログラム電圧（Ｖｐｐ）の電圧レベルを高める場合、ソースライン（ＳＬ１〜ＳＬｍ）を中心に対向する隣接スプリットゲートフラッシュメモリセル１１、１２はプログラムされないべき場合にもプログラムされる干渉現象が発生しうる。これは、同時にプログラムするフラッシュメモリセル１１、１２の個数が少なければ（例えば、１〜２個）、プログラム電圧（Ｖｐｐ）の減少分が殆どなくて、高レベルのプログラム電圧（Ｖｐｐ）が隣接スプリットゲートフラッシュメモリセル１１、１２にそのまま影響を及ぼすことが起こりうるためである。

本発明では、このような現象を防止するため、制御回路６０と電流ミラー回路７０を備えて同時にプログラムされるフラッシュメモリセルの個数に関係なく安定的なプログラム電圧の電圧レベルを維持する。

制御回路６０は、プログラム時複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）に応答してダミープログラム電流がそれぞれ流れる複数のダミープログラム電流発生素子を含む。ここで、一つのダミープログラム電流発生素子が流れるようにするダミープログラム電流は、前述した一つのフラッシュメモリセル１１、１２で流れるプログラム電流（Ｉｐ）の大きさと同一となりうる。ここで、複数のダミープログラム電流発生素子の個数は複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）の個数と同一となりうる。

例えば、表２に示すように、複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）のうち１個だけがローレベルである場合（データ０が１個）、フラッシュメモリセルアレイ１０ではローレベルに対応する１個のフラッシュメモリセル１１、１２でのみ１個のプログラム電流（Ｉｐ）が流れるが、相補的に制御回路６０ではｎ−１個のダミープログラム電流が流れるようになる。複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）が全てハイレベルである場合（全てデータ１）、フラッシュメモリセルアレイ１０では０個のプログラム電流（Ｉｐ）が流れるが、相補的に制御回路６０ではｎ個のダミープログラム電流が流れる。複数の入力データ（ＤＩＮ１〜ＤＩＮｎ）が全てローレベルである場合（全てデータ０）、フラッシュメモリセルアレイ１０ではｎ個のプログラム電流（Ｉｐ）が流れるが、相補的に制御回路６０では０個のダミープログラム電流が流れる。

また、電流ミラー回路７０では複数のダミープログラム電流を合した電流と実質的に同一な大きさのミラープログラム電流が流れるようになる。

結果的に、プログラム時フラッシュメモリセルアレイ１０で流れるプログラム電流（Ｉｐ）と電流ミラー回路７０で流れるミラープログラム電流の和は常に一定するようになる。従って、同時にプログラムされるフラッシュメモリセル１１、１２の個数に関係なくプログラム電圧（Ｖｐｐ）の電圧レベルを維持するようになる。

また、プログラム時プログラム電圧（Ｖｐｐ）レベルを一定に維持できるため、プログラム電圧（Ｖｐｐ）を高めることによって発生しうる干渉現象、すなわちソースライン（ＳＬ１〜ＳＬｍ）を中心に対向する隣接フラッシュメモリセル１１、１２がプログラムされないべきときプログラムされる干渉現象が減るようになる。

このような制御回路６０及び電流ミラー回路７０の例示的回路図については図４〜図６を参照して後述する。

図３は、図１の入力ドライバを説明するための回路図である。

図３を参照すれば、入力ドライバ４０は電源電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）との間に直列にカップリングされたプルアップ素子４２、プルダウン素子４４及び第１の負荷素子４６を含む。

具体的には、プルアップ素子４２は電源電圧（Ｖｃｃ）と第１のノード（Ｎ１）との間にカップリングされ、入力データ（ＤＩＮｉ）の反転信号に応答して動作するＰＭＯＳトランジスタ（ＭＰ１）であり、プルダウン素子４４は第１のノード（Ｎ１）と第２のノード（Ｎ２）との間にカップリングされ、入力データ（ＤＩＮｉ）の反転信号に応答して動作するＮＭＯＳトランジスタ（ＭＮ１）でありうる。

また、第１の負荷素子４６は第２のノード（Ｎ２）と接地電圧（Ｖｓｓ）との間にカップリングされ、所定のバイアス電圧（ＶＢＩＡＳ）がゲートに印加されるＮＭＯＳトランジスタ（ＭＮ２）でありうる。バイアス電圧（ＶＢＩＡＳ）の大きさによってＮＭＯＳトランジスタ（ＭＮ２）の抵抗が変化され、これにより入力ドライバ４０にカップリングされたフラッシュメモリセルに流れるプログラム電流の大きさが調節される。

入力ドライバ４０の動作を説明すれば、外部でハイレベルの入力データ（ＤＩＮｉ）が印加されれば、ＰＭＯＳトランジスタ（ＭＰ１）がターンオンされ、ビットライン（ＢＬｉ）には電源電圧（Ｖｃｃ）が印加される。また、ローレベルの入力データ（ＤＩＮｉ）が印加されれば、ＮＭＯＳトランジスタ（ＭＮ１）がターンオンされ、ビットライン（ＢＬｉ）にはバイアス電圧（ＶＢＩＡＳ）に対応する所定電圧（約０．４Ｖ）が印加される。

図４は、図１の制御回路及び電流ミラー回路を説明するための回路図である。

図４を参照すれば、制御回路６０は第３のノード（Ｎ３）と接地電圧（Ｖｓｓ）との間にカップリングされた複数のダミープログラム電流発生素子（６２＿１〜６２＿ｎ）と、第３のノード（Ｎ３）の電圧レベルによって制御される第２の電流ミラー回路６８を含む。

ダミープログラム電流発生素子（６２＿１〜６２＿ｎ）は直列にカップリングされた第２の負荷素子（６４＿１〜６４＿ｎ）とスイッチング素子（６６＿１〜６６＿ｎ）を含む。

具体的には、第２の負荷素子（６４＿１〜６４＿ｎ）は、第３のノード（Ｎ３）と第４のノード（Ｎ４１〜Ｎ４ｎ）との間にカップリングされ、所定のバイアス電圧（ＶＢＩＡＳ）がゲートに印加されるＮＭＯＳトランジスタ（ＭＮ３１〜ＭＮ３ｎ）でありうる。バイアス電圧（ＶＢＩＡＳ）の大きさによってＮＭＯＳトランジスタ（ＭＮ３１〜ＭＮ３ｎ）の抵抗が変化され、これによってダミープログラム電流（Ｉｄｐ）の大きさが調節される。一方、ダミープログラム電流（Ｉｄｐ）の大きさは、フラッシュメモリセルアレイでプログラムされるフラッシュメモリセルで流れるプログラム電流と大きさが同一である。バイアス電圧（ＶＢＩＡＳ）は、入力ドライバで使用されるバイアス電圧と必ず同じである必要はなく、ダミープログラム電流（Ｉｄｐ）を決定できる水準のバイアス電圧であれば可能である。また、ここで、第２の負荷素子（６４＿１〜６４＿ｎ）はダミープログラム電流（Ｉｄｐ）の大きさを決定できる素子であれば、何でも可能である。例えば、抵抗、バイポーラトランジスタなどが該当しうる。

また、スイッチング素子（６６＿１〜６６＿ｎ）は第４のノード（Ｎ４１〜Ｎ４ｎ）と接地電圧（Ｖｓｓ）との間にカップリングされ、入力データ（ＤＩＮ１〜ＤＩＮｎ）に応答してゲーティングされるＮＭＯＳトランジスタ（ＭＮ４１〜ＭＮ４ｎ）でありうる。

第２の電流ミラー回路６８は、複数のダミープログラム電流（Ｉｄｐ）を合した電流と同一な大きさのリファレンス電流（Ｉｒ）を提供する。このような第２の電流ミラー回路６８は、第３のノード（Ｎ３）の電圧に応答してゲーティングされる２個のＰＭＯＳトランジスタ（ＭＰ２、ＭＰ３）を含む。

電流ミラー回路７０は、リファレンス電流（Ｉｒ）と同一な大きさのミラープログラム電流（Ｉｐｐ）を提供する。具体的には、電流ミラー回路７０は第５のノード（Ｎ５）の電圧に応答してゲーティングされる２個のＮＭＯＳトランジスタ（ＭＮ５、ＭＮ６）を含む。

特に、ＮＭＯＳトランジスタ（ＭＮ６）はプログラム電圧生成回路（図１の５０）で発生したプログラム電圧（Ｖｐｐ）とカップリングされているため、プログラム電圧（Ｖｐｐ）によるストレスを耐えるため高電圧用トランジスタでありうる。高電圧用トランジスタは通常のトランジスタに比べて厚いゲート絶縁膜を持ちうる。

残りトランジスタ（ＭＮ３１〜ＭＮ３ｎ、ＭＮ４１〜ＭＮ４ｎ、ＭＮ５、ＭＰ２、ＭＰ３）はプログラム電圧（Ｖｐｐ）とカップリングされていないため、通常のトランジスタを使用できる。従って、本発明は電流ミラー回路７０を使用しない従来の場合に比べてトランジスタの形成面積が縮まるようになる。

例えば、ローレベルの入力データ（ＤＩＮ１）が１個であり、ハイレベルの入力データ（ＤＩＮ２〜ＤＩＮｎ）がｎ−１個である動作を説明すれば次の通りである。

ハイレベルの入力データ（ＤＩＮ１〜ＤＩＮｎ）に応答して対応するｎ−１個のスイッチング素子（６６＿２〜６６＿ｎ）がターンオンされる。従って、負荷素子（ＭＮ３２〜ＭＮ３ｎ）を通じてｎ−１個のダミープログラム電流（すなわち、（ｎ−１）×Ｉｄｐ）が流れるようになる。第２の電流ミラー回路６８を通じて（ｎ−１）×Ｉｄｐと大きさが同じであるリファレンス電流（Ｉｒ）が流れるようになる。続いて、電流ミラー回路７０を通じてリファレンス電流（Ｉｒ）と大きさが同じであるミラープログラム電流（Ｉｐｐ）が流れるようになる。

図５は、図１の制御回路及び電流ミラー回路を説明するための他の回路図である。図４と実質的に同一な構成要素については同一な図面符号を使用し、当該構成要素についての詳細な説明は省略する。

図５を参照すれば、制御回路（６０ａ）の複数のダミープログラム電流発生素子（６２＿１〜６２＿ｎ）は別途の電流ミラー回路（図４の６８参照）を用いず直接電流ミラー回路７０にカップリングされる。従って、複数のダミープログラム電流発生素子（６２＿１〜６２＿ｎ）は電源電圧（Ｖｃｃ）と第３のノード（Ｎ３）との間にカップリングされる。

図６は、図１の制御回路及び電流ミラー回路を説明するためのさらに他の回路図である。図４と実質的に同一な構成要素については同一な図面符号を使用し、当該構成要素についての詳細な説明は省略する。

図６を参照すれば、制御回路（６０ｂ）の各スイッチング素子（６６＿１〜６６＿ｋ）は、入力データ（ＤＩＮ１〜ＤＩＮｎ）の演算信号に応答してターンオンできる。例えば、２個の入力データ（ＤＩＮ１、ＤＩＮ２又はＤＩＮ３、ＤＩＮ４又はＤＩＮｎ−１、ＤＩＮｎ）のＡＮＤ演算信号が各スイッチング素子（６６＿１〜６６＿ｋ）に入力できる。ここで、図６ではＡＮＤ演算信号を例に挙げるが、これに制限されるものではない。

このような場合、同時にプログラムされるフラッシュメモリセルの個数に関係なく複数のプログラム電流及びミラープログラム電流の和が一定したものではない。なぜならば、対で縛られている入力データ（ＤＩＮ１〜ＤＩＮｎ）が同時にハイレベルである場合にだけダミープログラム電流（Ｉｄｐ）が流れるためである。

図６では、スイッチング素子（６６＿１〜６６＿ｋ）が２個の入力データの演算信号に応答してターンオンされる場合だけを例に挙げるが、３個以上の入力データの演算信号に応答してターンオンできるものは自明である。

図７Ａ及び図７Ｂは、図１の制御回路及び電流ミラー回路を説明するためのさらに他の回路図である。ここで、図４と実質的に同一な構成要素については同一な図面符号を使用し、当該構成要素についての詳細な説明は省略する。

図７Ａ及び図７Ｂを参照すれば、制御回路６０及び／又は電流ミラー回路７０はプログラム時にだけ動作できるように構成される。

図７Ａを参照すれば、プログラム指示回路８０はプログラム電圧生成回路５０と電流ミラー回路７０との間にカップリングされて、プログラムイネーブル信号（ＰＧＭ）に応答してプログラム電圧（Ｖｐｐ）を選択的に電流ミラー回路７０に伝達する。

具体的には、ハイレベルのプログラムイネーブル信号（ＰＧＭ）が印加されれば、ＰＭＯＳトランジスタ（ＭＰ４）がターンオンされて電流ミラー回路７０にプログラム電圧（Ｖｐｐ）を伝達し、ローレベルのプログラムイネーブル信号（ＰＧＭ）が印加されれば、ＮＭＯＳトランジスタ（ＭＮ７）がターンオンされて電流ミラー回路７０に接地電圧（Ｖｓｓ）を伝達する。

図７Ｂを参照すれば、制御回路（６０ｃ）の各スイッチング素子（６６＿１〜６６＿ｎ）は入力データ（ＤＩＮ１〜ＤＩＮｎ）とプログラムイネーブル信号（ＰＧＭ）のＡＮＤ演算信号に応答してターンオンできる。

本発明についてのより詳細な内容は次の具体的な実験例によって説明し、ここに記載されない内容は当業者であれば、十分に技術的に類推できることであるため説明を省略する。

（実験例）
図４でのように制御回路及び電流ミラー回路を含み、ダミープログラム電流発生素子は３２個のフラッシュメモリ装置を構成して、同時にプログラムされるフラッシュメモリセルの個数を増加させながらプログラム電圧の電圧レベルをＨＳＰＩＣＥを用いてシミュレーションした。

（比較実験例）
制御回路及び電流ミラー回路を含まないフラッシュメモリ装置を構成して、同時にプログラムされるフラッシュメモリセルの個数を増加させながらプログラム電圧の電圧レベルをＨＳＰＩＣＥを用いてシミュレーションした。

さらに、実験例と比較実験例を図８に同時に示した。

図８を参照すれば、ｘ軸は同時にプログラムされるフラッシュメモリセルの個数であり、ｙ軸はプログラム電圧（Ｖｐｐ）の電圧レベルを示す。

比較実験例の場合（図面符号ａ参照）には、プログラムされるフラッシュメモリセルの個数が増加することによって、ソースラインに印加されるプログラム電圧の電圧レベルが次第に低くなることが分かる。具体的には、プログラムされるフラッシュメモリセルの個数が０個であるときは約９．６Ｖであり、プログラムされるフラッシュメモリセルの個数が３２個であるときは約９．０Ｖになり、約０．６Ｖの差があることが分かる。

一方、実験例の場合（図面符号ｂ参照）には、プログラムされるフラッシュメモリセルの個数と関係なくソースラインに印加されるプログラム電圧の電圧レベルが一定したことが分かる。

以上、添付した図面を参照して本発明の実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

本発明の実施形態によるフラッシュメモリ装置を説明するためのブロック図である。 図１のフラッシュメモリセルアレイを示した回路図である。 図１の入力ドライバを説明するための回路図である。 図１の制御回路及び電流ミラー回路を説明するための回路図である。 図１の制御回路及び電流ミラー回路を説明するための他の回路図である。 図１の制御回路及び電流ミラー回路を説明するためのさらに他の回路図である。 図１の制御回路及び電流ミラー回路を説明するためのさらに他の回路図である。 図１の制御回路及び電流ミラー回路を説明するためのさらに他の回路図である。 制御回路及び電流ミラー回路を含むフラッシュメモリ装置を構成して、同時にプログラムされるフラッシュメモリセルの個数を増加させながらプログラム電圧の電圧レベルをシミュレーションした結果である。

符号の説明

１：フラッシュメモリ装置
１０：フラッシュメモリセルアレイ
２０：ローデコーダ及びワードラインドライバ
３０：ソースデコーダ及びソースラインドライバ
４０：入力ドライバ
５０：プログラム電圧生成回路
６０：制御回路
７０：電流ミラー回路
ＷＬ１〜ＷＬ２ｍ：複数のワードライン
ＳＬ１〜ＳＬｍ：複数のソースライン
ＢＬ１〜ＢＬｎ：複数のビットライン

Claims (22)

1. 多数のフラッシュメモリセルを含むフラッシュメモリセルアレイと、
   プログラム電流を発生させて出力端子に提供するプログラム電圧生成回路と、
   前記プログラム電圧生成回路の出力端子とカップリングされ、前記プログラム電圧生成回路の出力端子と前記メモリセルアレイをカップリングさせるプログラム回路で、前記メモリセルアレイが前記プログラム電圧生成回路の出力端子に負荷を与え、その量は前記メモリセルアレイに印加されるデータによって変化されるプログラム電圧生成回路と、
   前記プログラム電圧生成回路の出力端子とカップリングされ、前記メモリセルアレイに印加されるデータによってプログラム電圧生成回路に負荷を与えるプログラム電流補償回路を含むことを特徴とするフラッシュメモリ装置。
2. 前記プログラム電流補償回路は、
   印加されるデータに応答してそれぞれ電流を通過させる多数の並列のダミー負荷回路を含む制御回路と、
   前記プログラム電圧生成回路の出力端子と前記制御回路にカップリングされ、前記プログラム電圧生成回路から前記多数の並列のダミー負荷回路内での電流の和をミラーリングした電流を流せる電流ミラー回路を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記電流ミラー回路は、前記プログラム電圧生成回路とカップリングされた第１の電流経路を有する第１の電流ミラー回路を含み、
   前記制御回路は、前記多数の並列のダミー負荷回路と直列にカップリングされた第１の電流経路と、前記第１の電流ミラー回路の第２の電流経路と直列にカップリングされた第２の電流経路を有する第２の電流ミラー回路を含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記電流ミラー回路は、前記プログラム電圧生成回路の出力端子とカップリングされた第１の電流経路と、前記多数の並列のダミー負荷回路と直列にカップリングされた第２の電流経路を含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
5. 前記多数の並列の負荷回路それぞれは、前記メモリセルアレイの各データラインに応答して制御されることを特徴とする請求項２に記載のフラッシュメモリ装置。
6. 前記多数の並列の負荷回路それぞれは、前記メモリセルアレイのデータライン対それぞれに応答して制御されることを特徴とする請求項２に記載のフラッシュメモリ装置。
7. 前記多数の並列の負荷回路は、プログラムイネーブル信号に応答してイネーブルされてディスエーブルされることを特徴とする請求項２に記載のフラッシュメモリ装置。
8. プログラムイネーブル信号に応答して前記プログラム電圧生成回路の出力端子に／出力端子から前記電流ミラー回路をカップリングさせ、デカップリングさせるカップリング回路をさらに含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
9. プログラムイネーブル信号に応答して前記プログラム電圧生成回路の出力端子に／出力端子から前記プログラム電流補償回路をカップリングさせ、デカップリングさせるカップリング回路をさらに含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
10. 前記ダミー負荷回路それぞれは、直列に連結された負荷素子とスイッチング素子の組み合わせを含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
11. 前記負荷素子は、バイアス電圧がゲートに印加されるトランジスタを含んで負荷の抵抗値を決定することを特徴とする請求項１０に記載のフラッシュメモリ装置。
12. 前記負荷素子及びスイッチング素子は、第１及び第２のＮＭＯＳトランジスタであることを特徴とする請求項１０に記載のフラッシュメモリ装置。
13. 前記多数の並列のダミー負荷回路は、前記プログラム電流発生回路によって生成される電圧より低い電圧レベルを有する電源供給ノードから電流を流すことを特徴とする請求項２に記載のフラッシュメモリ装置。
14. 前記プログラム補償回路は、前記プログラム回路によって提供される負荷に相補的な負荷を前記プログラム電圧生成回路の出力端子に提供することを特徴とする請求項１に記載のフラッシュメモリ装置。
15. 前記メモリセルアレイに印加されるデータの全ての範囲で前記プログラム電流補償回路は、前記プログラム電圧生成回路の出力端子から流れる電流が実質的に一定に維持されるようにすることを特徴とする請求項１４に記載のフラッシュメモリ装置。
16. 前記フラッシュメモリセルは、フローティングゲートトランジスタを含み、
    プログラム回路は、前記プログラム電圧を前記フローティングゲートトランジスタのソース端子に提供し、データは前記フローティングゲートトランジスタのドレイン端子に提供されることを特徴とする請求項１に記載のフラッシュメモリ装置。
17. 前記フローティングゲートトランジスタは、スプリットゲートトランジスタであることを特徴とする請求項１６に記載のフラッシュメモリ装置。
18. 入力データに応答してプログラム電流がそれぞれ流れる複数のフラッシュメモリセルを含むフラッシュメモリセルアレイと、
    前記入力データに応答して、前記プログラム電流と同一な大きさのダミープログラム電流がそれぞれ流れる複数のダミープログラム電流発生素子を含む制御回路と、
    前記複数のダミープログラム電流を合した電流と実質的に同一な大きさのミラープログラム電流を提供する電流ミラー回路を含み、
    同時にプログラムされる前記フラッシュメモリセルの個数に関係なく前記複数のプログラム電流及び前記ミラープログラム電流の和が一定したことを特徴とするフラッシュメモリ装置。
19. 前記ダミープログラム電流発生素子は、直列にカップリングされた負荷素子とスイッチング素子を含み、前記負荷素子は所定大きさの前記ダミープログラム電流の大きさを決定し、前記スイッチング素子は前記入力データに応答して動作することを特徴とする請求項１８に記載のフラッシュメモリ装置。
20. ワードライン、ソースライン及び複数のビットラインが交差する領域に限定された複数のフラッシュメモリセルを含んで、各フラッシュメモリセルのゲートは前記ワードラインにカップリングされ、ドレインは前記ビットラインにカップリングされ、ソースは前記ソースラインにカップリングされたフラッシュメモリセルアレイと、
    複数の入力データに応答して、プログラム電圧が印加された前記ソースラインから前記複数のビットラインに複数のプログラム電流を流せるプログラム回路と、
    前記複数の入力データに応答して複数のダミープログラム電流が流れる複数のダミープログラム電流発生素子を含む制御回路と、
    前記プログラム電圧とカップリングされ、前記複数のダミープログラム電流を合した電流と実質的に同一な大きさのミラープログラム電流が流れる電流ミラー回路を含むことを特徴とするフラッシュメモリ装置。
21. 前記ダミープログラム電流発生素子は、直列にカップリングされた第２の負荷素子とスイッチング素子を含み、前記第２の負荷素子は所定大きさのダミープログラム電流の大きさを決定し、前記スイッチング素子は前記入力データに応答して動作されることを特徴とする請求項２０に記載のフラッシュメモリ装置。
22. 前記制御回路及び／又は電流ミラー回路はプログラム動作時にだけイネーブルされることを特徴とする請求項２０に記載のフラッシュメモリ装置。