CN107731261B - 具有升压能力的微型反熔丝电路的内存系统 - Google Patents

具有升压能力的微型反熔丝电路的内存系统 Download PDF

Info

Publication number
CN107731261B
CN107731261B CN201610836333.7A CN201610836333A CN107731261B CN 107731261 B CN107731261 B CN 107731261B CN 201610836333 A CN201610836333 A CN 201610836333A CN 107731261 B CN107731261 B CN 107731261B
Authority
CN
China
Prior art keywords
voltage
terminal
signal
control signal
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610836333.7A
Other languages
English (en)
Other versions
CN107731261A (zh
Inventor
廖纬武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN107731261A publication Critical patent/CN107731261A/zh
Application granted granted Critical
Publication of CN107731261B publication Critical patent/CN107731261B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J4/00—Circuit arrangements for mains or distribution networks not specified as ac or dc
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

本发明公开了一种内存系统，包括控制模块、反熔丝电压产生器、数组电压产生器以及内存数组。控制模块用以根据内存控制数据信号，输出多个控制信号。反熔丝电压产生器用以根据控制信号以及驱动电压，输出反熔丝控制信号至内存数组。数组电压产生器用以根据控制信号，输出选择信号及接续控制信号至内存数组。内存数组耦接于控制模块、反熔丝电压产生器、数组电压产生器，用以根据控制信号、反熔丝控制信号、选择信号及接续控制信号存取数据。

Description

具有升压能力的微型反熔丝电路的内存系统
技术领域
本发明涉及一种内存系统，特别是涉及一种具有升压能力的微型反熔丝电路的内存系统。
背景技术
非挥发性内存(Non-Volatile Memory，NVM)是一种在没有电力供应至内存区块的情况下，仍然能够维持原本储存的数据的内存。非挥发性内存可应用于许多设备，例如磁性装置、光盘片、闪存或是其它半导体的记忆装置。非挥发性内存可分为电子式寻址系统(Electrically Addressed Systems)的内存，例如只读存储器(Read-Only Memory)，以及机械式寻址系统(Mechanically Addressed Systems)的内存，例如硬盘、光盘、磁带等装置。并且，非挥发性内存不需要将本身储存的数据做周期性地更新。因此，非挥发性内存常被用来当成备份数据的装置或是能长时间储存数据的装置。
随着科技日新月异，巨量数据的存取将需要更大容量以及更高密度的非挥发性内存。因此，用来驱动非挥发性内存执行写入或是读取操作的电路，其电路尺寸也会增加。例如，当非挥发性内存是一种具有反熔丝(Antifuse)结构的内存时，非挥发性内存在写入操作时会使用击穿(Ruptured)程序。因此，驱动具有反熔丝结构的内存执行击穿程序所用的反熔丝电路，其电路面积也会随着内存的密度变大而增加。因此，因为驱动内存所用的电路尺寸的限制，这些驱动电路(反熔丝电路)在内存芯片或是电路板上的位置将无法被优化，因此将导致内存的驱动效率以及设计弹性降低。
发明内容
本发明实施例提出一种内存系统，包括控制模块、反熔丝电压产生器、数组电压产生器及内存数组。控制模块包括输入端、第一输出端、第二输出端、第三输出端及第四输出端。输入端用以接收内存控制数据信号，第一输出端用以输出第一控制信号，第二输出端用以输出第二控制信号，第三输出端用以输出第三控制信号，第四输出端用以输出第四控制信号。反熔丝电压产生器包括第一输入端、第二输入端及输出端。第一输入端耦接于控制模块的第二输出端，用以接收第二控制信号。第二输入端用以接收驱动电压，输出端用以输出反熔丝控制信号。数组电压产生器包括第一输入端、第二输入端、第一输出端及第二输出端。第一输入端耦接于控制模块的第三输出端，用以接收第三控制信号。第二输入端用以接收驱动电压，第一输出端用以输出选择信号，第二输出端用以输出接续控制信号。内存数组耦接于控制模块、反熔丝电压产生器及数组电压产生器，用以根据第一控制信号、反熔丝控制信号、选择信号及接续控制信号存取数据。第一控制信号包括内存数组的地址信息。
附图说明
图1是本发明的内存系统的实施例的方块图。
图2是图1的内存系统内的内存单元的架构图。
图3是图1的内存系统内的内存数组，配置多个内存单元的示意图。
图4是图1的内存系统内的反熔丝电压产生器的架构图。
图5是图4的反熔丝电压产生器，在读取操作期间内的示意图。
图6是图4的反熔丝电压产生器，在写入操作期间内的示意图。
图7是图6的反熔丝电压产生器，在闸极信号为下拉状态时，各晶体管端点的电压示意图。
图8是图6的反熔丝电压产生器，在闸极信号为上拉状态时，各晶体管端点的电压示意图。
图9是图1的内存系统内的另一实施例的反熔丝电压产生器，在写入操作期间内的示意图。
图10是图9的反熔丝电压产生器，在闸极信号为下拉状态时，各晶体管端点的电压示意图。
图11是图9的反熔丝电压产生器，在闸极信号为上拉状态时，各晶体管端点的电压示意图。
图12是本发明的内存系统的另一实施例的方块图。
其中，附图标记说明如下：
100 内存系统
10 控制模块
11 反熔丝电压产生器
12 数组电压产生器
13 内存数组
14 感测放大器
15 功率转换器
MCDS 内存控制数据信号
VDDIN 驱动电压
AS 第一控制信号
BST 第二控制信号
C3 第三控制信号
C4 第四控制信号
AF 反熔丝控制信号
SL 选择信号
FL 接续控制信号
PST 写入选择晶体管
FLT 接续闸极晶体管
AFE 反熔丝组件
RST 读取选择晶体管
RT 读取晶体管
WLP 字符线写入信号
BLP 位线写入信号
WLR 字符线读取信号
BLR 位线读取信号
RC 读取电路
IREAD 读取电流
A、B、K及VZRD 节点
MC1、MC2、MC3及MC4 内存单元
ZBST 反向信号
VSS 第二电压
CLK 频率信号
ROSC 振荡器
VBOOST 倍压器
LC 逻辑电路
G 闸极信号
T1、T2、T3及T4 晶体管
IVC1、IVC2及ILC 电流
S1、S2及S3 时间区间
具体实施方式
图1为内存系统100的方块图。内存系统100包括控制模块10、反熔丝电压产生器11、数组电压产生器12、内存数组13以及感测放大器14。控制模块10包括输入端、第一输出端、第二输出端、第三输出端及第四输出端。输入端用以接收内存控制数据信号MCDS。内存控制数据信号MCDS可为由内存系统100的外部输入，且带有内存系统100所有控制信息的信号。例如，内存控制数据信号MCDS可包括内存数组13的地址信息、所有设定参数的信息、驱动信息以及操作模式信息。内存控制数据信号MCDS也可为用户自定义的控制数据信号。第一输出端用以输出第一控制信号AS。第一控制信号AS可包括内存数组13的地址信息，因此内存数组13可以根据第一控制信号AS致能特定位置的内存单元。第二输出端用以输出第二控制信号BST。第三输出端用以输出第三控制信号C3。第四输出端用以输出第四控制信号C4。反熔丝电压产生器11包括第一输入端、第二输入端以及输出端。第一输入端耦接于控制模块10的第二输出端，用以接收第二控制信号BST。第二输入端用以接收驱动电压VDDIN。输出端用以输出反熔丝控制信号AF。数组电压产生器12包括第一输入端、第二输入端、第一输出端及第二输入端。第一输入端耦接于控制模块10的第三输出端，用以接收第三控制信号C3。第二输入端用以接收驱动电压VDDIN。第一输出端用以输出选择信号SL。第二输出端用以输出接续控制信号FL。内存数组13耦接于控制模块10、反熔丝电压产生器11以及数组电压产生器12，用以根据第一控制信号AS、反熔丝控制信号AF、选择信号SL及接续控制信号FL存取数据。并且，内存数组13可为非挥发性内存，内存数组13包括了许多内存单元。每一个内存单元可执行读取和写入的操作。此外，感测放大器14耦接于控制模块10的第四输出端及内存数组13，用以接收第四控制信号C4，并根据第四控制信号C4侦测内存数组13内的位线电流。感测放大器14还会将位线电流与一个预定的参考电流进行比较，以判断位线电流是否足够大。于后文中，内存数组13内的内存单元的架构，以及内存单元执行读取和写入的操作原理将描述于下。
图2为内存系统100内的内存单元MC1的架构图。内存单元MC1可为四个晶体管及一个变容器(4Transistors and 1Varactor，4T1V)结构的内存单元。精确地说，内存单元MC1包括写入选择晶体管PST、接续闸极晶体管FLT、反熔丝组件AFE以及读取电路RC。写入选择晶体管PST包括第一端，第二端，以及控制端。第二端用以接收位线写入信号BLP，控制端用以接收字符线写入信号WLP。接续闸极晶体管FLT包括第一端、第二端及控制端。第二端耦接于写入选择晶体管PST的第一端，控制端用以接收接续控制信号FL。反熔丝组件AFE包括第一端及第二端。第一端用以接收反熔丝控制信号AF，第二端耦接于接续闸极晶体管FLT的第一端。读取电路RC耦接于接续闸极晶体管FLT的第二端，用以在内存单元MC1的读取操作期间内，根据位线读取信号BLR、字符线读取信号WLR及选择信号SL形成读取电流IREAD。在内存单元MC1中，反熔丝组件AFE可为变容器，并且，接续闸极晶体管FLT可使用原生性半导体组件、短信道半导体组件或变容器实作。在本实施例中，读取电路RC可视为内存单元MC1在读取操作时，增加驱动效能的辅助电路。内存单元MC1的读取操作方式将于后文详述。在内存单元MC1中，读取电路RC包括读取晶体管RT以及读取选择晶体管RST。读取晶体管RT包括第一端、第二端及控制端。第一端用以接收选择信号SL，控制端耦接于接续闸极晶体管FLT的第二端。读取选择晶体管RST包括第一端、第二端及控制端。第一端耦接于读取晶体管RT的第二端，第二端用以接收位线读取信号BLR，控制端用以接收字符线读取信号WLR。在内存单元MC1中，写入选择晶体管PST、接续闸极晶体管FLT、读取晶体管RT以及读取选择晶体管RST可为N型金属氧化物半导体场效晶体管。并且，内存数组13内可有多个内存单元，每一个内存单元的结构可相同于内存单元MC1。下文将描述内存单元MC1的操作模式。
当内存单元MC1在读取操作期间内，位线写入信号BLP的电压为第二电压(0伏特)，字符线写入信号WLP的电压会由第一电压VDD变为第二电压(0伏特)。并且，第一电压VDD可为大于零伏特的默认电压，例如，第一电压VDD可为1伏特的电压。接续控制信号FL的电压为第一电压VDD。反熔丝控制信号AF的电压为第一电压VDD。位线读取信号BLR的电压为第一电压VDD。选择信号SL的电压为第二电压(0伏特)。字符线读取信号WLR的电压为第一电压VDD。表A列出了内存单元MC1在读取操作期间内，上述各信号的电压状态，0伏特简称0V，如下：
模式 AF FL WLP BLP WLR SL BLR
读取 VDD VDD VDD→0V 0V VDD 0V VDD
表A
各信号根据表A中的设定后，写入选择晶体管PST会先被致能后再被除能，原因为写入选择晶体管PST的控制端所接收的字符线写入信号WLP的电压由第一电压VDD变为第二电压(0伏特)。因此，节点A的初始电压为0伏特。接续闸极晶体管FLT会被致能，原因为接续闸极晶体管FLT的控制端所接收的接续控制信号FL的电压为第一电压VDD。读取选择晶体管RST会被致能，原因为读取选择晶体管RST的控制端所接收的字符线读取信号WLR的电压为第一电压VDD。为了描述更为完整，以下将内存单元MC1的读取操作程序再细分为读取逻辑”0”的操作模式以及读取逻辑”1”的操作模式，并将两种操作模式详述于下。
当内存单元MC1执行读取逻辑”0”的操作模式时，反熔丝组件AFE会操作在击穿状态(Ruptured State)，因此可视为具有电性传导能力的电阻。因此，由于接续闸极晶体管FLT是导通状态，故节点A的电压将会由初始电压(0伏特的接地电压)上升至(VDD-Vx)的电压，其中Vx为一个小电压偏移量。在节点A的电压上升至(VDD-Vx)的电压后，读取晶体管RT会被致能，原因为读取晶体管RT的控制端所接收到的电压近似于(VDD-Vx)。因此，由于读取晶体管RT会被致能为导通状态，读取选择晶体管RST也被致能为导通状态，故读取电流IREAD将会被产生，并由电压较高的位线读取信号BLR的端点流至电压较低的选择信号SL的端点。
当内存单元MC1执行读取逻辑”1”的操作模式时，反熔丝组件AFE会操作在非击穿状态(Non-ruptured State)，因此可视为一个绝缘体。因此，节点A的电压将会维持在近乎接地电压(0伏特)的状态。由于节点A的电压将会维持在近乎接地电压(0伏特)的状态，故读取晶体管RT会被除能。由于读取晶体管RT被除能，因此位线读取信号BLR的端点与选择信号SL的端点间并不会产生读取电流IREAD。
换句话说，当内存单元MC1执行读取逻辑”0”的操作模式时，反熔丝组件AFE会操作在击穿状态，因此会导致读取电流IREAD的产生。当内存单元MC1执行读取逻辑”1”的操作模式时，反熔丝组件AFE会操作在非击穿状态，因此读取电流IREAD将不存在。
同样地，内存单元MC1的写入操作程序也可以细分为写入逻辑”0”的操作模式以及写入逻辑”1”的操作模式，两种操作模式将详述于下。当内存单元MC1执行写入逻辑”0”的操作模式时，位线写入信号BLP的电压为第二电压(0伏特)。字符线写入信号WLP的电压为第一电压VDD。并且，第一电压VDD可为大于零伏特的默认电压，例如，第一电压VDD可为1伏特的电压。接续控制信号FL的电压在第一电压VDD与第三电压VPP间。举例而言，接续控制信号FL的电压可为第三电压VPP的一半。并且，第三电压VPP大于第一电压VDD。举例而言，第三电压VPP可为7伏特的电压。反熔丝控制信号AF的电压为第三电压VPP。位线读取信号BLR的电压为第一电压VDD。选择信号SL的电压为第一电压VDD。字符线读取信号WLR的电压为第一电压VDD。经由上述设定，写入选择晶体管PST将会被致能，原因为写入选择晶体管PST的控制端所接收的字符线写入信号WLP的电压为第一电压VDD(写入选择晶体管PST的源/闸极端的电压Vgs约莫等于第一电压VDD)。由于写入选择晶体管PST被致能为导通状态，节点A的电压会维持0伏特(与位线写入信号BLP的电压相同)。并且，接续闸极晶体管FLT会被致能，原因为接续闸极晶体管FLT的控制端所接收的接续控制信号FL的电压为第三电压VPP的一半(VPP/2)，亦大于第一电压VDD。因此，由于接续闸极晶体管FLT被致能为导通状态，节点B的电压将变为0伏特(等同于节点A的电压，均为接地电压)。因此，对于反熔丝组件AFE而言，两端点间的跨压约莫等于第三电压VPP。因此，当跨压够大时，将反熔丝组件AFE击穿的电流路径就会出现。举例而言，当第三电压VPP被设定为7伏特时，反熔丝组件AFE两端点间的跨压将足够大，并触发反熔丝组件AFE的击穿程序。
当内存单元MC1执行写入逻辑”1”的操作模式时，反熔丝控制信号AF、接续控制信号FL、字符线写入信号WLP、位线读取信号BLR、字符线读取信号WLR以及选择信号SL的电压设定类似于写入逻辑”0”的操作模式的设定。差异的处在于位线写入信号BLP的电压为第一电压VDD。经由上述设定，写入选择晶体管PST会操作在截止区，原因为写入选择晶体管PST的源/闸极端跨压太小(源/闸极端跨压Vgs太小，导致流经源/汲极的电流趋近于零)。因此，对于反熔丝组件AFE而言，由反熔丝控制信号AF的接收端点将反熔丝组件AFE击穿的对地电流将非常小，甚至不存在。因此，反熔丝组件AFE的击穿程序将不会被触发。
表B列出了内存单元MC1在写入操作期间内，上述各信号的电压状态，0伏特简称0V，如下：
Figure BDA0001117838070000081
表B
如前文所述，内存数组13可包括多个内存单元。举例而言，内存数组13可包括(N×M)个内存单元，其中N及M为两正整数。为了描述简化，内存数组13将考虑四个内存单元。图3为内存数组13，考虑四个内存单元的示意图。在图3中，四个内存单元为内存单元MC1、内存单元MC2、内存单元MC3以及内存单元MC4。在内存数组13中，所有的内存单元均具备如图2所述的电路结构。并且，如前文所述，第一控制信号AS包括了内存数组13的地址信息。因此，于图3中，内存数组13可根据第一控制信号AS，将内存单元MC1设定为被选择的内存单元，可执行读取操作或写入操作，而内存单元MC2至MC4可被设定为未被选择的内存单元。换句话说，当内存单元MC1执行读取操作时，内存单元MC2至MC4会变成禁止读取(Read Inhibit)的状态。当内存单元MC1执行写入操作时，内存单元MC2至MC4会变成禁止写入(ProgrammingInhibit)的状态。为了描述更为完整，当内存单元MC1被驱动时，所有内存单元MC1至MC4的信号电压状态将列于表C以及表D。其中，表C描述了当内存单元MC1执行读取操作，且内存单元MC2至MC4变成禁止读取的状态的各信号的电压状态，0伏特简称0V，如下：
Figure BDA0001117838070000091
表C
并且，表D描述了当内存单元MC1执行写入操作，且内存单元MC2至MC4变成禁止写入的状态的各信号的电压状态，0伏特简称0V，如下：
Figure BDA0001117838070000092
Figure BDA0001117838070000101
表D
在内存系统100中，由于内存数组13中的内存单元会执行两种的操作模式(写入操作以及读取操作)，因此，反熔丝电压产生器11可视为产生对应不同电压的反熔丝控制信号AF的必要电路组件。举例而言，当内存单元MC1执行读取操作时，反熔丝控制信号AF的电压为第一电压VDD(1伏特)。当内存单元MC1执行写入操作时，反熔丝控制信号AF的电压为第三电压VPP(7伏特)。反熔丝电压产生器11的架构将于后文详述。
图4为内存系统100内的反熔丝电压产生器11a的架构图。本发明提供了多种反熔丝电压产生器11的架构，为了避免混淆，图4的反熔丝电压产生器的代号使用11a。反熔丝电压产生器11a包括振荡器ROSC、倍压器VBOOST、第一晶体管T1、第二晶体管T2以及第三晶体管T3。振荡器ROSC包括第一输入端、第二输入端、第三输入端及输出端。第一输入端用以接收第二控制信号BST，第二输入端用以接收驱动电压VDDIN，第三输入端用以接收第二电压VSS，输出端用以输出频率信号CLK。反熔丝电压产生器11a中的振荡器ROSC可为任何形式的震荡器，例如环状震荡器(Ring Oscillator)。倍压器VBOOST包括第一输入端、第二输入端、第三输入端以及输出端。第一输入端用以接收驱动电压VDDIN，第二输入端用以接收第二电压VSS，第三输入端耦接于振荡器ROSC的输出端，用以接收频率信号CLK，输出端用以在写入操作期间内输出反熔丝控制信号AF。第一晶体管T1包括第一端、第二端及控制端。第一端用以接收第二电压VSS，控制端用以接收第二控制信号BST的反向信号ZBST。第二晶体管T2包括第一端、第二端及控制端。第一端耦接于第一晶体管T1的第二端，第二端耦接于倍压器VBOOST的输出端，控制端接收逻辑电路LC根据第二控制信号BST产生的闸极信号G。于此，逻辑电路LC可为不限形式的延迟逻辑电路(Delay Logical Circuit)。第三晶体管T3包括第一端、第二端以及控制端。第一端用以接收驱动电压VDDIN，第二端耦接于第二晶体管T2的第二端，用以在读取操作期间内输出反熔丝控制信号AF，控制端耦接于第二晶体管T2的第一端。在反熔丝电压产生器的11a中，驱动电压VDDIN大于第二电压VSS。举例而言，驱动电压VDDIN可为1伏特或是3.5伏特的电压。第二电压VSS可为0伏特的接地电压。并且，第一晶体管T1可为N型金属氧化物半导体场效晶体管，第二晶体管T2及第三晶体管T3可为两P型金属氧化物半导体场效晶体管。下文将描述，在内存数组13于写入操作以及读取操作期间内，反熔丝电压产生器的11a输出对应的反熔丝控制信号AF的过程。
图5为反熔丝电压产生器11a，在读取操作期间内的示意图。在本实施例中，驱动电压VDDIN被设定为1伏特，第二电压VSS为接地电压(0伏特)，第二控制信号BST的电压为接地电压(0伏特)，第二控制信号BST的反向信号ZBST的电压为驱动电压VDDIN(1伏特)，闸极信号G的电压为驱动电压VDDIN(1伏特)，反熔丝控制信号AF的电压为驱动电压VDDIN(1伏特)。在读取操作期间内，各信号的电压可整理为表E，0伏特简称0V，1伏特简称1V，如下：
模式 VDDIN VSS AF BST ZBST G
读取 1V 0V 1V 0V 1V(VDDIN) 1V(VDDIN)
表E
反熔丝电压产生器11a在读取操作期间内的描述于下。在读取操作期间内，由于倍压器VBOOST接收到1伏特的驱动电压VDDIN，且震荡器ROSC根据1伏特的驱动电压VDDIN输出的频率信号CLK的电压会被固定在0伏特以及1伏特，因此，倍压器VBOOST将会被除能。除能后的倍压器VBOOST可视为空装置(Void Device)。因此，倍压器VBOOST的输出端会变为浮接点(Floating Terminal)。并且，由于第一晶体管T1的控制端会接收到1伏特的反向信号ZBST的电压，故第一晶体管T1会被致能。因此，节点VZRD的电压会与第二电压VSS相同，为0伏特的接地电压。由于第二晶体管T2的控制端会接收到1伏特的闸极信号G的电压，故第二晶体管T2会被除能。由于第三晶体管T3的控制端会接收到节点VZRD的电压(0伏特)，因此第三晶体管T3会被致能。因此，由于第三晶体管T3会被致能为导通状态，故第三晶体管T3的第一端及第二端间会产生电流IVC1，使反熔丝控制信号AF的电压提升至与第三晶体管T3的第一端(接收到1伏特的驱动电压VDDIN)相同的电位。经由以上原理，反熔丝电压产生器11a在读取操作期间内会输出电压为1伏特的反熔丝控制信号AF，以使内存数组13可以正确的运作。
图6为反熔丝电压产生器11a，在写入操作期间内的示意图。在本实施例中，驱动电压VDDIN被设定为3.5伏特，第二电压VSS为接地电压(0伏特)，第二控制信号BST的电压为驱动电压VDDIN(3.5伏特)，第二控制信号BST的反向信号ZBST的电压为接地电压(0伏特)，闸极信号G的电压可由驱动电压VDDIN(3.5伏特)下拉至第二电压VSS(0伏特)，再由第二电压VSS(0伏特)上拉至驱动电压VDDIN(3.5伏特)。反熔丝控制信号AF的电压为驱动电压VDDIN的两倍(7伏特)。在写入操作期间内，各信号的电压可整理为表F，0伏特简称0V，3.5伏特简称3.5V，7伏特简称7V，如下：
模式 VDDIN VSS AF BST ZBST G
写入 3.5V 0V 7V 3.5V(VDDIN) 0V VDDIN→0V→VDDIN
表F
更精确地说，在写入操作期间内，反熔丝电压产生器11a的闸极信号G的电压可依照三个状态进行电压变化。在初始状态内(时间区间S1)，闸极信号G的电压为驱动电压VDDIN(3.5伏特)。在操作状态内(时间区间S2)，闸极信号G的电压为第二电压VSS(0伏特)。在最后状态内(时间区间S3)，闸极信号G的电压为驱动电压VDDIN(3.5伏特)。换句话说，当反熔丝电压产生器11a由读取操作进入写入操作时，闸极信号G的电压就会由初始状态变为操作状态，因此对应初始状态的时间区间S1可视为闸极信号G的电压利用逻辑电路LC变化的延迟时间。并且，当闸极信号G的电压为操作状态时(时间区间S2)，反熔丝电压产生器11a将输出正确的反熔丝控制信号AF的电压至内存数组13，描述如下。在反熔丝电压产生器11a中，由于倍压器VBOOST接收到3.5伏特的驱动电压VDDIN，且震荡器ROSC根据3.5伏特的驱动电压VDDIN输出的频率信号CLK的电压会在0伏特与3.5伏特间震荡，因此，倍压器VBOOST将会被致能。致能后的倍压器VBOOST将会根据震荡器ROSC产生的频率信号CLK，产生电流IVC2，并输出两倍驱动电压VDDIN的反熔丝控制信号AF的电压(7伏特)。并且，由于第一晶体管T1的控制端所接收的反向信号ZBST的电压为接地电压(0伏特)，因此第一晶体管T1将被除能。由于第二晶体管T1的控制端所接收的闸极信号G的电压为第二电压VSS(0伏特)，因此第二晶体管T2将被致能。由于第二晶体管被致能为导通状态，因此节点VZRD的电压会与反熔丝控制信号AF的电压近乎相同，为7伏特。由于第三晶体管T3的控制端接收的节点VZRD的电压为7伏特，因此第三晶体管T3会被除能。因此，由于第三晶体管T3会被除能为截止状态，因此由反熔丝控制信号AF的输出端点透过第三晶体管T3的漏电流ILC的路径将不存在。经由以上原理，反熔丝电压产生器11a在写入操作期间内会输出电压为7伏特的反熔丝控制信号AF，以使内存数组13可以正确的运作。
换句话说，当反熔丝电压产生器11a在读取操作时，第三晶体管T3会产生电流IVC1，使反熔丝控制信号AF的电压为1伏特。当反熔丝电压产生器11a在写入操作时，倍压器VBOOST会被致能，产生电流IVC2，使反熔丝控制信号AF的电压为两倍的驱动电压VDDIN，为7伏特。在图6中，反熔丝电压产生器11a在时间区间S2内，可以产生7伏特的反熔丝控制信号AF的电压。接着，闸极信号G的电压可有两种设计。第一种设计为闸极信号G的电压一直维持时间区间S2的第二电压VSS(0伏特)的状态。第二种设计为闸极信号G的电压可由第二电压VSS(0伏特)升压至驱动电压VDDIN(3.5伏特)，并进入时间区间S3的阶段。以下将详细介绍闸极信号G在两种不同设计下的运作模式。
图7为反熔丝电压产生器11a，在闸极信号G为下拉状态时，各晶体管端点的电压示意图。应当明了的是，任何晶体管的闸极端与源极端的跨压(Vgs)，以与门极端与汲极端的跨压(Vgd)都会有耐压限制，当跨压Vgs或Vgd或强，电子流可能会击穿闸极的氧化层，造成晶体管损毁或是使用寿命缩短。在反熔丝电压产生器11a中，只有在写入操作期间内才会产生7伏特的高电压，亦即，反熔丝电压产生器11a只有在写入操作期间内才有可能因为电压过强而造成晶体管的损坏，因此以下将分析写入操作期间内各晶体管的跨压。如图7所示，闸极信号G的下拉状态对应于时间区间S2的状态，闸极信号G的电压为VSS(0伏特)。如前文所述，第一晶体管T1被除能、第二晶体管T2被致能、第三晶体管T3被除能。因此，第一晶体管T1的控制端与第一端的跨压为0伏特。第一晶体管T1的控制端与第二端的跨压为7伏特。因此，第一晶体管T1将会受到高跨压的影响而降低使用寿命。第二晶体管T2的控制端与第一端的跨压为7伏特。第二晶体管T2的控制端与第二端的跨压为7伏特。因此，第二晶体管T2将会受到高跨压的影响而降低使用寿命。第三晶体管T3的控制端与第一端的跨压为3.5伏特。第三晶体管T3的控制端与第二端的跨压为0伏特。因此，第三晶体管T3将不会受到高跨压的影响。因此，当反熔丝电压产生器11a的闸极信号G为下拉状态，且闸极信号G一直维持时间区间S2的下拉状态时，第一晶体管T1及第二晶体管T2会受到高跨压的影响而降低使用寿命。换句话说，虽然反熔丝电压产生器11a在时间区间S2内，可以输出正确的反熔丝控制信号AF的电压，然而，若闸极信号G一直维持0伏特，则会造成第一晶体管T1及第二晶体管T2因受到高跨压的影响而降低使用寿命。
图8为反熔丝电压产生器11a，在闸极信号G返回上拉状态时，各晶体管端点的电压示意图。如图8所示，闸极信号G返回上拉状态对应于时间区间S3的状态，闸极信号G的电压为VDDIN(3.5伏特)，各端点在闸极信号G切换为3.5伏特时的瞬态电压标示于图8。第一晶体管T1的控制端与第一端的跨压为0伏特。第一晶体管T1的控制端与第二端的跨压为7伏特。因此，第一晶体管T1将会受到高跨压的影响而降低使用寿命。第二晶体管T2的控制端与第一端的跨压为3.5伏特。第二晶体管T2的控制端与第二端的跨压为3.5伏特。因此，第二晶体管T2将不会受到高跨压的影响。第三晶体管T3的控制端与第一端的跨压为3.5伏特。第三晶体管T3的控制端与第二端的跨压为0伏特。因此，第三晶体管T3将不会受到高跨压的影响。因此，当反熔丝电压产生器11a的闸极信号G为下拉状态，而闸极信号G最后在S3的时间区间变为上拉状态的驱动电压VDDIN(3.5伏特)时，第一晶体管T1仍会受到高跨压的影响而降低使用寿命。换句话说，虽然反熔丝电压产生器11a在时间区间S2内，可以输出正确的反熔丝控制信号AF的电压，然而，就算闸极信号G最后返回上拉状态的驱动电压VDDIN(3.5伏特)，第一晶体管T1仍会受到高跨压的影响而降低使用寿命。比对图7以及图8，反熔丝电压产生器11a内至少一个晶体管会受到高跨压的影响而降低使用寿命。为了更加优化晶体管不会受到高跨压的影响，下文将介绍本发明另一种反熔丝电压产生器的结构。
图9为本发明另一实施例的反熔丝电压产生器11b，在写入操作期间内的示意图。如前述，本发明提供了多种反熔丝电压产生器11的架构，为了避免混淆，图9的反熔丝电压产生器的代号使用11b。反熔丝电压产生器11b的电路架构类似于反熔丝电压产生器11a的电路架构，差异点在于引入了额外的第四晶体管T4。在反熔丝电压产生器11b中，由于振荡器ROSC、倍压器VBOOST、第一晶体管T1、第二晶体管T2以及第三晶体管T3类似于反熔丝电压产生器11a，因此这些电路组件的描述将省略。在反熔丝电压产生器11b中，第四晶体管T4包括第一端、第二端及控制端。第一端耦接于第一晶体管T1的第二端，第二端耦接于第二晶体管T2的第一端，控制端用以接收驱动电压VDDIN(3.5伏特)。第四晶体管T4可为N型金属氧化物半导体场效晶体管。并且，第四晶体管T4会被致能，原因为第四晶体管T4的控制端接收到3.5伏特的驱动电压VDDIN。换句话说，无论是反熔丝电压产生器11b在读取操作期间内(驱动电压VDDIN被设定为1伏特)或是写入操作期间内(驱动电压VDDIN被设定为3.5伏特)，第四晶体管T4都会被随时致能而导通。因此，反熔丝电压产生器11b的写入操作原理以及读取操作原理也相同于反熔丝电压产生器11a，因此写入操作原理以及读取操作原理的描述也被省略。在图9中，类似前述的操作模式，反熔丝电压产生器11b在时间区间S2内将输出7伏特的反熔丝控制信号AF的电压。接着，闸极信号G的电压可有两种设计。第一种设计为闸极信号G的电压一直维持时间区间S2的第二电压VSS(0伏特)。第一种设计为闸极信号G的电压可由第二电压VSS(0伏特)升压至驱动电压VDDIN(3.5伏特)，并进入时间区间S3的阶段。以下将详细介绍闸极信号G在两种不同设计下的运作模式。
图10为反熔丝电压产生器11b，在闸极信号G为下拉状态时，各晶体管端点的电压示意图。如图10所示，闸极信号G的下拉状态对应于时间区间S2的状态，闸极信号G的电压为VSS(0伏特)。如前文所述，第一晶体管T1被除能、第二晶体管T2被致能、第三晶体管T3被除能、第四晶体管T4会被致能。并且，由于第四晶体管T4可设计为具有高门坎电压的晶体管，当第四晶体管T4被致能而为导通状态时，以晶体管的小信号模型而言可以等效为一颗电阻。例如，对节点K而言，节点K的对地电压在压降后可近似于(3.5-Vthn)伏特，其中电压Vthn可为第四晶体管T4的门坎电压。因此，第一晶体管T1的控制端与第一端的跨压为0伏特。第一晶体管T1的控制端与第二端的跨压为(3.5-Vthn)伏特。因此，第一晶体管T1不会受到高跨压的影响。第四晶体管T4的控制端与第一端的跨压为Vthn伏特。第四晶体管T4的控制端与第二端的跨压为3.5伏特。因此，第四晶体管T2不会受到高跨压的影响。第二晶体管T2的控制端与第一端的跨压为7伏特。第二晶体管T2的控制端与第二端的跨压为7伏特。因此，第二晶体管T2将会受到高跨压的影响而降低使用寿命。第三晶体管T3的控制端与第一端的跨压为3.5伏特。第三晶体管T3的控制端与第二端的跨压为0伏特。因此，第三晶体管T3将不会受到高跨压的影响。因此，当反熔丝电压产生器11b的闸极信号G为下拉状态，且一直维持时间区间S2的下拉状态时，第二晶体管T2会受到高跨压的影响而降低使用寿命。换句话说，虽然图10中的反熔丝电压产生器11b在时间区间S2内，可以输出正确的反熔丝控制信号AF的电压，然而，若闸极信号G一直维持0伏特，就算克服了第一晶体管T1的高跨压影响，但第二晶体管T2仍会受到高跨压的影响而降低使用寿命。
图11为反熔丝电压产生器11b，在闸极信号G返回上拉状态时，各晶体管端点的电压示意图。如图11所示，闸极信号G返回上拉状态对应于时间区间S3的状态，闸极信号G的电压为VDDIN(3.5伏特)，各端点在闸极信号G切换为3.5伏特时的瞬态电压标示于图11。类似图10的状态，第一晶体管T1、第四晶体管T4以及第三晶体管T3的控制端与两个端点的跨压(前述的跨压Vgs以及跨压Vds)均会小于7伏特，因此第一晶体管T1、第四晶体管T4以及第三晶体管T3不会受到高跨压的影响而降低使用寿命。对第二晶体管T2而言，第二晶体管T2的控制端与第一端的跨压为3.5伏特。第二晶体管T2的控制端与第二端的跨压为3.5伏特。因此，第二晶体管T2将不会受到高跨压的影响。因此，当反熔丝电压产生器11b的闸极信号G为下拉状态，且闸极信号G的电压最后在S3的时间区间变为上拉状态的驱动电压VDDIN(3.5伏特)时，所有的晶体管都不会受到高跨压的影响而降低使用寿命。换句话说，反熔丝电压产生器11b不但可以在时间区间S2内输出正确的反熔丝控制信号AF的电压，由于闸极信号G的电压最后在S3的时间区间上拉为驱动电压VDDIN(3.5伏特)，因此避免了晶体管T1至T4持续受到高跨压的影响而降低使用寿命的不良效果。因此，对于图11的反熔丝电压产生器11b的操作而言，具有延长使用寿命的功效。
本发明虽然揭露了如图1所示的内存系统100的架构，然而，本发明的内存系统的架构却不被图1所局限。内存系统的硬件的任何合理变动皆属于本发明所揭露的范畴。举例而言，图12为本发明的内存系统200的方块图。内存系统200的架构类似于内存系统100的架构，差异的处在于内存系统200使用了功率转换器15。功率转换器15耦接于反熔丝电压产生器11以及数组电压产生器12。在内存系统200中，功率转换器15可以产生驱动电压VDDIN至反熔丝电压产生器11以及数组电压产生器12。并且，功率转换器15、控制模块10、反熔丝电压产生器11以及数组电压产生器12可将内存控制数据信号MCDS中的操作模式信息撷取出来。举例而言，功率转换器15、控制模块10、反熔丝电压产生器11以及数组电压产生器12可将内存控制数据信号MCDS中的读取操作模式的信息撷取出来。因此，功率转换器15可依此产生对应读取操作模式的1伏特的驱动电压VDDIN。反熔丝电压产生器11可依此产生对应读取操作模式的1伏特的反熔丝控制信号AF的电压。数组电压产生器12可依此产生对应读取操作模式的1伏特的接续控制信号FL的电压以及0伏特的选择信号SL的电压。换句话说，功率转换器15、控制模块10、反熔丝电压产生器11以及数组电压产生器12将根据内存控制数据信号MCDS而同步运作，以执行内存系统200所有的操作模式。并且，功率转换器15亦可为设置于外部的电路，且可被用户控制。内存控制数据信号MCDS也可为由外部输入的用户自定义的控制信号。因此，内存系统200亦提供了高度的设计弹性。
综上所述，本发明描述了一种内存系统，内存系统内具有许多内存单元，且内存系统也包括具有升压能力的微型反熔丝电压产生器。反熔丝电压产生器包括两个以并联方式耦接的子电路。第一个子电路包括倍压器，在写入操作时间内，倍压器将会被致能并输出升压后的反熔丝控制信号(电压为驱动电压的两倍)。第二个子电路包括许多晶体管，在读取操作时间内，第二个子电路将会输出适当的反熔丝控制信号(电压为驱动电压)。并且，由于反熔丝电压产生器的电路架构的复杂度不高，因此反熔丝电压产生器的电路尺寸亦可被缩小。换句话说，由于反熔丝电压产生器的电路尺寸很小，故反熔丝电压产生器在内存芯片或是电路板上的位置将可以被优化。因此本发明的内存系统的驱动效率以及设计弹性将被提升。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (21)

1.一种内存系统，其特征在于，包括：
控制模块，包括：
输入端，用以接收内存控制数据信号；
第一输出端，用以输出第一控制信号；
第二输出端，用以输出第二控制信号；
第三输出端，用以输出第三控制信号；及
第四输出端，用以输出第四控制信号；
反熔丝电压产生器，包括：
第一输入端，耦接于所述控制模块的所述第二输出端，用以接收所述第二控制信号；
第二输入端，用以接收驱动电压；
输出端，用以输出反熔丝控制信号；
振荡器，包括：
第一输入端，用以接收所述第二控制信号；
第二输入端，用以接收所述驱动电压；
第三输入端，用以接收第二电压；及
输出端，用以输出频率信号；
倍压器，包括：
第一输入端，用以接收所述驱动电压；
第二输入端，用以接收所述第二电压；
第三输入端，耦接于所述振荡器的所述输出端，用以接收所述频率信号；及
输出端，用以在写入操作期间内输出所述反熔丝控制信号；
第一晶体管，包括：
第一端，用以接收所述第二电压；
第二端；及
控制端，用以接收所述第二控制信号的反向信号；
第二晶体管，包括：
第一端，耦接于所述第一晶体管的所述第二端；
第二端，耦接于所述倍压器的所述输出端；及
控制端，用以根据所述第二控制信号，接收逻辑电路产生的闸极信号；及
第三晶体管，包括：
第一端，用以接收所述驱动电压；
第二端，耦接于所述第二晶体管的所述第二端，用以在读取操作期间内输出所述反熔丝控制信号；及
控制端，耦接于所述第二晶体管的所述第一端；
数组电压产生器，包括：
第一输入端，耦接于所述控制模块的所述第三输出端，用以接收所述第三控制信号；
第二输入端，用以接收所述驱动电压；
第一输出端，用以输出选择信号；及
第二输出端，用以输出接续控制信号；及
内存数组，耦接于所述控制模块、耦接所述反熔丝电压产生器及耦接所述数组电压产生器，用以根据所述第一控制信号、所述反熔丝控制信号、所述选择信号及所述接续控制信号存取数据；
其中所述第一控制信号包括所述内存数组的地址信息，且所述驱动电压大于所述第二电压。
2.如权利要求1所述的内存系统，其特征在于，还包括感测放大器，耦接于所述控制模块的所述第四输出端及所述内存数组，用以根据所述第四控制信号侦测所述内存数组内的位线电流，并比较所述位线电流与参考电流的大小。
3.如权利要求1所述的内存系统，其特征在于，所述内存数组包括多个内存单元，且每一个内存单元包括：
写入选择晶体管，包括：
第一端；
第二端，用以接收位线写入信号；及
控制端，用以接收字符线写入信号；
接续闸极晶体管，包括：
第一端；
第二端，耦接于所述写入选择晶体管的所述第一端；及
控制端，用以接收所述接续控制信号；
反熔丝组件，包括：
第一端，用以接收所述反熔丝控制信号；及
第二端，耦接于所述接续闸极晶体管的所述第一端；及
读取电路，耦接于所述接续闸极晶体管的所述第二端，用以在所述内存单元的读取操作期间内，根据位线读取信号、字符线读取信号及所述选择信号形成读取电流。
4.如权利要求3所述的内存系统，其特征在于，所述反熔丝组件是变容器。
5.如权利要求3所述的内存系统，其特征在于，所述接续闸极晶体管是以原生性半导体组件、短信道半导体组件或变容器实作。
6.如权利要求3所述的内存系统，其特征在于，所述读取电路包括：
读取晶体管，包括：
第一端，用以接收所述选择信号；
第二端；及
控制端，耦接于所述接续闸极晶体管的所述第二端；及
读取选择晶体管，包括：
第一端，耦接于所述读取晶体管的所述第二端；
第二端，用以接收所述位线读取信号；及
控制端，用以接收所述字符线读取信号。
7.如权利要求6所述的内存系统，其特征在于，所述每一个内存单元在所述读取操作期间内，所述位线写入信号的电压是第二电压，所述字符线写入信号的电压由第一电压变为所述第二电压，所述接续控制信号的电压是所述第一电压，所述反熔丝控制信号的电压是所述第一电压，所述选择信号的电压是所述第二电压，且所述第一电压大于所述第二电压。
8.如权利要求6所述的内存系统，其特征在于，所述每一个内存单元在写入操作期间内，所述位线写入信号的电压是第二电压，所述字符线写入信号的电压是第一电压，所述接续控制信号的电压在所述第一电压与第三电压间，所述反熔丝控制信号的电压是所述第三电压，所述位线读取信号的电压是所述第一电压，所述选择信号的电压是所述第一电压，且所述第一电压大于所述第二电压，及所述第三电压大于所述第一电压。
9.如权利要求1所述的内存系统，其特征在于，所述振荡器是环状震荡器。
10.如权利要求1所述的内存系统，其特征在于，所述第一晶体管是N型金属氧化物半导体场效晶体管，且所述第二晶体管及所述第三晶体管是两P型金属氧化物半导体场效晶体管。
11.如权利要求1所述的内存系统，其特征在于，所述反熔丝电压产生器在所述读取操作期间内被致能时，所述第二电压是接地电压，所述第二控制信号的电压是所述接地电压，所述第二控制信号的所述反向信号的电压是所述驱动电压，所述闸极信号的电压是所述驱动电压，及所述反熔丝控制信号的电压是所述驱动电压。
12.如权利要求1所述的内存系统，其特征在于，所述反熔丝电压产生器在所述写入操作期间内被致能时，所述第二电压是接地电压，所述第二控制信号的电压是所述驱动电压，所述第二控制信号的所述反向信号的电压是所述接地电压，所述闸极信号的电压由所述驱动电压变是所述接地电压，及
所述反熔丝控制信号的电压是所述驱动电压的两倍。
13.如权利要求12所述的内存系统，其特征在于，所述闸极信号的电压由所述驱动电压变为所述接地电压后，所述闸极信号的电压由所述接地电压变为所述驱动电压。
14.如权利要求1所述的内存系统，其特征在于，所述反熔丝电压产生器在所述写入操作期间内的驱动电压是第一电压准位，所述反熔丝电压产生器在所述读取操作期间内的驱动电压是第二电压准位，及所述第一电压准位大于所述第二电压准位。
15.一种内存系统，其特征在于，包括：
控制模块，包括：
输入端，用以接收内存控制数据信号；
第一输出端，用以输出第一控制信号；
第二输出端，用以输出第二控制信号；
第三输出端，用以输出第三控制信号；及
第四输出端，用以输出第四控制信号；
反熔丝电压产生器，包括：
第一输入端，耦接于所述控制模块的所述第二输出端，用以接收所述
第二控制信号；
第二输入端，用以接收驱动电压；
输出端，用以输出反熔丝控制信号；
振荡器，包括：
第一输入端，用以接收所述第二控制信号；
第二输入端，用以接收所述驱动电压；
第三输入端，用以接收第二电压；及
输出端，用以输出频率信号；
倍压器，包括：
第一输入端，用以接收所述驱动电压；
第二输入端，用以接收所述第二电压；
第三输入端，耦接于所述振荡器的所述输出端，用以接收所述频率信号；及
输出端，用以在写入操作期间内输出所述反熔丝控制信号；
第一晶体管，包括：
第一端，用以接收所述第二电压；
第二端；及
控制端，用以接收所述第二控制信号的反向信号；
第四晶体管，包括：
第一端，耦接于所述第一晶体管的所述第二端；
第二端；及
控制端，用以接收所述驱动电压；
第二晶体管，包括：
第一端，耦接于所述第四晶体管的所述第二端；
第二端，耦接于所述倍压器的所述输出端；及
控制端，用以根据所述第二控制信号，接收逻辑电路产生的闸极信号；及
第三晶体管，包括：
第一端，用以接收所述驱动电压；
第二端，耦接于所述第二晶体管的所述第二端，用以在读取操作期间内输出所述反熔丝控制信号；及
控制端，耦接于所述第二晶体管的所述第一端；
数组电压产生器，包括：
第一输入端，耦接于所述控制模块的所述第三输出端，用以接收所述第三控制信号；
第二输入端，用以接收所述驱动电压；
第一输出端，用以输出选择信号；及
第二输出端，用以输出接续控制信号；及
内存数组，耦接于所述控制模块、耦接所述反熔丝电压产生器及耦接所述数组电压产生器，用以根据所述第一控制信号、所述反熔丝控制信号、所述选择信号及所述接续控制信号存取数据；
其中所述第一控制信号包括所述内存数组的地址信息，且所述驱动电压大于所述第二电压。
16.如权利要求15所述的内存系统，其特征在于，所述振荡器系是环状震荡器。
17.如权利要求15所述的内存系统，其特征在于，所述第一晶体管及所述第四晶体管是两N型金属氧化物半导体场效晶体管，且所述第一晶体管及所述第三晶体管是两P型金属氧化物半导体场效晶体管。
18.如权利要求15所述的内存系统，其特征在于，所述反熔丝电压产生器在所述读取操作期间内被致能时，所述第二电压是接地电压，所述第二控制信号的电压是所述接地电压，所述第二控制信号的所述反向信号的电压是所述驱动电压，所述闸极信号的电压是所述驱动电压，及所述反熔丝控制信号的电压是所述驱动电压。
19.如权利要求15所述的内存系统，其特征在于，所述反熔丝电压产生器在所述写入操作期间内被致能时，所述第二电压是接地电压，所述第二控制信号的电压是所述驱动电压，所述第二控制信号的所述反向信号的电压是所述接地电压，所述闸极信号的电压由所述驱动电压变为所述接地电压，及所述反熔丝控制信号的电压是所述驱动电压的两倍。
20.如权利要求19所述的内存系统，其特征在于，所述闸极信号的电压由所述驱动电压变为所述接地电压后，所述闸极信号的电压由所述接地电压变为所述驱动电压。
21.如权利要求15所述的内存系统，其特征在于，所述反熔丝电压产生器在所述写入操作期间内的驱动电压是第一电压准位，所述反熔丝电压产生器在所述读取操作期间内的驱动电压是第二电压准位，及所述第一电压准位大于所述第二电压准位。
CN201610836333.7A 2015-08-18 2016-09-21 具有升压能力的微型反熔丝电路的内存系统 Active CN107731261B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562206828P 2015-08-18 2015-08-18
US15/233,970 US9741446B2 (en) 2015-08-18 2016-08-11 Memory system with small size antifuse circuit capable of voltage boost
US15/233,970 2016-08-11

Publications (2)

Publication Number Publication Date
CN107731261A CN107731261A (zh) 2018-02-23
CN107731261B true CN107731261B (zh) 2020-12-01

Family

ID=58157556

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201610101190.5A Active CN106469726B (zh) 2015-08-18 2016-02-24 反熔丝型一次编程的存储单元及其相关的阵列结构
CN201610248436.1A Active CN106469727B (zh) 2015-08-18 2016-04-20 反熔丝型一次编程的记忆胞及其相关的阵列结构
CN201610836333.7A Active CN107731261B (zh) 2015-08-18 2016-09-21 具有升压能力的微型反熔丝电路的内存系统
CN201610875758.9A Active CN107765752B (zh) 2015-08-18 2016-10-08 具备侦测功能的电源系统

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201610101190.5A Active CN106469726B (zh) 2015-08-18 2016-02-24 反熔丝型一次编程的存储单元及其相关的阵列结构
CN201610248436.1A Active CN106469727B (zh) 2015-08-18 2016-04-20 反熔丝型一次编程的记忆胞及其相关的阵列结构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610875758.9A Active CN107765752B (zh) 2015-08-18 2016-10-08 具备侦测功能的电源系统

Country Status (4)

Country Link
US (2) US9741446B2 (zh)
JP (2) JP6242448B2 (zh)
CN (4) CN106469726B (zh)
TW (5) TWI578325B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799662B2 (en) * 2015-08-18 2017-10-24 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
US10020268B2 (en) 2016-04-13 2018-07-10 Ememory Technology Inc. Random number generator device and control method thereof
JP6349008B1 (ja) * 2017-04-13 2018-06-27 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． 乱数発生装置及びその制御方法
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US10276239B2 (en) * 2017-04-27 2019-04-30 Ememory Technology Inc. Memory cell and associated array structure
CN109256170B (zh) * 2017-07-12 2020-09-15 联华电子股份有限公司 存储单元及存储阵列
TWI677777B (zh) * 2017-10-05 2019-11-21 新唐科技股份有限公司 處理電路
CN109961821A (zh) * 2017-12-22 2019-07-02 长鑫存储技术有限公司 一次性可编程非易失性熔丝存储单元
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
JP6646103B2 (ja) * 2018-05-30 2020-02-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置
US11709656B2 (en) * 2018-07-13 2023-07-25 Ememory Technology Inc. Short channel effect based random bit generator
US11380693B2 (en) * 2018-08-20 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including anti-fuse cell structure
US11121083B2 (en) * 2019-06-06 2021-09-14 Nanya Technology Corporation Semiconductor device with fuse-detecting structure
CN112802523A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列
EP3929601B1 (en) * 2020-04-01 2023-05-03 Shenzhen Goodix Technology Co., Ltd. Voltage attack detection circuit and chip
TWI739695B (zh) * 2020-06-14 2021-09-11 力旺電子股份有限公司 轉壓器
US11609249B2 (en) 2020-11-23 2023-03-21 Richwave Technology Corp. Voltage state detector
TWI756970B (zh) * 2020-11-23 2022-03-01 立積電子股份有限公司 電位狀態判別裝置
TWI744130B (zh) * 2020-12-09 2021-10-21 億而得微電子股份有限公司 低成本低電壓反熔絲陣列
US20220199622A1 (en) * 2020-12-18 2022-06-23 Ememory Technology Inc. Resistive memory cell and associated cell array structure
US11783905B2 (en) * 2020-12-18 2023-10-10 Ememory Technology Inc. Anti-fuse memory device, memory array, and programming method of an anti-fuse memory device for preventing leakage current and program disturbance
US20230047939A1 (en) * 2021-08-13 2023-02-16 Ememory Technology Inc. Fuse-type one time programming memory cell
US11881274B2 (en) * 2021-11-15 2024-01-23 Ememory Technology Inc. Program control circuit for antifuse-type one time programming memory cell array
CN116367542A (zh) * 2021-12-24 2023-06-30 长鑫存储技术有限公司 反熔丝阵列结构和存储器
TWI789248B (zh) * 2022-02-21 2023-01-01 台旺科技股份有限公司 產生用於一電子元件的一隨機碼的裝置及方法
CN117374098A (zh) * 2022-06-27 2024-01-09 长鑫存储技术有限公司 一种反熔丝结构、反熔丝阵列及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101127244A (zh) * 2006-08-16 2008-02-20 富士通株式会社 包含反熔丝写电压生成电路的半导体存储器装置
CN105513643A (zh) * 2014-10-14 2016-04-20 力旺电子股份有限公司 存储器单元及存储器阵列
US9330794B1 (en) * 2015-03-04 2016-05-03 Micron Technology, Inc. DRAM-based anti-fuse cells

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3836279B2 (ja) * 1999-11-08 2006-10-25 株式会社東芝 半導体記憶装置及びその制御方法
US6346846B1 (en) 1999-12-17 2002-02-12 International Business Machines Corporation Methods and apparatus for blowing and sensing antifuses
KR100376265B1 (ko) * 1999-12-29 2003-03-17 주식회사 하이닉스반도체 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로
JP2002073424A (ja) * 2000-08-31 2002-03-12 Mitsubishi Electric Corp 半導体装置、端末装置および通信方法
TW457687B (en) * 2000-10-18 2001-10-01 Taiwan Semiconductor Mfg Programmable antifuse cell
US6545898B1 (en) * 2001-03-21 2003-04-08 Silicon Valley Bank Method and apparatus for writing memory arrays using external source of high programming voltage
EP1436815B1 (en) * 2001-09-18 2010-03-03 Kilopass Technology, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
TW571517B (en) 2002-05-02 2004-01-11 Univ Nat Chiao Tung A method of detecting switching state for H type power device and application to the protection and detection of the switching device time-delay
KR100470168B1 (ko) * 2002-05-27 2005-02-07 주식회사 하이닉스반도체 안티퓨즈 회로
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
CN2622928Y (zh) * 2003-05-08 2004-06-30 建准电机工业股份有限公司 直流无刷风扇马达的转速控制电路
US6839267B1 (en) * 2003-07-11 2005-01-04 Infineon Technologies Ag Structure and method of multiplexing bitline signals within a memory array
US7064973B2 (en) * 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
JP4718863B2 (ja) * 2004-02-25 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
EP1743380B1 (en) * 2004-05-06 2016-12-28 Sidense Corp. Split-channel antifuse array architecture
US20080189557A1 (en) * 2005-01-19 2008-08-07 Stmicroelectronics S.R.I. Method and architecture for restricting access to a memory device
US7638855B2 (en) * 2005-05-06 2009-12-29 Macronix International Co., Ltd. Anti-fuse one-time-programmable nonvolatile memory
US7206214B2 (en) * 2005-08-05 2007-04-17 Freescale Semiconductor, Inc. One time programmable memory and method of operation
US7280425B2 (en) * 2005-09-30 2007-10-09 Intel Corporation Dual gate oxide one time programmable (OTP) antifuse cell
US7277348B2 (en) * 2005-12-12 2007-10-02 Klp International, Ltd. Memory cell comprising an OTP nonvolatile memory unit and a SRAM unit
US7606055B2 (en) * 2006-05-18 2009-10-20 Micron Technology, Inc. Memory architecture and cell design employing two access transistors
JP4855851B2 (ja) * 2006-07-03 2012-01-18 株式会社東芝 半導体記憶装置
CN1908842B (zh) * 2006-08-07 2010-10-06 崇贸科技股份有限公司 用以自交流电源提供能量的电压稳压器
US7508694B2 (en) * 2006-09-27 2009-03-24 Novelics, Llc One-time-programmable memory
US7593248B2 (en) * 2006-11-16 2009-09-22 Aptina Imaging Corporation Method, apparatus and system providing a one-time programmable memory device
JP4908161B2 (ja) * 2006-11-16 2012-04-04 株式会社東芝 電源回路および半導体記憶装置
JP4921986B2 (ja) * 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
JP4921985B2 (ja) * 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
US7804714B1 (en) * 2007-02-21 2010-09-28 National Semiconductor Corporation System and method for providing an EPROM with different gate oxide thicknesses
US7715265B2 (en) * 2007-10-31 2010-05-11 Broadcom Corporation Differential latch-based one time programmable memory
CN101178613B (zh) * 2007-12-11 2010-08-18 威盛电子股份有限公司 电压输出装置
CN201197117Y (zh) 2008-04-29 2009-02-18 新巨企业股份有限公司 变频式调压电路
WO2011050464A1 (en) * 2009-10-30 2011-05-05 Sidense Corp. Twin well split-channel otp memory cell
JP2011204300A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
CN102255520A (zh) 2010-05-21 2011-11-23 长盛科技股份有限公司 电源适配装置及供电管理方法
JP2012203954A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP2013101731A (ja) * 2011-11-08 2013-05-23 Renesas Electronics Corp 不揮発性メモリ及び不揮発性メモリからのデータ読み出し方法
JP5971720B2 (ja) * 2012-11-01 2016-08-17 株式会社東芝 電圧レギュレータ
US9093128B2 (en) * 2012-11-05 2015-07-28 Infineon Technologies Ag Electronic device with a plurality of memory cells and with physically unclonable function
JP5689570B2 (ja) * 2013-02-01 2015-03-25 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
TW201509103A (zh) 2013-08-23 2015-03-01 Yottacontrol Co 可提供穩定電壓輸出的切換式直流電源供應器
US20150071432A1 (en) * 2013-09-09 2015-03-12 Qualcomm Incorporated Physically unclonable function based on resistivity of magnetoresistive random-access memory magnetic tunnel junctions
JP6224401B2 (ja) * 2013-10-04 2017-11-01 ルネサスエレクトロニクス株式会社 半導体メモリ
JP2015076556A (ja) * 2013-10-10 2015-04-20 ソニー株式会社 メモリ装置、書込方法、読出方法
US10216965B2 (en) * 2014-01-08 2019-02-26 Stc.Unm Systems and methods for generating physically unclonable functions from non-volatile memory cells
KR20150087540A (ko) * 2014-01-22 2015-07-30 에스케이하이닉스 주식회사 안티 퓨즈 어레이 구조
KR102117958B1 (ko) * 2014-02-17 2020-06-02 삼성전자주식회사 안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법
TWI652885B (zh) * 2014-08-20 2019-03-01 力智電子股份有限公司 電源管理裝置、直流對直流控制電路及其晶片致能方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101127244A (zh) * 2006-08-16 2008-02-20 富士通株式会社 包含反熔丝写电压生成电路的半导体存储器装置
CN105513643A (zh) * 2014-10-14 2016-04-20 力旺电子股份有限公司 存储器单元及存储器阵列
US9330794B1 (en) * 2015-03-04 2016-05-03 Micron Technology, Inc. DRAM-based anti-fuse cells

Also Published As

Publication number Publication date
TWI618227B (zh) 2018-03-11
CN107731261A (zh) 2018-02-23
TWI610527B (zh) 2018-01-01
TW201709426A (zh) 2017-03-01
TWI608495B (zh) 2017-12-11
JP6242448B2 (ja) 2017-12-06
CN107765752B (zh) 2020-02-04
CN106469726A (zh) 2017-03-01
CN107765752A (zh) 2018-03-06
US20170053707A1 (en) 2017-02-23
TW201709203A (zh) 2017-03-01
US10032520B2 (en) 2018-07-24
CN106469727B (zh) 2019-06-28
JP2017041295A (ja) 2017-02-23
CN106469727A (zh) 2017-03-01
JP2018026190A (ja) 2018-02-15
TWI578325B (zh) 2017-04-11
JP6284989B2 (ja) 2018-02-28
TW201709209A (zh) 2017-03-01
TW201806299A (zh) 2018-02-16
TW201805949A (zh) 2018-02-16
US9741446B2 (en) 2017-08-22
TWI610308B (zh) 2018-01-01
CN106469726B (zh) 2019-05-21
US20170054300A1 (en) 2017-02-23

Similar Documents

Publication Publication Date Title
CN107731261B (zh) 具有升压能力的微型反熔丝电路的内存系统
US9245647B2 (en) One-time programmable memory cell and circuit
US9190415B2 (en) Memory having a voltage switch circuit with one bias voltage changed in each state of conditioning
CN106158018B (zh) 非易失性记忆胞结构及其装置
JP5342324B2 (ja) 昇圧回路
CN110197694B (zh) 位准移位器与半导体装置
US7319609B2 (en) Non-volatile memory device with a programming current control scheme
KR100327857B1 (ko) 반도체 메모리 장치
KR20000075834A (ko) 고전압 발생기를 갖춘 플래시 메모리를 위한 고전압 ｎｍｏｓ통과 게이트
US9159425B2 (en) Non-volatile memory with reduced sub-threshold leakage during program and erase operations
KR102604516B1 (ko) 비휘발성 메모리 회로 및 방법
US7605633B2 (en) Level shift circuit which improved the blake down voltage
KR101273336B1 (ko) 싱글 폴리 ｅｅｐｒｏｍ
CN110211623B (zh) 一种nor flash存储单元阵列的电源系统
JP2015167061A (ja) 半導体装置
CN111477261A (zh) 一种存储器元件
CN104851461B (zh) 一次编程存储电路及其操作方法
CN105590647B (zh) 非易失静态随机存取存储器电路
CN110648697B (zh) 选择电路、用于存储器存储系统的防闩锁电路及方法
US7317334B2 (en) Voltage translator circuit and semiconductor memory device
EP3282450B1 (en) Memory system with small size antifuse circuit capable of boosting voltage
KR101201606B1 (ko) 반도체 장치의 고전압 스위치 회로
US6873554B1 (en) Semiconductor memory device
JPH07321293A (ja) 電源選択回路
CN112929015B (zh) 开关电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant