KR102117958B1 - 안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법 - Google Patents

안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법 Download PDF

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Abstract

본 발명은 안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법에 관한 것이다. 본 발명에 의한 반도체 메모리 장치의 파워-업시 안티퓨즈 읽기 동작을 제어하는 안티퓨즈 제어 회로는 안티퓨즈에 저장된 데이터를 독출하기 위한 읽기 전압을 생성하는 고전압 생성기 및 상기 안티퓨즈에 대한 읽기 동작 시작 타이밍을 제어하는 읽기 인에이블 신호를 생성하는 센싱 제어기를 포함하고, 상기 센싱 제어기는 소정 시점에서 감지된 상기 읽기 전압의 크기에 응답하여 설정된 지연 시간을 기초로 상기 읽기 인에이블 신호를 활성화한다. 본 발명에 의한 안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법은 안정된 동작 전압에서 안티퓨즈에 대한 읽기 동작을 수행할 수 있도록 안티 퓨즈 읽기 시작 타이밍을 제어할 수 있다.

Description

안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법{ANTIFUSE CONROL CIRCUIT AND ANTIFUSE READ STARTING METHOD THEREOF}
본 발명은 안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법에 관한 것이다. 보다 상세히는, 본 발명은 반도체 메모리 장치의 파워-업시 안티퓨즈에 저장된 데이터의 읽기 시작 타이밍을 제어하는 안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile memory device)와 불휘발성 반도체 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 반도체 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 반도체 메모리 장치이다. 휘발성 반도체 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
반도체 메모리 장치를 포함하는 시스템에서, 파워-업시 수행되는 읽기 동작을 이하 '파워-업 읽기 동작 (power-up to read operation)'이라 칭한다. 파워-업 읽기 동작시 읽기 페일(Read Fail)를 감소시키기 위해서는, 읽기를 위한 동작 전압이 충분히 증가된 후 읽기 동작이 수행되어야 한다. 예를 들어, 워드 라인 전압이 원하는 전압보다 낮은 상태에서 읽기 동작이 수행되면, 워드 라인 전압을 공급받는 메모리 셀을 통해 상대적으로 적은 셀 전류가 흐르게 되어 읽기 페일이 발생될 수 있다.
본 발명의 목적은 안정된 동작 전압에서 안티퓨즈에 대한 읽기 동작을 수행할 수 있도록 안티 퓨즈 읽기 시작 타이밍을 제어하는 안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법을 제공하는 것이다.
본 발명에 의한 반도체 메모리 장치의 파워-업시 안티퓨즈 읽기 동작을 제어하는 안티퓨즈 제어 회로는 안티퓨즈에 저장된 데이터를 독출하기 위한 읽기 전압을 생성하는 고전압 생성기 및 상기 안티퓨즈에 대한 읽기 동작 시작 타이밍을 제어하는 읽기 인에이블 신호를 생성하는 센싱 제어기를 포함하고, 상기 센싱 제어기는 소정 시점에서 감지된 상기 읽기 전압의 크기에 응답하여 설정된 지연 시간을 기초로 상기 읽기 인에이블 신호를 활성화한다.
실시 예에 있어서, 상기 소정 시점은 상기 읽기 전압이 기준 읽기 전압에 도달한 시점을 기초로 결정된다.
실시 예에 있어서, 상기 지연 시간은 상기 소정 시점에서 상기 읽기 전압의 크기가 작을수록 길게 설정된다.
실시 예에 있어서, 상기 고전압 생성기는 상기 읽기 전압이 상기 기준 읽기 전압에 도달하였는지 여부에 응답하여 비교 신호를 활성화하는 비교부를 포함하고, 상기 센싱 제어기는 외부 전압이 기준 전원 전압에 도달하였는지 여부에 응답하여 파워-업 감지 신호를 활성화하는 파워-업 감지부, 상기 파워-업 감지 신호 및 상기 비교 신호를 기초로 선행 신호를 활성화하는 센싱 제어부 및 상기 선행 신호 및 상기 읽기 전압을 기초로 상기 지연 시간을 설정하는 지연부를 포함한다.
실시 예에 있어서, 상기 고전압 생성기는 상기 비교 신호 및 상기 파워-업 감지 신호에 응답하여 펄스 신호를 생성하는 오실레이터 및 상기 펄스 신호에 응답하여 상기 읽기 전압을 증가하는 펌프부를 더 포함한다.
실시 예에 있어서, 상기 비교부는 상기 읽기 전압이 상기 기준 읽기 전압에 도달하면 상기 비교 신호를 활성화하고, 상기 센싱 제어기는 상기 외부 전압이 상기 기준 전원 전압에 도달하면 상기 파워-업 감지 신호를 활성화하며, 상기 오실레이터는 상기 비교 신호가 비활성화되고 상기 파워-업 감지 신호가 활성화되었을 때 상기 펄스 신호를 생성한다.
실시 예에 있어서, 상기 비교부는 상기 읽기 전압을 분배하여 분배 전압을 생성하는 저항부 및 상기 분배 전압과 기준 전압을 비교하여 상기 비교 신호를 활성화하는 비교기를 포함한다.
실시 예에 있어서, 상기 지연부는 상기 선행 신호에 응답하여 펄스 신호를 생성하는 슈미트 트리거 오실레이터 및 상기 펄스 신호에 응답하여 상기 지연 시간을 설정하고, 설정된 상기 지연 시간을 기초로 상기 읽기 인에이블 신호를 활성화하는 지연 회로를 포함하고, 상기 펄스 신호의 주파수는 상기 읽기 전압의 레벨에 응답하여 가변된다.
실시 예에 있어서, 상기 펄스 신호의 주파수는 상기 읽기 전압의 레벨이 작을수록 작은 값으로 설정된다.
본 발명에 의한 반도체 메모리 장치의 파워-업시 안티퓨즈 읽기 시작 방법은 파워-업 상태 도달 여부를 감지하는 단계, 상기 감지 결과에 응답하여, 안티퓨즈에 저장된 데이터를 독출하기 위한 읽기 전압을 생성하는 단계, 상기 읽기 전압이 기준 읽기 전압에 도달되면, 소정 시점에서 감지된 상기 읽기 전압의 크기에 응답하여 지연 시간을 설정하는 단계 및 상기 설정된 지연 시간 뒤 상기 안티퓨즈에 대한 읽기 동작을 시작하기 위한 읽기 인에이블 신호를 활성화하는 단계를 포함한다.
실시 예에 있어서, 상기 지연 시간은 상기 소정 시점에서 상기 읽기 전압의 크기가 작을수록 길게 설정된다.
실시 예에 있어서, 상기 소정 시점은 상기 읽기 전압이 기준 읽기 전압에 도달한 시점을 기초로 결정된다.
실시 예에 있어서, 상기 소정 시점은 상기 읽기 전압이 상기 기준 읽기 전압에 도달한 시점으로부터 미리 지정된 시간 마진이 경과된 시점이다.
실시 예에 있어서, 상기 파워-업 상태 도달 여부를 감지하는 단계는 외부 전압이 기준 전원 전압에 도달하였는지 여부에 응답하여 파워-업 감지 신호를 활성화하는 단계이고, 상기 감지 결과에 응답하여, 상기 안티퓨즈에 저장된 데이터를 독출하기 위한 읽기 전압을 생성하는 단계는 상기 파워-업 감지 신호가 활성화되면 전하를 펌핑하여 상기 읽기 전압을 생성하는 단계이다.
본 발명에 의한 안티퓨즈 제어 회로 및 그것에 의한 안티퓨즈 읽기 시작 방법은 안정된 동작 전압에서 안티퓨즈에 대한 읽기 동작을 수행할 수 있도록 안티 퓨즈 읽기 시작 타이밍을 제어할 수 있다.
도 1은 본 발명의 실시예에 의한 안티퓨즈 제어 회로를 도시하는 블록도이다.
도 2는 도 1의 안티퓨즈 제어 회로의 실시예를 도시하는 블록도이다.
도 3은 도 2의 안티퓨즈 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 2의 비교부의 실시예를 나타내는 블록도이다.
도 5는 도 2의 지연부의 실시예를 도시하는 블록도이다.
도 6은 도 1의 안티퓨즈 제어 회로를 안티퓨즈 장치에 적용한 실시예이다.
도 7은 본 발명의 실시예에 의한 안티퓨즈 읽기 시작 방법을 도시하는 순서도이다.
도 8은 도 1의 안티퓨즈 제어 회로를 포함하는 메모리 시스템의 블록도이다.
도 9는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
도 1은 본 발명의 실시예에 의한 안티퓨즈 제어 회로(1)를 도시하는 블록도이다. 안티퓨즈 제어 회로(1)는 반도체 메모리 장치에 포함된 안티퓨즈에 대한 읽기 동작을 제어한다. 도 1을 참조하면, 안티퓨즈 제어 회로(1)는 고전압 발생기(10) 및 센싱 제어기(20)를 포함한다.
도 1의 안티퓨즈 제어 회로(1)는 안티퓨즈 읽기 동작을 시작하기 위한 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다. 안티퓨즈 제어 회로(1)는 읽기 전압(Vpp)이 소정의 전압에 도달하였는지 여부를 판별한 뒤, 읽기 전압(Vpp)의 레벨에 응답하여 설정된 지연 시간 후에 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다. 안티퓨즈 제어 회로(1)는 지연 시간을 이용하여, 읽기 전압(Vpp)이 소정의 전압에 도달한 뒤 안정된 전압 레벨에 도달할 때까지의 시간 마진을 확보할 수 있다. 이하 도면을 참조하여 보다 상세히 설명한다.
고전압 생성 회로(10)는 읽기 전압(Vpp)을 생성한다. 읽기 전압(Vpp)은 안티퓨즈를 읽기 위한 동작 전압으로 사용된다. 예를 들어, 읽기 전압(Vpp)은 안티 퓨즈에 연결된 워드 라인 전압으로 사용될 수 있다.
센싱 제어기(20)는 읽기 인에이블 신호(READ_EN)를 활성화한다. 읽기 인에이블 신호(READ_EN)는 안티퓨즈 읽기 동작의 시작 타이밍을 지시하는 신호이다. 센싱 제어기(20)는 읽기 인에이블 신호(READ_EN)의 활성화를 지연하기 위한 지연기(21)를 포함한다.
안티퓨즈 읽기 동작시 읽기 페일을 감소시키기 위하여, 읽기 전압(Vpp)의 레벨은 읽기 인에이블 신호(READ_EN)가 활성화되기 전 안정화되어야 한다. 또한, 리셋 핀(Reset Pin)이 없는 모바일 디램(Mobile DRAM)에 포함된 안티퓨즈의 경우, 파워-업 상태에 도달된 후 커맨드가 입력되기 전 읽기 동작이 수행되어야 한다. 따라서 읽기 동작 시작에 대한 시간 마진은 일정 길이 이하를 유지하여야 한다. 이하의 도면들에서는 모바일 디램(Mobile DRAM)에 포함된 안티퓨즈를 제어하기 위한 안티퓨즈 제어 회로를 기준으로 설명한다. 그러나 이는 일실시예에 불과하며 본 발명의 안티퓨즈 제어 회로 및 그에 의한 안티퓨즈 읽기 시작 방법은 모바일 디램에 한정되지 않는다.
센싱 제어기(20)는, 외부 전압(VDD)의 레벨이 소정의 기준 전원 전압 레벨에 도달하면, 고전압 발생기(10)에 파워-업 감지 신호(PVCCH)를 제공한다. 고전압 발생기(10)는 파워 업 감지 신호(PVCCH)에 응답하여 읽기 전압(Vpp)의 레벨을 증가시킨다. 예를 들어, 고전압 발생기(10)는 파워 업 감지 신호(PVCCH)에 응답하여 전하를 펌핑하여 읽기 전압(Vpp)의 레벨을 증가시킬 수 있다.
읽기 전압(Vpp)의 레벨이 소정의 기준 읽기 전압 레벨에 도달하면, 고전압 발생기(10)는 비교 신호(COMP)를 활성화시킨다. 고전압 발생기(10)는 비교 신호(COMP)를 센싱 제어기(20)에 제공한다.
센싱 제어기(20)는 비교 신호(COMP)가 활성화된 때로부터 소정의 시간 후, 읽기 전압(Vpp)의 레벨을 감지한다. 센싱 제어기(20)의 지연부(21)는 감지된 읽기 전압(Vpp)의 레벨을 기초로 지연 시간을 설정할 수 있다. 지연 시간은 감지된 읽기 전압(Vpp)의 레벨이 낮을수록 길게 설정될 수 있다. 지연부(21)는 설정된 지연 시간이 경과된 후 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다.
상술된 안티퓨즈 제어 회로(1)는 읽기 전압(Vpp)이 소정의 전압에 도달하였는지 여부를 판별한 뒤, 소정의 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다. 지연 시간은 읽기 전압(Vpp)의 레벨에 응답하여 설정된다. 안티퓨즈 제어 회로(1)는 지연 시간을 이용하여, 읽기 전압(Vpp)이 소정의 전압에 도달한 뒤 안정된 전압 레벨에 도달할 때까지의 시간 마진을 확보할 수 있다.
도 2는 도 1의 안티퓨즈 제어 회로의 실시예를 도시하는 블록도이다. 도 2를 참조하면, 안티퓨즈 제어 회로(100)는 고전압 생성기(110) 및 센싱 제어기(120)를 포함한다.
안티퓨즈 제어 회로(100)는 읽기 전압(Vpp)이 소정의 전압에 도달하였는지 여부를 판별한 뒤, 읽기 전압(Vpp)의 레벨에 응답하여 설정된 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다. 안티퓨즈 제어 회로(100)는 지연 시간을 이용하여, 읽기 전압(Vpp)이 소정의 전압에 도달한 뒤 안정된 전압 레벨에 도달할 때까지의 시간 마진을 확보할 수 있다.
고전압 생성기(110)는 비교부(111), 오실레이터(112) 및 펌프부(113)를 포함한다. 고전압 생성기(110)는 피드백 루프를 이용하여, 읽기 전압(Vpp)을 일정한 레벨로 생성 및 유지할 수 있다.
비교부(111)는 펌프부(113)로부터 읽기 전압(Vpp)을 제공받는다. 비교부(111)는 읽기 전압이 소정의 기준 읽기 전압에 도달하였는지 여부를 판별한다. 비교부(111)는 상기 판별 결과에 응답하여 비교 신호(COMP)를 활성화한다. 예를 들어, 비교부(111)에서 생성되는 비교 신호(COMP)는 읽기 전압(Vpp)이 기준 읽기 전압보다 낮을 때 활성화될 수 있다. 비교부(111)는 비교 신호(COMP)를 오실레이터(112) 및 센싱 제어기(120)에 제공한다.
오실레이터(112)는 비교부(111)로부터 제공된 비교 신호(COMP) 및 센싱 제어기(120)로부터 제공된 파워-업 감지 신호(PVCCH)에 응답하여 펄스 신호를 생성한다. 예를 들어, 오실레이터(112)는 비교 신호(COMP)가 비활성화 상태이고 파워-업 감지 신호(PVCCH)가 활성화된 상태일 때 펄스 신호를 생성할 수 있다.
펌프부(113)는 오실레이터(112)로부터 제공된 펄스 신호에 응답하여 전하를 펌핑한다. 펌프부(113)의 펌핑 동작에 응답하여, 펌프부(113)에서 생성되는 읽기 전압(Vpp)의 레벨이 증가된다. 펌프부(113)의 펌핑 동작은 읽기 전압(Vpp)의 레벨이 기준 읽기 전압에 도달될 때까지 지속된다.
센싱 제어기(120)는 파워-업 감지부(121), 센싱 제어부(122) 및 지연부(123)를 포함한다. 센싱 제어기(120)는 설정된 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다.
파워-업 감지부(121)는 외부 전압(VDD)이 소정의 기준 전원 전압에 도달하면 파워-업 감지 신호(PVCCH)를 활성화할 수 있다. 파워-업 감지부(121)는 파워-업 감지 신호(PVCCH)를 오실레이터(112) 및 센싱 제어부(122)에 제공한다.
센싱 제어부(122)는 비교부(111)로부터 비교 신호(COMP)를 제공받는다. 또, 센싱 제어부(122)는 파워-업 감지부(121)로부터 파워-업 감지 신호(PVCCH)를 제공받는다. 센싱 제어부(122)는 비교 신호(COMP) 및 파워-업 감지 신호(PVCCH)에 응답하여 선행 신호(PRE)를 활성화할 수 있다. 센싱 제어부(122)는 비교 신호(COMP) 및 파워-업 감지 신호(PNCCH)가 활성화된 때 선행 신호(PRE)를 활성화할 수 있다. 센싱 제어부(122)는 선행 신호(PRE)를 지연부(123)에 제공한다.
지연부(123)는 선행 신호(PRE)가 활성화되면, 펌프부(113)로부터 제공된 읽기 전압(Vpp)의 레벨을 감지한다. 지연부(123)는 선행 신호(PRE)가 활성화된 뒤 소정의 시간 후 읽기 전압(Vpp)의 레벨을 감지할 수 있다. 예를 들어, 지연부(123)는 파워 업 감지 신호(PVCCH)가 활성화된 시점부터 소정의 시간 마진, 예를 들어 20us, 후 읽기 전압(Vpp)의 레벨을 감지할 수 있다.
지연부(123)는 감지된 읽기 전압(Vpp)의 레벨을 기초로 지연 시간을 설정할 수 있다. 예를 들어, 지연부(123)는 읽기 전압(Vpp)의 레벨이 낮을수록 긴 지연 시간을 설정할 수 있다. 이때, 지연부(123)는 지연 시간에 의한 안티퓨즈 읽기 동작 완료 시점이 커맨드 입력 시점을 초과하지 않도록 지연 시간을 설정할 수 있다. 지연부(123)는 설정된 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다.
도 3은 도 2의 안티퓨즈 제어 회로(100)의 동작을 설명하기 위한 타이밍도이다. 도 3을 참조하면, 안티퓨즈 제어 회로(100)는 지연 시간(delay)을 이용하여, 읽기 전압(Vpp)이 소정의 전압에 도달한 뒤 안정된 전압 레벨에 도달할 때까지의 시간 마진을 확보할 수 있다.
외부로부터 외부 전압(VDD)이 제공되면, t1에서 외부 전압(VDD)의 레벨이 기준 전원 전압 레벨에 도달된다. 외부 전압(VDD)의 레벨이 기준 전원 전압 레벨에 도달하면, 파워-업 감지부(도 2 참조, 121)에 의하여 파워-업 감지 신호(PVCCH)가 활성화된다.
파워-업 감지 신호(PVCCH)가 활성화됨에 응답하여, 오실레이터(도 2 참조, 112) 및 펌프부(도 2 참조, 113)에 의하여 읽기 전압(Vpp)의 레벨이 증가된다. t2에서, 읽기 전압(Vpp)의 레벨이 소정의 기준 읽기 전압 레벨에 도달된다. 읽기 전압(Vpp)의 레벨이 기준 읽기 전압 레벨에 도달하면, 비교부(도 2 참조, 111)에 의하여 비교 신호(COMP)가 활성화된다.
파워-업 감지 신호(PVCCH) 및 비교 신호(COMP)에 응답하여, t3에서 선행 신호(PRE)가 활성화된다. 이때 읽기 전압(Vpp)의 레벨에 응답하여, 지연부(도 2 참조, 123)에서 소정의 지연 시간(delay)이 설정된다. 지연부(123)는 읽기 전압(Vpp)의 레벨이 낮을수록 긴 지연 시간을 설정할 수 있다.
t3으로부터 설정된 지연 시간이 지난 후, t4에서 지연부(123)에 의하여 읽기 인에이블 신호(READ_EN)가 활성화된다.
도 2 및 도 3을 참조하면, 안티퓨즈 제어 회로(100)는 비교 신호(COMP)를 이용하여 읽기 전압(Vpp)이 소정의 기준 읽기 전압에 도달되었는지 여부를 판단할 수 있다. 더하여, 안티퓨즈 제어 회로(100)는 지연부(123)를 이용하여 읽기 전압(Vpp)의 크기에 따라 설정되는 지연 시간을 제공함으로써, 비교 신호(COMP) 발생 후 읽기 전압(Vpp)의 크기가 가변되거나 원하는 전압에 미달되는 경우에도 안정된 환경에서 안티퓨즈 읽기 동작이 수행되도록 제어할 수 있다.
도 4는 도 2의 비교부의 실시예를 나타내는 블록도이다. 도 4를 참조하면, 비교부(111)는 저항부(111a) 및 비교기(111b)를 포함한다. 저항부(111a)는 제 1 저항(R1), 제 2 저항(R2)를 포함한다.
제 1 저항(R1) 및 제 2 저항(R2)은 펌핑부(도 2 참조, 113)로부터 제공된 읽기 전압(Vpp)을 분배하여 분배 전압(Vdiv)을 생성한다. 분배 전압(Vdiv)의 레벨은 제 1 및 제 2 저항(R1, R2)의 저항비에 응답하여 결정될 수 있다.
비교기(111b)는 분배 전압(Vdiv)과 기준 전압(Vref)의 크기를 비교한다. 비교기(111b)는 비교 결과에 응답하여 비교 신호(COMP)를 활성화한다. 예를 들어, 비교기(111b)는 분배 전압(Vdiv)의 레벨이 기준 전압(Vref) 레벨 이상이면 비교 신호(COMP)를 활성화할 수 있다.
상술된 동작을 참조하면, 비교 신호(COMP)는 분배 전압(Vdiv)이 소정의 기준 전압(Vref)에 도달하면 활성화된다. 분배 전압(Vdiv)은 읽기 전압(Vpp)이 소정의 분배비로 분배된 전압이므로, 비교 신호(COMP)는 읽기 전압(Vpp)이 소정의 기준 읽기 전압에 도달하면 활성화될 수 있다. 즉, 비교부(111)는 분배 전압(Vdiv)을 이용하여, 읽기 전압(Vpp)의 레벨이 원하는 소정의 기준 읽기 전압에 도달하였는지 여부를 감지하는 감지 회로를 구성한다.
도 5는 도 2의 지연부의 실시예를 도시하는 블록도이다. 도 5를 참조하면, 지연부(123)는 슈미트 트리거 오실레이터(123a) 및 지연 회로(123b)를 포함한다.
지연부(123)는 센싱 제어부(도 2 참조, 122)로부터 제공된 선행 신호(PRE) 및 펌핑부(도 2 참조, 113)로부터 제공된 읽기 전압(Vpp)에 응답하여 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다.
슈미트 트리거 오실레이터(123a)는 선행 신호(PRE)가 활성화됨에 응답하여 펄스 신호를 발생한다. 슈미트 트리거 오실레이터(123a)에 포함된 슈미트 트리거의 임계 포인트(Threshold Point)는 읽기 전압(Vpp)에 의하여 제어될 수 있다.
슈미트 트리거 오실레이터(123a)에서 발생되는 펄스 신호의 주파수 및 듀티비(Duty rate)는 슈미트 트리거의 임계 포인트(Threshold Point)에 응답하여 가변된다. 즉, 슈미트 트리거 오실레이터(123a)에서 발생되는 펄스 신호의 주파수 및 듀티비는 읽기 전압(Vpp)에 의하여 가변될 수 있다. 예를 들어, 펄스 신호의 주파수는 읽기 전압(Vpp)이 작을수록 작은 값을 가질 수 있다. 펄스 신호의 주파수가 작은 값을 가지면, 펄스 신호의 주기는 길어진다. 슈미트 트리거 오실레이터(123a)에서 발생되는 펄스 신호의 주파수에 응답하여 지연 시간이 설정된다.
딜레이 회로(123b)는 슈미트 트리거 오실레이터(123a)로부터 입력된 펄스 신호에 응답하여, 설정된 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화한다.
상술된 동작을 참조하면, 지연부(123)는 슈미트 트리거 오실레이터(123a)를 이용하여, 읽기 전압(Vpp)레벨을 기초로 지연 시간을 설정할 수 있다. 지연부(123)는 설정된 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화하여 안정된 환경에서 안티퓨즈 읽기 동작이 수행되도록 할 수 있다.
도 6은 도 1의 안티퓨즈 제어 회로를 안티퓨즈 장치에 적용한 실시예이다. 도 6을 참조하면, 안티퓨즈 장치(400)는 안티퓨즈 셀 어레이(410), 어드레스 디코더(420), 센싱 회로(430), 열 게이트 회로(440), 데이터 입출력 회로(450) 및 안티퓨즈 제어 회로(300)를 포함한다.
어드레스 디코더(420), 센싱 회로(430) 및 열 게이트 회로(440)는 독출 회로(Read Circuit)를 구성할 수 있다. 안티퓨즈 장치(400)는 독출 회로를 이용하여 안티퓨즈 셀 어레이(410)에 저장된 데이터를 독출할 수 있다.
안티퓨즈 제어 회로(300)는 고전압 발생기(310) 및 센싱 제어기(320)를 포함한다. 도 6의 고전압 발생기(310) 및 센싱 제어기(320)는 도 1의 고전압 발생기(10) 및 센싱 제어기(20)와 동일한 구성 및 동작 원리를 가질 수 있다.
안티퓨즈 셀 어레이(410)는 복수의 워드 라인들과 복수의 비트 라인들과 연결되는 복수의 안티퓨즈 셀들을 포함한다. 각 안티퓨즈 셀들은 전기적으로 프로그램/소거될 수 있는 노어형 플래시 메모리 셀(NOR-type Flash Memory Cell), 제조시 이온 주입 공정을 통해 프로그램될 수 있는 마스크 롬 셀(Mask ROM Cell), 혹은 전기적으로 프로그램 가능한 강유전체 메모리 셀로 구현될 수 있다. 그러나 이는 예시적인 것으로 본 발명에 있어 안티퓨즈 셀의 종류는 한정되지 않는다.
센싱 회로(430)는 어드레스 디코더(420)에 의하여 선택된 영역에 배열된 안티퓨즈 셀에 저장된 데이터를 감지한다. 센싱 회로(430)에서 감지된 데이터는 열 게이트 회로(440)를 통해 데이터 입출력 회로(450)로 전달된다.
한편, 안티퓨즈 제어 회로(300)는 안티퓨즈 셀 어레이에 저장된 데이터를 독출하기 위한 읽기 전압(Vpp)을 생성한다. 또한, 안티퓨즈 제어 회로(300)는 안티퓨즈 셀 어레이에 대한 읽기 동작을 제어하기 위한 읽기 인에이블 신호(READ_EN)를 생성한다.
안티퓨즈 제어 회로(300)는 생성된 읽기 전압(Vpp)을 어드레스 디코더(420)에 제공한다. 또, 안티퓨즈 제어 회로(300)는 안티퓨즈 읽기 동작을 제어하기 위한 읽기 인에이블 신호(READ_EN)를 어드레스 디코더(420) 및 센싱 회로(430)에 제공한다.
도 1을 참조하여 설명된 바와 같이, 안티퓨즈 제어 회로(300)는 읽기 전압(Vpp)이 소정의 전압에 도달하였는지 여부를 판별한 뒤, 소정의 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다. 지연 시간은 읽기 전압(Vpp)의 레벨에 응답하여 설정된다. 안티퓨즈 제어 회로(300)를 포함하는 안티퓨즈 장치(400)는 지연 시간을 이용하여, 읽기 전압(Vpp)이 소정의 전압에 도달한 뒤 안정된 전압 레벨에 도달할 때까지의 시간 마진을 확보할 수 있다.
도 7은 본 발명의 실시예에 의한 안티퓨즈 읽기 시작 방법을 도시하는 순서도이다.
S110 단계에서, 파워-업 상태에 도달했는지 여부가 감지된다. 파워-업 상태는 외부로부터 제공된 외부 전압이 소정의 기준 전원 전압에 도달한 상태를 의미한다. 파워-업 상태는 파워-업 감지부(도 2 참조, 121)에 의하여 감지될 수 있다.
S110 단계에서 파워-업 상태에 도달한 경우, S120 단계에서, 전하가 펌핑되고, 펌핑된 전하에 의하여 읽기 전압(Vpp)의 레벨이 증가된다. 읽기 전압(Vpp)은 고전압 발생기(도 2 참조, 110)에 의하여 펌핑될 수 있다.
S130 단계에서, 읽기 전압(Vpp)과 기준 읽기 전압(Vref)의 레벨이 비교된다. 기준 읽기 전압(Vref)은 미리 지정된 소정 레벨의 전압이다. 읽기 전압(Vpp)이 기준 읽기 전압(Vref)에 도달되지 않았으면, S120 단계의 펌핑 동작이 지속된다.
S130 단계에서 읽기 전압(Vpp)이 기준 읽기 전압(Vref)에 도달되면, S140 단계에서, 소정의 시간 마진 후 읽기 전압(Vpp)의 레벨이 감지된다. 예를 들어 20us의 시간 마진 후 읽기 전압(Vpp)의 레벨이 감지할 수 있다. S140 단계에서 제공되는 시간 마진은 미리 설정될 수 있다.
감지된 읽기 전압(Vpp)의 레벨에 응답하여 지연 시간이 설정된다. 설정된 지연 시간동안 안티퓨즈 셀 어레이(도 6 참조, 410)에 대한 읽기 인에이블 신호(도 2 참조, READ_EN)의 활성화가 지연된다.
S150 단계에서, 읽기 인에이블 신호(READ_EN)가 활성화된다. 읽기 인에이블 신호에 응답하여 안티퓨즈에 저장된 데이터가 독출될 수 있다.
본 발명에 의한 안티퓨즈 읽기 시작 방법에 따르면, 읽기 인에이블 신호(READ_EN)는 읽기 전압(Vpp)이 소정의 전압에 도달하였는지 여부가 판별된 뒤, 소정의 지연 시간 후 활성화될 수 있다. 지연 시간은 읽기 전압(Vpp)의 레벨에 응답하여 설정된다. 상술된 안티퓨즈 읽기 시작 방법에 의하면, 지연 시간을 이용하여, 읽기 전압(Vpp)이 소정의 전압에 도달한 뒤 안정된 전압 레벨에 도달할 때까지의 시간 마진이 확보될 수 있다.
도 8은 도 1의 안티퓨즈 제어 회로를 포함하는 메모리 시스템의 블록도이다.
도 8을 참조하면, 메모리 시스템은 메모리 콘트롤러(2000)와 다이나믹 랜덤 억세스 메모리(1000:DRAM)를 포함할 수 있다. 상기 DRAM(1000)은 시스템 버스(B1)을 통해 상기 메모리 콘트롤러(2000)와 연결되어, 데이터, 어드레스, 및 코맨드를 수신할 수 있다. 또한, 상기 DRAM(1000)은 상기 시스템 버스(B1)을 통해 상기 메모리 콘트롤러(2000)로 메모리 셀로부터 리드된 데이터를 제공할 수 있다.
상기 메모리 콘트롤러(2000)는 정해진 인터페이스를 통해 미도시된 호스트와 연결될 수 있다.
상기 DRAM(1000)은 도 1과 같은 회로 구성을 가지는 고전압 생성기(1001) 및 센싱 제어기(1002)를 채용할 수 있다. 상기 메모리 시스템 내에서, 상기 DRAM(1000)은 파워-업 동작시 읽기 전압(Vpp)이 소정의 전압에 도달하였는지 여부를 판별한 뒤, 읽기 전압(Vpp)의 레벨에 응답하여 설정된 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다. DRAM(1000)은 지연 시간을 이용하여, 읽기 전압(Vpp)이 소정의 전압에 도달한 뒤 안정된 전압 레벨에 도달할 때까지의 시간 마진을 확보할 수 있다. 따라서, 그러한 DRAM(1000)을 포함하는 메모리 시스템의 파워-업 읽기 동작의 안정성이 개선될 수 있다.
도 9는 모바일 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 9를 참조하면, 모바일 기기, 예컨대 노트북이나 휴대용 전자기기는 마이크로 프로세싱 유닛(1100,MPU), 디스플레이(1400), 인터페이스 유닛(1300), DRAM(1000), 및 솔리드 스테이트 드라이브(3000)를 포함할 수 있다.
상기 MPU(1100), DRAM(1000), 및 SSD(3000)는 경우에 따라 하나의 칩으로 제조 또는 패키징될 수 있다. 예를 들어, 상기 DRAM(1000) 및 플래시 메모리(3000)는 상기 모바일 기기에 임베디드될 수도 있다.
상기 모바일 기기가 휴대용 통신 디바이스인 경우에, 인터페이스 유닛(1300)에는 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀 및 트랜시버가 연결될 수 있다.
상기 MPU(1100)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.
상기 DRAM(1000)은 상기 MPU(1100)에 연결되며, 상기 MPU(1100)의 버퍼 메모리 또는 메인 메모리로서 기능할 수 있다. 상기 DRAM(1000)은 도 1과 같은 회로 구성을 가지는 고전압 생성기(1001) 및 센싱 제어기(1002)를 채용할 수 있다. 상기 메모리 시스템 내에서, 상기 DRAM(1000)은 파워-업 동작시 읽기 전압(Vpp)이 소정의 전압에 도달하였는지 여부를 판별한 뒤, 읽기 전압(Vpp)의 레벨에 응답하여 설정된 지연 시간 후 읽기 인에이블 신호(READ_EN)를 활성화할 수 있다. DRAM(1000)은 지연 시간을 이용하여, 읽기 전압(Vpp)이 소정의 전압에 도달한 뒤 안정된 전압 레벨에 도달할 때까지의 시간 마진을 확보할 수 있다. 따라서, 그러한 DRAM(1000)을 포함하는 모바일 기기의 파워-업 읽기 동작의 안정성이 개선될 수 있다.
상기 플래시 메모리(3000)는 노아 타입 혹은 낸드 타입 플래시 메모리일 수 있다.
상기 디스플레이(1400)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이(1400)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
상기 모바일 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 모바일 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.
상기 모바일 기기를 형성하는 칩들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 단일 패키지화될 수 있다.
한편, 도 9에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 종류의 불휘발성 스토리지가 사용될 수 있다.
상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.
상기 불휘발성 스토리지는, 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 비교부, 오실레이터, 펌프부, 파워-업 감지부, 센싱 제어부 및 지연부의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
1: 안티퓨즈 제어 회로
10: 고전압 생성기
20: 센싱 제어기
21: 지연부

Claims (10)

  1. 반도체 메모리 장치의 파워-업시 안티퓨즈 읽기 동작을 제어하는 안티퓨즈 제어 회로에 있어서:
    안티퓨즈에 저장된 데이터를 독출하기 위한 읽기 전압을 생성하는 고전압 생성기; 및
    상기 안티퓨즈에 대한 읽기 동작 시작 타이밍을 제어하는 읽기 인에이블 신호를 생성하는 센싱 제어기를 포함하고,
    상기 센싱 제어기는 소정 시점에서 감지된 상기 읽기 전압의 크기에 응답하여 설정된 지연 시간을 기초로 상기 읽기 인에이블 신호를 활성화하되,
    상기 지연 시간은 상기 소정 시점에서 상기 읽기 전압의 크기가 작을수록 길게 설정되는 안티퓨즈 제어 회로.
  2. 제 1항에 있어서,
    상기 소정 시점은 상기 읽기 전압이 기준 읽기 전압에 도달한 시점을 기초로 결정되는 안티퓨즈 제어 회로.
  3. 삭제
  4. 제 1항에 있어서,
    상기 고전압 생성기는 상기 읽기 전압이 기준 읽기 전압에 도달하였는지 여부에 응답하여 비교 신호를 활성화하는 비교부를 포함하고,
    상기 센싱 제어기는 외부 전압이 기준 전원 전압에 도달하였는지 여부에 응답하여 파워-업 감지 신호를 활성화하는 파워-업 감지부;
    상기 파워-업 감지 신호 및 상기 비교 신호를 기초로 선행 신호를 활성화하는 센싱 제어부; 및
    상기 선행 신호 및 상기 읽기 전압을 기초로 상기 지연 시간을 설정하는 지연부를 포함하는 안티퓨즈 제어 회로.
  5. 제 4항에 있어서,
    상기 고전압 생성기는 상기 비교 신호 및 상기 파워-업 감지 신호에 응답하여 펄스 신호를 생성하는 오실레이터; 및
    상기 펄스 신호에 응답하여 상기 읽기 전압을 증가하는 펌프부를 더 포함하는 안티퓨즈 제어 회로.
  6. 제 5항에 있어서,
    상기 비교부는 상기 읽기 전압이 상기 기준 읽기 전압에 도달하면 상기 비교 신호를 활성화하고, 상기 센싱 제어기는 상기 외부 전압이 상기 기준 전원 전압에 도달하면 상기 파워-업 감지 신호를 활성화하며, 상기 오실레이터는 상기 비교 신호가 비활성화되고 상기 파워-업 감지 신호가 활성화되었을 때 상기 펄스 신호를 생성하는 안티퓨즈 제어 회로.
  7. 제 4항에 있어서,
    상기 비교부는 상기 읽기 전압을 분배하여 분배 전압을 생성하는 저항부; 및
    상기 분배 전압과 기준 전압을 비교하여 상기 비교 신호를 활성화하는 비교기를 포함하는 안티퓨즈 제어 회로.
  8. 반도체 메모리 장치의 파워-업시 안티퓨즈 읽기 시작 방법에 있어서:
    파워-업 상태 도달 여부를 감지하는 단계;
    상기 감지 결과에 응답하여, 안티퓨즈에 저장된 데이터를 독출하기 위한 읽기 전압을 생성하는 단계;
    상기 읽기 전압이 기준 읽기 전압에 도달되면, 소정 시점에서 감지된 상기 읽기 전압의 크기에 응답하여 지연 시간을 설정하는 단계; 및
    상기 설정된 지연 시간 뒤 상기 안티퓨즈에 대한 읽기 동작을 시작하기 위한 읽기 인에이블 신호를 활성화하는 단계를 포함하되,
    상기 지연 시간은 상기 소정 시점에서 상기 읽기 전압의 크기가 작을수록 길게 설정되는 안티퓨즈 읽기 시작 방법.
  9. 삭제
  10. 제 8항에 있어서,
    상기 파워-업 상태 도달 여부를 감지하는 단계는 외부 전압이 기준 전원 전압에 도달하였는지 여부에 응답하여 파워-업 감지 신호를 활성화하는 단계이고,
    상기 감지 결과에 응답하여, 상기 안티퓨즈에 저장된 데이터를 독출하기 위한 읽기 전압을 생성하는 단계는 상기 파워-업 감지 신호가 활성화되면 전하를 펌핑하여 상기 읽기 전압을 생성하는 단계인 안티퓨즈 읽기 시작 방법.
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