KR101273336B1

KR101273336B1 - 싱글 폴리 ｅｅｐｒｏｍ

Info

Publication number: KR101273336B1
Application number: KR1020110122203A
Authority: KR
Inventors: 김영희
Original assignee: 창원대학교 산학협력단
Priority date: 2011-11-22
Filing date: 2011-11-22
Publication date: 2013-06-17
Also published as: KR20130056545A

Abstract

본 발명은 싱글 폴리 EEPROM에 관한 것이다. 이는 RFID 태그 칩에 사용되는 싱글 폴리 EEPROM 메모리 구조에 있어서, 로직 공정 기반에서 512bit 셀 어레이의 DNW(deep N-well)을 공유하도록 구성된다. 이에 따라, 예컨대 900 MHz 수동형 UHF RFID 태그 칩에 사용되는 512bit EEPROM에 있어서, 셀 어레이의 DNW(Deep N-Well)을 공유하도록 구성함으로써, 메모리 셀 크기를 감소시키고 또한 예컨대 3.3V에서 동작 가능하게 되는 등의 현저한 효과를 제공한다.

Description

싱글 폴리 ＥＥＰＲＯＭ {Single Poly EEPROM Having Small Sell Size}

본 발명은 일반적으로 싱글 폴리 EEPROM(Electrically Erasable Programmable Read-Only Memory) 메모리 구조에 관한 것으로, 더 상세하게는, 예컨대 900 MHz 수동형 UHF RFID 태그 칩에 사용되는 512bit EEPROM에 있어서, 셀 어레이의 DNW(Deep N-Well)을 공유하도록 구성함으로써, 메모리 셀 크기를 감소시키고 또한 예컨대 3.3V에서 동작가능하도록 한 새로운 싱글 폴리 EEPROM 구조에 관한 것이다.

RFID(Radio Frequency Identification)는 사물에 부착된 태그(Tag)로부터 전파를 이용하여 사물의 정보 및 주변정보를 수집, 저장, 수정 및 추적함으로써 다양한 서비스를 제공하는 무선 주파수 인식 기술이다. 수동형 UHF RFID 태그는 안테나와 태그 칩으로 구성되고, 태그 칩은 아날로그 회로, 로직 회로, 및 메모리로 구성된다. 태그 칩에 사용되는 EEPROM의 메모리 용량은 예비 메모리 공간을 포함하여 512bit 이상의 EEPROM이 요구되어진다.

표 1은 최근에 발표된 EEPROM IP의 용량 및 IP size를 비교한 것이다. 태그 칩의 비용을 감소시키기 위해서는 EEPROM 공정이 아닌 로직 공정 기반의 싱글 폴리 EEPROM 셀(single poly EEPROM cell)이 요구된다. 그리고 EEPROM 셀은 셀 사이즈가 작고 쓰기 모드(write mode)시 DC-DC 컨버터의 전류소모가 작은 FN 터널링(Fowler-Nordheim tunneling) 방식의 셀이 요구된다. 싱글 폴리 EEPROM은 추가 마스크층이 없고, 공정 TAT (turn-around time)가 짧고 제조비용이 낮다.

FN 터널링 방식을 쓰는 싱글 폴리 EEPROM 셀은 고전압(high-voltage)의 VPP(Boosted Voltage) 전압을 이용하는 경우와 백-게이트 바이어스(back-gate bias) 전압인 VNN(Negative Voltage)을 이용하는 경우가 있다. 고전압의 VPP를 이용하는 경우는 HV(High-Voltage)의 소자가 필요한 반면, 백-게이트 바이어스 전압을 이용하는 경우는 HV 소자의 사용 없이 설계가 가능하다. 대신 네거티브 전압을 인가했을 때 웰 정션(well junction)이 ON되는 문제를 해결하기 위해서 DNW(Deep N-Well)이 필요하다. 그런데 분리된 DNW과 NW(N-Well)이 많을수록 셀 사이즈가 커지는 단점이 있었다.

한편 RFID 태그 칩에 사용되는 EEPROM을 독립적으로 설계하는 경우 기준 전압 생성기 회로는 EEPROM과 아날로그 회로 블록에서 중복적으로 설계되는 것이 보통이다. 그래서 태그 칩 사이즈가 커지고, 쓰기 모드에서의 전력 소모가 증가하게 된다는 문제도 있었다.

본 발명은 상술한 종래 기술의 문제점을 해결하고 여러가지 다른 장점들을 추가하기 위하여 안출된 것으로서, 예컨대 900 MHz 수동형 UHF RFID 태그 칩에 사용되는 512bit 싱글 폴리 EEPROM 메모리 구조에 있어서, 로직 공정 기반에서 512bit 셀 어레이의 DNW(deep N-well)을 공유하도록 함으로써 싱글 폴리 EEPROM 셀의 사이즈를 줄이는 것을 그 목적으로 한다.

본 발명은 EEPROM 셀에 FN 터널링 방식을 채택함으로써, 쓰기 모드에서 RFID 태그 칩의 인식 거리를 증가시키는 것을 다른 목적으로 한다.

본 발명은 EEPROM 셀이 초과-지우기(over-erase)되었을 때 누설 전류를 줄이기 위해 선택 트랜지스터(select transistor)를 사용하는 것을 또 다른 목적으로 한다.

본 발명은, 아날로그 블록에서 공급되는 안정한 VDD 전압을 이용하여 저항 분할기를 구현함으로써, RFID 태그 칩에 사용되는 기준 전압 생성기의 전력 소모를 줄이고, EEPROM의 IP 사이즈를 줄이는 것을 또 다른 목적으로 한다.

또한 본 발명은, 주변회로들 즉 EEPROM 코어 회로(제어 게이트 구동회로와 터널 게이트 구동회로), DC-DC 컨버터 회로(VPP, VNN)와 VNNL(=VNN/2) 회로를 구비함으로써, 3.3V 소자로 제안된 셀의 동작과 소자의 신뢰성을 만족시키는 것을 또 다른 목적으로 한다.

상기 목적은 본 발명에 따라 제공되는 싱글 폴리 EEPROM에 의하여 달성된다.

본 발명의 일 양상에 따라 제공되는 싱글 폴리 EEPROM은, RFID 태그 칩에 사용되는 싱글 폴리 EEPROM 메모리 구조에 있어서, 로직 공정 기반에서 512bit 셀 어레이의 DNW(deep N-well)을 공유하도록 구성된다.

상기 싱글 폴리 EEPROM의 셀은 FN 터널링 방식을 채택한 것이다.

또한 상기 싱글 폴리 EEPROM의 DC-DC 컨버터는 아날로그 블록에서 공급되는 안정한 VDD 전압을 이용하여 저항 분할기를 포함하여 구현한다.

상술한 구성을 가지는 본 발명에 따르면, 예컨대 900 MHz 수동형 UHF RFID 태그 칩에 사용되는 512bit 싱글 폴리 EEPROM 메모리 구조에 있어서, 로직 공정 기반에서 512bit 셀 어레이의 DNW(deep N-well)을 공유하도록 함으로써 싱글 폴리 EEPROM 셀의 사이즈를 줄이며, EEPROM 셀에 FN 터널링 방식을 채택함으로써, 쓰기 모드에서 RFID 태그 칩의 인식 거리를 증가시키고, 또한 선택 트랜지스터(select transistor)를 사용함으로써 EEPROM 셀이 초과-지우기(over-erase)되었을 때 누설 전류를 줄인다.

예컨대, 본 발명의 구체적인 실시예에 따라 제안된 EEPROM의 셀 면적은 4.71 ㎛ ×8.76 ㎛ (=41.26 ㎛²)으로 기존 셀에 비해 비트 셀 사이즈를 37% 정도 줄일 수 있었다.

본 발명에 따르면, 아날로그 블록에서 공급되는 안정한 VDD 전압을 이용하여 저항 분할기를 구현함으로써, RFID 태그 칩에 사용되는 기준 전압 생성기의 전력 소모를 줄이고, EEPROM의 IP 사이즈를 줄이는 장점을 제공한다.

또한 본 발명에 따르면, 주변회로들 즉 EEPROM 코어 회로(제어 게이트 구동회로와 터널 게이트 구동회로), DC-DC 컨버터 회로(VPP, VNN)와 VNNL(=VNN/2) 회로를 구비함으로써, 3.3V 소자로 제안된 셀의 동작과 소자의 신뢰성을 만족시킬 수 있다.

예컨대, 본 발명의 구체적인 실시예에 따라 0.18 ㎛ 로직 공정을 이용하여 설계된 512bit EEPROM IP의 모의실험 결과 전력소모는 읽기모드, 프로그램 모드, 지우기 모드에서 각각 11.82 ㎼, 25.15 ㎼, 24.08 ㎼ 이다. 그리고 EEPROM IP의 레이아웃 사이즈는 326.627 ㎛ × 367.27 ㎛ (=0.12 mm²)이다.

도 1은 종래 플래시 메모리 셀의 (a) 회로도, (b) 각 단자에서 모드 별 셀 바이어스 전압, 및 (c) 공정 단면도를 보여주는 도면.
도 2는 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM의 각 셀의 (a) 회로도, (b) 공정 단면도, 및 (c) 레이아웃을 보여주는 도면.
도 3은 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM의 셀 어레이 회로도.
도 4는 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM IP의 블록도.
도 5는 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM의 동작 모드별 타이밍 다이어그램으로서, (a) 지우기 모드, (b) 프로그램 모드, 및 (c) 읽기 모드를 보여주는 그래프.
도 6은 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM에 구비되는 (a) CG 구동회로 및 (b) TG 구동회로를 예시하는 도면.
도 7은 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM의 전압 조절기의 출력전압인 VDD 전압에 대한 분포도.
도 8은 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM에 구비되는 DC-DC 컨버터의 구성을 예시하는 블록도.
도 9는 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM에서 저항 분할기를 사용한 기준 전압 분할기의 회로도.
도 10은 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM에서 VPP 발생 회로의 블록도.
도 11은 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM에서 네거티브 전압 발생 회로의 블록도.
도 12는 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM의 레이아웃 사진.
도 13은 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM에서 쓰기 모드에서 셀의 제어 신호에 대한 시뮬레이션 결과로서, (a) 지우기 모드 및 (b) 프로그램 모드를 보여주는 도면.
도 14는 본 발명의 일 실시예에 따른 싱글 폴리 EEPROM에서 읽기 모드에서의 전압 파형 모의실험 결과를 보여주는 도면.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 청구범위에 의해 한정된다.

본 발명의 실시예들을 설명함에 있어 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 구체적인 예를 들어 설명하면 다음과 같다.

본 발명은 로직 공정 기반에서 싱글 폴리 EEPROM 셀의 size를 줄이기 위해 512bit 셀 어레이의 DNW(deep N-well)을 공유하는 방식을 제안한다. 그리고 제안된 EEPROM 셀은 쓰기 모드 즉 지우기 모드 및 프로그램 모드에서 RFID 태그 칩의 인식 거리를 증가시키기 위하여 FN 터널링 방식을 채택하였고, 초과-지우기되었을 때 누설 전류를 줄이기 위해 선택 트랜지스터를 사용하였다. 제안된 EEPROM의 셀 면적은 4.71㎛×8.76㎛(=41.26㎛²)으로 기존 셀에 비해 비트 셀 사이즈를 37% 정도 줄였다. 한편 RFID 태그 칩에 사용되는 기준 전압 생성기의 전력 소모를 줄이고, EEPROM의 IP 사이즈를 줄이기 위해 아날로그 블록에서 공급되는 안정한 VDD 전압을 이용하여 저항 분할기로 구현하는 설계 기술을 제안하였다. 3.3V 소자로 제안된 셀 동작과 소자의 신뢰성을 만족시키기 위해 다음 주변회로를 구현하였다. 구현된 주변회로는 EEPROM 코어 회로, 즉 제어 게이트(CG, Control Gate) 구동회로와 터널 게이트(TG, Tunnel Gate) 구동회로, DC-DC converter 회로(VPP, VNN)와 VNNL(=VNN/2) 회로이다. 0.18㎛ 로직 공정을 이용하여 설계된 512bit EEPROM IP의 모의실험 결과 전력소모는 읽기모드, 프로그램 모드, 지우기 모드에서 각각 11.82㎼, 25.15㎼, 24.08㎼이다. 그리고 EEPROM IP의 layout size는 326.627㎛×367.27㎛ (=0.12mm²)이다.

<회로 설계>

종래 기술에 따른 FN 터널링 방식을 이용한 싱글 폴리 EEPROM 타입의 C-플래시 셀의 회로도, 셀 바이어싱 테이블, 및 셀 공정 단면도는 도 1에 도시된 바와 같다. C-플래시 셀 회로도는 도 1의 (a)에서 보는 바와 같이 CG(Control Gate) 커패시터(C1)(14), TG(Tunnel Gate) 커패시터(C2)(15), CMOS 인버터(MP1과 MN1)(11, 12)와 NMOS 스위치(MN2)(13)로 구성되어 있다.

도 1의 (b)의 동작 모드별 C-플래시 셀 바이어싱 테이블에서 보는 바와 같이 프로그램 동작을 위한 CG와 TG의 바이어스 전압(VCG, VTG)은 각각 +4.75V와 -4.75V, 지우기 동작을 위한 CG와 TG의 바이어스 전압은 각각 -4.75V와 +4.75V이다. 플로팅 게이트(Floating gate)에 전자를 주입(inject)시키면 인버터의 출력은 high 상태를 출력하게 되고, 플로팅 게이트에서 전자를 배축(eject)시키면 인버터의 출력은 low 상태를 출력하게 된다.

읽기 모드시 WL(Word-Line)에 의해 선택되는 셀의 인버터 출력 전압은 BL(Bit-Line)으로 전이된다. 그런데 C-플래시 셀은 도 1의 (c)의 공정단면도에서 보는 바와 같이 분리된 2개의 DNW(Deep N-Well), 즉 C_DNW과 T_DNW에 C1과 C2를 형성하여야 하며, PMOS 트랜지스터인 MP1은 NW(N-Well) 안에 형성된다. 그래서 분리된 NW가 많을수록 셀 사이즈는 커지며, 0.18㎛ 로직 공정을 사용하는 C-플래시의 셀 사이즈는 65㎛²이다.

이에 비하여, 본 발명에 따라 제안된 싱글 폴리 EEPROM 셀(20)은, 도 2의 (a)에 도시된 바와 같이, 3.3V의 CG 커패시터(C1)(24), TG 커패시터(C2)(25), 감지 트랜지스터(sense transistor)(MN1)(21), 그리고 초과-지우기 되었을 때 BL에서의 오프-누설 전류를 줄이기 위해 선택 트랜지스터(select transistor)(MN2)(23)로 구성되어 있다.

본 발명에서는 특히 도 2의 (b)에서 보는 바와 같이 512bit 셀 어레이의 DNW를 공유하여서 최소 5㎛인 DNW 스페이스에 해당되는 공간을 제거하고, 이에 따라 셀 면적을 최소화시켰다.

예컨대 본 발명에 따라 0.18㎛ 공정을 이용하여 레이아웃된 EEPROM의 셀 사이즈는 4.71㎛×8.76㎛m(=41.26㎛²)이고 결합비(coupling ratio)는 0.927이다. 본 예에서 본 발명에 의해 새롭게 제안된 EEPROM 셀 사이즈는 기존 셀에 비해 비트 셀 사이즈가 37% 정도 감소되었다.

도 3은, 각각의 셀이 도 2의 (a)에 도시된 구성을 가지는, 32 행(rows) × 16 열(columns)의 EEPROM 셀 어레이 회로를 보여주고 있다.

위의 표 2는 동작 모드별 싱글 폴리 EEPROM 셀의 바이어스 전압 조건을 보여주고 있다. 지우기 모드에서는 선택된 cell의 CG와 TG에 각각 -4.75V, +4.75V를 인가하여 FN 터널링 방식으로 플로팅 게이트의 전자를 방출시킨다. 그리고 프로그램 모드에서는 선택된 셀의 CG와 TG에 각각 +4.75V, -4.75V를 인가하여 지우기 모드와 동일한 FN 터널링 방식으로 플로팅 게이트에 전자를 주입시킨다. 읽기 모드에서 지우기된 셀은 BL에 0 V를 출력하는 반면, 프로그램된 셀은 VDD를 출력한다.

도 2에 예시된 본 발명에 따라 제안된 EEPROM 셀을 사용하여 설계된 512bit EEPROM IP의 주요 특징은 아래의 표 3과 같다. 설계된 공정은 Tower 0.18㎛ logic CMOS 공정을 사용하였으며, 셀 어레이는 32 행 × 16 열이다. 공급전압은 VDD(=1.2V)와 VDDP(=2.2V) )의 듀얼 전원공급기를 사용하였으며, 동작 모드는 지우기 모드, 프로그램 모드, 읽기 모드, 리셋 모드를 지원한다. 태그 칩의 클록 주파수는 3.846MHz를 기본으로 설계가 되었고, 쓰기 시간(write time)은 1.2ms이다.

본 발명에 따라 제안된 512bit EEPROM(30)의 블록 다이아그램은 도 4에서 보는 바와 같이 32 행 × 16 열의 EEPROM 셀 어레이(31), 동작 모드에 따라 제어 신호를 발생시키는 제어 로직(33), 어드레스 A[4:0]에 따라 32개의 행 중에 하나를 선택하여 WL, CG 노드에 전압을 공급하는 행 구동회로(32), 데이터를 읽어내기 위한 BL S/A(Sense Amplifier)(35), TG 구동회로(36) 및 쓰기 기능에 필요한 고전압인 VPP(+4.75V), VNN(-4.75V), VNNL(=VNN/2) 전압을 공급해주는 DC-DC 컨버터(34)로 구성되어 있다.

인터페이스 신호는 제어 신호(RSTb, READ, ERS, PGM), 어드레스 A[4:0], 입력 데이터 DIN[15:0], 출력 데이터 DOUT[15:0]이 있다. 그리고 읽기와 쓰기는 워드(word) 단위로 수행된다.

도 2의 (a)에 도시되어 있는 EEPROM 셀은 프로그램하기 전에 지우기 동작을 먼저 수행해야 한다. 도 5의 (a)는 지우기 타이밍 다이아그램이다. 도시된 바와 같이, 지우기할 어드레스를 먼저 인가한 뒤 지우기 신호를 high로 인가하면 선택된 워드 셀의 데이터를 지우게 된다. 지우기 시간은 DC-DC 컨버터의 설정 시간을 고려하여 1.2ms이다.

도 5의 (b)는 프로그램 타이밍 다이아그램이다. 도시된 바와 같이, 어드레스와 입력 데이터를 먼저 인가한 상태에서 프로그램 신호를 high로 인가하면 선택된 워드 셀에 입력 데이터 DIN[15:0]을 프로그램하게 된다.

그리고 읽기 타이밍 다이아그램은 도 5의 (c)와 같다. 읽기 동작에서는, 읽어낼 어드레스를 먼저 인가한 후 읽기 신호를 high로 인가하면 선택된 셀의 워드 데이터가 액세스 시간인 tAC 시간이 지난 이후 DOUT[15:0] port로 출력된다.

일반적으로 Tower 0.18㎛ 로직 CMOS 공정은 1,000번의 쓰기 사이클, 10년의 데이터 유지 특성을 보장하기 위해서 소자에 인가되는 최대 전압을 5.5V 이내로 제한하고 있다. 본 발명에 따라 3.3V 소자의 신뢰성을 만족하는 CG와 TG 구동회로가 도 6에 보는 바와 같이 설계되었다.

도 6의 (a)에 도시된 바와 같이 CG 구동 회로는 4.75V 이하의 스위칭 전압을 갖도록 하기 위해 VDD - VNNL_CG, CG_HV - VNNL_CG, CG_HV - CG_LV의 3-스테이지 전압 레벨 변환기(translator) 회로를 사용하였다. 각 스테이지에 있는 전압 레벨 변환기의 스위칭 전압은 아래 표 4에서 보는 바와 같이 각각의 동작 모드에 대해 모두 4.75V 이하인 것을 알 수 있다. 표 4는 동작 모드에 따른 스위칭 파원의 출력전압을 보여주고 있다. 그리고 도 6의 (b)의 TG 구동 회로도, 도 6의 (a)의 CG 구동회로와 마찬가지로, 3-스테이지 전압 레벨 변환기 회로를 사용하므로 3.3V 소자에 인가되는 최대 전압을 4.75V 이하가 되도록 설계하였다.

EEPROM에서 쓰기 모드시 기준전압을 공급해 주는 기준 전압 생성 회로의 소모전류는 아래 표 5에서 보는 바와 같이 수십 ㎂ 수준이다. RFID 태그 칩은 아날로그 블록에서 로직 전압인 VDD를 공급한다. RFID 태그 칩에 사용되는 EEPROM IP인 경우 VDD의 변동이 양호한 경우 VDD 전압을 기준전압으로 사용하여도 DC-DC 컨버터의 출력전압은 안정적으로 공급할 수 있다. 또한 EEPROM에서 기준전압 발생기 회로가 제거되므로 레이아웃 사이즈도 줄일 수 있다.

도 7은 Tower 0.18㎛ logic 공정으로 제작된 VDD 전압 조절기의 출력전압에 대한 분포도를 보여주고 있다. VDD 평균전압은 1.1815 V이고 3σ는 50.42 mV로 DC-DC 컨버터의 기준전압으로 사용하는데 문제가 없는 것으로 보인다. 그래서 본 발명에서는, 저항 분할기(divider)를 사용한 DC-DC 컨버터용 전압 분할기 회로를 제안하였다. 이 전압 분할기의 소모 전류는 1㎂로 전력 소모를 크게 줄였다. 아래 표 5는 일반적인 밴드갭 기준전압 발생기의 전류를 비교한 표이다.

본 발명에 따라 설계된 DC-DC 컨버터의 블록도는 도 8에서 보는 바와 같이 저항 분할기를 이용한다. DC-DC 컨버터회로는 기준 전압 분할기, VPP(Boosted Voltage)와 VNN(Negative Voltage) 생성 회로로 구성되어 있다. 기준 전압 분할기는 VREF_VPP와 VREF_VNN 전압을 공급한다. VPP와 VNN은 네거티브 피드백 방식으로 각각 5×VREF_VPP, -13.57×VREF_VNN 전압으로 생성된다. VNNL은 VNN 생성 회로에서 VNN/2의 전압을 생성한다.

도 9에서 NMOS 스위치 MN_OFF는 쓰기 모드만 ON시키고, 나머지 모드에서는 셧다운(shut-down) 시켜 전력 소모를 줄이기 위한 것이다.

쓰기 모드에서 VPP(+4.75V), VNN(-4.75V)과 VNNL(=VNN/2)의 전압을 공급하는 회로는 각각 도 10 및 도 11에서 보는 바와 같다.

도 10에서, VPP 발생 회로는 2단 교차-결합 전하 펌프(cross-coupled charge pump), 제어 로직, 링 오실레이터(ring oscillator)와 VPP 레벨 검출기로 구성되어 있다. VPP 레벨 검출기 회로는 VPP/5와 VREF_VPP의 전압을 비교하며, VPP/5의 전압이 VREF_VPP 전압보다 낮으면 VPP_OSC_ENb가 Low로 되어 포지티브 전하 펌핑에 의하여 VPP 전압은 올라가게 된다.

VPP/5 전압이 VREF_VPP 전압 이상이 되면 VPP_OSC_ENb 신호가 High가 되어 전하펌프가 동작을 멈추는 네거티브 피드백 방식으로 VPP 전압은 목표전압인 4.75V를 유지한다.

네거티브 전하 펌프(Negative charge pump) 회로는 도 11에서 보는 바와 같이 6단 Dickson 전하펌프를 사용하며, VNN과 VNNL 전압을 공급한다. VNN은 부궤환에 의해 -4.75V의 전압을 유지하고 VNNL은 VNN/2의 전압을 공급한다.

도 12는 Tower 0.18㎛ logic 공정을 이용하여 설계된 512bit EEPROM IP의 레이아웃 사진을 보여주고 있으며, EEPROM IP의 레이아웃 면적은 326.627㎛ × 367.27㎛ (=0.12mm²)이다.

<모의실험 결과>

도 13은 지우기 모드와 프로그램 모드에서의 512bit EEPROM IP에 대한 전압파형에 대한 모의실험 결과를 보여주고 있다.

모의실험 결과 지우기 모드에서 선택된 CG와 선택되지 않은 CG 전압은 각각 -4.75V와 +4.75V가 출력되는 것을 볼 수 있다. 그리고 TG는 +4.75V가 출력되는 것을 볼 수 있다. 프로그램 모드에서는 선택된 CG와 프로그램되는 TG는 +4.75V, -4.75V가 출력되는 것을 볼 수 있다. 그리고 선택되지 않는 CG와 프로그램 되지 않는 CG와 TG는 모두 0 V임을 알 수 있다. 도 13의 모의실험 결과 파형은 표 2의 EEPROM 셀 바이어스 전압처럼 나오는 것을 확인할 수 있다.

도 14는 읽기모드에서 EEPROM IP에 인가되는 제어신호 (READ), 제어 로직에서 나오는 SAENb (S/A ENable bar) 신호, CG, WL, BL, DOUT의 전압 파형을 보여주고 있다.

READ 펄스가 인가되면 WL이 활성화되면서 셀의 데이터가 BL에 충분히 전달되면 SAENb 신호가 low로 활성화되면서 BL S/A에 의해 BL의 데이터는 센싱 되어 DOUT 노드로 출력된다.

위 표 6은 동작 모드에 따른 동작 전류와 전력 소모를 시뮬레이션한 결과이다. 전형적인 시뮬레이션 조건에서 읽기 모드, 프로그램 모드, 지우기 모드의 전력 소모는 각각 11.82㎼, 25.15㎼, 24.08㎼ 이다.

<결론>

UHF 수동형 RFID 태그 칩은 공정 TAT가 짧고 웨이퍼 코스트를 저감시키기 위해서 로직 공정 기반의 싱글 폴리 EEPROM 셀이 요구된다. 그리고 EEPROM 셀은 셀 사이즈가 작고 쓰기 모드시 DC-DC 컨버터의 전류소모가 작은 FN 터널링 방식의 셀이 요구된다.

본 발명은, 수동형 RFID 태그 칩에 사용되는 512bit EEPROM IP를 제공하며, 로직 0.18㎛ 공정 기반의 FN 터널링 방식을 이용하여 싱글 폴리 EEPROM 셀을 제공한다. 제안된 셀은 셀 어레이의 DNW를 공유하므로 기존 셀에 비해 37% 정도 감소한 셀 사이즈를 제공할 수 있다. 한편 본 발명은 3.3V 소자로 제안된 cell 동작과 소자의 신뢰성을 만족하도록 EEPROM core 회로 (CG 구동회로와 TG 구동회로), DC-DC 컨버터 회로를 제공한다. 본 발명에 따라 DC-DC 컨버터의 기준전압발생기는 아날로그에서 공급되는 안정한 VDD 전압을 이용하여 저항 분할기를 이용하여 구현한다.

10 : C-플래시 셀
11, 12 : CMOS 인버터(MP1, MN1)
13 : NMOS 스위치(MN2)
14 : CG(Control Gate) 커패시터(C1)
15 : TG(Tunnel Gate) 커패시터(C2)
20 : 싱글 폴리 EEPROM 셀
21 : 감지 트랜지스터(sense transistor)(MN1)
23 : 선택 트랜지스터(select transistor)(MN2)
24 : CG 커패시터(C1)
25 :TG 커패시터(C2)
30 : EEPROM
31 : 셀 어레이
32 : 행 구동회로
33 : 제어 로직,
34 : DC-DC 컨버터
35 : BL S/A
36 : TG 구동회로

Claims

RFID 태그 칩에 사용되는 싱글 폴리 이이피롬에 있어서,
싱글 폴리 이이피롬 셀이,
딥 N-웰(DNW :deep N-well); 및
상기 딥 N-웰을 공유하여 형성되는 컨트롤 게이트(Control Gate) 커패시터, 터널 게이트(Tunnel Gate) 커패시터, 감지(Sense) 트랜지스터 및 선택(Select) 트랜지스터;를 포함하여 구성되며,
상기 컨트롤 게이트 커패시터, 상기 터널 게이트 커패시터 및 상기 감지 트랜지스터는 플로팅 게이트를 공유하며,
상기 선택 트랜지스터는 워드라인 활성화에 따라 상기 감지 트랜지스터의 출력을 비트라인으로 전달함을 특징으로 하는 싱글 폴리 이이피롬.
제 1항에 있어서,
상기 터널 게이트 커패시터는 FN 터널링 방식을 채택한 것을 특징으로 하는 싱글 폴리 이이피롬.
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