KR20100079306A - 싱글 폴리 아이피롬 셀 및 그 제조방법 - Google Patents

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Abstract

본 발명은 싱글 폴리 아이피롬 셀 및 그 제조방법을 제공하며, 이는 일체화되어 형성된 플로팅 게이트와, 상기 하나의 플로팅 게이트를 공유하는 제 1 및 제 2 리드 트랜지스터와, 상기 제 1 및 제 2 리드 트랜지스터와 이격되어 형성되며, 상기 플로팅 게이트와 중첩되도록 형성되는 컨트롤 게이트를 포함하는 것을 특징으로 한다. 그러므로, 싱글 폴리 이이피롬 구조에서 터널링 영역을 제거하고, 리드 PTR을 추가로 형성함으로써, 면적의 손해 없이 리드 마진을 향상시킬 수 있는 효과를 가진다.
싱글 폴리 이이피롬, 터널링 영역

Description

싱글 폴리 아이피롬 셀 및 그 제조방법{SINGLE POLY EEPROM CELL AND METHOD FOR FABRICATING THEREOF}
본 발명은 반도체 소자에 관한 것으로, 특히 싱글 폴리 아이피롬 셀 및 그 제조방법에 관한 것이다.
EEPROM(Electrically Erasable Programmable Read Only Memory)은 전기적으로 소거와 쓰기가 가능하며 전원 전압이 오프 되어도 데이터가 보존된다. 터널링(Tunneling)을 이용하여 전기적으로 소거(Erase)와 프로그래밍(Programming)이 가능하기 때문에 사용자가 정보 변경이 가능하다. 그러나, 2개의 트랜지스터로써 1셀(cell)을 구성해야 하기 때문에 EPROM에 비하여 면적이 크고 고가이다.
도 1은 일반적은 싱글 폴리 이이피롬 셀을 설명하기 위한 사시도이다.
도 1을 참조하면, 컨트롤 게이트(60) 하부에 불순물이 확산된 제 1 N웰 영역(62)과, 플로팅 폴리 게이트(70)의 다른 한측에 위치하는 불순물이 확산된 제 2 N웰 영역(64)과, 제 1 및 제 2 N웰 영역(62, 64) 상에 형성되는 일체화되어 형성된 플로팅 게이트(70)가 형성된다. 제 2 N웰 영역(64)은 이레이저 영역으로 구동한다. 제 1 N웰 영역(62)은 소스 영역일 경우, 제 2 N웰 영역(64)은 드레인 영역이 될 수도 있으며 이와 반대로 형성될 수도 있다.
제 1 N웰 영역(62) 상에는 컨트롤 게이트(60)가 위치하며, 제 1 및 제 2 N웰 영역(62, 64) 내에는 불순물 영역인 P 모트 영역 및 N 모트 영역이 각각 존재한다.
플로팅 게이트(70)는 정전위(positive potential)를 가지므로 컨트롤 게이트(60)는 이이피롬을 프로그램(Program)하기 위해 높은 포지티브 전압을 사용한다.
이와 같은 싱글 폴리 이이피롬 셀의 동작은 일반적으로, 얇은 산화막으로 이루어진 터널링 영역(Tunneling region)에 인가되는 전계에 기인하는 F-N(Fowler-Nordheim) 터널링을 이용하여, 제 1 및 제 2 N웰 영역(62, 64)에 걸쳐 형성된 플로팅 게이트(70)에 전자를 축적 또는 소거시킴으로써 이루어진다.
도 1과 같은 싱글 폴리 이이피롬 구조에서는 NMOS로 이루어진 리드 트랜지스터(Read NTR)가 존재하며, 이 리드 트랜지스터의 전류 또는 전압을 측정하여 그 셀이 프로그램 또는 소거되어 있는지를 판별하게 된다. 이런 단일 트랜티스터의 전류 및 전압만을 리드하여 판별하는 경우, 프로그램/소거 상태를 단일 트랜지스터의 절대적인 값에 의존하게 되므로 공정이 흔들리는 경우 또는 오랜 시간 여러번 사용한 경우 리드 트랜지스터의 특성이 쉬프트되어 잘못 판별하는 문제점이 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 리드 마진 및 센싱 마진을 증가시킬 수 있는 싱글 폴리 아이피롬 셀 및 그 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 싱글 폴리 아이피롬 셀은 일체화되어 형성된 플로팅 게이트와, 상기 하나의 플로팅 게이트를 공유하는 제 1 및 제 2 리드 트랜지스터와, 상기 제 1 및 제 2 리드 트랜지스터와 이격되어 형성되며, 상기 플로팅 게이트와 중첩되도록 형성되는 컨트롤 게이트를 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 싱글 폴리 아이피롬 셀의 제조방법은 P형 반도체 기판 상에 깊은 N 웰 영역을 형성하는 단계와, 상기 N웰 영역과 이격되도록 컨트롤 게이트를 형성하는 단계와, 상기 깊은 N웰 영역 내에 제 1 및 제 2 리드 트랜지스터를 형성하는 단계와, 상기 제 1 및 제 2 리드 트랜지스터와 접속된 하나의 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 싱글 이이피롬 셀 및 그 제조방법은 다음과 같은 효과가 있다.
싱글 폴리 이이피롬 구조에서 터널링 영역을 제거하고, 리드 PTR을 추가로 형성함으로써, 면적의 손해 없이 리드 마진을 향상시킬 수 있다.
또한, 리드 트랜지스터로 NTR/PTR을 동시에 가져감으로써, 셀의 프로그램/소거시 잃혀지는 상태가 반대가 됨으로써 기존보다 센싱 마진(sensing margin)이 증가하게 된다.
또한, 딥엔웰(Deep N-Well)로 리드 NTR/PTR을 감싸게 되면 P-sub로부터 리드 트랜지스터들을 격리시킬 수 있고, 리드 NTR 또한 터널링 영역으로 사용가능하게 된다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
본 발명에 따른 싱글 폴리 이이피롬(Single-poly Electrically Erasable Programmable Read only Memory; single-poly EEPROM) 셀은 모스 트랜지스터를 이루고, 소자 분리막에 의해 서로 전기적으로 분리된 2개의 트랜지스터와, 이 트랜지스터의 게이트 전극으로 기능하고, 서로 일체화되어 형성된 플로팅 게이트로 이루어진다.
도 2는 본 발명의 제 1 실시예에 따른 싱글 폴리 이이피롬의 평면도를 나타낸 도면이다.
도 2를 참조하면, 하나의 플로팅 게이트(100)를 공유하는 제 1 및 제 2 트랜지스터(120, 125)가 존재한다.
제 1 트랜지스터(120)는 NMOS로 이루어진 리드 트랜지스터(Read NTR) 구조로, 플로팅 게이트(100)의 일측부(102a)와 접속되고, 플로팅 게이트(100)의 하부에는 소스 및 드레인 영역인 N/P 불순물 영역들이 형성된다.
제 2 트랜지스터(125)는 PMOS로 이루어진 리드 트랜지스터(Read PTR) 구조 로, 플로팅 게이트(100)의 타측부(102b)와 접속되고, 플로팅 게이트(100)의 하부에는 소스 및 드레인 영역인 N/P 불순물 영역들이 형성된다.
제 1 및 제 2 트랜지스터(120, 125)를 접속시키는 플로팅 게이트(100)는 유전체막(도시하지 않음)을 사이에 두고 제 1 및 제 2 트랜지스터(120, 125)와 이격되어 형성된 컨트롤 게이트(110)와 중첩되어 형성된다.
이와 같이, 종래 도 1의 터널링 영역 대신 PTR(125)을 추가로 형성함으로써, 이 PTR(125)이 전자 터널링 영역으로의 역할 및 리드 PTR(125) 역할을 동시에 수행한다.
셀이 프로그램되면 리드 NTR(120)의 전압(Vt)는 올라가고, 리드 PTR(125)의 전압(Vt)은 내려가게 된다.
셀이 소거되면 리드 NTR(120)의 전압(Vt)는 내려가고, 리드 PTR(125)의 전압(Vt)은 올라가게 된다.
따라서, 종래와 같이 단일 트랜지스터만 리드하는 것이 아니고, NTR(120) 및 PTR(125)의 두 리드 트랜지스터를 모두 리드하여 두 트랜지스터의 전류 차이를 센싱하면 셀의 상태를 알 수 있게 된다.
또한, 기존의 터널링 영역을 PTR(125)로 사용하기 때문에 면적이 증가하거나 하는 문제점은 없다.
도 3은 본 발명의 제 2 실시예에 따른 싱글 폴리 이이피롬의 평면도를 나타낸 도면이다.
도 3을 참조하면, 하나의 플로팅 게이트(100)를 공유하는 제 1 및 제 2 트랜 지스터(120, 125)가 존재한다.
제 1 트랜지스터(120)는 NMOS로 이루어진 리드 트랜지스터(Read NTR) 구조로, 플로팅 게이트(100)의 일측부(102a)와 접속되고, 플로팅 게이트(100)의 하부에는 소스 및 드레인 영역인 N/P 불순물 영역들이 형성된다.
제 2 트랜지스터(125)는 PMOS로 이루어진 리드 트랜지스터(Read PTR) 구조로, 플로팅 게이트(100)의 타측부(102b)와 접속되고, 플로팅 게이트(100)의 하부에는 소스 및 드레인 영역인 N/P 불순물 영역들이 형성된다.
제 1 및 제 2 트랜지스터(120, 125)를 접속시키는 플로팅 게이트(100)는 유전체막(도시하지 않음)을 사이에 두고 제 1 및 제 2 트랜지스터(120, 125)와 이격되어 형성된 컨트롤 게이트(110)와 중첩되어 형성된다.
이러한, 제 1 및 제 2 트랜지스터(120, 125)는 하부에 N형 불순물 이온 주입으로 형성된 딥엔웰(Deep N-Well) 영역(200)이 형성된다.
이러한 싱글 폴리 이이피롬의 제조 방법은 P형 반도체 기판 상에 깊은 N 웰 영역(200)을 형성하는 단계와, N웰 영역(200)과 이격되도록 컨트롤 게이트(110)를 형성하는 단계와, 깊은 N웰 영역 내에 제 1 및 제 2 트랜지스터(120, 125)를 형성하는 단계와, 제 1 및 제 2 리드 트랜지스터(120, 125)와 접속된 하나의 플로팅 게이트(100)를 형성하는 단계로 이루어진다.
이와 같이, 종래 도 1의 터널링 영역(Tunneling region) 대신 PTR(125)을 추가로 형성함으로써, 이 PTR(125)이 전자 터널링 영역으로의 역할 및 리드 PTR(125) 역할을 동시에 수행한다. 뿐만 아니라, NTR(120)과 PTR(125)의 두 트랜지스터를 딥엔웰(Deep N-Well) 영역으로 감싸도록 형성함으로써 리드 트랜지스터들을 P형 반도체 기판(P-sub)으로부터 격리시키는 것이 가능하고 또한, 소거시 NTR도 터널링 영역(Tunneling region)으로의 역할로 사용 가능해진다.
셀이 프로그램되면 리드 NTR(120)의 전압(Vt)는 올라가고, 리드 PTR(125)의 전압(Vt)은 내려가게 된다.
셀이 소거되면 리드 NTR(120)의 전압(Vt)는 내려가고, 리드 PTR(125)의 전압(Vt)은 올라가게 된다.
이와 같이, 싱글 폴리 이이피롬 구조에서 터널링 영역(Tunneling region)을 제거하고, 리드 PTR을 추가로 형성함으로써, 면적의 손해 없이 리드 마진을 향상시킬 수 있다.
또한, 리드 트랜지스터로 NTR/PTR을 동시에 가져감으로써, 셀의 프로그램/소거시 잃혀지는 상태가 반대가 됨으로써 기존보다 센싱 마진(sensing margin)이 증가하게 된다.
또한, 딥엔웰(Deep N-Well)로 리드 NTR/PTR을 감싸게 되면 P-sub로부터 리드 트랜지스터들을 격리시킬 수 있고, 리드 NTR 또한 터널링 영역으로 사용가능하게 된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설 명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적은 싱글 폴리 이이피롬 셀을 설명하기 위한 사시도이다.
도 2는 본 발명의 제 1 실시예에 따른 제 싱글 폴리 이이피롬의 평면도를 나타낸 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 제 싱글 폴리 이이피롬의 평면도를 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 플로팅 게이트 110 : 컨트롤 게이트
120 : NTR 125 : PTR
200 : 딥엔웰 영역

Claims (5)

  1. 일체화되어 형성된 플로팅 게이트와,
    상기 하나의 플로팅 게이트를 공유하는 제 1 및 제 2 리드 트랜지스터와,
    상기 제 1 및 제 2 리드 트랜지스터와 이격되어 형성되며, 상기 플로팅 게이트와 중첩되도록 형성되는 컨트롤 게이트를 포함하는 것을 특징으로 하는 싱글 폴리 이이피롬 셀.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 리드 트랜지스터를 둘러싸도록 형성된 깊은 N웰 영역을 추가로 구비하는 것을 특징으로 하는 싱글 폴리 이이피롬 셀.
  3. 제 1 항에 있어서,
    상기 제 1 리드 트랜지스터는 NMOS 트랜지스터이며, 상기 제 2 리드 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 싱글 폴리 이이피롬 셀.
  4. P형 반도체 기판 상에 깊은 N 웰 영역을 형성하는 단계와,
    상기 N웰 영역과 이격되도록 컨트롤 게이트를 형성하는 단계와,
    상기 깊은 N웰 영역 내에 제 1 및 제 2 리드 트랜지스터를 형성하는 단계와,
    상기 제 1 및 제 2 리드 트랜지스터와 접속된 하나의 플로팅 게이트를 형성 하는 단계를 포함하는 것을 특징으로 하는 싱글 폴리 이이피롬 셀의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 리드 트랜지스터는 NMOS 트랜지스터이며, 상기 제 2 리드 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 싱글 폴리 이이피롬 셀의 제조방법.
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