TWI405328B - 半導體存儲元件及電子元件與其形成方法 - Google Patents

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Description

半導體存儲元件及電子元件與其形成方法
本發明係關於半導體存儲元件，包含半導體基板且其具有第一導電性之第一區域位於相反導電性之分開區域之間，第一介電層至少覆蓋第一區域，與多晶矽浮動閘極位於第一區域上的第一介電層上。本發明更特別關於上述半導體存儲元件的形成方法。
存儲元件非常適於多種應用，以陣列式排列的存儲元件為例，可應用於不需非揮發性記憶體的元件中。上述存儲元件即習知的(電子)可抹除與可程式化的唯讀記憶體((E)EPROM)。將電荷存儲於浮動閘極，可讓臨界電壓(VT )在高低之間交替並分別表示邏輯的1與0。一般的存儲元件還包含控制閘極，以控制存儲元件的狀態屬讀取或寫入。
當半導體元件的尺寸越來越小，將存儲元件整合至下一代半導體技術的設計也面臨挑戰。舉例來說，存儲元件的傳統設計係將控制閘極設置於浮動閘極的上方，這需要較高電壓以程式化存儲元件，而不適用於較小尺寸的半導體技術。這是因為較小的半導體技術禁不起較高的電壓。
在美國專利7,276,759號中提出上述問題的解決方案，其多晶矽控制閘極鄰近多晶矽浮動閘極，兩者之間夾設介電材料，使多晶矽控制閘極能電容性耦合至多晶矽浮動閘極。如此一來，浮動閘極可由低電壓程式化，且上述設計適用於較小尺寸的半導體技術。
上述已知元件的缺點在於無法有效應用於深次微米技術。這是因為多晶矽結構之間的距離將受限於元件尺寸的下限。此外，分隔多晶矽層的介電層需為特殊材料，該些層狀材料的對準製程之容忍度極低，這都會增加元件的成本。
本發明在一開始的部份即提供一種半導體存儲元件，可克服前述缺點。
本發明更進一步提供形成上述半導體存儲元件的方法。
在本發明一實施例中，提供一種半導體存儲元件，包括半導體基板，具有第一導電性的第一區域，該第一區域位於相反導電性的分開區域之間，且第一介電層至少覆蓋第一區域；第一多晶矽浮動閘極位於第一區域上的第一介電層上，且絕緣材料圍繞多晶矽浮動閘極；以及金屬控制閘極結構鄰近多晶矽浮動閘極，且金屬控制閘極結構電容性耦合至該多晶矽浮動閘極。
上述半導體存儲元件可進一步縮減元件尺寸，這是因為在半導體技術的設計規則中，金屬結構與多晶矽結構之間的距離下限小於兩個多晶矽結構之間的距離下限。
本發明之半導體存儲元件所需的程式化電壓(比如將電荷移出或移入浮動閘極的電壓)，與浮動閘極及控制閘極之間的電容性耦合程度成反比。因此最大化閘極結構之間的電容性耦合程度有利於降低操作電壓，這可藉由最大化每一閘極與另一閘極之間相鄰的面積來達成。舉例來說，控制閘極與浮動閘極可叉合設置。
在一實施例中，金屬控制閘極結構的高度大於多晶矽浮動閘極的高度。這可進一步增加控制閘極結構與浮動閘極之間的電容性耦合程度，因為多晶矽浮動閘極的頂部可與較高部份的金屬控制閘極產生邊緣電容性耦合。
此外，金屬控制閘極結構包含區域內連線路。此結構亦適於與浮動閘極產生明顯的電容性耦合。
上述金屬控制閘極結構並不必需為單一結構。在一實施例中，金屬控制閘極結構包含複數個彼此分開的金屬部份，該些金屬部份之間隔有另一絕緣材料。上述變化的好處在於可進一步應用於無法採用連續結構如區域內連線路或金屬條的製程中。
在一實施例中，半導體存儲元件更包括第一導電性的第二區域，位於相反導電性的分開區域與相反導電性的另一區域之間，且另一介電層覆蓋至少第二區域；以及另一閘極位於第二區域上之另一介電層上。在此實施例中，半導體存儲元件係雙重電晶體晶胞，其中另一閘極為存取或使存取可行於存儲電晶體之可用電晶體的閘極。上述存儲電晶體係由浮動閘極、控制閘極、與其下的主動區域所組成。分別位於浮動閘極與另一閘極下的介電層可為相同層。
半導體基板較佳包含複數個導電性絕緣井區，而第一導電性或相反導電性之分開區域係位於該些井區其中之一。
在一實施例中，金屬控制閘極結構與半導體基板之間隔有第二介電層，而第二介電層可與第一介電層之材質相同。第二介電層之厚度可不同於第一介電層之厚度，這將有利於避免電荷載子穿隧至控制閘極。
在一實施例中，金屬控制閘極結構部份覆蓋絕緣材料。這種結構特別適用於深次微米技術，因為設計規則中圍繞浮動閘極的絕緣間隔物的寬度，大於金屬與多晶矽之間的距離下限。如此一來，控制閘極與浮動閘極之間的電容性耦合程度將進一步提高，進而降低半導體存儲元件的程式化電壓。
半導體存儲元件一般包含金屬層，以接觸半導體存儲元件中分開的不同主動區域。在一實施例中，金屬層與金屬控制閘極結構屬於相同金屬，這可簡化半導體存儲元件的製程。在一實例中，適用於控制閘極結構的金屬為鎢。
本發明之半導體存儲元件可為包含於電子元件中的嵌入式元件。上述電子元件包含可攜式通訊元件、消費性電子產品、醫藥元件、車用元件、或類似物。電子元件中，至少部份的電子電路與半導體存儲元件可形成於相同的半導體基板上。此外，電子元件之電子電路亦可形成於分開的半導體基板上，而這些分開的半導體基板可嵌置於適當載體上，如印刷電路板、封裝系統、多晶片模組、或類似物。
在本發明又一實施例中，提供一種半導體存儲元件的形成方法，包括提供半導體基板，半導體基板具有第一導電性的第一區域，第一區域位於相反導電性的分開區域之間；以第一介電層覆蓋至少第一區域；形成多晶矽浮動閘極於第一區域上的第一介電層上；以絕緣材料圍繞多晶矽浮動閘極；以及形成金屬控制閘極結構鄰近多晶矽浮動閘極，使金屬控制閘極結構與多晶矽浮動閘極之間的距離足以使金屬控制閘極結構電容性耦合至多晶矽浮動閘極。上述方法適於製造深微米技術如深微米CMOS的半導體存儲元件。
可以理解的是，圖示僅用以說明而非限定實際元件的尺寸。應該理解的是，不同圖示可採用相同標號標示相同或類似的部份。
本發明係建立在大部份半導體技術如CMOS製程的設計規則上，其金屬接觸與多晶矽連線之間的距離下限小於兩個多晶矽連線之間的距離下限。以45nm的CMOS技術為例，兩個多晶矽連線之間的距離不能小於100nm，但金屬接觸與多晶矽連線之間的距離僅不能小於40nm。同樣地，以140nm的CMOS技術(CMOS14)為例，兩個多晶矽連線之間的距離不能小於200nm，但金屬接觸與多晶矽連線之間的距離僅不能小於120nm。
在許多半導體技術中，金屬接觸的形狀可為金屬接觸線，有時可稱為接觸條或區域內連線(LIL)。以140nm的CMOS技術為例，區域內連線與多晶矽連線之間的最小距離等同於單一接觸與多晶矽內連線之間的最小距離，即120nm。如此一來，上述半導體技術可能形成較大面積的金屬結構。可以理解的是，較大面積的金屬結構可設置於離多晶矽浮動閘極更近的位置，這將提高金屬結構與浮動閘極之間的電容性耦合。換句話說，和控制閘極與浮動閘極均為多晶矽結構的半導體存儲元件相較，將金屬閘極作為控制閘極的作法可大幅降低程式化浮動閘極的最低電壓。
上述觀念的詳細解釋將搭配第1-4圖作說明。第1圖為習知的半導體存儲元件10如多次可程式化(MTP)非揮發性記憶(NVM)晶胞之上視圖。第2圖係第1圖之半導體存儲元件10沿A-A’方向的切線剖視圖。此習知的半導體存儲元件10其工作原理如下述。
小尺寸的多晶矽浮動閘極22延伸至淺溝槽絕緣14上，並與形成於半導體基板12中的主動線路(未圖示)相交。多晶矽浮動閘極22一般設置於通道區上，且被氮化物間隔物24圍繞。位於淺溝槽絕緣14上的多晶矽控制閘極26亦被氮化物間隔物圍繞，且多晶矽控制閘極26與多晶矽浮動閘極22之間的距離越小越好，比如上述設計原則的最小距離。多晶矽控制閘極26圍繞多晶矽浮動閘極的程度越高越好，以增加兩種閘極結構之間的電容性耦合。
平行設置的多晶控制閘極26與多晶浮動閘極22的長度需大到使多晶控制閘極26、多晶浮動閘極22、與氧化物28產生的電容32，為多晶浮動閘極22與半導體基板12之間的電容的十倍以上。這將確保上述記憶體的程式化會遵循Fowler-Nordheim穿隧機制。
舉例來說，當程式化NMOS記憶晶胞時，可施加正向高電壓至多晶控制閘極26，並維持基板電壓為0V。這將使多晶浮動閘極22主要地電容性耦合至多晶控制閘極26，且多晶浮動閘極22之電壓將提高至將近九成()的多晶控制閘極26之電壓。如此一來，多晶浮動閘極22的穿隧氧化物(未圖示)會產生大量壓降。在電場夠大的情況下(如10MV/cm)，電子開始由半導體基板12穿隧至多晶浮動閘極22。由於多晶浮動閘極22與外界隔有介電層，注入多晶浮動閘極22的電子將保留於閘極中，這將使多晶浮動閘極電晶體的臨界電壓(VT )偏移，並可存儲資料於元件中。同樣地原理，施加負向電壓至多晶控制閘極26可抹除資料，此時電子將從多晶浮動閘極22穿隧回半導體基板12。
第3圖為本發明一實施例中，部份的半導體存儲元件100之上視圖。第4圖係第3圖之半導體存儲元件100沿A-A’方向的切線剖視圖。
多晶矽浮動閘極122延伸至淺溝槽絕緣114上，並與形成於半導體基板112中的主動線路(未圖示)相交。一般的主動線路包含第一導電性的通道區，其夾設於相反導電性之源極/汲極區之間。主動線路，或至少其通道區上一般覆蓋有介電材料如閘極氧化物或穿隧氧化物(未圖示)。多晶矽浮動閘極122一般設置於通道區上的介電材料上，且被適當材料組成之間隔物124如氮化物圍繞。多晶矽浮動閘極122被嵌入導電性絕緣材料128如氧化物或另一合適絕緣材料中。間隔物124常見於習知CMOS製程，可用以避免金屬矽化橋接並分隔淡掺雜與重掺雜之汲極區，並非本發明重點。
金屬控制閘極126如鎢控制閘極係位於淺溝槽絕緣114上，且金屬控制閘極126與多晶矽浮動閘極122之間的距離越小越好，比如上述設計原則的最小距離。與習知元件類似，金屬控制閘極126圍繞多晶矽浮動閘極122的程度越高越好，以增加兩種閘極結構之間的電容性耦合。
必需了解的是，習知的半導體存儲元件10與本發明的半導體存儲元件100有兩個主要的差異點。首先如之前解釋過的，金屬控制閘極126與多晶矽浮動閘極122之間的距離130，明顯小於習知半導體存儲元件10中多晶矽控制閘極26與多晶矽浮動閘極22的最小距離30。此外，金屬控制閘極126的高度明顯高於多晶矽浮動閘極122，因此半導體存儲元件100之金屬控制閘極126、絕緣材料128、間隔物124、與多晶矽浮動閘極122之間除了水平方向的電容132以外，更包含邊緣電容132’及132”。這將進一步增加閘極結構之間的電容性耦合程度。
與習知的半導體存儲元件10相較，本發明的半導體存儲元件100的優點將配合140nm之CMOS製程詳述如下。在此製程中，兩個多晶矽線路之間的距離下限為200nm，而金屬結構如LIL與多晶矽線路之間的距離下限為120nm。必需說明的是，上述設計原則的尺寸下限僅用以舉例而非侷限本發明，本技藝人士自可依需要選擇不同尺寸下限的製程。
此技術中的氮化物間隔物其寬度近似於60nm，且其介電常數εN 為7。導電性絕緣材料128為氧化物時，其介電常數εox 為4.2。多晶矽閘極結構的高度h為180nm。在習知的半導體存儲元件10中，多晶矽控制閘極26與多晶矽浮動閘極22之間的最大電容可由下式表示：
Cpoly-poly =(εox h.L)/EO Tpoly-poly
其中EOTpoly-poly 為等效氧化厚度，經計算後為152nm(EOTpoly-poly =(2×60)×εox /εN +80=152nm)。
在本發明之半導體存儲元件100中，金屬控制閘極126與多晶矽浮動閘極122之間的金屬-多晶矽電容可由下式表示：
Cmetal-poly =(εox h.L)/EOTmetal-poly
其中EOTmetal-poly 經計算後為96nm(EOTmetal-poly =(60)×εox /εN +60=96nm)。
由上述算式可立即比較出，被介電材料分隔之金屬控制閘極126與多晶矽浮動閘極122之間的水平方向的電容132，比習知的半導體存儲元件10中多晶矽控制閘極與多晶矽浮動閘極之間的電容高出1.58倍(152/96=1.58)。
由於金屬控制閘極126的高度遠高於多晶矽浮動閘極122的高度，因此前述之邊緣電容132’可進一步增加上述比例(1.58)。此外，實際製程中的金屬控制閘極126會陷入淺溝槽絕緣114至少數十nm，額外的邊緣電容132”會進一步提高本發明之半導體存儲元件100之存儲晶胞的電容。
與多晶矽控制閘極26相較，本發明之半導體存儲元件100的金屬控制閘極126的另一優點為不受多晶矽空乏效應的影響，可避免增加EOT與相關問題如增加存儲晶胞的程式化或抹除電壓。
採用金屬控制閘極126的另一個好處是其片電阻遠低於多晶矽控制閘極26，這將改善半導體存儲元件100的讀取速度。
可以理解的是，第4圖中的結構僅為簡化的半導體存儲元件。舉例來說，在不偏離本發明教示的情況下，多晶矽浮動閘極122上可具有其他結構如額外的介電層。
在一實施例中，半導體存儲元件100的存儲晶胞包含金屬控制閘極126，其構形為金屬接觸條或LIL，如第5圖所示。在第5圖中，金屬控制閘極126部份圍繞多晶矽浮動閘極122，使控制閘極與浮動閘極之間的電容最大化。
值得注意的是，第5圖係本發明一實施例的存儲晶胞如2-電晶體(2T)晶胞，在記憶電晶體周圍具有其他可用元件如存取或選擇電晶體。第5圖顯示存取電晶體的多晶矽閘極150。
為了增加金屬控制閘極126與多晶矽浮動閘極122之間的電容性耦合程度，第一金屬層160可提供內連線結構至分隔的接觸墊142(以接觸源極)、144(以接觸汲極)、146(以接觸金屬控制閘極126)、與152(以接觸存取電晶體的多晶矽閘極150)。為完成上述接觸，第一金屬層160之構形可覆蓋多晶矽浮動閘極122的大部份區域。
在較佳實施例中，存取電晶體包含多晶矽閘極150，如存儲電晶體包含多晶矽浮動閘極122一般，兩者同時位於半導體基板112中的單一井區110內。一般來說，半導體存儲元件100包含複數個類似井區。單一井區110可為n型井區或p型井區，端視存儲電晶體(與存取電晶體)之導電性而定。存儲電晶體(與存取電晶體)即所謂的PMOS或NMOS電晶體兩者之一。
必需了解的是，第5圖之實施例僅用以舉例而非侷限本發明，除了這種可能的存儲晶胞佈局外，其他不同的佈局亦可採用金屬控制閘極126與多晶矽浮動閘極122以改善電容性耦合係數。舉例來說，第6圖係本發明一實施例之半導體存儲元件，其存儲晶胞170包含梳狀或叉合的金屬控制閘極126與多晶矽浮動閘極122，以最大化兩閘極結構之間的電容性耦合程度。
第6圖之記憶體陣列中，2-T的記憶晶胞170還含有存取記憶體的多晶矽閘極150，且記憶晶胞170共用之源極結構係由源極接觸墊142週期性地連接在一起。上述配置即一般所謂的NOR配置，但其他配置如具有不同源極線路的不同記憶陣列之AND配置，亦同樣適用於本發明的結構。
第7圖為本發明一實施例中，部份的半導體存儲元件200之上視圖。第8圖係第7圖之半導體存儲元件200沿A-A’方向的切線剖視圖，而第9圖係第7圖之半導體存儲元件200沿B-B’方向的切線剖視圖。在半導體存儲元件200中，前述連續性的金屬控制閘極結構126被置換為排列成行的接觸物226所形成的金屬控制閘極結構。雖然接觸物226與多晶矽浮動閘極122具有較低的電容，但在設計規則不允許採用接觸條或LIL結構時，可提供CMOS製程另一種選擇。
為了減少電容性耦合下降的程度，需在符合設計規則的前提下儘可能縮短金屬接觸物226之間的距離。在此例中可以預期的是，由於排列緊密的金屬接觸物226遮蔽多晶矽浮動閘極122不受其他線路(與控制閘極結構226不同功能)的影響，因此亦不會大幅改變耦合係數。為了使說明更完整，每一金屬接觸物226較佳連接至第一金屬層160。
值得注意的是，大部份的設計規則要求位於淺溝槽絕緣114上的接觸物僅能用以接觸矽或多晶矽。本發明的實施例中的接觸物藉由接觸金屬控制閘極結構226的方式，僅用以耦合電壓至多晶矽浮動閘極122。技術上來說這種方式並未導致半導體存儲元件200具有可信度問題，因此並未違反設計規則。必需了解的是，金屬控制閘極126如LIL形成於淺溝槽絕緣114上的作法符合多種設計規則，如140nm CMOS製程的設計規則。
第10圖係本發明又一實施例之半導體存儲元件300的部份剖示圖。在此實施例中，金屬控制閘極326如金屬LIL或接觸條，與圍繞多晶矽浮動閘極的間隔物124部份重疊。此實施例特別適用於進階的半導體技術世代，如45nm CMOS製程。由於金屬接觸物與多晶矽結構之間的最小距離可小至40nm，間隔物124的寬度可輕易大於上述距離(40nm)。必需了解的是，此實施例可進一步改善金屬控制閘極326與多晶矽浮動閘極122之間的電容性耦合，這歸功於兩者之間的介電材料主要由介電常數約為7的氮化物所組成。
本發明多種實施例中的半導體存儲元件可採用任何合適方法進行程式化，如Fowler-Nordheim穿隧法。穿隧原理屬本技藝人士所熟知範圍，在此不贅述。上述結構亦可應用其他低電壓的程式化與抹除方法，如通道熱電子注入法與穿通熱電洞注入法，需要額外的MOS可用電晶體以選擇特定的存儲電晶體進行程式化或抹除製程。
由於形成金屬結構或圖案化閘極結構於半導體基板上的方法屬本技藝人士熟知的範圍，在此不贅述。形成金屬結構的技術為常見的半導體製程如CMOS製程。製造前述實施例之半導體存儲元件的合適方法包括：提供半導體基板，其具有第一導電性的第一區域，第一區域位於相反導電性的分開區域之間，且第一介電層至少覆蓋第一區域；形成多晶矽浮動閘極於第一區域上的第一介電層上，且絕緣材料圍繞多晶矽浮動閘極；以及形成金屬控制閘極結構鄰近多晶矽浮動閘極，且金屬控制閘極結構電容性耦合至多晶矽浮動閘極。
當第一導電性為n型時，相反導電性為p型；當第一導電性為p型時，相反導電性為n型。分開區域一般包含源極區與汲極區，其形成方法可為習知的佈植步驟。第一介電層如穿隧氧化層可由任何合適方法成長及圖案化。形成於第一介電層頂部上的多晶矽浮動閘極122可由任何合適方法形成，如沉積多晶矽層與後續圖案化多晶矽層。間隔物可由任何合適方法成長於閘極側壁，而上述結構可嵌入任何合適介電材料如氧化矽中。金屬控制閘極結構(126)可由任何合適方法形成，比如在介電材料中形成溝槽後填入金屬。調整上述方法之步驟順序或加入其他步驟的其他實施例亦為本技藝人士所熟知，同樣屬於本發明範疇。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、100、200、300．．．半導體存儲元件
12、112．．．半導體基板
14、114．．．淺溝槽絕緣
22、122．．．多晶矽浮動閘極
24．．．氮化物間隔物
26．．．多晶矽控制閘極
28．．．氧化物
32．．．電容
110．．．單一井區
124．．．間隔物
126、326．．．金屬控制閘極
128．．．導電性絕緣材料
132．．．水平方向電容
132’、132”．．．邊緣電容
142、144、146、152．．．接觸墊
150．．．多晶矽閘極
160．．．第一金屬層
170．．．存儲晶胞
226．．．接觸物
第1-2圖係習知的部份半導體存儲元件於不同視角的圖示；
第3-4圖係本發明一實施例中，部份半導體存儲元件於不同視角的圖示；
第5圖係第4圖之半導體元件於另一視角的圖示；
第6圖係本發明一實施例中，包含多個存儲單元之半導體存儲元件；
第7-9圖係本發明另一實施例中，部份半導體存儲元件於不同視角的圖示；以及
第10圖係本發明又一實施例中，部份半導體存儲元件的圖示。
110‧‧‧單一井區
126‧‧‧金屬控制閘極
142、144、146、152‧‧‧接觸墊
150‧‧‧多晶矽閘極
160‧‧‧第一金屬層

Claims (8)

  1. 一種半導體存儲元件，包括：一半導體基板，具有第一導電性的第一區域，該第一區域位於相反導電性的分開區域之間，且一第一介電層至少覆蓋該第一區域；一第一多晶矽浮動閘極位於該第一區域上的該第一介電層上，且一絕緣材料圍繞該多晶矽浮動閘極；以及一金屬控制閘極結構鄰近該多晶矽浮動閘極，且該金屬控制閘極結構電容性耦合至該多晶矽浮動閘極；其中該金屬控制閘極結構與該半導體基板之間隔有一第二介電層，且該第一介電層的厚度大於該第二介電層的厚度。
  2. 如申請專利範圍第1項所述之半導體存儲元件，其中該金屬控制閘極結構的高度大於該多晶矽浮動閘極的高度。
  3. 如申請專利範圍第1或2項所述之半導體存儲元件，其中該金屬控制閘極結構與該多晶矽浮動閘極叉合交錯。
  4. 如申請專利範圍第1或2項所述之半導體存儲元件，其中該金屬控制閘極結構包括複數個彼此分離的金屬部份，且該些金屬部份之間隔有另一絕緣材料。
  5. 如申請專利範圍第1或2項中所述之半導體存儲元件，更包括：一第一導電性的第二區域，位於該相反導電性的分開區域與相反導電性的另一區域之間，且另一介電層覆 蓋至少該第二區域；以及一另一閘極位於該第二區域上之另一介電層上。
  6. 如申請專利範圍第1或2項中所述之半導體存儲元件，其中該金屬控制閘極結構部份覆蓋該絕緣材料。
  7. 一種電子元件，包括申請專利範圍第1或2項中所述之半導體存儲元件。
  8. 一種半導體存儲元件的形成方法，包括：提供一半導體基板，該半導體基板具有第一導電性的第一區域，該第一區域位於相反導電性的分開區域之間；以一第一介電層覆蓋至少該第一區域；形成一多晶矽浮動閘極於該第一區域上的第一介電層上；以一絕緣材料圍繞該多晶矽浮動閘極；以及形成一金屬控制閘極結構鄰近該多晶矽浮動閘極，使金屬控制閘極結構與該多晶矽浮動閘極之間的距離足以使該金屬控制閘極結構電容性耦合至該多晶矽浮動閘極；其中該金屬控制閘極結構與該半導體基板之間隔有一第二介電層，且該第一介電層的厚度大於該第二介電層的厚度。
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