JP2010098054A - メモリ素子、半導体記憶装置、表示装置、および携帯電子機器 - Google Patents

Abstract

【課題】チャネル領域の端部に起因するリーク電流を低減し、低電圧で動作し安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子、メモリ素子を備える半導体記憶装置、表示装置、および表示装置を備える携帯電子機器を提供する。
【解決手段】メモリ素子１は、支持基板１０と、支持基板１０に積層され対向するソース領域１１ｓおよびドレイン領域１１ｄを有する半導体層１１と、ソース領域１１ｓおよびドレイン領域１１ｄの間で半導体層１１に形成されたチャネル領域１１ｃと、チャネル領域１１ｃに積層され電荷蓄積機能を有する第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３を被覆する第１ゲート電極１７と、チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔを被覆し第１ゲート絶縁膜１３の膜厚Ｔｇ１と異なる膜厚Ｔｇ２を有する第２ゲート絶縁膜１５を備え、第１ゲート電極１７は、第２ゲート絶縁膜１５を被覆している。
【選択図】図１

Description

本発明は、電荷蓄積機能を有する第１ゲート絶縁膜を備えるメモリ素子、メモリ素子を備える半導体記憶装置、メモリ素子または半導体記憶装置を備える表示装置、および表示装置を備える携帯電子機器に関する。

従来、電荷蓄積機能を有するゲート絶縁膜に電荷を蓄積させた不揮発性のメモリ素子が提案されている。ガラス基板などの絶縁性の支持基板に形成する不揮発性のメモリ素子として、シリコン窒化膜を用いたメモリ素子が知られている（例えば、特許文献１参照。）。

図１５は、従来の不揮発性のメモリ素子の概略断面を示す概略断面図である。

このような従来のメモリ素子１０１は、特許文献１に開示されている。

メモリ素子１０１は、絶縁性の支持基板１１０、支持基板１１０に積層され島状に形成された半導体層１１１、半導体層１１１に積層され電荷蓄積機能を有するゲート絶縁膜１１３、ゲート絶縁膜１１３を被覆するコントロールゲートとしてのゲート電極１１７を備える。

なお、電荷を記憶するゲート絶縁膜１１３は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ：酸化膜−窒化膜−酸化膜）構造としてあるから、電荷蓄積機能を有する。

したがって、記憶情報の書換えは、半導体層１１１からゲート絶縁膜１１３に電荷を注入することによって実行される。つまり、ゲート絶縁膜１１３に蓄積された電荷量の多寡により、電界効果トランジスタであるメモリ素子１０１の閾値が変化する。この閾値変化を検出することにより、記憶情報の読出しが行われる。

しかし、メモリ素子１０１では、ゲート絶縁膜１１３に電界を印加すると、半導体層１１１の端部に電界が集中し、特に半導体層１１１の角部からメモリ記憶部として機能するゲート絶縁膜１１３に多量の電荷が注入される。

したがって、書込み時に、メモリ素子１０１の半導体層１１１の端部に電界が集中し、読出し時のリーク電流の原因となり、書込み状態の読出し電流を低くすることができない。つまり、メモリ素子１０１（トランジスタ）としてのリーク電流が発生し、信頼性が低下するという問題がある。

なお、電荷蓄積機能を有するメモリ素子を開示した文献として、例えば、特許文献２がある。
特開平１１−８７５４５号公報 特開２００８−１３５４５７号公報

本発明はこのような状況に鑑みてなされたものであり、支持基板に積層されソース領域およびドレイン領域を有する半導体層と、ソース領域およびドレイン領域の間で半導体層に形成されたチャネル領域と、チャネル領域に積層され電荷蓄積機能を有する第１ゲート絶縁膜とを備えるメモリ素子であって、チャネル領域のチャネル幅方向の端部を被覆し第１ゲート絶縁膜の膜厚と異なる膜厚を有する第２ゲート絶縁膜を備えることにより、チャネル領域のチャネル幅方向の端部で、第１ゲート絶縁膜の膜厚と第２ゲート絶縁膜の膜厚を異ならせ、チャネル領域の端部にかかる電界集中を緩和してチャネル領域の端部に起因するリーク電流を低減し、低電圧で動作し安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子を提供することを目的とする。

また、本発明は、支持基板に形成されたメモリ素子と、支持基板に形成されたトランジスタとを備える半導体記憶装置であって、メモリ素子を本発明に係るメモリ素子とすることによって、低電圧で動作する安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子と、チャネル領域の角部での電界集中に起因するリーク電流を低減し、絶縁破壊耐圧を向上させて特性を安定化させたトランジスタとを備え、製造工程を簡略化した半導体記憶装置を提供することを他の目的とする。

また、本発明は、支持基板に形成された表示部を備える表示装置であって、本発明に係るメモリ素子（半導体記憶装置）を備えることにより、低電圧で動作する安定したメモリ特性を有するメモリ素子を配置して周辺のメモリ回路を簡略化し、低消費電力化および小型化を図って生産性および信頼性を向上させた安価な表示装置を提供することを他の目的とする。

また、本発明は、表示装置を備える携帯電子機器であって、表示装置を本発明に係る表示装置とすることにより、優れた表示機能を有し、低消費電力化、小型化（省スペース化）を実現した携帯電子機器を提供することを他の目的とする。

本発明に係るメモリ素子は、支持基板と、該支持基板に積層されソース領域およびドレイン領域を有する半導体層と、前記ソース領域および前記ドレイン領域の間で前記半導体層に形成されたチャネル領域と、該チャネル領域に積層され電荷蓄積機能を有する第１ゲート絶縁膜と、該第１ゲート絶縁膜を被覆する第１ゲート電極を備えるメモリ素子であって、前記チャネル領域のチャネル幅方向の端部を被覆し前記第１ゲート絶縁膜の膜厚と異なる膜厚を有する第２ゲート絶縁膜を備え、前記第１ゲート電極は、前記第２ゲート絶縁膜を被覆していることを特徴とする。

この構成により、チャネル領域のチャネル幅方向の端部で、第１ゲート絶縁膜の膜厚と第２ゲート絶縁膜の膜厚を異ならせていることから、チャネル領域の端部にかかる電界集中を緩和することが可能となり、チャネル領域の端部に起因するリーク電流を低減して、低電圧で動作し安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子とすることができる。

また、本発明に係るメモリ素子では、前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚より厚くしてあることを特徴とする。

この構成により、チャネル領域の端部を被覆する第２ゲート絶縁膜によって端部での電界緩和を生じさせ、チャネル領域の端部での電界強度を容易に抑制することが可能となることから、生産歩留まりの高いメモリ素子とすることができる。

また、本発明に係るメモリ素子では、前記支持基板は、ガラス基板または絶縁性樹脂基板であることを特徴とする。

この構成により、ガラス基板や絶縁性樹脂基板のように廉価な絶縁体基板を適用することから、製造コストを低減することが可能となる。また、ガラス基板や絶縁性樹脂基板として透明なものを適用することによって透過型液晶パネルなどの表示装置に適用することができる。絶縁性樹脂基板として可撓性のものを適用することによって、容易に耐衝撃性を向上させ軽量化を図ることができる。

また、本発明に係るメモリ素子では、前記第１ゲート絶縁膜は、炭素原子を含むシリコン酸化物で形成された単層のシリコン酸化膜であることを特徴とする。

この構成により、簡単な工程で第１ゲート絶縁膜を形成することが可能となることから、工程数を削減して作業時間を短縮し、生産効率を向上させることができる。

また、本発明に係るメモリ素子では、前記第１ゲート絶縁膜は、シリコン酸化物で形成されたシリコン酸化膜およびシリコン窒化物で形成されたシリコン窒化膜を備えることを特徴とする。

この構成により、シリコン酸化膜に比較して準位の多いシリコン窒化膜へ意図的にキャリア（電荷）を注入して捕獲させることが可能となることから、効率的なキャリアの注入が可能なメモリ素子とすることができる。

また、本発明に係るメモリ素子では、前記第１ゲート絶縁膜は、前記シリコン窒化膜を前記シリコン酸化膜で挟んだ３層構造としてあることを特徴とする。

この構成により、キャリアが注入されやすいシリコン窒化膜またはシリコン窒化膜の界面への上下からの不要なキャリアの侵入を防止して、不要なキャリアがシリコン窒化膜またはシリコン窒化膜の界面に捕獲されることを抑制することが可能となる。また、シリコン酸化膜をシリコン窒化膜の下層に形成するだけでなく、シリコン窒化膜の上層にも形成することから、メモリ保持特性を向上させることが可能となる。

また、本発明に係るメモリ素子では、前記ソース領域および前記ドレイン領域は、Ｐ型不純物領域としてあることを特徴とする。

この構成により、メモリ素子はＰチャネル型となることから、書込み時のキャリアとして正孔を第１ゲート絶縁膜へ注入し、消去時のキャリアとして電子を第１ゲート絶縁膜へ注入することが可能となるので、動作時のダメージが低く、安定したメモリ特性を有するメモリ素子とすることができる。

また、本発明に係る半導体記憶装置は、支持基板と、該支持基板に形成されたメモリ素子と、前記支持基板に形成されたトランジスタとを備える半導体記憶装置であって、前記メモリ素子は、本発明に係るメモリ素子であり、前記トランジスタは、第３ゲート絶縁膜および第２ゲート電極を備え、前記第３ゲート絶縁膜は、前記第２ゲート絶縁膜と同一材料で形成され、前記第２ゲート電極は、前記第１ゲート電極と同一材料で形成されていることを特徴とする。

この構成により、メモリ素子の第２ゲート絶縁膜とトランジスタの第３ゲート絶縁膜を同様に形成し、メモリ素子の第１ゲート電極とトランジスタの第２ゲート電極を同様に形成することが可能となるので、メモリ素子とトランジスタを同一の支持基板に併せて形成して部品点数（支持基板の個数）を抑制し、製造工程を簡略化した半導体記憶装置とすることができる。また、低電圧で動作する安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子と、チャネル領域の角部での電界集中に起因するリーク電流を低減し、絶縁破壊耐圧を向上させて特性を安定化させたトランジスタとを備えた半導体記憶装置とすることができる。

また、本発明に係る半導体記憶装置は、支持基板と、該支持基板に形成されたメモリ素子と、前記支持基板に形成されたトランジスタとを備える半導体記憶装置であって、
前記メモリ素子は、本発明に係るメモリ素子であり、前記トランジスタは、第４ゲート絶縁膜と、チャネル領域のチャネル幅方向の端部に形成された第５ゲート絶縁膜と、前記第４ゲート絶縁膜および前記第５ゲート絶縁膜を被覆する第２ゲート電極とを備え、前記第４ゲート絶縁膜は、前記第１ゲート絶縁膜と同一工程で形成され、前記第５ゲート絶縁膜は、前記第２ゲート絶縁膜と同一工程で形成され、前記第２ゲート電極は、前記第１ゲート電極と同一工程で形成されていることを特徴とする。

この構成により、メモリ素子の第１ゲート絶縁膜に対してトランジスタの第４ゲート絶縁膜を同様に形成し、メモリ素子の第２ゲート絶縁膜に対してトランジスタの第５ゲート絶縁膜を同様に形成することが可能となることから、メモリ素子とトランジスタを同一の支持基板に併せて形成して部品点数（支持基板の個数）を抑制し、製造工程を簡略化した半導体記憶装置とすることができる。また、低電圧で動作する安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子と、チャネル領域の角部での電界集中に起因するリーク電流を低減し、絶縁破壊耐圧を向上させて特性を安定化させたトランジスタとを備えた半導体記憶装置とすることができる。

また、本発明に係る表示装置は、支持基板と、該支持基板に形成された表示部とを備える表示装置であって、本発明に係るメモリ素子を備えることを特徴とする。

この構成により、メモリ素子を表示装置に併せて作りこむことが可能となるので、低電圧で動作する安定したメモリ特性を有するメモリ素子を配置して周辺のメモリ回路を簡略化（従来必要であった外付けメモリ回路の部品点数を低減）し、低消費電力化および小型化することができ、生産性および信頼性を向上させた安価な表示装置とすることができる。

また、本発明に係る表示装置は、支持基板と、該支持基板に形成された表示部とを備える表示装置であって、本発明に係る半導体記憶装置を備えることを特徴とする。

この構成により、メモリ素子およびトランジスタを備える半導体記憶装置を表示装置に併せて作りこむことが可能となるので、低電圧で動作する安定したメモリ特性を持たせて周辺のメモリ回路を簡略化（従来必要であった外付けメモリ回路の部品点数を低減）し、低消費電力化および小型化することができ、生産性および信頼性を向上させた安価な表示装置とすることができる。

また、本発明に係る表示装置では、前記表示部は、液晶表示パネルとして構成され、前記メモリ素子は、前記液晶表示パネルに対する補正値を記憶していることを特徴とする。

この構成により、液晶表示パネルに特有な補正値を記憶させて液晶表示パネルに対する補正を容易に施すことが可能となるので、優れた表示特性を有する表示装置（液晶表示装置）とすることができる。

また、本発明に係る表示装置では、前記補正値は、前記液晶表示パネルに印加する印加電圧の補正値、または、前記液晶表示パネルに対するガンマ補正値であることを特徴とする。

この構成により、液晶表示パネルに対する印加電圧の補正、あるいは、液晶表示パネルに対するガンマ補正を容易かつ高精度に施すことが可能となる。

また、本発明に係る表示装置では、前記液晶表示パネルは、マトリックス状に配置された画素に対応して配置され該画素を制御する薄膜トランジスタアレイと、該薄膜トランジスタアレイのゲート電圧を制御するゲートドライバ領域と、前記薄膜トランジスタアレイのソース電圧を制御するソースドライバ領域とを備え、前記メモリ素子または前記半導体記憶装置は、前記ゲートドライバ領域と前記ソースドライバ領域が交差する交差領域に配置されていることを特徴とする。

この構成により、空きスペースを有効に利用してメモリ素子または半導体記憶装置を配置することから、優れた表示特性を有し、低消費電力化および小型化した表示装置とすることができる。

また、本発明に係る携帯電子機器は、表示装置を備える携帯電子機器であって、前記表示装置は、本発明に係る表示装置であることを特徴とする。

この構成により、優れた表示機能を有し、低消費電力化、小型化（省スペース化）を実現した携帯電子機器とすることができる。

本発明に係るメモリ素子によれば、支持基板と、支持基板に積層されソース領域およびドレイン領域を有する半導体層と、ソース領域およびドレイン領域の間で半導体層に形成されたチャネル領域と、チャネル領域に積層され電荷蓄積機能を有する第１ゲート絶縁膜と、第１ゲート絶縁膜を被覆する第１ゲート電極を備えるメモリ素子であって、チャネル領域のチャネル幅方向の端部を被覆し第１ゲート絶縁膜の膜厚と異なる膜厚を有する第２ゲート絶縁膜を備え、第１ゲート電極は、第２ゲート絶縁膜を被覆していることから、チャネル領域のチャネル幅方向の端部で、第１ゲート絶縁膜の膜厚と第２ゲート絶縁膜の膜厚を異ならせてチャネル領域の端部にかかる電界集中を緩和することが可能となるので、チャネル領域の端部に起因するリーク電流を低減して、低電圧で動作し安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子とすることができるという効果を奏する。

本発明に係る半導体記憶装置によれば、支持基板と、支持基板に形成されたメモリ素子と、支持基板に形成されたトランジスタとを備える半導体記憶装置であって、メモリ素子は、本発明に係るメモリ素子であり、トランジスタは、第３ゲート絶縁膜および第２ゲート電極を備え、第３ゲート絶縁膜は、第２ゲート絶縁膜と同一材料で形成され、第２ゲート電極は、第１ゲート電極と同一材料で形成されていることから、メモリ素子の第２ゲート絶縁膜とトランジスタの第３ゲート絶縁膜を同様に形成し、メモリ素子の第１ゲート電極とトランジスタの第２ゲート電極を同様に形成することが可能となるので、メモリ素子とトランジスタを同一の支持基板に併せて形成して部品点数（支持基板の個数）を抑制し、製造工程を簡略化した半導体記憶装置とすることができるという効果を奏する。また、低電圧で動作する安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子と、チャネル領域の角部での電界集中に起因するリーク電流を低減し、絶縁破壊耐圧を向上させて特性を安定化させたトランジスタとを備えた半導体記憶装置とすることができるという効果を奏する。

本発明に係る半導体記憶装置によれば、支持基板と、支持基板に形成されたメモリ素子と、支持基板に形成されたトランジスタとを備える半導体記憶装置であって、メモリ素子は、本発明に係るメモリ素子であり、トランジスタは、第４ゲート絶縁膜と、チャネル領域のチャネル幅方向の端部に形成された第５ゲート絶縁膜と、第４ゲート絶縁膜および第５ゲート絶縁膜を被覆する第２ゲート電極とを備え、第４ゲート絶縁膜は、第１ゲート絶縁膜と同一工程で形成され、第５ゲート絶縁膜は、第２ゲート絶縁膜と同一工程で形成され、第２ゲート電極は、第１ゲート電極と同一工程で形成されていることから、メモリ素子の第１ゲート絶縁膜に対してトランジスタの第４ゲート絶縁膜を同様に形成し、メモリ素子の第２ゲート絶縁膜に対してトランジスタの第５ゲート絶縁膜を同様に形成することが可能となるので、メモリ素子とトランジスタを同一の支持基板に併せて形成して部品点数（支持基板の個数）を抑制し、製造工程を簡略化した半導体記憶装置とすることができるという効果を奏する。また、低電圧で動作する安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子と、チャネル領域の角部での電界集中に起因するリーク電流を低減し、絶縁破壊耐圧を向上させて特性を安定化させたトランジスタとを備えた半導体記憶装置とすることができるという効果を奏する。

本発明に係る表示装置によれば、支持基板と、支持基板に形成された表示部とを備える表示装置であって、本発明に係るメモリ素子を備えることから、メモリ素子を表示装置に併せて作りこむことが可能となるので、低電圧で動作する安定したメモリ特性を有するメモリ素子を配置して周辺のメモリ回路を簡略化（従来必要であった外付けメモリ回路の部品点数を低減）し、低消費電力化および小型化することができ、生産性および信頼性を向上させた安価な表示装置とすることができるという効果を奏する。

本発明に係る表示装置によれば、支持基板と、支持基板に形成された表示部とを備える表示装置であって、本発明に係る半導体記憶装置を備えることから、メモリ素子およびトランジスタを備える半導体記憶装置を表示装置に併せて作りこむことが可能となるので、低電圧で動作する安定したメモリ特性を持たせて周辺のメモリ回路を簡略化（従来必要であった外付けメモリ回路の部品点数を低減）し、低消費電力化および小型化することができ、生産性および信頼性を向上させた安価な表示装置とすることができるという効果を奏する。

本発明に係る携帯電子機器によれば、表示装置を備える携帯電子機器であって、表示装置は、本発明に係る表示装置であることから、優れた表示機能を有し、低消費電力化、小型化（省スペース化）を実現した携帯電子機器とすることができるという効果を奏する。

以下、本発明の実施の形態を図面に基づいて説明する。

＜実施の形態１＞
図１および図２に基づいて、本実施の形態に係るメモリ素子について説明する。

図１は、本発明の実施の形態１に係るメモリ素子の平面構造を示す平面図である。

図２は、図１に示したメモリ素子の断面構造であり、（Ａ）は図１の矢符Ａ−Ａでの断面の端面図、（Ｂ）は図１の矢符Ｂ−Ｂでの断面の端面図、（Ｃ）は図１の矢符Ｃ−Ｃでの断面の端面図である。

本実施の形態に係るメモリ素子１は、支持基板１０と、支持基板１０に積層され対向するソース領域１１ｓおよびドレイン領域１１ｄを有する半導体層１１と、ソース領域１１ｓおよびドレイン領域１１ｄの間で半導体層１１に形成されたチャネル領域１１ｃと、チャネル領域１１ｃに積層され電荷蓄積機能を有する第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３を被覆する第１ゲート電極１７を備える。

また、メモリ素子１は、チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔを被覆し第１ゲート絶縁膜１３の膜厚Ｔｇ１と異なる膜厚Ｔｇ２を有する第２ゲート絶縁膜１５を備え、第１ゲート電極１７は、第２ゲート絶縁膜１５を被覆している。

この構成により、チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔで、第１ゲート絶縁膜１３の膜厚Ｔｇ１と第２ゲート絶縁膜１５の膜厚Ｔｇ２を異ならせていることから、チャネル領域１１ｃの端部１１ｃｔにかかる電界集中を緩和することが可能となり、チャネル領域１１ｃの端部１１ｃｔに起因するリーク電流を低減して、低電圧で動作し安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子１とすることができる。

具体的には、少なくとも表面が絶縁性を有する支持基板１０の上に薄いＮ型の半導体層１１が設けられ、半導体層１１には、Ｐ型の導電型を有するソース領域１１ｓとドレイン領域１１ｄが設けられている。半導体層１１（チャネル領域１１ｃ）の上には、電荷蓄積機能を有する第１ゲート絶縁膜１３を介して、第１ゲート電極１７が形成されている。

半導体層１１には、ソース領域１１ｓおよびドレイン領域１１ｄの間にチャネル領域１１ｃが形成されている。また、チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔには、第２ゲート絶縁膜１５が形成してある。

第１ゲート絶縁膜１３の膜厚Ｔｇ１と第２ゲート絶縁膜１５の膜厚Ｔｇ２とは異なる膜厚としてある。つまり、チャネル領域１１ｃは、チャネル幅方向Ｄｃｗの中央部に膜厚Ｔｇ１の第１ゲート絶縁膜１３を備え、チャネル幅方向Ｄｃｗの端部１１ｃｔに膜厚Ｔｇ２の第２ゲート絶縁膜１５を備える。

チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔ（あるいは、端部１１ｃｔを含む角部）は、ゲート電界が集中するので他の部分に比較して高電界となる。したがって、一般的には、ソース領域１１ｓとドレイン領域１１ｄとの間に流れるリーク電流が発生する。

本実施の形態では、リーク電流を防止するために、チャネル領域１１ｃの端部１１ｃｔに第１ゲート絶縁膜１３の膜厚Ｔｇ１と異なる膜厚Ｔｇ２を有する第２ゲート絶縁膜１５を形成することによって、端部１１ｃｔでのゲート電界の集中を緩和させることが可能な構成としてある。

本実施の形態に係るメモリ素子１では、第２ゲート絶縁膜１５の膜厚Ｔｇ２は、第１ゲート絶縁膜１３の膜厚Ｔｇ１より厚くしてある。したがって、チャネル領域１１ｃの端部１１ｃｔを被覆する第２ゲート絶縁膜１５によって端部１１ｃｔでの電界緩和を生じさせ、チャネル領域１１ｃの端部１１ｃｔでの電界強度を容易に抑制することが可能となることから、生産歩留まりの高いメモリ素子１とすることができる。

第２ゲート絶縁膜１５、第１ゲート電極１７の上には、層間絶縁膜（不図示）を設けることが可能である。また、第１ゲート電極１７、ソース領域１１ｓ、ドレイン領域１１ｄ、ボディコンタクト領域１１ｂのそれぞれに対して電圧を印加するためのコンタクトプラグ（不図示）を設けてもよく、コンタクトプラグに接続する上部配線を設けても良い。

支持基板１０としては、半導体基板の上に絶縁膜（例えば半導体基板に半導体素子を形成した後、半導体基板の上に形成する層間絶縁膜）を形成したもの、ガラスなどの絶縁体からなる基板、セラミック基板、アルミナ基板などを用いることができる。

特にガラス基板や絶縁性樹脂基板などの廉価な絶縁体基板を用いる場合には、製造コストを下げられるメリットがある。また、透明であれば透過型液晶表示パネルなどの表示装置として用いることができるので、透明なガラス基板、絶縁性樹脂基板を用いることが好ましい。

上述したとおり、本実施の形態に係るメモリ素子１では、支持基板１０は、ガラス基板または絶縁性樹脂基板である。したがって、ガラス基板や絶縁性樹脂基板のように廉価な絶縁体基板を適用することから、製造コストを低減することが可能となる。また、ガラス基板や絶縁性樹脂基板として透明なものを適用することによって透過型液晶表示パネルなどの表示装置に適用することができる。

なお、絶縁性樹脂基板として可撓性のもの（フレキシブル基板）を適用することによって、耐衝撃性を容易に向上させ軽量化を図ることができる。

また、支持基板１０からの不純物汚染を防止するために支持基板１０の表面に１００ｎｍ程度の膜厚でシリコン酸化膜（ＳｉＯ）（不図示）を形成することが好ましい。このシリコン酸化膜と支持基板１０との間にシリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜（ＳｉＯＮ）を設けても良い。

半導体層１１は、例えばアモルファスシリコン、多結晶シリコン、単結晶シリコンとすることができる。半導体層１１は、形成する素子の性能の観点からは結晶性が高いことが好ましく、製造コストの観点からは結晶性が低いことが好ましい。

支持基板１０としてガラス基板を用いた場合、ガラス基板の表面にアモルファス半導体層を形成し、形成したアモルファス半導体層をレーザーアニールして結晶化することによって、素子の性能の観点から本発明に適した半導体層１１を安価に形成することができる。

なお、メモリ素子１は、半導体層１１（チャネル領域１１ｃ）をＮ型またはイントリンシックとし、ソース領域１１ｓ、ドレイン領域１１ｄをＰ型不純物領域とすることによって、より良好なメモリ特性を得ることができる。

つまり、メモリ素子１はＰチャネル型とされることから、書込み時のキャリアとして正孔を第１ゲート絶縁膜１３へ注入し、消去時のキャリアとして電子を第１ゲート絶縁膜１３へ注入することが可能となるので、動作時のダメージが低く、安定したメモリ特性を有するメモリ素子１とすることができる。

半導体層１１としては、半導体材料で構成してあれば良く、シリコンゲルマニウム、ゲルマニウムなどの材質を用いることができる。

メモリ素子１をＮチャネル型とする場合は、ソース領域１１ｓ、ドレイン領域１１ｄはＮ型不純物領域として形成される。また、メモリ素子１をＰチャネル型とする場合は、ソース領域１１ｓ、ドレイン領域１１ｄはＰ型不純物領域として形成される。また、チャネル領域１１ｃは、メモリ素子１がＮチャネル型の場合は、Ｐ導電型またはイントリンシック、メモリ素子１がＰチャネル型の場合は、Ｎ導電型またはイントリンシックであることが好ましい。

電荷蓄積能力を有する第１ゲート絶縁膜１３は、例えば、炭素原子を０．１アトミックパーセント以上含むシリコン酸化膜によって構成することが可能である。炭素原子を０．１アトミックパーセント程度以上含むシリコン酸化膜は、電荷を蓄積し、顕著なメモリ効果を示した。

第１ゲート絶縁膜１３が、５．０アトミックパーセント程度を超えて炭素原子を含む場合は、ゲート絶縁膜としての機能が顕著に悪化するため、第１ゲート絶縁膜１３に含まれる炭素原子は、０．１アトミックパーセント以上であって、５．０アトミックパーセント以下とすることがより好ましい。

なお、第１ゲート絶縁膜１３に含まれる炭素原子の割合は、ＳＩＭＳ（二次イオン質量分析）、またはＸＰＳ（Ｘ線光電子分光）により定量分析することが可能である。炭素原子は、炭素含有量の制御性を考慮すれば、２．０〜４．０アトミックパーセント、さらには２．５〜４．０アトミックパーセントとすることが好ましい。

第１ゲート絶縁膜１３は、炭素原子を含むシリコン酸化物で形成された単層のシリコン酸化膜としてある。したがって、簡単な工程で第１ゲート絶縁膜１３を形成することが可能となることから、工程数を削減して作業時間を短縮し、生産効率を向上させることができる。なお、第１ゲート絶縁膜１３は、単層のシリコン窒化膜などで形成することも可能である。

第１ゲート絶縁膜１３の膜厚Ｔｇ１は、炭素原子を含むゲート絶縁膜によってメモリ効果を発揮するために、２０ｎｍ〜１５０ｎｍとすることが好ましい。膜厚Ｔｇ１が２０ｎｍ未満では、膜厚Ｔｇ１の均一性を保つのが難しく、耐圧が不十分となる。また、膜厚Ｔｇ１が１５０ｎｍ以上を超えると、メモリ素子１の閾値（トランジスタ動作をさせたときの閾値）が非常に高くなり、また、オン電流（トランジスタ動作をさせたときのオン電流。ドレイン電流Ｉｄ）が著しく小さくなるからである。

第１ゲート絶縁膜１３は、熱酸化膜、あるいはＣＶＤ法を適用したデポジション膜などで構成することが可能である。本実施の形態では、デポジション膜とすることが好ましい。膜厚Ｔｇ１は、炭素原子量によっても変化するが、膜厚の制御性を考慮すれば、５０ｎｍ〜１２０ｎｍ、さらには６０ｎｍ〜１００ｎｍとすることが好ましい。

チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔを被覆して形成されている第２ゲート絶縁膜１５の膜厚Ｔｇ２は、第１ゲート絶縁膜１３の膜厚Ｔｇ１とは、膜厚が異なる。第２ゲート絶縁膜１５の膜厚Ｔｇ２が第１ゲート絶縁膜１３の膜厚Ｔｇ１と異なることから、ゲート電圧による端部１１ｃｔでの電界の集中を減らすことができる。したがって、端部１１ｃｔでの電界集中によるメモリ素子１の特性不良を低減することができる。

半導体層１１の端部１１ｃｔが支持基板１０に対して傾斜し、傾斜部（不図示）を有する場合は、少なくとも傾斜部の上に積層して第２ゲート絶縁膜１５を形成することとなる。また、傾斜部への電界集中を低減させるために、第２ゲート絶縁膜１５を厚くする必要がある。

この場合、第２ゲート絶縁膜１５の膜厚Ｔｇ２は、第１ゲート絶縁膜１３の膜厚Ｔｇ１の１．１倍以上から、半導体層１１の膜厚と第１ゲート絶縁膜１３の膜厚Ｔｇ１の合計に対して５倍程度までとすることが好ましい。１．１倍とすることによって、少なくとも第２ゲート絶縁膜１５による効果を発揮させることが可能となるからであり、また、５倍程度以上とすると、第２ゲート絶縁膜１５と第１ゲート絶縁膜１３との段差が大きくなりすぎて第１ゲート絶縁膜１３の接続の信頼性を低下させるからである。

なお、第２ゲート絶縁膜１５は、端部１１ｃｔを被覆する他、メモリ素子１の信頼性を確保するために、半導体層１１以外の領域（支持基板１０）を被覆している。

第１ゲート電極１７は、不純物を高濃度にドープしたポリシリコン、金属（例えば、銅、アルミニウムなど）、高融点金属（タングステン、モリブデン、コバルト、チタン、タンタルなど）、高融点金属のシリサイドなどを単層膜あるいは複層膜として形成することが可能である。

また、ボディコンタクト領域１１ｂに対して、ボディコンタクト電圧Ｖｂ（バックバイアス電圧）を印加するためのコンタクトプラグ（不図示）を設けても良く、さらにコンタクトプラグに接続する上部配線を設けても良い。この構成により、メモリ動作時に発生する余剰キャリアを、ボディ（半導体層１１）からボディコンタクト領域１１ｂへ速やかに排出できるので、ボディ（半導体層１１）電位を安定化し、動作バラツキや誤動作を防止することができる。

また、第１ゲート絶縁膜１３（および第２ゲート絶縁膜１５）への電圧印加、ソース領域１１ｓ、ドレイン領域１１ｄへの電圧印加により、チャネル領域１１ｃを強度に電界がかかった空乏状態とした場合、チャネル領域１１ｃ内にホットキャリアが生成される。しかし、ボディコンタクト領域１１ｂを設けることにより、余剰のキャリアをボディコンタクト領域１１ｂから排出することができる。

したがって、第１ゲート絶縁膜１３に対応するチャネル領域１１ｃでの電位が安定に保たれ、連続してホットキャリアを生成できるので、ホットキャリア生成を適用した第１ゲート絶縁膜１３への電荷注入による高速での書込み、あるいは消去を行うことができる。

＜実施の形態２＞
図３Ａないし図３Ｄに基づいて、実施の形態１で説明したメモリ素子１の製造方法を実施の形態２として説明する。なお、図３Ａないし図３Ｄは、図２（Ａ）に対応する位置での断面を示してある。

図３Ａは、本発明の実施の形態２に係るメモリ素子の第２ゲート絶縁膜を形成した状態を断面で示す工程図である。

図３Ｂは、本発明の実施の形態２に係るメモリ素子の第２ゲート絶縁膜を加工して第１ゲート絶縁膜を形成する準備状態を断面で示す工程図である。

図３Ｃは、本発明の実施の形態２に係るメモリ素子の第１ゲート絶縁膜を形成した状態を断面で示す工程図である。

図３Ｄは、本発明の実施の形態２に係るメモリ素子の第１ゲート電極を形成した状態を断面で示す工程図である。

まず、表面が絶縁性の支持基板１０（例えば、ガラス基板）の上に、半導体層１１を形成する。半導体層１１は、例えば、ＣＶＤ法によって２０ｎｍ〜２００ｎｍ程度のシリコン膜（半導体膜）を積層することで形成される。必要に応じて、レーザーアニールなどの手法を用いて半導体層１１に結晶化処理を施してもよい。

フォトリソグラフィ技術およびエッチング技術を用いて、形成すべきメモリ素子１の形状に合わせて適当な形状に半導体層１１（半導体膜）を加工し、島状の半導体層１１を形成する。

なお、半導体層１１は、上述した製造方法以外に、例えば、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｅｒ）基板の表面を加工することによって、絶縁体上に島状の半導体層１１を形成することも可能である。

次に、電荷蓄積機能を有する第２ゲート絶縁膜１５を形成する。第２ゲート絶縁膜１５は、支持基板１０の全面に形成される。したがって、半導体層１１の表面にも第２ゲート絶縁膜１５が形成される。第２ゲート絶縁膜１５は、例えば、ＣＶＤ法のような堆積法によって、３０ｎｍ〜１２０ｎｍ程度のシリコン酸化膜として形成される。なお、電荷を蓄積する機能を持たせるために、実施の形態１で説明したとおり、適宜の炭素原子が含有されている。

形成した第２ゲート絶縁膜１５は、半導体層１１の厚さの影響を受けて、支持基板１０の上に積層された領域と、半導体層１１の上に積層された領域とで表面の高さが異なり、段差を生じている（図３Ａ）。

次に、第２ゲート絶縁膜１５を加工して、半導体層１１に対応させて第１ゲート絶縁膜１３を形成する。先ず、第２ゲート絶縁膜１５の段差を適宜のエッチング技術によって解消し、平坦化を行う。その後、第１ゲート絶縁膜１３を形成する領域を露出させるようにしてマスク部材ＭＭを形成する（図３Ｂ）。マスク部材ＭＭは、例えばフォトレジストを塗布し、フォトリソグラフィ技術を適用して形成する。

また、マスク部材ＭＭは、半導体層１１（チャネル領域１１ｃのチャネル幅方向Ｄｃｗ）での端部１１ｃｔを被覆するように形成される。この構成によって、端部１１ｃｔで、第１ゲート絶縁膜１３の膜厚Ｔｇ１（図３Ｃ）と第２ゲート絶縁膜１５の膜厚Ｔｇ２（図３Ｃ）とを異なる膜厚とすることができる。

マスク部材ＭＭをマスクとして、第１ゲート絶縁膜１３に対応する領域に成膜された第２ゲート絶縁膜１５をエッチング除去することによって、第１ゲート絶縁膜１３を所定の厚さ（膜厚Ｔｇ１）に形成する（図３Ｃ）。つまり、本実施の形態では、第２ゲート絶縁膜１５に対するエッチングを施すことによって第１ゲート絶縁膜１３を形成している。なお、図３Ｃでは、第１ゲート絶縁膜１３と第２ゲート絶縁膜１５との関係を明確に示すために、異なる領域に区分して示している。

第１ゲート絶縁膜１３を形成する領域での第２ゲート絶縁膜１５のエッチングは、エッチング技術によって施すことが可能であり、ウエットエッチング、あるいはドライエッチングによって実行することが可能である。本実施の形態では、第１ゲート絶縁膜１３は、第２ゲート絶縁膜１５をエッチングすることによって形成されることから、例えば、第１ゲート絶縁膜１３および第２ゲート絶縁膜１５は、同質のシリコン酸化膜として形成することができる。したがって、異なる膜質を使用する場合よりも、工程数を低減することができる。

実施の形態１で記載したとおり、第１ゲート絶縁膜１３の膜厚Ｔｇ１と第２ゲート絶縁膜１５の膜厚Ｔｇ２を異ならせることによって、端部１１ｃｔでは、半導体層１１（チャネル領域１１ｃ）に対するゲート電界の印加状態を変化させることができる。

第２ゲート絶縁膜１５の膜厚Ｔｇ２を第１ゲート絶縁膜１３の膜厚Ｔｇ１より厚くすることによって、チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔでの電界を緩和することが可能となる。したがって、端部１１ｃｔでの電界集中による破壊やダメージを減らすことができる。

端部１１ｃｔに対応する領域での第２ゲート絶縁膜１５の膜厚Ｔｇ２は、第１ゲート絶縁膜１３の膜厚Ｔｇ１の１．１倍から第１ゲート絶縁膜１３の膜厚Ｔｇ１と半導体層１１の厚さの合計に対して５倍程度とすることが好ましい。

第２ゲート絶縁膜１５の膜厚Ｔｇ２を第１ゲート絶縁膜１３の膜厚Ｔｇ１に対して１．１倍厚くすることにより、端部１１ｃｔへの電界集中を効果的に緩和させる効果が得られる。また、半導体層１１の厚さと第１ゲート絶縁膜１３の膜厚Ｔｇ１の合計に対して５倍以上としたときは、チャネル幅方向Ｄｃｗの端部１１ｃｔで第２ゲート絶縁膜１５の膜厚Ｔｇ２が厚くなりすぎ、端部１１ｃｔに対応する第１ゲート絶縁膜１３、第２ゲート絶縁膜１５に対してキャリア（ホールまたは電子）の注入が困難となり、メモリ機能の低下をもたらす。

本実施の形態では、第２ゲート絶縁膜１５をエッチングすることによって、膜厚が異なる第１ゲート絶縁膜１３を形成したが、他の方法によって第１ゲート絶縁膜１３、第２ゲート絶縁膜１５を形成することが可能である。

例えば、マスク部材ＭＭ（図３Ｂ）をマスクとして、第２ゲート絶縁膜１５が露出した領域の第２ゲート絶縁膜１５を全て除去し、第２ゲート絶縁膜１５を除去した領域に対応する半導体層１１の上に改めて第１ゲート絶縁膜１３を形成することも可能である。この方法では、第１ゲート絶縁膜１３の膜厚Ｔｇ１をデポジッション（堆積）のみで一義的に規定できることから高精度に膜厚Ｔｇ１を制御することができる。

第１ゲート絶縁膜１３の膜厚Ｔｇ１と第２ゲート絶縁膜１５の膜厚Ｔｇ２とを制御した後、適宜の工程でマスク部材ＭＭを除去し、チャネル領域１１ｃに対する不純物濃度の制御を行う。チャネル領域１１ｃに対しては、第１ゲート絶縁膜１３と第２ゲート絶縁膜１５の膜厚差を利用して、端部１１ｃｔでの不純物濃度（チャネル濃度）を薄くすることが可能となる。

つまり、ゲート絶縁膜（第１ゲート絶縁膜１３および第２ゲート絶縁膜１５）をイオン注入のマスクとして半導体層１１（チャネル領域１１ｃ）にイオン注入を行い、例えば、膜厚Ｔｇ２に対して薄い膜厚Ｔｇ１を有する第１ゲート絶縁膜１３に対応する領域でのドーズ量を半導体層１１（チャネル領域１１ｃ）にピークが来るようにすると、必然的に第２ゲート絶縁膜１５に対応する領域でのドーズ量は減少する。したがって、端部１１ｃｔに対応する領域のチャネル濃度を薄くすることが可能となる。

端部１１ｃｔのチャネル濃度を薄くすると、ゲート電界で制御しにくい端部１１ｃｔでのリーク電流を減少させることができる。したがって、より良いメモリ特性を得ることが可能どなる。

チャネル領域１１ｃに対するチャネル濃度の制御をした後、第１ゲート電極１７を形成する。第１ゲート電極１７は、例えば、ドープされたポリシリコンのような多結晶半導体、あるいはタングステンやモリブデンなどの金属からなる導電体膜を堆積することによって形成される。堆積された導電体膜（堆積膜）をフォトリソグラフィ技術とエッチング技術を用いて加工することにより、第１ゲート電極１７を形成する（図３Ｄ）。

次に、必要に応じシリコン酸化膜のような注入保護膜を表面に形成した後、例えばフォトレジストによるマスキングとイオン注入法を適用して、ソース領域１１ｓ、ドレイン領域１１ｄに対応する領域に不純物を導入（イオン注入）する（不図示）。

ソース領域１１ｓ、ドレイン領域１１ｄに対応する領域へ、例えばＰ型不純物を導入する（Ｐチャネル型のメモリ素子１を形成する場合）ことによってソース領域１１ｓ、ドレイン領域１１ｄを形成することが可能である。

本実施の形態では、ソース領域１１ｓおよびドレイン領域１１ｄは、Ｐ型不純物領域としてある。したがって、メモリ素子１はＰチャネル型となることから、書込み時のキャリアとして正孔を第１ゲート絶縁膜１３へ注入し、消去時のキャリアとして電子を第１ゲート絶縁膜１３へ注入することが可能となるので、動作時のダメージが低く、安定したメモリ特性を有するメモリ素子１とすることができる。

また、Ｐチャネル型のメモリ素子１とすることによって、例えば、ガラス基板や絶縁性樹脂基板を適用して比較的低温のプロセスで製造した場合でも、より安定したメモリ特性を実現することができる。

ソース領域１１ｓ、ドレイン領域１１ｄをイオン注入法によって形成するとき、第１ゲート電極１７がイオン注入に対する注入マスク部材となることから、第１ゲート電極１７が存在しない領域に対してＰ型不純物が注入され、ソース領域１１ｓおよびドレイン領域１１ｄを第１ゲート電極１７に対して自己整合的に位置合わせして高精度にチャネル長を規定することができる。

イオン注入の後、引き続いて適宜のアニール処理を行い、不純物を活性化することによって、ソース領域１１ｓとドレイン領域１１ｄが形成され、実施の形態１（図１、図２）に示した構造のメモリ素子１が得られる。

なお、ソース領域１１ｓとドレイン領域１１ｄを形成するためのイオン注入の際に、ゲート電極１３は注入マスクとなっていたことから、チャネル幅（チャネル幅方向Ｄｃｗ）はゲート電極１３の下にある半導体層１１の幅によって規定されることになる。

この後、必要に応じ、層間絶縁膜を形成し、コンタクトプラグをソース領域１１ｓ、ドレイン領域１１ｄ、ゲート電極１３に対して設けることが可能である。また、ソース領域１１ｓ、ドレイン領域１１ｄ、ゲート電極１３に対する上部配線を形成することも可能である。

＜実施の形態３＞
図４Ａないし図４Ｃに基づいて、実施の形態１、実施の形態２で説明したメモリ素子１の動作（メモリ機能）を実施の形態３として説明する。なお、図４Ａないし図４Ｃは、図２Ｃに対応する位置での断面を示し、動作説明に無関係な第２ゲート絶縁膜１５を省略し、また、断面のハッチングは省略してある。

本実施の形態では、上述したとおり、ソース領域１１ｓ、ドレイン領域１１ｄをＰ型不純物で形成し、メモリ素子１をＰチャネル型とした場合について説明する。

なお、ソース領域１１ｓに印加される電圧をソース電圧Ｖｓ、ドレイン領域１１ｄに印加される電圧をドレイン電圧Ｖｄ、第１ゲート電極１７に印加される電圧をゲート電圧Ｖｇとする。また、書込み時の各電圧は、書込みソース電圧Ｖｓｗ、書込みドレイン電圧Ｖｄｗ、書込みゲート電圧Ｖｇｗとし、消去時の各電圧は、消去ソース電圧Ｖｓｅ、消去ドレイン電圧Ｖｄｅ、消去ゲート電圧Ｖｇｅとし、読出し時の各電圧は、読出しソース電圧Ｖｓｒ、読出しドレイン電圧Ｖｄｒ、読出しゲート電圧Ｖｇｒとする。

また、メモリ素子１をＰチャネル型とした場合は、電荷蓄積機能を有するゲート絶縁膜１３にホールが蓄積された状態、メモリ素子１をＮチャネル型とした場合は、電子が蓄積された状態を書込み状態と定義する。消去状態とは、電子ないしホールがほとんど蓄積されていない状態か、電子とホールが同程度蓄積され電気的に中和されている状態か、あるいは書込み状態とは逆タイプのキャリア（Ｐチャネル型の場合は電子、Ｎチャネル型の場合はホール）が主に蓄積されている状態を指すこととする。なお、書込み状態を消去状態とし、消去状態を書込み状態として規定することも可能である。

図４Ａは、本発明の実施の形態３に係るメモリ素子での書込み動作を説明する動作概念図である。

メモリ素子１への書込み動作は、次のように行う。

すなわち、ドレイン領域１１ｄに負の書込みドレイン電圧Ｖｄｗを印加し、第１ゲート電極１７に、ソース領域１１ｓのソース電圧Ｖｓ（書込みソース電圧Ｖｓｗ）に対して負の書込みゲート電圧Ｖｇｗを印加することによって実行することができる。

負の書込みドレイン電圧Ｖｄｗ、負の書込みゲート電圧Ｖｇｗの印加により、ソース領域１１ｓとドレイン領域１１ｄの間に書込み電流Ｉｄｗが流れる。つまり、書込み電流Ｉｄｗが流れることから、高エネルギーを有するキャリア（ホール）が発生する。発生したキャリアは、高エネルギーを有することから書込みキャリアＣＩｗとして第１ゲート絶縁膜１３の中へ注入され、メモリ素子１での書込みが行われる。

例えば、ソース領域１１ｓをグラウンド電位（書込みソース電圧Ｖｓｗ＝０Ｖ）とし、ドレイン領域１１ｄへ書込みドレイン電圧Ｖｄｗ（例えば、書込みドレイン電圧Ｖｄｗ＝−６Ｖ〜−１５Ｖ）を印加する。また、第１ゲート電極１７には書込みゲート電圧Ｖｇｗ（例えば、書込みゲート電圧Ｖｇｗ＝−６Ｖ〜−４０Ｖ）を印加する。

上述した書込みソース電圧Ｖｓｗ、書込みドレイン電圧Ｖｄｗ、書込みゲート電圧Ｖｇｗの印加状態では、ソース領域１１ｓとドレイン領域１１ｄとの間のチャネル領域１１ｃに大きな書込み電流Ｉｄｗが流れ、ジュール熱が発生する。ジュール熱の発生によりチャネル領域１１ｃは加熱され、チャネル領域１１ｃの温度は上昇する。チャネル領域１１ｃの温度上昇に伴い高エネルギーを有するキャリアが多量に発生する。

発生した高エネルギーのキャリアの一部は、第１ゲート電極１７（書込みゲート電圧Ｖｇｗ）の電界の影響により書込みキャリアＣＩｗとなり、電荷蓄積機能を有する第１ゲート絶縁膜１３の中へ飛び込んで、トラップされ、メモリ素子１での書込み動作が実行される。

メモリ素子１では、第１ゲート絶縁膜１３へキャリアがトラップされた書込み状態を高速で実現することができ、また、メモリ素子１へのダメージも少ない。このような効果は、支持基板１０としてガラス基板や絶縁性樹脂基板などの断熱性の高い部材を用いた場合に顕著に得ることができる。なお、断熱性が高いとは、例えば熱伝度率で表すと、１０Ｗ／（ｍ・Ｋ）以下であり、特に、０．１Ｗ／（ｍ・Ｋ）〜２Ｗ／（ｍ・Ｋ）の範囲が好ましい。この範囲の熱伝導率とすることによって、チャネル領域１１ｃで発生した温度を維持することが可能となり、書込みを安定的に実行させることができる。

上述した書込み動作により、例えばＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ：ファウラーノードハイム）トンネル現象が殆ど起こらないような低い印加電圧でも高速の書込みが可能となり、ＦＮトンネルを用いた書込み方法よりも低電圧での書込み動作を実現することができる。なお、本発明では、ＦＮトンネル現象による書込みを排除するものではない。

図４Ｂは、本発明の実施の形態３に係るメモリ素子での消去動作を説明する動作概念図である。

メモリ素子１への消去動作は、次のように行う。

すなわち、ボディコンタクト領域１１ｂのボディコンタクト電圧Ｖｂ（例えば、グラウンド電位。ボディコンタクト電圧Ｖｂ＝０）より第１ゲート電極１７のゲート電圧Ｖｇ（消去ゲート電位Ｖｇｅ）が高くなるように、第１ゲート電極１７に消去ゲート電圧Ｖｇｅ（例えば、消去ゲート電圧Ｖｇｅ＝＋２５Ｖ〜３５Ｖ）を印加することによって実行する
ことができる。

つまり、消去ゲート電圧Ｖｇｅの印加によって、第１ゲート絶縁膜１３を介したＦＮトンネル現象により第１ゲート絶縁膜１３へ電子が消去キャリアＣＩｅとして注入される。したがって、ＦＮトンネル現象によって注入された電子（消去キャリアＣＩｅ）が書き込まれたキャリア（ホール）と結合してキャリア（ホール）を消去することによって、メモリ素子１での消去動作が実行される。

また、他の消去動作として、次の方法が挙げられる。

すなわち、ボディコンタクト電圧Ｖｂがグラウンド電位（ボディコンタクト電圧Ｖｂ＝０）になるように電圧を印加する。さらに、ボディコンタクト電圧Ｖｂに対してソース領域１１ｓおよびドレイン領域１１ｄへ負の消去電圧（例えば、消去ソース電圧Ｖｓｅ＝−６Ｖ〜−２０Ｖ、消去ドレイン電圧Ｖｄｅ＝−６Ｖ〜−２０Ｖ）、ボディコンタクト電圧Ｖｂに対して第１ゲート電極１７へ正の消去ゲート電圧Ｖｇｅ（例えば、Ｖｇｅ＝＋５Ｖ〜１０Ｖ）を印加する。

上述した消去ソース電圧Ｖｓｅ、消去ドレイン電圧Ｖｄｅ、消去ゲート電圧Ｖｇｅの印加状態では、ソース領域１１ｓおよびドレイン領域１１ｄからチャネル領域１１ｃへ、消去時リーク電流Ｉｎｅが発生し、消去時リーク電流Ｉｎｅに起因して高エネルギーの電子が生成され、一部の電子は第１ゲート電極１７の電界によって、第１ゲート絶縁膜１３の中へ消去キャリアＣＩｅとして電子が注入される。

つまり、第１ゲート絶縁膜１３に飛び込んだ電子により、トラップされているホールが消去されることによって、メモリ素子１での消去動作が行われる。本発明では、この方法（図４Ｂ）による消去動作が低電圧動作の観点から好ましい。

図４Ｃは、本発明の実施の形態３に係るメモリ素子での読出し動作を説明する動作概念図である。

メモリ素子１の読出し動作は、次のように行う。

すなわち、メモリ素子１における記憶情報の読出しは、第１ゲート絶縁膜１３の中のキャリア（電荷）の多寡が、ソース領域１１ｓとドレイン領域１１ｄとの間でのドレイン電流Ｉｄ（読出しドレイン電流Ｉｄｒ）の多寡に影響することを利用して実行できる。

ソース領域１１ｓに印加される読出しソース電圧Ｖｓをグラウンド電位（読出しソース電圧Ｖｓ＝０）とし、ドレイン領域１１ｄへ読出しドレイン電圧Ｖｄｒ（例えば、読出しドレイン電圧Ｖｄｒ＝−４Ｖ）を印加し、第１ゲート電極１７へ読出しゲート電圧Ｖｇｒ（例えば、読出しゲート電圧Ｖｇｒ＝−４Ｖ）を印加する。

第１ゲート電極１７へ読出しドレイン電圧Ｖｄｒ、読出しゲート電圧Ｖｇｒが印加されることにより、ソース領域１１ｓからドレイン領域１１ｄまでの間のチャネル領域１１ｃに読出しドレイン電流Ｉｄｒが流れる。

メモリ素子１に対する書込みがされた状態、すなわち、第１ゲート絶縁膜１３へホールが蓄積された状態であれば、第１ゲート絶縁膜１３に蓄積されたホールが、第１ゲート電極１７からチャネル領域１１ｃへ印加された電界の影響を打ち消すこととなる。したがって、消去状態（すなわち、ホールが実質的に蓄積されていない状態）に比べて、ソース領域１１ｓからドレイン領域１１ｄへ流れる読出しドレイン電流Ｉｄｒが小さくなる。

つまり、記憶情報を第１ゲート絶縁膜１３にトラップされた電荷量の多寡と関連付け、また、トラップされた電荷量をドレイン電流Ｉｄ（読出しドレイン電流Ｉｄｒ）の多寡に反映させることにより、記憶された情報の読出しが可能となる。

上述したとおり、本実施の形態に係るメモリ素子１では、書込み動作、消去動作、読出し動作というメモリ機能を実行させることが可能である。メモリ素子１でのメモリ機能をさらに効果的に実行させるために、次に示す形態とすることが好ましい。

メモリ素子１は、チャネル長に応じて書込み・消去の条件を調整することが可能である。一般的には、チャネル長が小さいほど書込み・消去の電圧を低く設定することが可能である。したがって、メモリ素子１のチャネル長（ソース領域１１ｓとドレイン領域１１ｄとの間隔）は３．４μｍ以下とすることが低電圧化、高速化、低消費電力化の観点から好ましい。

また、書換えを繰り返し安定して実行させるためには、チャネル長を２．４μｍ以下とすることが好ましい。チャネル長を０．９μｍ以下とすれば、さらに低電圧で、さらに高速化が可能な高性能メモリ素子１とすることが可能となる。

なお、チャネル長は０．１μｍ以上であることが好ましい。チャネル長が０．１μｍより小さくなると、短チャネル効果の影響が大きくなり、メモリ素子１相互間の特性のバラツキが大きくなることがあるからである。

メモリ素子１のチャネル幅は、例えば０．５μｍ〜１００μｍの値に適宜設定できる。特にメモリ素子１をガラス基板のような断熱性の高い支持基板１０の上に形成する場合、書込み時に書込み電流Ｉｄｗによって素子が効果的に加熱されることから、書込み速度を向上させることが可能となる。したがって、チャネル幅が大きいほど、素子あたりの発熱量を大きくできるので、より高速の書込みを行うことができる。

支持基板１０が耐熱性の低いガラス基板や絶縁性樹脂基板などである場合は、高温のプロセスを用いることができない。したがって、高温のプロセスが必要な高密度の積層膜を第１ゲート絶縁膜１３として用いることは困難である。また、低温のプロセスにより形成した第１ゲート絶縁膜１３では、ホットホールに晒されるとダメージを受けやすく、結果として素子の性能が劣化しやすい。

このような場合、メモリ素子１をＰチャネル型とすることによって素子の劣化を緩和することが可能となる。Ｐチャネル型とすることで、書込み時のホール注入をジュール熱のアシストにより低ダメージで行うことができる。また、消去の際はホールではなく電子を注入することから、消去時のダメージも低減することができる。

また、メモリ素子１で書込み動作、消去動作を実行する場合には、チャネル領域１１ｃに電圧（ボディコンタクト電圧）を印加できると効率的に書込み動作、消去動作ができる場合が多い。例えば、ＦＮ注入によって電荷を出し入れする場合、また、チャネル領域１１ｃとソース領域１１ｓ・ドレイン領域１１ｄに逆接合電流（逆バイアス電流）を発生させて電荷を注入する場合、などがある。この場合には、チャネル領域１１ｃに電圧を印加できるようにする必要があり、ボディコンタクト領域１１ｂ（図２、図４Ｂ）を備えたメモリ素子１とすることが好ましい。

＜実施の形態４＞
図５ないし図８Ｂに基づいて、実施の形態１ないし実施の形態３で説明したメモリ素子１の特性と参考比較技術に係るメモリ素子の特性との比較を実施の形態４として説明する。

図５は、参考比較技術に係るメモリ素子の平面構造を示す平面図である。

図６は、図５に示したメモリ素子の断面構造であり、（Ａ）は図５の矢符Ａ−Ａでの断面の端面図、（Ｂ）は図５の矢符Ｂ−Ｂでの断面の端面図、（Ｃ）は図５の矢符Ｃ−Ｃでの断面の端面図である。

参考比較技術に係るメモリ素子２０１は、支持基板２１０と、支持基板２１０に積層され対向するソース領域２１１ｓおよびドレイン領域２１１ｄを有する半導体層２１１と、ソース領域２１１ｓおよびドレイン領域２１１ｄの間で半導体層２１１に形成されたチャネル領域２１１ｃと、チャネル領域２１１ｃに積層され電荷蓄積機能を有するゲート絶縁膜２１３を備える。また、半導体層２１１（チャネル領域２１１ｃ）の上には、電荷蓄積機能を有するゲート絶縁膜２１３を介して、ゲート電極２１７が形成されている。

つまり、メモリ素子２０１では、実施の形態１ないし実施の形態３で記載したメモリ素子１が備える第２ゲート絶縁膜１５が存在しない。したがって、ゲート絶縁膜２１３は、チャネル領域２１１ｃのチャネル幅方向Ｄｃｗにおいて均一な絶縁膜として形成されている。なお、メモリ素子２０１は、従来技術として示したメモリ素子１０１（図１５）と同様の技術である。

メモリ素子２０１は、書込み動作、消去動作、読出し動作が可能であり、メモリ素子１と同様の方法で実行させることが可能である。

図７は、実施の形態１ないし実施の形態３に係るメモリ素子と参考比較技術に係るメモリ素子との特性を比較する特性グラフであり、書込み状態および消去状態でのドレイン電流（読出しドレイン電流）のゲート電圧依存性を示す特性グラフである。

本実施の形態では、ソース電圧Ｖｓに対するドレイン電圧Ｖｄを−４Ｖとした。

つまり、図７の特性グラフは、ドレイン電圧Ｖｄ＝−４Ｖでの、ゲート電圧Ｖｇとドレイン電流Ｉｄ（読出しドレイン電流Ｉｄｒ）との関係を示す。なお、横軸はゲート電圧Ｖｇ（Ｖ）、縦軸は読出しドレイン電流Ｉｄｒ（Ａ）である。

特性曲線ＩＣｓは、メモリ素子１の初期状態での読出しドレイン電流Ｉｄｒを、特性曲線ＩＣｗは、メモリ素子１の書込み状態での読出しドレイン電流Ｉｄｒを、特性曲線ＰＣｓは、メモリ素子２０１の初期状態での読出しドレイン電流Ｉｄｒを、特性曲線ＰＣｗは、メモリ素子２０１の書込み状態での読出しドレイン電流Ｉｄｒをそれぞれ示す。

メモリ素子１およびメモリ素子２０１は、ともに、チャネル長を１．５μｍ、チャネル幅を５μｍとした。メモリ素子１では、第１ゲート絶縁膜１３を膜厚Ｔｇ１＝５０ｎｍとし、第２ゲート絶縁膜１５を膜厚Ｔｇ２＝８０ｎｍとし、シリコン酸化膜で形成した。またメモリ素子２０１のゲート絶縁膜２１３は、膜厚５０ｎｍのシリコン酸化膜である。

書込み条件は、ソース電圧Ｖｓを基準（書込みソース電圧Ｖｓｗ＝０Ｖ）として書込みドレイン電圧Ｖｄｗ＝−８Ｖとし、書込みゲート電圧Ｖｇｗ＝−３０Ｖを１秒間印加した。

書込み状態での読出しドレイン電流Ｉｄｒの特性を比較すると、全体にメモリ素子１の方がメモリ素子２０１に対して小さい値を示し、初期状態に対する差異が大きくなっている。

例えば、ゲート電圧Ｖｇ＝−２Ｖでは、初期状態がいずれも１０^-4Ａ程度の読出しドレイン電流Ｉｄｒである。また、書込み状態での読出しドレイン電流Ｉｄｒは、メモリ素子１では読出しドレイン電流Ｉｄｒ＝１０^-10Ａ（０．１ｎＡ）であるのに対し、メモリ素子２０１では読出しドレイン電流Ｉｄｒ＝１０^-9Ａ（１ｎＡ）となっている。

つまり、メモリ素子１の方がメモリ素子２０１に比較してオフリーク電流（読出しドレイン電流Ｉｄｒ）が少なくなっている。また、書込み状態と初期状態との差異が大きくなっている。

一般的に、書込み状態のときに生じるオフリーク電流（言い換えると書込み状態の読出し電流Ｉｄｒ）はゼロに近ければ、読出し時の書込み状態と初期状態との判別が、より容易に安定して行える。

したがって、メモリ素子１（実施の形態１ないし実施の形態３）の方がメモリ素子２０１（参考比較技術）に対して、メモリ特性を大幅に改善されていることが明らかである。

メモリ素子１によれば、オフリーク電流を低減することができることから、読出し用の周辺回路を簡略化することができる。

例えば、ガラスなどの耐熱性の低い基板を支持基板１として用い、周辺回路用トランジスタを同一基板上に薄膜トランジスタとして形成する場合、周辺回路は、特性バラツキの大きい薄膜トランジスタで形成されることになる。

このような場合でも、メモリ素子１によれば、特に書込み状態に対する読出し電流Ｉｄｒを可能な限りゼロに近づけることが可能となり、初期状態との差を顕著なものとすることができるので、特性バラツキの大きい周辺回路を使用しても、読出しを安定して行うことができ、信頼性の高いメモリ素子１を提供できる。

メモリ素子１とメモリ素子２０１との特性の相違が生じる理由について、図８Ａおよび図８Ｂに基づいてさらに説明する。

図８Ａは、参考比較技術に係るメモリ素子での読出し時の動作を概念的に示す平面図である。

図８Ｂは、実施の形態１ないし実施の形態３に係るメモリ素子での読出し時の動作を概念的に示す平面図である。

メモリ素子２０１では、ソース領域２１１ｓとドレイン領域２１１ｄの間に挟まれたチャネル領域２１１ｃが、読出しの際、読出しドレイン電流Ｉｄｒが流れる領域である。書込みや消去の際、チャネル領域２１１ｃの上のゲート絶縁膜２１３へ、キャリアの注入が行われ、このキャリアのポテンシャルが、読出しドレイン電流Ｉｄｒの多寡に影響する。

メモリ素子２０１での書込みの際には、ソース領域２１１ｓとドレイン領域２１１ｄとの間に電流を流してキャリアを発生させていることから、キャリア注入はソース領域２１１ｓおよびドレイン領域２１１ｄに挟まれた領域（チャネル領域２１１ｃ）で限定的に生じる。

チャネル領域２１１ｃでは、書込み後の閾値が高くなるので、書込み状態の読出し電流Ｉｄｒは初期状態に比べて効果的に減少する。しかし、チャネル領域２１１ｃのチャネル幅方向Ｄｃｗにおける端部２１１ｃｔには、高いゲート電圧Ｖｇを印加した条件で書込みを行うと、端部２１１ｃｔに電界が集中し、端部２１１ｃｔの上のゲート絶縁膜２１３へは、ホールだけではなく消去側へと閾値電圧が動く電子注入が書込み時リーク電流Ｉｎｗとして生じる。

また、メモリ素子１では、チャネル領域１１ｃのチャネル幅方向Ｄｃｗの端部１１ｃｔは、メモリ素子２０１と同様に島状の半導体層１１の端部で決定されている。しかし、メモリ素子２０１とは異なり、端部１１ｃｔには第２ゲート絶縁膜１５が形成されている。つまり、第２ゲート絶縁膜１５の膜厚Ｔｇ２は第１ゲート絶縁膜１３の膜厚Ｔｇ１より厚く形成してあることから、ゲート電界の集中を抑制することが可能であり、書込み時リーク電流Ｉｎｗを抑制することができる。したがって、結果としてオフリーク電流（読出しドレイン電流Ｉｄｒ）をメモリ素子２０１よりも約１桁小さくすることができる。

例えば、ゲート電圧Ｖｇ＝０Ｖでのオフリーク電流（読出しドレイン電流Ｉｄｒ）を図７の特性で比較すると、メモリ素子１のオフリーク電流は、メモリ素子２０１のオフリーク電流に対して約１桁小さくなっている。

＜実施の形態５＞
図９に基づいて、実施の形態１ないし実施の形態４に係るメモリ素子１の第１ゲート絶縁膜１３の変形例を実施の形態５として説明する。つまり、実施の形態１ないし実施の形態４では、第１ゲート絶縁膜１３を単層膜として説明したが複層膜を積層して形成した場合について説明する。

図９は、本発明の実施の形態５に係るメモリ素子の第１ゲート絶縁膜の断面構造を示す断面図である。

図９では、第１ゲート絶縁膜１３のみを示し、ソース領域１１ｓ、ドレイン領域１１ｄ、チャネル領域１１ｃなどは省略してある。

第１ゲート絶縁膜１３は、半導体層１１の側から第１層ゲート絶縁膜１３ｆ、第２層ゲート絶縁膜１３ｓ、第３層ゲート絶縁膜１３ｔとした積層構造とすることが可能である。例えば、第２層ゲート絶縁膜１３ｓは電荷蓄積機能を有する膜とし、第１層ゲート絶縁膜１３ｆおよび第３層ゲート絶縁膜１３ｔによって第２層ゲート絶縁膜１３ｓに蓄積された電荷の流出を防止する構成とすることによって、実施の形態１ないし実施の形態４で示した第１ゲート絶縁膜１３と同様に作用させることが可能となる。

つまり、第１層ゲート絶縁膜１３ｆおよび第３層ゲート絶縁膜１３ｔを第２層ゲート絶縁膜１３ｓの上下両面に配置することから第２層ゲート絶縁膜１３ｓの電荷保持特性（電荷蓄積特性）を向上させることが可能となる。

第２層ゲート絶縁膜１３ｓとしては、シリコン窒化膜のような電荷トラップ準位を有する絶縁膜、炭素含有シリコン酸化膜のような絶縁膜中に半導体や金属の微粒子を含む絶縁膜などを適用することができる。

また、第１層ゲート絶縁膜１３ｆおよび第３層ゲート絶縁膜１３ｔとしては、比較的電荷トラップ準位が少なく、電荷に対するエネルギー障壁の高い材質が好ましく、例えば、電荷蓄積機能を生じる不純物を含まないシリコン酸化膜を適用することができる。

第１ゲート絶縁膜１３を多層の積層構造とする場合の各絶縁層の構成は、メモリ素子１の仕様を考慮して適宜設定することが可能である。例えば、第１層ゲート絶縁膜１３ｆの膜厚は２ｎｍ〜２０ｎｍ程度、電荷蓄積機能を要求される第２層ゲート絶縁膜１３ｓの膜厚は２ｎｍ〜５０ｎｍ、第３層ゲート絶縁膜１３ｔの膜厚は２〜５０ｎｍ程度の範囲で設定することが好ましい。

第１層ゲート絶縁膜１３ｆ、第２層ゲート絶縁膜１３ｓ、第３層ゲート絶縁膜１３ｔの膜厚は、薄い方が書込み動作または消去動作を低電圧で実行することができるので、素子を低消費電力化できる。しかし、膜厚が薄すぎると、蓄積電荷の外部への流出や、読出し動作時に誤書込みや誤消去（ディスターブ）が生じることがある。

したがって、メモリ機能の信頼性を考慮して、第１層ゲート絶縁膜１３ｆの膜厚は３ｎｍ〜１５ｎｍ程度、第２層ゲート絶縁膜１３ｓの膜厚は５ｎｍ〜３０ｎｍ程度、第３層ゲート絶縁膜１３ｔの膜厚は３〜３０ｎｍ程度の範囲で設定することがより好ましい。

また、第１層ゲート絶縁膜１３ｆの膜厚は、第３層ゲート絶縁膜１３ｔの膜厚以下に設定することが好ましい。第１層ゲート絶縁膜１３ｆは薄いほど第２層ゲート絶縁膜１３ｓへのキャリア注入効率が上がり、書込み動作または消去動作を高速化させることができるからである。

他方、第３層ゲート絶縁膜１３ｔの膜厚は、厚いほど第２層ゲート絶縁膜１３ｓと第１ゲート電極１７との間でのキャリアのやり取りを防止できる。つまり、第３層ゲート絶縁膜１３ｔの膜厚を第１層ゲート絶縁膜１３ｆの膜厚より厚くすることによって、蓄積電荷の長期保持性や、誤書込み・誤消去防止性を向上させたメモリ素子１とすることが可能となる。

したがって、第１層ゲート絶縁膜１３ｆおよび第３層ゲート絶縁膜１３ｔのそれぞれの特性を考慮して、第１層ゲート絶縁膜１３ｆの膜厚は、第３層ゲート絶縁膜１３ｔの膜厚の２０％〜１００％とすることが好ましい。

具体例として、第１ゲート絶縁膜１３は、例えば、ＣＶＤ法により、第１層ゲート絶縁膜１３ｆとして３ｎｍ〜２０ｎｍ程度のシリコン酸化膜、第２層ゲート絶縁膜１３ｓとして５ｎｍ〜５０ｎｍ程度のシリコン窒化膜、第３層ゲート絶縁膜１３ｔとして３ｎｍ〜５０ｎｍ程度のシリコン酸化膜を順次積層した構成とすることができる。

シリコン窒化膜をシリコン酸化膜で挟む構造とすることによって、準位の多いシリコン窒化膜へ意図的に電荷を注入して捕獲させることができる。シリコン窒化膜は、多くの準位をもっていることから、注入された電荷が準位でトラップされる可能性が高い。また、シリコン窒化膜は、シリコン酸化膜より誘電率が高いことから、同じ膜厚のシリコン酸化膜を適用した場合に比較して、第１ゲート電極１７のゲート電圧Ｖｇによる電界をチャネル領域１１ｃに効率的に与えることが可能となる。

シリコン窒化膜は、上述したとおり、多くの準位をもっているので、電荷が準位にトラップされる可能性が高い。したがって、下層にシリコン酸化膜を形成するだけでなく、上層にもシリコン酸化膜を形成することが好ましい。

多くの準位を持つシリコン窒化膜をシリコン酸化膜で挟むことによって、第１ゲート電極１７の側からと、チャネル領域１１ｃ（半導体層１１）の側からの不要な電荷の注入を防止できる。つまり、膜中や界面の準位が比較的多いシリコン窒化膜をシリコン酸化膜で挟持することによって、シリコン窒化膜の上下から電界による不用な電荷が進入してシリコン窒化膜または界面に捕獲されることを抑制でき、メモリ機能（電荷蓄積機能）を向上させることができる。

電荷蓄積機能を有する第２層ゲート絶縁膜１３ｓとして準位の多いシリコン窒化膜を用いることから、不用な電荷が第２層ゲート絶縁膜１３ｓに捕獲されやすい。したがって、第２層ゲート絶縁膜１３ｓでの電荷の捕獲を、書込み動作、あるいは、消去動作として利用することができる。

上述したとおり、本実施の形態に係るメモリ素子１では、第１ゲート絶縁膜１３は、シリコン酸化物で形成されたシリコン酸化膜およびシリコン窒化物で形成されたシリコン窒化膜を備える。したがって、シリコン酸化膜に比較して準位の多いシリコン窒化膜へ意図的にキャリア（電荷）を注入して捕獲させることが可能となることから、効率的なキャリアの注入が可能なメモリ素子１とすることができる。

また、第１ゲート絶縁膜１３は、シリコン窒化膜をシリコン酸化膜で挟んだ３層構造としてある。したがって、キャリアが注入されやすいシリコン窒化膜またはシリコン窒化膜の界面への上下からの不要なキャリアの侵入を防止して、不要なキャリアがシリコン窒化膜またはシリコン窒化膜の界面に捕獲されることを抑制することが可能となる。また、シリコン酸化膜をシリコン窒化膜の下層に形成するだけでなく、シリコン窒化膜の上層にも形成することから、メモリ保持特性を向上させることが可能となる。

＜実施の形態６＞
図１０ないし図１２に基づいて、本実施の形態に係る半導体記憶装置について説明する。本実施の形態に係る半導体記憶装置は、支持基板１の上に形成された実施の形態１ないし実施の形態５に係るメモリ素子１と、メモリ素子１とは別に支持基板１の上に形成されたトランジスタとを備える。

図１０は、本発明の実施の形態６に係る半導体記憶装置の平面構造を示す平面図である。

図１１は、図１０に示した半導体記憶装置の第１実施例での断面構造であり、（Ａ）は図１０の矢符Ａ−Ａでの断面の端面図、（Ｂ）は図１０の矢符Ｂ−Ｂでの断面の端面図である。

本実施の形態に係る半導体記憶装置３は、支持基板１０と、支持基板１０に形成されたメモリ素子１と、支持基板１０に形成されたトランジスタ２とを備える。

メモリ素子１は、実施の形態１ないし実施の形態５のいずれかで説明したメモリ素子１であり、支持基板１０の上に形成された半導体層１１を備える。また、半導体層１１には、ソース領域１１ｓ、チャネル領域１１ｃ、ドレイン領域１１ｄが形成されている。さらに、電荷蓄積機能を有する第１ゲート絶縁膜１３がチャネル領域１１ｃに積層され、第１ゲート絶縁膜１３は、第１ゲート電極１７に被覆されている。

また、メモリ素子１では、チャネル領域１１ｃのチャネル幅方向Ｄｃｗでの端部１１ｃｔを被覆し、第１ゲート絶縁膜１３の膜厚Ｔｇ１とは異なる膜厚Ｔｇ２を有する第２ゲート絶縁膜１５が形成されている。

第１実施例でのトランジスタ２は、メモリ素子１と同様に、支持基板１０の上に形成された半導体層２１を備える。半導体層２１にはメモリ素子１と同様に、ソース領域２１ｓ、チャネル領域２１ｃ、ドレイン領域２１ｄが形成されている。つまり、トランジスタ２の半導体層２１、ソース領域２１ｓ、チャネル領域２１ｃ、ドレイン領域２１ｄは、メモリ素子１と同様の構成とすることが可能である。

また、トランジスタ２は、チャネル領域２１ｃに積層された第３ゲート絶縁膜２３と、第３ゲート絶縁膜２３を被覆する第２ゲート電極２７とを備える。

トランジスタ２は、第３ゲート絶縁膜２３および第２ゲート電極２７を備え、第３ゲート絶縁膜２３は、第２ゲート絶縁膜１５と同一材料で形成され、第２ゲート電極２７は、第１ゲート電極１７と同一材料で形成されている。したがって、第３ゲート絶縁膜２３のチャネル幅方向Ｄｃｗでの膜厚Ｔｇ３は、第２ゲート絶縁膜１５の膜厚Ｔｇ２と同様に確保することが可能となり、チャネル領域２１ｃの角部（端部２１ｃｔ）での電解集中を緩和することができる。

つまり、メモリ素子１の第２ゲート絶縁膜１５とトランジスタ２の第３ゲート絶縁膜２３を同一材料で同様に形成し、メモリ素子１の第１ゲート電極１７とトランジスタ２の第２ゲート電極２７を同一材料で同様に形成するので、メモリ素子１とトランジスタ２を同一の支持基板１０に併せて形成して部品点数を抑制し（つまり、支持基板１０をメモリ素子１とトランジスタ２とで共通にすることによって、メモリ素子１に対する支持基板、トランジスタ２に対する支持基板を個別に作成した場合に比較して支持基板の個数を削減することができる。）、製造工程を簡略化した半導体記憶装置３とすることができる。

また、低電圧で動作する安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子１と、チャネル領域２１ｃの角部での電界集中に起因するリーク電流を低減し、絶縁破壊耐圧を向上させて特性を安定化させたトランジスタ２とを備えた半導体記憶装置３とすることができる。

以下に、半導体記憶装置３（メモリ素子１および第１実施例に係るトランジスタ２）の製造方法について説明する。

まず、実施の形態２で説明したとおり、支持基板１０の上に半導体膜（半導体層１１、半導体層２１）を形成する。つまり、支持基板１０に半導体膜を積層して形成した後、半導体層１１（メモリ素子１）、半導体層２１（トランジスタ２）の形状に対応させて半導体層１１、半導体層２１を島状に形成する。半導体層１１および半導体層２１は同時に同一工程で形成することが可能である。

次に、半導体層１１を被覆する第２ゲート絶縁膜１５、および、半導体層２１を被覆する第３ゲート絶縁膜２３を形成する。第２ゲート絶縁膜１５と第３ゲート絶縁膜２３は、同時に同一工程で積層させることが可能である。つまり、第３ゲート絶縁膜２３は、第２ゲート絶縁膜１５と同一材料で形成される。

第２ゲート絶縁膜１５、第３ゲート絶縁膜２３は、半導体層１１、半導体層２１の上に、例えば３０ｎｍ〜１００ｎｍ程度のシリコン酸化膜を積層して形成することができる。一般的に、支持基板１０の全面に形成することから、支持基板１０の上で、半導体層１１、半導体層２１以外の領域へも積層される。

実施の形態１、実施の形態２で説明したとおり、メモリ素子１では、第２ゲート絶縁膜１５を加工し、第２ゲート絶縁膜１５に加えて第１ゲート絶縁膜１３を形成している。したがって、第２ゲート絶縁膜１５は、端部１１ｃｔに対応して形成されることとなる。

また、メモリ素子１は、第１ゲート絶縁膜１３および第２ゲート絶縁膜１５によってゲート絶縁膜を構成しているが、トランジスタ２では、第２ゲート絶縁膜１５に対応して形成された第３ゲート絶縁膜２３によってゲート絶縁膜を構成している。

なお、トランジスタ２のゲート絶縁膜の構造は、メモリ素子１と同様の構成とすることも可能である。つまり、トランジスタ２に対して第１ゲート絶縁膜１３、第２ゲート絶縁膜１５に対応させた二種類のゲート絶縁膜を形成することも可能である（この場合の実施例は、図１２で示す。）。

第１ゲート絶縁膜１３、第２ゲート絶縁膜１５、第３ゲート絶縁膜２３を形成した後、必要に応じて、フォトリソグラフィ技術を用いたフォトレジストによるマスク部材（不図示）と不純物イオン注入法により、チャネル領域１１ｃ（メモリ素子１）、チャネル領域２１ｃ（トランジスタ２）に対応させて閾値を調整するための不純物注入を行う。

次に、タングステン、モリブデンなどの金属（導電体膜）を堆積する。導電体膜をフォトリソグラフィ技術およびエッチング技術を用いて加工することにより、メモリ素子１の第１ゲート電極１７、トランジスタ２の第２ゲート電極２７を形成する。第１ゲート電極１７および第２ゲート電極２７は同時に同一工程で形成されることから、同一材料で形成される。

その後、必要に応じシリコン酸化膜のような注入保護膜を表面に形成した後、例えばフォトレジストによるマスキングとイオン注入法を適用して、メモリ素子１のソース領域１１ｓ、ドレイン領域１１ｄに対応する領域に不純物を導入（イオン注入）し、また、トランジスタ２のソース領域２１ｓ、ドレイン領域２１ｄに対応する領域に不純物を導入（イオン注入）することによって、ソース領域１１ｓ、ドレイン領域１１ｄ、ソース領域２１ｓ、ドレイン領域２１ｄを形成する。

イオン注入する不純物としては、ボロンのようなＰ型不純物、あるいは、リンのようなＮ型不純物がある。

イオン注入に際しては、第１ゲート電極１７、第２ゲート電極２７が注入マスク部材となる。

したがって、メモリ素子１では、第１ゲート電極１７が存在しない領域に対して不純物が注入され、ソース領域１１ｓおよびドレイン領域１１ｄを第１ゲート電極１７に対して自己整合的に位置合わせして高精度にチャネル長を規定することができる。

また、トランジスタ２では、第２ゲート電極２７が存在しない領域に対して不純物が注入され、ソース領域２１ｓおよびドレイン領域２１ｄを第２ゲート電極２７に対して自己整合的に位置合わせして高精度にチャネル長を規定することができる。

イオン注入の後、引き続いて適宜のアニール処理を行い、不純物を活性化することによって、ソース領域１１ｓ、ドレイン領域１１ｄ、ソース領域２１ｓ、ドレイン領域２１ｄが形成され、メモリ素子１およびトランジスタ２を備える半導体記憶装置３が得られる。

図１２は、図１０に示した半導体記憶装置の第２実施例での断面構造であり、（Ａ）は図１０の矢符Ａ−Ａでの断面の端面図、（Ｂ）は図１０の矢符Ｂ−Ｂでの断面の端面図である。

基本的な構成は、図１１に示した第１実施例と同様であるので主に異なる事項について説明する。

メモリ素子１は、上述したとおりであるので説明を省略する。

第２実施例でのトランジスタ２は、メモリ素子１と同様に、支持基板１０の上に形成された半導体層２１を備え、半導体層２１には、ソース領域２１ｓ、チャネル領域２１ｃ、ドレイン領域２１ｄが形成されている。トランジスタ２の半導体層２１、ソース領域２１ｓ、チャネル領域２１ｃ、ドレイン領域２１ｄは、メモリ素子１と同様の構成とすることが可能である。

トランジスタ２は、第４ゲート絶縁膜２４と、チャネル領域２１ｃのチャネル幅方向Ｄｃｗの端部２１ｃｔに形成された第５ゲート絶縁膜２５と、第４ゲート絶縁膜２４および第５ゲート絶縁膜２５を被覆する第２ゲート電極２７とを備える。

また、第４ゲート絶縁膜２４は、第１ゲート絶縁膜１３と同一工程で形成され、第５ゲート絶縁膜２５は、第２ゲート絶縁膜１５と同一工程で形成され、第２ゲート電極２７は、第１ゲート電極１７と同一工程で形成されている。

したがって、メモリ素子１の第１ゲート絶縁膜１３に対してトランジスタ２の第４ゲート絶縁膜２４を同様に形成し、メモリ素子１の第２ゲート絶縁膜１５に対してトランジスタ２の第５ゲート絶縁膜２５を同様に形成することが可能となることから、メモリ素子１とトランジスタ２を同一の支持基板１０に併せて形成して部品点数（支持基板１０の個数）を抑制し、製造工程を簡略化した半導体記憶装置３とすることができる。

また、第４ゲート絶縁膜２４の膜厚Ｔｇ３は、第１ゲート絶縁膜１３の膜厚Ｔｇ１と同様とされ、第５ゲート絶縁膜２５のチャネル領域２１ｃの角部（端部２１ｃｔ）での膜厚Ｔｇ５は、第２ゲート絶縁膜１５の膜厚Ｔｇ２と同様とされる。

つまり、低電圧で動作する安定したメモリ特性（書込み、消去、読出し）を有する不揮発性のメモリ素子１と、チャネル領域１１ｃの角部（端部２１ｃｔ）での電界集中に起因するリーク電流を低減し、絶縁破壊耐圧を向上させて特性を安定化させたトランジスタ２とを備えた半導体記憶装置３とすることができる。

第１実施例に係るトランジスタ２は、第３ゲート絶縁膜２３を第２ゲート絶縁膜１５と同様に形成し、第２実施例に係るトランジスタ２は、第５ゲート絶縁膜２５を第２ゲート絶縁膜１５と同様にして形成する。したがって、本実施の形態に係るトランジスタ２では、チャネル領域２１ｃのチャネル幅方向Ｄｃｗで、端部２１ｃｔのゲート膜厚（第３ゲート絶縁膜２３の膜厚Ｔｇ３、第５ゲート絶縁膜２５の膜厚Ｔｇ５）を厚くすることができることから、電界の集中を抑制してリーク電流を低減し、絶縁破壊耐圧を向上させることができる。

本実施の形態で、メモリ素子１とトランジスタ２を同一の支持基板１０上に混載する場合、第１実施例では、メモリ素子１の第２ゲート絶縁膜１５と、トランジスタ２の第３ゲート絶縁膜２３とを同一材料、同一膜厚で同時に形成することが可能であり、第２実施例では、メモリ素子１の第２ゲート絶縁膜１５と、トランジスタ２の第５ゲート絶縁膜２５とを同一材料、同一膜厚で同時に形成することが可能であることから、工程を大幅に簡略化することができる。

つまり、本実施の形態に係る半導体記憶装置３では、メモリ素子１およびトランジスタ２を同一の支持基板１０で同時に形成することが可能であることから、トランジスタ２をメモリ素子１に対する周辺回路として構成することが可能である。

したがって、同一の支持基板１０にメモリ素子１およびトランジスタ２を備える半導体記憶装置３を容易に形成することが可能であり、半導体記憶装置３の製造工程を大幅に簡略化することができる。つまり、メモリ素子１の周辺回路を別の支持基板に形成する場合に比較して、部品点数を削減することが可能となる。

また、支持基板１０として、透明なガラス基板、透明な絶縁性樹脂基板を用いることにより、例えば液晶表示パネルにメモリ素子１とメモリ駆動用回路を構成するトランジスタ２を混載した半導体記憶装置３を形成することが可能となる。

また、メモリ素子１での書込み動作、あるいは消去動作は、意図的に行うため短い時間（例えば１秒以下）で行わなければ、利便性が低くなる。したがって、高速化するために高い電圧を印加する必要がある。高い電圧を印加するために、周辺回路では、メモリ素子１（メモリ部）よりゲート絶縁膜が厚いトランジスタ２が必要となる。本実施の形態に係る半導体記憶装置３が備えるトランジスタ２は、第３ゲート絶縁膜２３、あるいは第５ゲート絶縁膜２５を備えることから、確実にゲート絶縁膜の膜厚を確保することが可能となり、容易に高い電圧を印加することができる。

実施の形態１ないし実施の形態６では、主にＰチャネル型のメモリ素子１、トランジスタ２、半導体記憶装置３について説明したが、本発明はＮチャネル型デバイス（メモリ素子１、トランジスタ２、半導体記憶装置３）にも適用することが可能である。Ｎチャネル型デバイスは、ソース、ドレインへ導入する不純物の導電型をＰチャネル型の逆導電型（Ｎ型不純物）とし、動作時における印加電圧をＰチャネル型デバイスの場合の逆バイアスとすればよい。

なお、支持基板１としてガラス基板などの耐熱性の低いものを用いる場合には、製造の際に低温のプロセスを用いることになる。このような場合には、Ｎチャネル型デバイスよりもＰチャネル型デバイスが、書込み動作および消去動作の繰り返し安定性、信頼性の観点から、好ましい。

＜実施の形態７＞
図１３に基づいて、本実施の形態に係る表示装置について説明する。

本実施の形態は、支持基板に表示部を形成した表示装置に関し、同一の支持基板に実施の形態１ないし実施の形態６で説明したメモリ素子１または半導体記憶装置３を作りこんだ表示装置に関する。なお、表示装置としては、絶縁性基板が適用できる液晶表示装置、ＥＬ表示装置などを対象とすることができる。

図１３は、本発明の実施の形態７に係る表示装置の概略を説明する説明図であり、（Ａ）は概略平面図、（Ｂ）は（Ａ）の矢符Ｂ−Ｂでの断面を概念的に示す概略断面図である。

本実施の形態に係る表示装置４は、例えば、液晶表示装置として構成される。表示装置４は、支持基板１０と、支持基板１０に形成された表示部４０とを備える。表示部４０は、シール部４０ｓを介して対向配置された支持基板１０とカラーフィルタ基板４１の間に液晶層４０ｄを封入して構成され、液晶表示パネルとして構成されている。

表示部４０（液晶表示パネル）は、マトリックス状に配置された画素４２に対応して配置され画素４２を制御する薄膜トランジスタアレイ（不図示）と、薄膜トランジスタアレイのゲート電圧を制御するゲートドライバ領域４４と、薄膜トランジスタアレイのソース電圧を制御するソースドライバ領域４５とを備える。

実施の形態１ないし実施の形態６で説明したメモリ素子１、実施の形態６で説明した半導体記憶装置３（トランジスタ２）は、実施の形態１ないし実施の形態６の説明で明らかなとおり、薄膜トランジスタアレイ（薄膜トランジスタ）と同様のプロセスで形成することが可能である。

したがって、ゲートドライバ領域４４、ソースドライバ領域４５をトランジスタ２（実施の形態６）で構成することが可能となる。

また、メモリ素子１または半導体記憶装置３は、ゲートドライバ領域４４とソースドライバ領域４５が交差する交差領域４７に配置されている。したがって、空きスペース（交差領域４７）を有効に利用してメモリ素子１または半導体記憶装置３を配置することから、優れた表示特性を有し、低消費電力化および小型化した表示装置４とすることができる。

液晶表示パネルは、液晶層、薄膜トランジスタアレイが有する低消費電力機能によって、低消費電力化が可能となり、また、薄膜トランジスタアレイを支持基板１０に一括して形成することから、低コスト化が可能となる。なお、ＥＬ表示パネルの場合にも同様な効果が得られる。

液晶表示パネルでは、カラーフィルタ基板４１の電極へ印加する電圧の基準値（液晶表示パネルに対する補正値、つまり、印加電圧の補正値）を記憶させる必要がある。本実施の形態では、交差領域４７にメモリ素子１または半導体記憶装置３（メモリ素子１およびトランジスタ２）を配置することから、カラーフィルタ基板４１の電極へ印加する電圧の基準値をメモリ素子１または半導体記憶装置３（メモリ素子１）に記憶させることが可能となる。また、液晶表示パネルに対するガンマ補正値（液晶表示パネルに対する補正値）を記憶させておくことも可能である。

つまり、本実施の形態に係る表示装置４は、液晶表示パネルとして構成され、メモリ素子１は、液晶表示パネルに対する補正値を記憶している。したがって、液晶表示パネルに特有な補正値（印加電圧の補正値、ガンマ補正値など）を記憶させて液晶表示パネルに対する補正を容易に施すことが可能となるので、優れた表示特性を有する表示装置４（液晶表示装置）とすることができる。

また、補正値は、液晶表示パネルに印加する印加電圧の補正値、または、液晶表示パネルに対するガンマ補正値である。したがって、液晶表示パネルに対する印加電圧の補正、あるいは、液晶表示パネルに対するガンマ補正を容易かつ高精度に施すことが可能となる。

「カラーフィルタ基板４１へ印加する電圧の基準値（液晶表示パネルに印加する印加電圧の補正値）」、あるいは「液晶表示パネルに対するガンマ補正値」は、液晶表示パネルに付随する固有のデータである。したがって、液晶表示パネル（表示部４０）を構成する支持基板１０にメモリ素子１、または半導体記憶装置３を形成することによって、設計が容易となり、開発コストを削減することができる。

なお、参考に従来の技術で必要であった外付メモリ回路（メモリ素子１０１、半導体記憶装置１０３）の配置状態を図示してある。

本実施の形態では、メモリ素子１、あるいは、半導体記憶装置３（メモリ素子１およびトランジスタ２）を交差領域４７に配置することから、従来の外付メモリ回路に比較して配線長を大幅に短縮することが可能であり、アクセス時間を短縮することが可能となる。また、従来の外付メモリ回路であるメモリ素子１０１、半導体記憶装置１０３の配置に必要な領域が不要となることから、支持基板１０の周辺面積を縮小することが可能となり、表示装置４を小型化することができる。

上述したとおり、表示装置４は、実施の形態１ないし実施の形態６で記載したメモリ素子１を備える。したがって、メモリ素子１を表示装置４（支持基板１０）に併せて作りこむことが可能となるので、低電圧で動作する安定したメモリ特性を有するメモリ素子１を配置して周辺のメモリ回路を簡略化（従来必要であった外付けメモリ回路の部品点数を低減）し、低消費電力化および小型化することができ、生産性および信頼性を向上させた安価な表示装置４とすることができる。

また、本実施の形態に係る表示装置４は、実施の形態６で記載した半導体記憶装置３を備えることも可能である。したがって、メモリ素子１およびトランジスタ２を備える半導体記憶装置３を表示装置４に併せて作りこむことが可能となるので、低電圧で動作する安定したメモリ特性を持たせて周辺のメモリ回路を簡略化（従来必要であった外付けメモリ回路の部品点数を低減）し、低消費電力化および小型化することができ、生産性および信頼性を向上させた安価な表示装置４とすることができる。

＜実施の形態８＞
図１４に基づいて、本実施の形態に係る携帯電子機器について説明する。

本実施の形態は、実施の形態７で説明した表示装置４を搭載した携帯電子機器に関する。

図１４は、本発明の実施の形態８に係る携帯電子機器の概略構成を概念的に示す概略平面図である。

近年の携帯電子機器では、薄型化や軽量化が進められ、過密設計化が進行している。したがって、携帯電子機器に搭載される内蔵部品に対しても薄型化、軽量化が必然的に要請されている。なお、携帯電子機器としては、例えば、携帯電話、ノート型パーソナルコンピュータ、携帯情報端末などを対象とすることができる。

本実施の形態に係る携帯電子機器６（例えば携帯電話）は、実施の形態７で記載した表示装置４を備える。したがって、優れた表示機能を有し、低消費電力化、小型化（省スペース化）を実現した携帯電子機器とすることができる。

実施の形態７で説明したとおり、表示装置４は、従来の技術のままでは外付メモリ回路（メモリ素子１０１、半導体記憶装置１０３）が必要となる。本実施の形態では、表示装置４として実施の形態７で説明した表示装置４を搭載することから、従来必要であった外付メモリ回路（メモリ素子１０１、半導体記憶装置１０３）を除去することが可能となる。つまり、外付メモリ回路が配置されていた領域を削減することが可能となることから、表示装置４を小型化して携帯電子機器６の外形を小さく、薄くすることができる。

本発明の実施の形態１に係るメモリ素子の平面構造を示す平面図である。 図１に示したメモリ素子の断面構造であり、（Ａ）は図１の矢符Ａ−Ａでの断面の端面図、（Ｂ）は図１の矢符Ｂ−Ｂでの断面の端面図、（Ｃ）は図１の矢符Ｃ−Ｃでの断面の端面図である。 本発明の実施の形態２に係るメモリ素子の第２ゲート絶縁膜を形成した状態を断面で示す工程図である。 本発明の実施の形態２に係るメモリ素子の第２ゲート絶縁膜を加工して第１ゲート絶縁膜を形成する準備状態を断面で示す工程図である。 本発明の実施の形態２に係るメモリ素子の第１ゲート絶縁膜を形成した状態を断面で示す工程図である。 本発明の実施の形態２に係るメモリ素子の第１ゲート電極を形成した状態を断面で示す工程図である。 本発明の実施の形態３に係るメモリ素子での書込み動作を説明する動作概念図である。 本発明の実施の形態３に係るメモリ素子での消去動作を説明する動作概念図である。 本発明の実施の形態３に係るメモリ素子での読出し動作を説明する動作概念図である。 参考比較技術に係るメモリ素子の平面構造を示す平面図である。 図５に示したメモリ素子の断面構造であり、（Ａ）は図５の矢符Ａ−Ａでの断面の端面図、（Ｂ）は図５の矢符Ｂ−Ｂでの断面の端面図、（Ｃ）は図５の矢符Ｃ−Ｃでの断面の端面図である。 実施の形態１ないし実施の形態３に係るメモリ素子と参考比較技術に係るメモリ素子との特性を比較する特性グラフであり、書込み状態および消去状態でのドレイン電流（読出しドレイン電流）のゲート電圧依存性を示す特性グラフである。 参考比較技術に係るメモリ素子での読出し時の動作を概念的に示す平面図である。 実施の形態１ないし実施の形態３に係るメモリ素子での読出し時の動作を概念的に示す平面図である。 本発明の実施の形態５に係るメモリ素子の第１ゲート絶縁膜の断面構造を示す断面図である。 本発明の実施の形態６に係る半導体記憶装置の平面構造を示す平面図である。 図１０に示した半導体記憶装置の第１実施例での断面構造であり、（Ａ）は図１０の矢符Ａ−Ａでの断面の端面図、（Ｂ）は図１０の矢符Ｂ−Ｂでの断面の端面図である。 図１０に示した半導体記憶装置の第２実施例での断面構造であり、（Ａ）は図１０の矢符Ａ−Ａでの断面の端面図、（Ｂ）は図１０の矢符Ｂ−Ｂでの断面の端面図である。 本発明の実施の形態７に係る表示装置の概略を説明する説明図であり、（Ａ）は概略平面図、（Ｂ）は（Ａ）の矢符Ｂ−Ｂでの断面を概念的に示す概略断面図である。 本発明の実施の形態８に係る携帯電子機器の概略構成を概念的に示す概略平面図である。 従来の不揮発性のメモリ素子の概略断面を示す概略断面図である。

符号の説明

１ メモリ素子
２ トランジスタ
３ 半導体記憶装置
４ 表示装置
６ 携帯電子機器
１０ 支持基板
１１ 半導体層
１１ｂ ボディコンタクト領域
１１ｃ チャネル領域
１１ｃｔ 端部
１１ｄ ドレイン領域
１１ｓ ソース領域
１３ 第１ゲート絶縁膜
１３ｆ 第１層ゲート絶縁膜
１３ｓ 第２層ゲート絶縁膜
１３ｔ 第３層ゲート絶縁膜
１５ 第２ゲート絶縁膜
１７ 第１ゲート電極
２１ 半導体層
２１ｃ チャネル領域
２１ｃｔ 端部
２１ｄ ドレイン領域
２１ｓ ソース領域
２３ 第３ゲート絶縁膜
２４ 第４ゲート絶縁膜
２５ 第５ゲート絶縁膜
２７ 第２ゲート電極
４０ 表示部（液晶表示パネル）
４０ｄ 液晶層
４０ｓ シール部
４１ カラーフィルタ基板
４２ 画素
４４ ゲートドライバ領域
４５ ソースドライバ領域
４７ 交差領域（メモリ素子／半導体記憶装置）
ＣＩｅ 消去キャリア
ＣＩｗ 書込みキャリア
Ｄｃｗ チャネル幅方向
Ｉｄ ドレイン電流
Ｉｄｅ 消去電流
Ｉｄｒ 読出しドレイン電流
Ｉｄｗ 書込み電流
Ｉｎｅ 消去時リーク電流
Ｉｎｗ 書込み時リーク電流
Ｔｇ１〜Ｔｇ５ 膜厚

Claims (15)

1. 支持基板と、該支持基板に積層されソース領域およびドレイン領域を有する半導体層と、前記ソース領域および前記ドレイン領域の間で前記半導体層に形成されたチャネル領域と、該チャネル領域に積層され電荷蓄積機能を有する第１ゲート絶縁膜と、該第１ゲート絶縁膜を被覆する第１ゲート電極を備えるメモリ素子であって、
   前記チャネル領域のチャネル幅方向の端部を被覆し前記第１ゲート絶縁膜の膜厚と異なる膜厚を有する第２ゲート絶縁膜を備え、
   前記第１ゲート電極は、前記第２ゲート絶縁膜を被覆していること
   を特徴とするメモリ素子。
2. 請求項１に記載のメモリ素子であって、
   前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚より厚くしてあること
   を特徴とするメモリ素子。
3. 請求項１または請求項２に記載のメモリ素子であって、
   前記支持基板は、ガラス基板または絶縁性樹脂基板であること
   を特徴とするメモリ素子。
4. 請求項１ないし請求項３のいずれか一つに記載のメモリ素子であって、
   前記第１ゲート絶縁膜は、炭素原子を含むシリコン酸化物で形成された単層のシリコン酸化膜であること
   を特徴とするメモリ素子。
5. 請求項１ないし請求項３のいずれか一つに記載のメモリ素子であって、
   前記第１ゲート絶縁膜は、シリコン酸化物で形成されたシリコン酸化膜およびシリコン窒化物で形成されたシリコン窒化膜を備えること
   を特徴とするメモリ素子。
6. 請求項５に記載のメモリ素子であって、
   前記第１ゲート絶縁膜は、前記シリコン窒化膜を前記シリコン酸化膜で挟んだ３層構造としてあること
   を特徴とするメモリ素子。
7. 請求項１ないし請求項６のいずれか一つに記載のメモリ素子であって、
   前記ソース領域および前記ドレイン領域は、Ｐ型不純物領域としてあること
   を特徴とするメモリ素子。
8. 支持基板と、該支持基板に形成されたメモリ素子と、前記支持基板に形成されたトランジスタとを備える半導体記憶装置であって、
   前記メモリ素子は、請求項１ないし請求項７のいずれか一つに記載のメモリ素子であり、
   前記トランジスタは、第３ゲート絶縁膜および第２ゲート電極を備え、
   前記第３ゲート絶縁膜は、前記第２ゲート絶縁膜と同一材料で形成され、
   前記第２ゲート電極は、前記第１ゲート電極と同一材料で形成されていること
   を特徴とする半導体記憶装置。
9. 支持基板と、該支持基板に形成されたメモリ素子と、前記支持基板に形成されたトランジスタとを備える半導体記憶装置であって、
   前記メモリ素子は、請求項１ないし請求項７のいずれか一つに記載のメモリ素子であり、
   前記トランジスタは、第４ゲート絶縁膜と、チャネル領域のチャネル幅方向の端部に形成された第５ゲート絶縁膜と、前記第４ゲート絶縁膜および前記第５ゲート絶縁膜を被覆する第２ゲート電極とを備え、
   前記第４ゲート絶縁膜は、前記第１ゲート絶縁膜と同一工程で形成され、
   前記第５ゲート絶縁膜は、前記第２ゲート絶縁膜と同一工程で形成され、
   前記第２ゲート電極は、前記第１ゲート電極と同一工程で形成されていること
   を特徴とする半導体記憶装置。
10. 支持基板と、該支持基板に形成された表示部とを備える表示装置であって、
    請求項１ないし請求項７のいずれか一つに記載のメモリ素子を備えること
    を特徴とする表示装置。
11. 支持基板と、該支持基板に形成された表示部とを備える表示装置であって、
    請求項８または請求項９に記載の半導体記憶装置を備えること
    を特徴とする表示装置。
12. 請求項１０または請求項１１に記載の表示装置であって、
    前記表示部は、液晶表示パネルとして構成され、
    前記メモリ素子は、前記液晶表示パネルに対する補正値を記憶していること
    を特徴とする表示装置。
13. 請求項１２に記載の表示装置であって、
    前記補正値は、前記液晶表示パネルに印加する印加電圧の補正値、または、前記液晶表示パネルに対するガンマ補正値であること
    を特徴とする表示装置。
14. 請求項１２または請求項１３に記載の表示装置であって、
    前記液晶表示パネルは、マトリックス状に配置された画素に対応して配置され該画素を制御する薄膜トランジスタアレイと、該薄膜トランジスタアレイのゲート電圧を制御するゲートドライバ領域と、前記薄膜トランジスタアレイのソース電圧を制御するソースドライバ領域とを備え、
    前記メモリ素子または前記半導体記憶装置は、前記ゲートドライバ領域と前記ソースドライバ領域が交差する交差領域に配置されていること
    を特徴とする表示装置。
15. 表示装置を備える携帯電子機器であって、
    前記表示装置は、請求項１０ないし請求項１４のいずれか一つに記載の表示装置であること
    を特徴とする携帯電子機器。

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