本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
(実施の形態1)
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。ここでは、半導体素子として薄膜トランジスタを用いて示す。
図1は本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図1(A)は、特に薄膜トランジスタの要部の上面図を示し、図1(B)は図1(A)のA1−B1の断面図を示し、図1(C)は図1(A)のA2−B2の断面図を示している。この薄膜トランジスタは、絶縁表面を有する基板30上に作製されている。絶縁表面を有する基板30としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
この絶縁表面を有する基板30上に半導体層32が形成されている。基板30と半導体層32の間には、下地膜として機能する絶縁層31を設けても良い。この絶縁層31は、基板30から半導体層32へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければ良い。
絶縁層31としては、酸化珪素、窒化珪素、酸素と窒素を含有した珪素(酸窒化珪素)等の絶縁材料を用いて形成する。例えば、絶縁層31を2層構造とする場合、第1層目の絶縁層として酸素より窒素を多く含む酸窒化珪素層を形成し、第2層目の絶縁層として窒素より酸素を多く含む酸窒化珪素層を形成するとよい。また、第1層目の絶縁層として窒化珪素層を形成し、第2層目の絶縁層として酸化珪素層を形成してもよい。
半導体層32は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。また、素子分離の目的から、絶縁表面に島状の半導体層を形成し、該半導体層に一又は複数の不揮発性メモリ素子または薄膜トランジスタを形成することが好ましい。
このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、10V〜20V程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、3V〜7V程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
半導体層32にはp型不純物が注入されていても良い。p型不純物として、例えばホウ素が用いられ、5×1015atoms/cm3〜1×1016atoms/cm3程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート電極として機能する導電層34と略一致する領域に形成されるものであり、半導体層32の一対の高濃度不純物領域32b、32cの間に位置するものである。
一対の高濃度不純物領域32b、32cは不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。一対の高濃度不純物領域32b、32cはn型不純物であるリン若しくはヒ素をピーク濃度で約1021atoms/cm3で添加することで形成される。
また、半導体層32に低濃度不純物領域32d、32eを設けてもよい。低濃度不純物領域32d、32eを設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
半導体層32上には、半導体層の端部を覆う絶縁層36、ゲート絶縁膜として機能する絶縁層33、ゲート電極として機能する導電層34が形成される。
半導体層の端部を覆う絶縁層36は、半導体層32の端部及びゲート電極として機能する導電層34が短絡することを防止するために設ける。このため、半導体層32の端部及びゲート電極として機能する導電層34が重畳する領域において、半導体層32上に形成されていることが好ましい。
図1(A)において、破線は絶縁層36の端部を示し、破線の内側には絶縁層36が形成されておらず、破線の外側に絶縁層36が形成され半導体層32の端部を覆っている。即ち、絶縁層36は半導体層32上に開口部を有する。
なお、半導体層の端部を覆う絶縁層36は、半導体層32の端部及びゲート電極として機能する導電層34が短絡することを防止するために設けるため、半導体層32の端部及びゲート電極として機能する導電層34が重畳する領域に形成されていればよい。
代表的には、図2(A)乃至(C)に示すように、半導体層32の端部及びゲート電極として機能する導電層34が重畳する領域に絶縁層39a、39bが形成されていてればよい。即ち、絶縁層39a、39bは、基板上に非連続的に形成された非連続層である。このため、図2(B)に示すように、図2(A)のA1−B1の断面では絶縁層39a、39bが形成されず、図2(C)のA2−B2の断面で示すように、半導体層32の端部においてゲート電極として機能する導電層34が形成される領域のみ絶縁層39a、39bが形成される。
また、ゲート電極のチャネル長方向における絶縁層39a、39bの長さは3μm以上10μm以下、好ましくは3μm以上5μm以下である。
このように、半導体層の端部を覆う絶縁層36、39a、39bを形成することで、半導体層32の端部及びゲート電極として機能する導電層34が短絡することを防止することができる。特に、ゲート絶縁膜として機能する絶縁膜の膜厚が数ナノメート〜数十ナノメートのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。また、半導体層32上に形成された絶縁層をエッチングにより全て除去した場合に、半導体層32の端部と絶縁層31との接する部分において絶縁層31に凹部が形成される場合があるが、絶縁層36、39a、39bを形成することで当該凹部を絶縁層で充填することができる。このため、ゲート絶縁膜として機能する絶縁層等を形成した場合に、被覆不良等を低減することが可能である。これらの結果、後に形成される半導体素子の信頼性を高めることが可能である。
絶縁層36、39a、39bは、酸化珪素、窒化アルミニウム、窒化珪素、酸化珪素と窒化珪素の積層構造、酸化珪素と窒化アルミニウムの積層構造等で形成する。
次に、絶縁層36、39a、39bの端部の断面形状について、図1及び図3を用いて説明する。ここでは、代表例として絶縁層36を用いて示すが、絶縁層39a、39bにも適宜適用することができる。
図1(B)に示すように、絶縁層36の端部の側面は、半導体層32の表面に対して垂直、好ましくは85°以上95°以下にすることができる。絶縁層36の端部の側面が垂直である場合、半導体層32の端部を覆うためのマスク合わせのマージンを小さくすることが可能であり、半導体層の面積を小さくすることが可能である。即ち、高集積化が可能である。
また、図3(A)に示すように、絶縁層36の端部36aの側面を半導体層32の表面に対してテーパー形状、好ましくは30°以上85°未満、更に好ましくは45°以上60°以下の傾斜を有する形状にすることができる。絶縁層36の端部36aの側面をテーパー形状にすることで、後述するゲート絶縁膜として機能する絶縁層が、半導体層の端部を覆う絶縁層36を覆う被覆性を高めることが可能である。即ち、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。
また、図3(B)に示すように、半導体層32の側面32fがテーパー形状、好ましくは30°以上85°未満、更に好ましくは45°以上60°以下の傾斜を有する形状である場合、絶縁層36の側面36bが半導体層32の側面32fに位置してもよい。絶縁層36の側面36bが半導体層32の側面32fに位置することで、後述するゲート絶縁膜の凹凸を低減することが可能であり、被覆性を高めることが可能である。即ち、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。
さらには、半導体層32の上面及び側面で形成される稜上に絶縁層36の端部の側面が形成されてもよい。この場合、絶縁層36が半導体層を覆う面積が少なく、寄生薄膜トランジスタを形成せずとも、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。
さらには、半導体層32の表面及び絶縁層36の表面が平らでもよい。この場合、後に形成するゲート絶縁膜として機能する絶縁層が半導体層32を覆う被覆率を高めることが可能である。また、寄生薄膜トランジスタを形成せずとも、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。
ゲート絶縁膜として機能する絶縁層33は酸化珪素若しくは酸化珪素と窒化珪素の積層構造等で形成する。絶縁層33は、プラズマCVD法や減圧CVD法により絶縁層を堆積することで形成しても良い。また、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層(代表的にはシリコン層)を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波(代表的には2.45GHz)で励起され、電子密度が1×1011cm−3以上1×1013cm−3以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、500℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
このプラズマ処理により半導体層32の表面を酸化する場合には、酸素雰囲気下(例えば、酸素(O2)又は一酸化二窒素(N2O)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、若しくは酸素又は一酸化二窒素と水素(H2)と希ガス雰囲気下)で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、窒素と水素と希ガス雰囲気下、若しくはNH3と希ガス雰囲気下)でプラズマ処理を行う。希ガスとしては、例えばArを用いることができる。また、ArとKrを混合したガスを用いてもよい。
図23にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板210を配置するための支持台280と、ガスを導入するためのガス供給部276、ガスを排気するために真空ポンプに接続する排気口278、アンテナ272、誘電体板274、プラズマ発生用のマイクロ波を供給するマイクロ波供給部284を有している。また、支持台280に温度制御部282を設けることによって、基板210の温度を制御することも可能である。
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部276から供給するガスを選択すれば良い。
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部276から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板210は室温若しくは温度制御部282により100℃〜550℃に加熱する。なお、基板210と誘電体板274との間隔は、20mm〜80mm(好ましくは20mmから60mm)程度である。次に、マイクロ波供給部284からアンテナ272にマイクロ波を供給する。そしてマイクロ波をアンテナ272から誘電体板274を通して処理室内に導入することによって、プラズマ286を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)及び/又は窒素ラジカル(NHラジカルを含む場合もある)によって、半導体基板の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化をすることができる。
図23に示す装置を用いた高密度プラズマ処理により形成される好適な絶縁層33の一例は、酸化雰囲気下のプラズマ処理により半導体層32上に3nm〜6nmの厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層32上に3nm〜6nmの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略0.5nm〜1.5nmの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有した構造となる。
半導体層32の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃〜1050℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁膜として機能する絶縁層として信頼性の高い絶縁層を形成することができる。
ゲート電極として機能する導電層34はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層と上記の金属層の積層構造で導電層34を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層を設けることにより、金属層の密着性を向上させることができ、剥離を防止することができる。
さらには、図3(C)に示すように、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成し、ゲート絶縁膜として機能する絶縁層33上に半導体層32の端部を覆う絶縁層38を設けてもよい。
絶縁層38においても、図1に示す絶縁層36と同様に、半導体層32の端部をすべて覆うように設けられていてもよい。また図2に示す絶縁層39a、39bと同様に、半導体層32の端部及びゲート電極として機能する導電層34が重畳する領域に絶縁層38が形成してもよい。また、絶縁層38の端部の形状及び配置は、図1(B)に示すように、半導体膜に対し垂直状であってもよい。また、図3(A)に示すように、テーパー状であってもよい。さらには、図3(B)に示すように、半導体層32の側面上に位置してもよい。
また、上記半導体層の端部を覆う絶縁層は、SOI(Si−On−Insulator)基板を用いることもできる。SOI基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂SIMOX(Separation by IMplanted OXygen)基板を用いても良い。
半導体基板がn型である場合にはp型不純物が注入されたpウェルが形成されている。p型不純物として、例えばホウ素が用いられ、5×1015cm−3〜1×1016cm−3程度の濃度で添加されている。pウェルを形成することにより、この領域にnチャネル型のトランジスタを形成することができる。また、pウェルに添加するp型不純物は、トランジスタのしきい値電圧を制御する作用もある。半導体基板に形成されるとするチャネル形成領域は、後述するゲートと略一致する領域に形成されるものであり、半導体基板に形成される一対の不純物領域の間に位置している。
次に、図1乃至図3に示す薄膜トランジスタの作製工程について以下に説明する。
図4(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成し、半導体層32上に絶縁層40を形成し、絶縁層40上にマスク41を形成する。
絶縁層31はCVD法、スパッタリング法、塗布法等を用い、酸化珪素、窒化珪素、酸素と窒素を含有した珪素(酸窒化珪素)等の絶縁材料を用いて形成する。
半導体層32は、スパッタリング法、プラズマCVD法若しくは減圧CVD法によって基板30の全面に形成した半導体層を結晶化した後、選択的にエッチングして、単結晶半導体又は多結晶半導体で形成することができる。半導体膜の結晶化法としては、レーザ結晶化法、瞬間熱アニール(RTA)又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。半導体層32は、厚さ10nm以上150nm以下、好ましくは30nm以上100nm以下、更に好ましくは50nm以上80nm以下で形成する。
絶縁層40は、CVD法、スパッタリング法、塗布法等を用い、酸化珪素、窒化珪素、酸素と窒素を含有した珪素(酸窒化珪素)等の絶縁材料を用いて形成する。
マスク41は、少なくとも後に形成されるゲート電極に覆われる半導体層32の端部を覆う領域に形成する。さらには、半導体層32の端部を覆う領域に形成する。マスク41は、フォトリソグラフィー工程によりレジストを露光現像して形成する。また、液滴吐出法により選択的に組成物を吐出して、マスク41を形成してもよい。
次に、図4(B)に示すように、マスク41を用いて絶縁層40をエッチングして絶縁層36を形成する。このとき、半導体層32の一部が露出される。次に、絶縁層36及び半導体層32の露出部上にゲート絶縁膜として機能する絶縁層33を形成する。
ゲート絶縁膜として機能する絶縁層33は酸化珪素若しくは酸化珪素と窒化珪素の積層構造等で形成する。絶縁層33は、プラズマCVD法や減圧CVD法により絶縁層を堆積することで形成しても良い。また、上記した図23で示す装置を用いたプラズマ処理による固相酸化若しくは固相窒化で形成しても良い。半導体層(代表的にはシリコン層)を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
次に、図4(C)に示すように、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
導電層34は、スパッタリング法、蒸着法、インクジェット法、CVD法等を用い、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、ニオブ(Nb)等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。導電層34の厚さは100nm以上1000nm以下、好ましくは200nm以上800nm以下、好ましくは300nm以上500nm以下で形成する。
半導体層32に、ゲート電極またはマスクを用いて選択的に不純物を添加して、ゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
次に、図4の(A)乃至(C)と異なる工程を用いた形態について、図4(D)−(F)を用いて説明する。
図4(D)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。次に、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層40を形成し、絶縁層40上にマスク41を形成する。
次に、図4(E)に示すように、マスク41を用いて絶縁層40をエッチングして絶縁層36を形成する。ここでは、絶縁層33をエッチングせず、絶縁層40のみを選択的にエッチングすることが可能な絶縁層33、40を適宜選択する必要がある。即ち、絶縁層40としては、絶縁層33より密度が高くエッチングレートの高い膜を形成する。このような膜としては、原料ガスの流量や電圧の値を変化させることで形成することができる。また、絶縁層33及び絶縁層40を異なる材料で形成し、絶縁層40のみを選択的にエッチングすることが可能なエッチャントを用いて絶縁層40をエッチングして、絶縁層36を形成してもよい。
この後、図3(C)と同様にして、ゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
なお、図4(A)においては、絶縁層40を薄膜成膜法により形成したが、図5(A)に示すように、塗布法により絶縁層46を形成した後、図4(B)及び(C)と同様の工程により、絶縁層48を形成してもよい。
絶縁層46はエポキシ樹脂、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル樹脂等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素基)が用いられる。また、置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
このような工程により形成された絶縁層は、基板全体において凹凸が少ないため、絶縁層33への凹凸の影響が少なく、絶縁層33の膜厚を薄くしても、被覆率を保持することが可能である。
さらには、図5(D)に示すように、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層46を形成し、絶縁層46上にマスク47を形成してもよい。この後、図5(E)に示すようにマスク47を用いて絶縁層46をエッチングして、半導体層32の端部を絶縁層33を介して覆う絶縁層48を形成してもよい。
上記とは異なる工程を用いた半導体装置の作製工程について、図6及び図7を用いて説明する。
図6(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。次に、半導体層32上にマスク44を形成した後、マスク44及び半導体層32上、さらには絶縁層31上に絶縁層を形成する。ここでは、マスク44を断面において底辺より上辺の長さが長い台形(以下、逆台形と示す。)にすることで、その上に絶縁層を形成した場合、マスク上に形成される絶縁層45及びマスクの周辺、具体的には露出されている半導体層32表面及び絶縁層31上に絶縁層36を形成することができる。
次に、図6(B)に示すように、マスク44を除去することでマスク44上に形成された絶縁層45も除去する。この結果、半導体層32の端部を覆う絶縁層36のみを形成することができる。
この後、半導体層32及び絶縁層36上にゲート絶縁膜として機能する絶縁層33を形成し、図6(C)に示すように、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
次に、図6の(A)乃至(C)と異なる工程を用いた形態について、図6(D)−(F)を用いて説明する。
図6(D)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。次に、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層33上に逆台形状のマスク44を形成し、逆台形状のマスク44及び半導体層32上、さらには絶縁層33上に絶縁層36を形成する。
次に、図6(E)に示すように、マスク44を除去することでマスク44上に形成された絶縁層45も除去する。この結果、半導体層32の端部を覆う絶縁層36のみを形成することができる。
この後、図6(C)と同様にして、ゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
なお、図6においては、絶縁層36及び45を薄膜成膜法により形成したが、図7(A)に示すように、半導体層32上にマスク50を形成し、マスク50及び半導体層32上に、塗布法により絶縁層51を形成した場合、図7(B)に示すように、絶縁層51およびマスク50を等方的にエッチングして、残存する絶縁層53及び残存するマスク52を形成する。図7(B)において、破線50aはエッチングされる前のマスク50を示し、破線51aはエッチングされる前の絶縁層51を示す。
次に、図7(C)に示すように、エッチングされたマスク52を除去することで、半導体層32の端部を覆う絶縁層53を形成することができる。このような工程により形成された絶縁層53は、基板全体において凹凸が少ないため、絶縁層33への凹凸の影響が少なく、絶縁層33の膜厚を薄くしても、被覆率を保持することが可能である。
さらには、図7(F)に示すように、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層33上にマスク50を形成し、マスク50及び絶縁層33上に、塗布法により絶縁層51を形成する。
次に、図7(G)に示すように、絶縁層51およびマスク50を等方的にエッチングして、エッチングされた絶縁層53及びエッチングされたマスク52を形成する。
次に、図7(H)に示すように、エッチングされたマスク52を除去することで、半導体層32の端部を絶縁層33を介して覆う絶縁層53を形成することができる。このような工程により形成された絶縁層53は、基板全体において凹凸が少ないため、後に形成されるゲート電極として機能する導電層34への凹凸の影響が少なく、絶縁層33の膜厚を薄くしても、被覆率を保持することが可能である。
上記とは異なる工程を用いた半導体装置の作製工程について、図8及び図9を用いて説明する。図8及び図9では、半導体層を形成するときのマスクを用いて、半導体層の端部を覆う絶縁層を形成する工程について説明する。以下に説明する作製工程は、図4乃至図7と比較して、マスクを形成するフォトマスクの枚数を一枚削減することが可能であるため、スループットを向上させることが可能である。また、フォトマスクを用いたマスク合わせの工程が少なくなるため、アライメントのずれによる歩留まりの低下を低減することが可能である。
図8では、裏面露光を用いて半導体層をマスクとして、半導体層の端部を覆う絶縁層を形成するためのマスクを形成する工程について説明する。
図8(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。次に、半導体層32上に絶縁層40を形成した後、レジスト58を形成する。
ここでは、基板30、絶縁層31及び絶縁層40は後にレジスト58を露光する光が透光するような材料を用いて形成する。即ち、透光性を有する基板を用いる。
次に、基板30からレジスト58に光54を照射して、レジスト58の一部を露光する。ここでは、光54としては、半導体層32に吸収され、基板30、絶縁層31、絶縁層40を透過し、且つレジスト58を露光する光を用いる。ここでは、半導体層をマスクとしてレジスト58を露光するため、半導体層が吸収する波長350nm以上の光、代表的にはi線(365nm)、g線(436nm)又はh線(405nm)を用いればよい。
また、光量を高めることで、半導体層32の裏側に回り込み、半導体層32上のレジストをも露光することができる。
露光したレジストを現像して、図8(B)に示すマスク60を形成する。次に、マスク60を用いて絶縁層40をエッチングして、図8(C)に示すように半導体層32の端部を覆う絶縁層36を形成することができる。
この後、図8(D)に示すように、半導体層32及び絶縁層36上にゲート絶縁膜として機能する絶縁層33を形成する。また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
次に、図8の(A)乃至(E)と異なる工程を用いた形態について、図8(F)−(I)を用いて説明する。
図8(F)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。次に、半導体層32上にゲート絶縁膜として機能する絶縁層33を形成し、絶縁層33上に絶縁層40を形成した後、レジスト58を形成する。次に、基板30からレジスト58に光54を照射して、レジスト58の一部を露光する。
露光したレジストを現像して、図8(G)に示すマスク60を形成する。次に、マスク60を用いて絶縁層40のみをエッチングして、図8(H)に示すように、半導体層32の端部を絶縁層33を介して覆う絶縁層36を形成することができる。
この後、図8(E)と同様にして、図8(I)に示すようにゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
次に、半導体層を形成するマスクを用いて、半導体層の端部を覆う絶縁層を形成する工程について図9を用いて説明する。
図9(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層59を形成する。次に、半導体層59上にマスク60を形成する。
次に、図9(B)に示すように、半導体層59をマスク60を用いてエッチングして、半導体層32を形成する。
次に、図9(C)に示すように、マスク60をエッチングまたはアッシングしてマスク60の形状を若干小さくしてマスク61を形成した後、マスク61の表面を撥液処理する。ここでは、撥液処理として、マスク61の表面をフッ素プラズマで処理する。なお、マスク61を形成した後、マスク61表面を撥液処理しているが、この代わりに撥液性の組成物を半導体層32上に、インクジェット法を用いて撥液性の組成物を滴下して形成してもよい。なお、破線60aは、アッシングされる前のマスク60を示す。
また、撥液性の組成物の一例として、フッ化炭素鎖を有する有機樹脂(フッ素系樹脂)を用いることができる。フッ素系樹脂として、ポリテトラフルオロエチレン(PTFE;四フッ化エチレン樹脂)、パーフルオロアルコキシアルカン(PFA;四フッ化エチレンパーフルオロアルキルビニルエーテル共重合樹脂)、パーフルオロエチレンプロペンコーポリマー(PFEP;四フッ化エチレン−六フッ化プロピレン共重合樹脂)、エチレン−テトラフルオロエチレンコポリマー(ETFE;四フッ化エチレン−エチレン共重合樹脂)、ポリビニリデンフルオライド(PVDF;フッ化ビニリデン樹脂)、ポリクロロトリフルオロエチレン(PCTFE;三フッ化塩化エチレン樹脂)、エチレン−クロロトリフルオロエチレンコポリマー(ECTFE;三フッ化塩化エチレン−エチレン共重合樹脂)、ポリテトラフルオロエチレン−パーフルオロジオキソールコポリマー(TFE−PDD)、ポリビニルフルオライド(PVF;フッ化ビニル樹脂)等を用いることができる。
また、撥液性の組成物の一例としては、Rn−Si−X(4−n)(n=1、2、3)の化学式で表される有機シランが挙げられる。ここで、Rは、フルオロアルキル基やアルキル基などの比較的不活性な基を含む物である。また、Xはハロゲン、メトキシ基、エトキシ基又はアセトキシ基など、基質表面の水酸基あるいは吸着水と縮合反応により結合可能な加水分解基からなる。
また、有機シランの一例として、Rにフルオロアルキル基を有するフルオロアルキルシラン(以下、FASという)を用いることができる。FASのRは、(CF3)(CF2)x(CH2)y(xは0以上10以下の整数、yは0以上4以下の整数)で表される構造を持ち、複数個のR又はXがSiに結合している場合には、R又はXはそれぞれすべて同じでも良いし、異なっていてもよい。代表的なFASとしては、ヘプタデカフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン(FAS)が挙げられる。
また、有機シランの一例として、Rにアルキル基を有するアルコキシシランを用いることができる。アルコキシシランとしては、炭素数2〜30のアルコキシシランが好ましい。代表的には、エチルトリエトキシシラン、プロピルトリエトキシシラン、オクチルトリエトキシシラン、デシルトリエトキシシラン、オクタデシルトリエトキシシラン(ODS)、エイコシルトリエトキシシラン、トリアコンチルトリエトキシシランがあげられる。なお、長鎖アルキル基を有するシラン化合物は、特に塗れ性を低下させることが可能であり好ましい。
次に、塗布法または印刷法により絶縁層62を形成する。ここでは、絶縁材料を含む組成物を塗布または印刷し、乾燥及び焼成を行って絶縁層62を形成する。絶縁層62の材料は、図5に示す絶縁層46と同様の材料を適宜用いることができる。
次にマスク61を除去して、半導体層32の端部を覆う絶縁層62を形成することができる。
この後、図9(D)に示すように、半導体層32及び絶縁層36上にゲート絶縁膜として機能する絶縁層33を形成し、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
なお、絶縁層62は、基板表面に対して上に凸の形状をとなっているが、図9(E)に示すように基板表面に対して下に凸の形状の絶縁層63を形成してもよい。これら、絶縁層62、63の形状は、絶縁層62、63を形成する組成物の濃度、粘度等により適宜形成することができる。
次に、図9の(A)乃至(E)と異なる工程を用いた形態について、図9(F)−(I)を用いて説明する。
図9(F)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層59を形成する。次に、半導体層59上に、ゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層33上にマスク60を形成する。
次に、図9(G)に示すように、半導体層59及び絶縁層33をマスク60を用いてエッチングして、半導体層32及び絶縁層33cを形成する。
次に、図9(H)に示すように、マスク60をエッチングまたはアッシングしてマスク60の形状を若干小さくしてマスク61を形成した後、マスク61の表面を撥液処理し、撥液層61aを形成する。次に、塗布法または印刷法により、半導体層32の端部を絶縁層33cを介して覆う絶縁層62を形成する。次に、マスク61を除去する。
この後、図9(E)と同様にして、ゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
次に、マスクを用いずに、半導体層の端部を覆う絶縁層を形成する工程について図10及び図11を用いて説明する。
図10(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。次に、隣接する半導体層32の間に絶縁層55を形成する。ここでは、絶縁層55としては、絶縁層を形成する材料を有する組成物をインクジェット法または印刷法により選択的に形成することで、半導体層32の端部を覆う絶縁層55を形成することができる。
次に、図10(B)に示すように、半導体層32及び絶縁層55上にゲート絶縁膜として機能する絶縁層33を形成する。
次に、図10(C)に示すように、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
なお、絶縁層55は、基板表面に対して上に凸の形状をとなっているが、図10(D)に示すように、基板30表面に対して下に凸の形状の絶縁層56を形成してもよい。これら、絶縁層55、56の形状は、絶縁層55、56を形成する組成物の濃度、粘度等により適宜形成することができる。
次に、図10の(A)乃至(D)と異なる工程を用いた形態について、図10(E)−(G)を用いて説明する。
図10(E)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。次に、半導体層32上に、ゲート絶縁膜として機能する絶縁層33を形成した後、絶縁層33上に隣接する半導体層32の間に絶縁層55を形成する。
この後、図10(D)と同様にして、ゲート電極として機能する導電層34を形成し、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
なお、絶縁層55は、基板表面に対して上に凸の形状をとなっているが、図10(G)に示すように、基板30表面に対して下に凸の形状の絶縁層56を形成してもよい。
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
上記とは異なる工程でマスクを用いずに半導体層の端部を覆う絶縁層を形成する工程について、図11を用いて説明する。
図11(A)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層32を形成する。ここで、半導体層32の端部の側面は、基板30の表面に対し、垂直または85°以上95°以下にすることが好ましい。このようにすることで、後に形成する絶縁層69を歩留まり高く形成することが可能である。次に、半導体層32上に絶縁層40を形成する。ここでは、絶縁層40として半導体層32の膜厚の1.5〜3倍に形成することが好ましい。絶縁層40は、プラズマCVD法で酸化珪素、酸窒化珪素を用いて形成する。
次に、絶縁層40を、基板に対して垂直方向のエッチングを主体とした異方性エッチングにより選択的にエッチングして、図11(B)に示すような半導体層32の側面に接する絶縁層69を形成することができる。当該手法により、半導体層32の側面及び表面の稜を覆わないものの、半導体層32の側面及び絶縁層31の稜を覆う絶縁層69を形成することができる。
次に、図11(B)に示すように、半導体層32及び絶縁層69上にゲート絶縁膜として機能する絶縁層33を形成する。
次に、図11(C)に示すように、ゲート絶縁膜として機能する絶縁層33上にゲート電極として機能する導電層34を形成する。また、半導体層32にゲート電極と重畳するチャネル形成領域32a、高濃度の不純物領域32b、32c、低濃度不純物領域32d、32eを形成する。
なお、低濃度不純物領域32d、32eは必要に応じて設ければよい。
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
(実施の形態2)
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。ここでは、半導体素子として薄膜トランジスタを用いて示す。
図12(A)には本発明に係る半導体装置の主要な構成を説明するための断面図である。図12(A)は、特に薄膜トランジスタの断面図を示し、図12(B)及び(C)は図12(A)の作製工程において、特に半導体層の端部67の拡大図を示す。
この薄膜トランジスタは、絶縁表面を有する基板30上に作製されている。また、基板30及び薄膜トランジスタの間に絶縁層31が形成されている。薄膜トランジスタは半導体層66、ゲート絶縁膜として機能する絶縁層33、ゲート電極として機能する導電層34で構成される。また、半導体層32はチャネル形成領域32a、高濃度不純物領域32b、32c、低濃度不純物領域32d、32eで構成される。
本実施の形態で示す半導体層66は、側面以外の領域において、第1の膜厚の領域66a、及び第1の膜厚より厚い第2の膜厚の領域66bを有することを特徴とし、且つゲート絶縁膜として機能する絶縁層33において、第3の膜厚の領域33a及び第3の膜厚より薄い第4の膜厚の領域33bを有することを特徴とする。なお、半導体層66の第1の膜厚の領域66a及び絶縁層33の第3の膜厚の領域33aは、半導体層66の側面に接している。このように半導体層66の側面付近において十分に絶縁層の膜厚を確保することが可能であるため、半導体層66及びゲート電極として機能する導電層34の間においてリーク電流の発生を抑制することができる。
次に、本実施の形態で示す半導体層及び絶縁層の形成方法について図12(B)及び(C)を用いて説明する。
図12(B)に示すように、基板30上に絶縁層31を形成し、絶縁層31上に半導体層66を形成する。ここで、半導体層66の側面は、30°以上85°未満、更に好ましくは45°以上60°以下の傾斜を有する形状にすることが好ましい。このようにすることで、後に照射するプラズマを効率よく受けることが可能であり、半導体層66の側面付近の絶縁層の膜厚を厚くすることが可能である。次に、半導体層32上に絶縁層33を形成する。
次に絶縁層33上にマスク68を形成する。マスク68は半導体層のチャネル形成領域となる部分を覆うように形成することが好ましい。次に、半導体層66の一部に、実施の形態1及び図23で示すような装置を用いた高密度プラズマ処理により、半導体層66の一部を固相酸化または固相窒化して絶縁層を形成する。このようなプラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れている。
この結果、図12(C)に示すように、半導体層の一部、特に半導体層の側面に接する領域66aにおいて膜厚が薄くなり、且つそれを覆う絶縁層において膜厚が厚くなる。なお、破線66cは、高密度プラズマ処理する前の半導体層を示す。
更には、マスク68を用いて半導体層66にリンまたはボロンを添加した後、図12(B)に示すようにプラズマ処理することにより、半導体層66の酸化速度が促進される。このため、半導体層66の側面に接する領域において、半導体層66の膜厚が薄くなるとともに、当該領域を覆う絶縁層33の膜厚が厚くなる。
このように半導体層66の側面付近において十分に絶縁層の膜厚を確保することが可能であるため、半導体層32及びゲート電極として機能する導電層34の間においてリーク電流の発生を抑制することができる。
(実施の形態3)
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。ここでは、半導体素子として薄膜トランジスタを用いて示す。
図13(A)には本発明に係る半導体装置の主要な構成を説明するための断面図である。図13(A)は、特に薄膜トランジスタの断面図を示し、図13(B)及び(C)は図13(A)の半導体層の端部64の拡大図を示す。この薄膜トランジスタは、絶縁表面を有する基板30上に作製されている。また、基板30及び薄膜トランジスタの間に絶縁層31が形成されている。薄膜トランジスタは半導体層32、ゲート絶縁膜として機能する絶縁層33、ゲート電極として機能する導電層34で構成される。また、半導体層32はチャネル形成領域32a、高濃度不純物領域32b、32c、低濃度不純物領域32d、32eで構成される。
図13(B)に示すように半導体層32の端部の側面は、基板と平行な面に対してθ1の角度で傾斜し、下地膜として機能する絶縁層31の表面は、基板と平行な面に対してθ2の角度で傾斜し、さらにθ1は10度以上40度以下であり、θ2は5度以上15度以下である。このように、半導体層32の端部の側面の傾斜角度より、下地膜として機能する絶縁層31の表面の傾斜角度が小さいと、半導体層32及び絶縁層31の界面がなだらかになり、半導体層32及び絶縁層31上に形成されるゲート絶縁膜として機能する絶縁層33の被覆率を高めることが可能である。このため、半導体層32及びゲート電極との間でリーク電流が生じることを防止することが可能である。
また、図13(C)に示すように、下地膜として機能する絶縁層31の表面が基板表面に対して凸の形状であっても良い。このような形状においても半導体層32及び絶縁層31の界面がなだらかになり、半導体層32及び絶縁層31上に形成されるゲート絶縁膜として機能する絶縁層33の被覆率を高めることが可能である。このため、半導体層32及びゲート電極との間でリーク電流が生じることを防止することが可能である。
(実施の形態4)
本実施の形態では、上記実施の形態で示すようなゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した半導体素子の一例について示す。なお、本実施の形態では、実施の形態1で示す構造を適用した例を示すが、実施の形態2及び3を適宜適用することができる。
図14において、ゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した薄膜トランジスタの構造を示す。
図14(A)に示すように、ゲート電極として機能する導電層34の側面にスペーサ35が形成されていてもよい。また、このスペーサ35を利用して、ゲート電極として機能する導電層34のチャネル長方向の両端に低濃度不純物領域32d、32eを形成することができる。この低濃度不純物領域32d、32eは低濃度ドレイン(LDD)として機能する。低濃度不純物領域32d、32eを設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
スペーサ35は、絶縁層33及び導電層34上に、CVD法、スパッタリング法等により、導電層34の厚さの1.5〜3倍の厚さの絶縁層を形成した後、異方性エッチングにより絶縁層をエッチングすることで、選択的に導電層34の側面に形成することができる。
また、図14(B)に示すように、ゲート電極として機能する導電層が積層構造であり、一方の導電層が他方の導電層と比較して大きい構造であっても良い。即ち、積層する導電層の一方が外側に突出した形状であってもよい。ここでは、ゲート絶縁膜として機能する絶縁層33に接する側の導電層80が、その上に形成される導電層81より面積大きい例を示す。なお、この形状に限られず、導電層80の方が小さく導電層81の方が大きくてもよい。導電層80において導電層81の外側に形成される領域と、低濃度不純物領域32d、32eが絶縁層33を介して重畳する。ゲート電極として機能する導電層80、81をこのような形状とすることで、導電層80において導電層81の外側に形成される領域を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層32において、チャネル形成領域32a、高濃度の不純物領域32b、32c、及び低濃度不純物領域32d、32eを同時に形成することが可能である。このため、スループットを向上させることができる。
また、図14(C)に示すように、ゲート電極として機能する導電層82が半導体層32の低濃度不純物領域32d、32eを覆う構造としてもよい。このような構造の薄膜トランジスタは、ゲート電極として機能する導電層82を形成する前に、低濃度の不純物を半導体層32に添加して、低濃度不純物領域32d、32eを形成した後、ゲート電極として機能する導電層82を形成する。次に、導電層82をマスクとして半導体層32に不純物を高濃度添加することで、形成することができる。
さらに、図示しないが半導体層32に低濃度不純物領域を有さず、チャネル形成領域32a、及び高濃度の不純物領域32b、32cで構成されるシングルドレイン構造の薄膜トランジスタとすることができる。このような薄膜トランジスタは、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。
次に、図15において、ゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した不揮発性記憶素子の構造を示す。
図15(A)に示す不揮発性記憶素子は、半導体層32上にトンネル酸化膜として機能する絶縁層83が形成され、絶縁層83上に電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、ゲート電極として機能する導電層86が形成される。また、電荷蓄積層84及びゲート電極として機能する導電層86の端部が揃っている。また、半導体層32に低濃度不純物領域を有さず、チャネル形成領域32a、及び高濃度の不純物領域32b、32cで構成されるシングルドレイン構造である。このような不揮発性記憶素子は、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。
トンネル酸化膜として機能する絶縁層83としては、電荷蓄積層84に電荷を注入するためのトンネル絶縁層として用いる。絶縁層83は、実施の形態1で示すゲート絶縁膜として機能する絶縁層33と同様の材料及び方法により形成することができる。代表的には、酸化珪素、若しくは酸化珪素と窒化珪素の積層構造等で形成することができる。また、半導体層32の表面を、図23に示す装置により高密度プラズマ処理して半導体層32の表面を酸化して絶縁層を形成してもよい。さらには、プラズマCVD法により酸化珪素を用いて絶縁層を形成した後、図23に示す装置によりプラズマ処理して、酸化又は窒化することにより絶縁層を形成してもよい。この場合、酸化珪素の表面を窒化した場合は、酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。なお、表面近傍とは、酸化珪素層の表面から概略0.5nm〜1.5nmの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有した構造となる。
後述する電荷蓄積層が導電層または半導体層で形成されるフローティングゲートの場合、絶縁層83は3nm〜6nmの厚さに形成することが好ましい。例えば、ゲート長を600nmとする場合、絶縁層83は3nm〜6nmの厚さに形成することができる。また、後述する電荷蓄積層が絶縁層で形成される場合、絶縁層83は1nm〜10nm、好ましくは1nm〜5nmの厚さに形成することが好ましい。例えば、ゲート長を600nmとする場合、絶縁層83は1nm〜3nmの厚さに形成することができる。
電荷蓄積層84としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。
また、電荷蓄積層84として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等がある。
コントロール絶縁膜として機能する絶縁層85としては、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層若しくは複数層を、減圧CVD法やプラズマCVD法などで形成する。絶縁層85の厚さは1nm〜20nm、好ましくは5〜10nmで形成する。例えば、窒化珪素層を3nmの厚さに堆積し、酸化珪素層の厚さを5nmの厚さに堆積したものを用いることができる。
ゲート電極として機能する導電層86としては、実施の形態1で示すゲート電極として機能する導電層34の材料及び作製方法を適宜用いることができる。
また、図15(B)に示すように、電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、及びゲート電極として機能する導電層86の側面にマスク87が形成されていてもよい。なお、マスクは、トンネル酸化膜として機能する絶縁層83、電荷蓄積層84、コントロール絶縁膜として機能する絶縁層85、及びゲート電極として機能する導電層86の側面に形成されていてもよい。又、マスク87、及び低濃度不純物領域32d、32eが絶縁層83を介して重畳する。
また、図15(C)に示すように、電荷蓄積層89がゲート電極として機能する導電層86と比較して大きい構造であっても良い。即ち、電荷蓄積層89が外側に突出した形状であってもよい。電荷蓄積層89において導電層86の外側に形成される領域と、低濃度不純物領域32d、32eが絶縁層33を介して重畳する。電荷蓄積層89及びゲート電極として機能する導電層86をこのような形状とすることで、電荷蓄積層89において導電層86の外側に形成される領域を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層32において、チャネル形成領域32a、高濃度の不純物領域32b、32c、及び低濃度不純物領域32d、32を同時に形成することが可能である。このため、スループットを向上させることができる。
また、図15(D)に示すように、電荷蓄積層91の方が小さくゲート電極として機能する導電層93の方が大きくてもよい。このような構造の薄膜トランジスタは、ゲート電極として機能する導電層93を形成する前に、低濃度の不純物を半導体層32に添加して、低濃度不純物領域32d、32eを形成した後、ゲート電極として機能する導電層93を形成する。次に、導電層93をマスクとして半導体層32に不純物を高濃度添加することで、形成することができる。
このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図16に不揮発性メモリセルアレイの等価回路の一例を示す。1ビットの情報を記憶するメモリセルMS01は、選択トランジスタS01と不揮発性メモリ素子M01で構成されている。選択トランジスタS01は、ビット線BL0と不揮発性メモリ素子M01の間に直列に挿入され、ゲートがワード線WL1に接続されている。不揮発性メモリ素子M01のゲートはワード線WL11に接続されている。不揮発性メモリ素子M01にデータの書き込むときは、ワード線WL1とビット線BL0をHレベル、BL1をLレベルとして、ワード線WL11に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線WL1とビット線BL0をHレベルとし、ワード線WL11に負の高電圧を印加すれば良い。
このメモリセルMS01において、選択トランジスタS01と不揮発性メモリ素子M01をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルMS01内の選択トランジスタS01と不揮発性メモリ素子M01は共にnチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。
図17は、ビット線に不揮発性メモリ素子を直接接続したNOR型の等価回路を示している。このメモリセルアレイは、ワード線WLとビット線BLが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。NOR型は、個々の不揮発性メモリ素子のドレインをビット線BLに接続する。ソース線SLには不揮発性メモリ素子のソースが共通接続される。
この場合もこのメモリセルMS01において、不揮発性メモリ素子M01を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メモリ素子(例えば、図17に示すM01〜M23)を一つのブロックとして扱い、これらの不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。
NOR型の動作は、例えば、次の通りである。データ書き込みは、ソース線SLを0Vとし、データを書込むために選択されたワード線WLに高電圧を与え、ビット線BLにはデータ”0”と”1”に応じた電位を与える。例えば、”0”と”1”に対してそれぞれHレベル、Lレベルの電位をビット線BLに付与する。”0”データを書き込むべく、Hレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”1”データの場合この様な電子注入は生じない。
“0”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”0”である。”1”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
データを消去するときは、ソース線SLに10V程度の正の電圧を印加し、ビット線BLは浮遊状態としておく。そしてワード線に負の高電圧を印加して(制御ゲートに負の高電圧を印加して)、電荷蓄積層から電子を引き抜く。これにより、データ”1”の消去状態になる。
データ読み出しは、ソース線SLを0Vにすると共にビット線BLを0.8V程度とし、選択されたワード線Wに、データ”0”と”1”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線BLに接続されるセンスアンプで判定することにより行う。
図18は、NAND型メモリセルアレイの等価回路を示す。ビット線BLには、複数の不揮発性メモリ素子を直列に接続したNANDセルNS1が接続されている。複数のNANDセルが集まってブロックBLK1を構成している。図18で示すブロックBLK1のワード線は32本である(ワード線WL0〜WL31)。ブロックBLK1の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
この場合、選択トランジスタS1、S2と不揮発性メモリ素子M0〜M31が直列に接続されているので、これらを一つのまとまりとして一つの半導体層で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するNANDセルとの分離を容易に行うことができる。また、選択トランジスタS1、S2の半導体層とNANDセルNS1の半導体層を分離して形成しても良い。不揮発性メモリ素子M0〜M31の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのNANDセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子(例えばM30の行)を一つの半導体層で形成しても良い。
書込み動作では、NANDセルNS1が消去状態、つまりNANDセルNS1の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線SL側のメモリ素子M0から順に行う。メモリ素子M0への書込みを例として説明すると概略以下のようになる。
図19(A)は、”0”書込みをする場合、選択ゲート線SG2に例えばVcc(電源電圧)を印加して選択トランジスタS2をオンにすると共にビット線BL0を0V(接地電圧)にする。選択ゲート線SG1は0Vとして、選択トランジスタS1はオフとする。次に、メモリセルM0のワード線WL0を高電圧Vpgm(20V程度)とし、これ以外のワード線を中間電圧Vpass(10V程度)にする。ビット線BLの電圧は0Vなので、選択されたメモリセルM0のチャネル形成領域の電位は0Vとなる。ワード線WL0とチャネル形成領域との間の電位差が大きいため、メモリセルM0の電荷蓄積層には前述のようにF−Nトンネル電流により電子が注入される。これにより、メモリセルM0のしきい値電圧が正の状態(”0”が書込まれた状態)となる。
一方”1”書込みをする場合は、図19(B)に示すように、ビット線BLを例えばVcc(電源電圧)にする。選択ゲート線SG2の電圧がVccであるため、選択トランジスタS2のしきい値電圧Vthに対して、VccマイナスVth(Vcc−Vth)になると、選択トランジスタS2がカットオフする。従って、メモリセルM0のチャネル形成領域はフローティング状態となる。次に、ワード線WL0に高電圧Vpgm(20V)、それ以外のワード線に中間電圧Vpass(10V)の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がVcc−Vthから上昇し例えば8V程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”0”の書込みの場合と異なり、ワード線WL0とチャネル形成領域の間の電位差が小さい。したがって、メモリセルM0の浮遊ゲートには、F−Nトンネル電流による電子注入が起こらない。よって、メモリセルM0のしきい値は、負の状態(”1”が書込まれた状態)に保たれる。
消去動作をする場合は、図20(A)に示すように、選択されたブロック内の全てのワード線に負の高電圧(Vers)を印加する。ビット線BL、ソース線SLをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
図20(B)に示す読み出し動作では、読出しの選択がされたメモリセルM0のワード線WL0の電圧Vr(例えば0V)とし、非選択のメモリセルのワード線WL1〜31及び選択ゲート線SG1、SG2を電源電圧より少し高い読出し用中間電圧Vreadとする。すなわち、図21に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリセルM0に電流が流れるか否かを検出する。つまり、メモリセルM0に記憶されたデータが”0”の場合、メモリセルM0はオフなので、ビット線BLは放電しない。一方、”1”の場合、メモリセルM0はオンするので、ビット線BLが放電する。
図22は、上記記憶素子を有する不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ252と周辺回路254が同一の基板上に形成されている。メモリセルアレイ252は、図16、図17、図18で示すような構成を有している。周辺回路254の構成は以下の通りである。
ワード線選択のためにロウデコーダ262と、ビット線選択のためにカラムデコーダ264が、メモリセルアレイ252の周囲に設けられている。アドレスは、アドレスバッファ256を介してコントロール回路258に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ262及びカラムデコーダ264に転送される。
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路258により動作モードに応じて制御される昇圧回路260が設けられている。昇圧回路260の出力はロウデコーダ262やカラムデコーダ264を介して、ワード線Wやビット線BLに供給される。センスアンプ266はカラムデコーダ264から出力されたデータが入力される。センスアンプ266により読み出されたデータは、データバッファ268に保持され、コントロール回路258からの制御により、データがランダムアクセスされ、データ入出力バッファ270を介して出力されるようになっている。書き込みデータは、データ入出力バッファ270を介してデータバッファ268に一旦保持され、コントロール回路258の制御によりカラムデコーダ264に転送される。
このように、不揮発性半導体記憶装置では、メモリセルアレイ252において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ252と周辺回路254の間は、電気的に絶縁分離されているこことが望ましい。この場合、以下で説明する実施例のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成した半導体層で形成することにより、容易に絶縁分離をすることができる。それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。
以下、本発明に係る不揮発性半導体記憶装置について、実施例により詳細に説明する。以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。
本実施例では、半導体装置として不揮発性記憶素子を有する不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。
まず、本実施例で示す不揮発性半導体記憶装置におけるメモリ部の模式図を図16に示す。
本実施例で示すメモリ部は、制御用トランジスタSと不揮発性メモリ素子Mを有するメモリセルが複数設けられている。図16では、制御用トランジスタS01と不揮発性メモリ素子M01により一つのメモリセルが形成されている。また、同様に、制御用トランジスタS02と不揮発性メモリ素子M02、制御用トランジスタS03と不揮発性メモリ素子M03、制御用トランジスタS11と不揮発性メモリ素子M11、制御用トランジスタS12と不揮発性メモリ素子M12、制御用トランジスタS13と不揮発性メモリ素子M13とによりメモリセルが形成されている。
制御用トランジスタS01のゲート電極はワード線WL1に接続され、ソース又はドレインの一方はビット線BL0に接続され、他方は不揮発性メモリ素子M01のソース又はドレインに接続されている。また、不揮発性メモリ素子M01のゲート電極はワード線WL11に接続され、ソース又はドレインの一方は制御用トランジスタS01のソース又はドレインに接続され、他方はソース線SLに接続されている。
なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては厚さが薄い絶縁層を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては厚さが厚い絶縁層を形成する場合に関して以下に図面を参照して説明する。なお、図28は上面図を示し図25〜図27は図28におけるA−B間、C−D間、E−F間及びG−H間の断面図を示している。また、A−B間及びC−D間はロジック部に設けられる薄膜トランジスタを示し、E−F間はメモリ部に設けられる不揮発性メモリ素子を示し、G−H間はメモリ部に設けられる薄膜トランジスタを示している。また、本実施例では、A−B間に設ける薄膜トランジスタをpチャネル型、C−D間、G−H間に設ける薄膜トランジスタをnチャネル型、E−F間に設けられる不揮発性メモリ素子をMONOS型とし、不揮発性メモリ素子の電荷の蓄積を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
まず、基板100上に第1の絶縁層102を介して島状の半導体層104、106、108を形成し、当該島状の半導体層104、106、108を覆うように第2の絶縁層111を形成する。次に、第2の絶縁層111上にマスク114を形成する(図25(A)、図28(A)参照)。
ここでは、基板100としてガラス基板を用いる。また、第1の絶縁層102としては、プラズマCVD法により厚さ50nmの窒素含有量が酸素含有量より高い酸窒化珪素層を形成した後、厚さ100nmの酸素含有量が窒素含有量より高い酸窒化珪素層を形成する。
次に、第1の絶縁層102上にプラズマCVD法により厚さ10nm以上150nm以下、好ましくは30nm以上100nm以下、更に好ましくは50nm以上80nm以下の半導体層を形成する。ここでは、厚さ66nmのアモルファスシリコン層を成膜し、500℃1時間及び550度4時間で加熱してアモルファスシリコン層に含まれる水素を除去した後、スキャンスピードが35cm/秒のレーザ光を照射してアモルファスシリコンを結晶化してポリシリコン層を形成する。ここでは、レーザ光の光源としてLD励起の連続発振(CW)レーザ(YVO4の第2高調波(波長532nm))を用いる。次に、ポリシリコン層の表面にレーザ光の照射により形成された酸化膜を除去した後、新たにポリシリコン層上に過酸化水素水を用いて酸化膜を形成し、その上にレジストを塗布する。この後フォトリソグラフィー工程によりレジストを露光及び現像してマスクを形成する。この後、ポリシリコン層に1×1017〜3×1017cm−3のボロン(B)をドーピングして、後に形成される薄膜トランジスタの閾値電圧を制御する。次に、マスクを用いてポリシリコン層をエッチングして、ポリシリコンで形成される半導体層104、106、108を形成する。このとき、流量比が4対15のSF6及び酸素をエッチングガスとして用いる。
次に、マスクを除去した後、第2の絶縁層111として、流量比1対800のシラン及び一酸化二窒素(N2O)を原料としたプラズマCVD法により、厚さ40nmの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。次に、第2の絶縁層111上にレジストを塗布した後、フォトリソグラフィー工程によりレジストを露光現像してマスク114を形成する。
次に、マスク114を用いてフッ化水素酸とフッ化アンモニウムと界面活性剤の混合物をエッチャントとして第2の絶縁層111をウエットエッチングして第3の絶縁層112を形成する。
なお、半導体層108の上方に形成された第3の絶縁層112は、後に完成する薄膜トランジスタにおいてゲート絶縁膜として機能する。また、ゲート絶縁膜の膜厚の薄い薄膜トランジスタにおいて、第3の絶縁層112は半導体層104、106、108の端部を覆うため、半導体層及びゲート電極に生じるリーク電流を低減することができる。
次に、半導体層104、106、108上に、厚さ1〜10nm、好ましくは1〜5nmの第4の絶縁層116、118、120をそれぞれ形成する(図25(B)参照)。
ここでは、半導体層104、106、108に、基板温度400度、圧力110Pa、アルゴン、酸素、及び、水素を用いて高密度プラズマ処理を行って、当該半導体層104、106、108を酸化処理して、当該半導体層104、106、108上にそれぞれの酸化層を第4の絶縁層116、118、120として形成する。なお、このときのガスの流量比を、アルゴン:酸素:水素=180:1:1とする。また、第4の絶縁層116、118、120は、CVD法やスパッタリング法により酸化珪素層又は窒化珪素層を形成してもよいし、CVD法やスパッタリング法で形成した上記層に高密度プラズマ処理により、酸化処理または窒化処理を行ってもよい。また、高密度プラズマ処理により半導体層104、106、108に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層104、106、108に接して酸化珪素層が形成され、当該酸化珪素層の表面又は表面近傍に窒素プラズマ処理層が形成される。窒素プラズマ処理層とは、酸化珪素層の表面から概略1nmの深さに窒素を20〜50原子%の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有した珪素(酸窒化珪素)が形成されている。
本実施例において、メモリ部に設けられた半導体層108上に形成される第4の絶縁層120は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第4の絶縁層120の厚さが薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第4の絶縁層120の厚さが薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第4の絶縁層116、118、120は、厚さを薄く(例えば、10nm以下)形成することが好ましい。
一般的に、半導体層上に絶縁層を薄く形成する方法として熱酸化法があるが、基板100としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第4の絶縁層116、118、120を形成することは非常に困難である。また、CVD法やスパッタリング法により形成した絶縁層は、層の内部に欠陥を含んでいるため膜質が十分でなく、厚さを薄く形成した場合にはピンホール等の欠陥が生じる問題がある。従って、本実施例で示すように、高密度プラズマ処理により第4の絶縁層116、118、120を形成することによって、CVD法やスパッタリング法等により形成した絶縁層より緻密な絶縁層を形成することができる。また、CVD法やスパッタリング法により絶縁層を形成した場合には、半導体層の端部の被覆が十分でなく、後に第4の絶縁層120上に形成される導電層等と半導体層とがリークする場合がある。しかしながら、ここでは、半導体層の端部を第3の絶縁層112で覆い、更に高密度プラズマ処理することにより、緻密な第4の絶縁層を形成することが可能で、半導体層104、106、108の端部を第3の絶縁層112及び第4の絶縁層116、118、120で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。
次に、第1の絶縁層112、第4の絶縁層116、118、120を覆うように電荷蓄積層122を形成する(図25(C)参照)。電荷蓄積層122として、膜中に電荷をトラップする欠陥を有している絶縁層、又は導電性粒子又はシリコン等の半導体粒子を含む絶縁層で形成することができる。ここでは、シラン、アンモニア、一酸化二窒素、水素を用いたプラズマCVD法により窒素含有量が酸素含有量より高い酸窒化珪素層を形成する。このときの流量比をシラン:アンモニア:一酸化二窒素:水素=1:10:2:40とする。なお、酸窒化珪素層の代わりに、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物で電荷蓄積層を形成してもよい。窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物を電荷蓄積層に用いる場合、ゲルマニウム元素を含む雰囲気中(例えば、GeH4及びNや2や、GeH4及びNH3や、GeH4及びN2O等を含む雰囲気)でプラズマCVD法を行うことにより電荷蓄積層を形成することができる。また、酸化ゲルマニウムをアンモニア雰囲気で加熱した焼結体を蒸着して窒化ゲルマニウムを用いた電荷蓄積層を形成することができる。また、GeH4及びH2や、GeH4及びSiH4及びH2等を含む雰囲気でプラズマCVD法を行うことにより、ゲルマニウム粒子やシリコンゲルマニウム粒子を形成することができる。
ここでは、MONOS(Metal−Oxide−Nitride−Oxide Semiconductor)型の不揮発性記憶素子を形成するため、電荷蓄積層122として酸窒化珪素層を形成したが、電荷蓄積層122として50nmのアモルファスシリコン層をプラズマCVD法により形成した後、レーザ光を照射してポリシリコン層を形成してもよい。また、電荷蓄積層122として厚さ30nmのタングステン層をスパッタリング法により形成してもよい。また、電荷蓄積層122としてプラズマCVD法により、ゲルマニウム層やシリコンゲルマニウム層を形成してもよい。
次に、半導体層104、106上に形成された第2の絶縁層116、118、電荷蓄積層122と、半導体層108上に形成された電荷蓄積層122を選択的に除去し、半導体層108上に形成された、第2の絶縁層120と電荷蓄積層122を残存させる。ここでは、メモリ部に設けられた半導体層108を選択的にレジスト124で覆い、レジスト124で覆われていない第2の絶縁層116、118と電荷蓄積層122をエッチングすることによって選択的に除去する(図26(A)参照)。なお、図26(A)では、電荷蓄積層122をエッチングして選択的に除去することによって、電荷蓄積層122の一部を残存させ、電荷蓄積層126を形成する例を示している。
次に、半導体層104、106、半導体層108の上方に形成された電荷蓄積層126、半導体層108を覆うように第5の絶縁層128を形成する(図26(B)参照)。
第5の絶縁層128は、CVD法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。ここでは、第5の絶縁層128として、流量比1対800のシラン及び一酸化二窒素(N2O)を原料としたプラズマCVD法により、厚さ1〜20nmの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。
なお、半導体層108の上方に形成された第5の絶縁層128は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層104、106の上に形成された第5の絶縁層128は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
次に、半導体層104、106、108の上方に形成された第5の絶縁層128を覆うように厚さは100nm以上1000nm以下、好ましくは200nm以上800nm以下、好ましくは300nm以上500nm以下の導電層134、136、138、140を形成する(図26(C)、図28(B)参照)。ここでは、導電層として、厚さ30nmの窒化タンタル層と厚さ270nmのタングステン層を積層した後、マスクを用いて上記積層した導電層を選択的にエッチングして、30nmの窒化タンタル層と厚さ270nmのタングステン層で形成される導電層134、136、138、140を形成する。なお、メモリ部に設けられた半導体層108の上方に形成される導電層138は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層134、136、140は、後に完成するトランジスタにおいてゲート電極として機能する。
次に、フォトリソグラフィー工程により、半導体層104を覆うようにマスク142を選択的に形成し、当該マスク142、導電層136、138、140をマスクとして半導体層106、108に不純物元素を導入することによって不純物領域を形成する(図27(A)参照)。ここでは、不純物元素として、リン(P)を用いる。ここでは、ピーク濃度で1021atoms/cm3のリン(P)を半導体層に添加する。
ここで、不揮発性記憶素子の拡大図を図29に示す。図29(A)はメモリ部の不揮発性記憶素子の上面図を示し、図29(B)は図29(A)のA−Bの断面図である。図29(B)に示すように、半導体層において絶縁層112に覆われる領域には不純物が添加されないようにすることが好ましい。領域126aにおいては、電荷蓄積層126及び半導体層の間に形成され、トンネル酸化膜として機能する絶縁層は絶縁層120である。一方、領域126bにおいては、電荷蓄積層126及び半導体層の間に形成され、トンネル酸化膜として機能する絶縁層は絶縁層112である。このため、領域126bにおける電荷トンネル酸化膜として機能する絶縁層の膜厚が異なると、電荷蓄積層への電子の注入及び放出がばらつき、不揮発性記憶素子の特性が低下する。このため、メモリ部の半導体層において、半導体層の端部を覆う絶縁層に覆われる領域には、不純物をドーピングしないことが好ましい。
図27(A)においては、不純物元素を導入することによって、半導体層106にソース領域又はドレイン領域を形成する不純物領域146とチャネル形成領域144が形成される。また、半導体層108には、ソース領域又はドレイン領域を形成する不純物領域150とチャネル形成領域148が形成される。また、半導体層108には、ソース領域又はドレイン領域を形成する不純物領域154とチャネル形成領域152が形成される。
次に、半導体層106、108を覆うようにレジスト156を選択的に形成し、当該レジスト156、導電層134をマスクとして半導体層104に不純物元素を導入することによって不純物領域を形成する(図27(B)、図27(C)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。ここでは、図27(A)で半導体層106、108に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。ここでは、ピーク濃度で1021atoms/cm3のボロン(B)を半導体層に添加する。その結果、半導体層104にソース領域又はドレイン領域を形成する不純物領域160とチャネル形成領域158が形成される。
次に、第3の絶縁層128、導電層134、136、138、140を覆うように絶縁層162を形成し、加熱して半導体層の不純物を活性化し、当該絶縁層162上に半導体層104、106、108にそれぞれ形成された不純物領域146、150、154、160と電気的に接続する導電層164を形成する(図27(C)、図28(D)参照)。
絶縁層162は、CVD法やスパッタリング法等により、酸化珪素、窒化珪素、酸窒化珪素等の酸素または窒素を有する絶縁層やDLC(ダイヤモンドライクカーボン)等の炭素を含む層、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素基)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
ここでは、絶縁層162として、シラン及び一酸化二窒素を用いたプラズマCVD法により50nmの酸素含有量が窒素含有量より多い酸窒化珪素層を形成し、シラン、アンモニア、水素、及び一酸化二窒素を用いたプラズマCVD法により100nmの窒素含有量が酸素含有量より多い酸窒化珪素層を形成し、シラン及び一酸化二窒素を用いたプラズマCVD法により厚さ600nmの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。
半導体層の不純物の活性化としては、ここでは窒素雰囲気、550℃4時間の加熱を行う。
導電層164は、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層164は、例えば、バリア層とアルミニウムシリコン(Al−Si)層とバリア層の積層構造、バリア層とアルミニウムシリコン(Al−Si)層と窒化チタン(TiN)層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層164を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
ここでは、CHF3及びHeを用いたドライエッチングにより絶縁層を選択的にエッチングして開口部を形成するとともに、半導体層の不純物領域146、150、154、160の一部を露出する。次に、スパッタリング法により厚さ60nmのチタン層、厚さ40nmの窒化チタン層、厚さ300nmのアルミニウム層、厚さ100nmの層を積層した後、フォトリソグラフィー工程により形成されたマスクを用いてエッチングして、導電層164を形成する。
なお、本実施例では、メモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜として機能する絶縁層とロジック部に形成される薄膜トランジスタのゲート絶縁膜を同時に形成する例(図26(B))を示したがこれに限られない。例えば、図30に示すように形成してもよい。以下に、具体的に説明する。
まず、図25(C)まで同様に形成した後、電荷蓄積層122上に第3の絶縁層128を形成する(図30(A))。次に、半導体層108を覆うようにレジスト124を選択的に形成した後、半導体層104、106、108の上方に形成された電荷蓄積層122と第3の絶縁層128を選択的に除去し、電荷蓄積層126及び絶縁層127を形成する。(図30(B))。その後、露出した半導体層104、106の表面にゲート絶縁膜として機能する絶縁層168、170を形成する(図30(C))。絶縁層168、170は、第2の絶縁層116、118、120の形成で説明したように高密度プラズマ処理を用いて設けてもよいし、CVD法やスパッタリング法によって形成することができる。
図30に示すように形成することによって、ロジック部に形成される薄膜トランジスタのゲート絶縁膜とメモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜とを異なる厚さや材料で設けることもできる。
また、本実施例で示した工程において、ゲート電極として機能する導電層134、136、138、140の側面に接するように絶縁層172(サイドウォールともいう)を設けてもよい(図31参照)。半導体層104、106、108に絶縁層172をマスクとして不純物元素を導入することによって、当該半導体層104、106、108にそれぞれLDDとして機能する低濃度不純物領域180、174、176、178を形成することができる。
なお、絶縁層172は、半導体層104と直接接するように設けてもよいし(図31(A)参照)、当該絶縁層172の下方に他の絶縁層や電荷蓄積層が設けられた構造としてもよい(図31(B)参照)。
また、本実施例では、メモリ部に設けられた半導体層108と導電層138が交差する部分に選択的に電荷蓄積層126を設けた構造を示したが、これに限られない。例えば、半導体層108の上方全面に電荷蓄積層126を設けた構成としてもよい。なお、不揮発性メモリ素子において、チャネル長をL、チャネル幅をWとした場合、電荷蓄積層126はチャネル長L及びチャネル幅Wより大きくなるように設けてもよいし、チャネル長Lとチャネル幅Wの一方より大きくなるように設けてもよいし、チャネル長L及びチャネル幅Wより小さくなるように(常に半導体層108上に設けられた状態)設けてもよい。
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。