TWI411113B - 非揮發性半導體記憶體裝置 - Google Patents

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Yoshinobu Asami
Tamae Takano
Makoto Furuno
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Semiconductor Energy Lab
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Description

非揮發性半導體記憶體裝置
本發明係關於一種可電寫入、讀取和擦除的非揮發性半導體記憶體裝置以及其製造方法。具體地，本發明係關於一種非揮發性半導體記憶體裝置中的浮動閘極結構。
對於資料能夠被電重寫入並且即使斷電後資料仍可以保持儲存的非揮發性記憶體，市場持續擴大。非揮發性記憶體的特點是：其結構類似於MOSFET(金屬氧化物半導體場效應電晶體)的結構，並且在通道形成區上方提供能夠長期累積電荷的區域。這個形成在絕緣層上方並且與周圍隔離並分開的電荷累積區還稱為浮動閘極。由於該浮動閘極被絕緣體包圍以同周圍電隔離，所以浮動閘極具有在電荷注入浮動閘極之後保持電荷的特性。在浮動閘極的上方，稱為控制閘極的閘極電極進一步提供有介於它們之間的絕緣層。控制閘極區別於浮動閘極的是：當讀取或寫入資料時，將預定的電壓施加在其上。
具有這種結構的所謂浮動閘極型非揮發性記憶體具有如下機制，其中藉由電控制電荷注入浮動閘極和電荷從浮動閘極逐出來儲存資料。具體地，藉由在將要形成通道形成區的半導體層和控制閘極之間施加高電壓，進行電荷注入浮動閘極和電荷從浮動閘極逐出。在這時，Fowler－Nordheim型(FN型)隧穿電流(在NAND型的情況下)或熱電子(在NOR型的情況下)流入通道形成區上方的絕緣層。由於這個原因，該絕緣層也稱為隧穿絕緣層。
為了確保可靠性，需要浮動閘極型非揮發性儲存裝置具有將浮動閘極中累積的電荷保持十年以上的特性。因此，要求隧穿絕緣層形成具有允許隧穿電流流動的厚度，並具有以免洩漏電荷的高絕緣特性。
另外，在隧穿絕緣層上方形成的浮動閘極由矽形成，該矽是與形成通道形成區的半導體材料相同的半導體材料。具體地，利用多晶矽形成浮動閘極的方法已經廣泛使用，並且例如，已知沈積400 nm厚度的多晶矽膜(見日本公開的專利申請No.2000－58685的第7頁和圖7)。
由多晶矽形成的非揮發性記憶體的浮動閘極具有與半導體基板的通道形成區相同的傳導帶底部能量位準。當浮動閘極的多晶矽厚度降低時，浮動閘極傳導帶的底部能量位準變得比形成通道形成區的半導體的傳導帶底部能量位準高。如果形成這種情況，從半導體基板向浮動閘極注入電子將變困難，使得需要增加寫入電壓。為了盡可能地降低寫入電壓，在由多晶矽形成浮動閘極的非揮發性記憶體中，需要藉由向浮動閘極加入n型雜質例如磷或砷將費米能量位準移動到傳導帶一側。
對於提供在浮動閘極和半導體基板之間的隧穿絕緣層，為了用低電壓向浮動閘極內注入電荷，其厚度要求薄。另一方面，為了長時間穩定地保持電荷，其厚度又要求大，以防止電荷(載子)洩漏或雜質滲透。
畢竟，習知的非揮發性記憶體要求高寫入電壓。另外，藉由提供冗餘儲存單元或控制器的裝置進行測量，例如錯誤檢測和錯誤修正，防備藉由重復重寫入造成的電荷保持特性的降低，以確保可靠性。
考慮到上述情形，本發明的目的是提供一種寫入特性和電荷保持特性優異的非揮發性半導體記憶體裝置。
本發明之一觀點係關於一種非揮發性半導體記憶體裝置，包括其中通道形成區形成在形成有一間隔的一對雜質區之間的半導體基板，和在與通道形成區大致重疊的位置提供在半導體基板上方的第一絕緣層、浮動閘極電極、第二絕緣層和控制閘極電極。在本發明中，浮動閘極電極至少包括由半導體材料形成的第一層和由金屬材料、或合金材料或其金屬化合物材料形成的第二層。換句話說，根據本發明的非揮發性記憶體裝置的浮動閘極電極包括半導體層、和提供在半導體層的第二絕緣層一側上用於防止半導體層侵蝕的具有阻擋性質的金屬層、合金層或金屬化合物層。用於形成浮動閘極電極的半導體材料可以選自取決於形成通道形成區的半導體材料的多種材料。
作為用於形成浮動閘極電極的半導體材料，可以選擇滿足以下條件中的一種或多種的材料。較佳的用於形成浮動閘極電極的半導體材料的能帶隙比半導體基板中的通道形成區的能帶隙小。例如，較佳的在用於形成浮動閘極電極的半導體材料的能帶隙和半導體基板中的通道形成區的能帶隙之間存在0.1 eV以上的差，前者小於後者。
另外，較佳的用於形成浮動閘極電極的半導體材料具有比用於形成半導體基板的材料低的電阻率。該電阻率較佳的為40 Ω．cm至100 Ω．cm。
較佳的用於形成浮動閘極電極的半導體材料一般是鍺或鍺化合物。
將浮動閘極電極應用到根據本發明的非揮發性記憶體裝置上用於電荷(載子)累積。在不限制於鍺或鍺化合物的條件下，只要具有相似的功能，也就是，用作累積電荷(載子)的層，就可以使用鍺或鍺化合物的氧化物或氮化物的層、或者含鍺或鍺化合物的氧化層或氮化層。
此外，較佳的使用由金屬、或合金或其金屬化合物形成的層作為與由鍺或鍺化合物形成的浮動閘極電極的第一層接觸的第二層。該金屬較佳的是難熔金屬，例如鎢(W)、鉭(Ta)、鈦(Ti)、鉬(Mo)、鉻(Cr)或鎳(Ni)。可使用利用多種難熔金屬的合金。該合金可以是利用難熔金屬和鈮(Nb)、鋯(Zr)、鈰(Ce)、釷(Th)或鉿(Hf)形成的。可選地，可使用難熔金屬的氧化物或氮化物。可使用金屬氮化物，例如氮化鉭、氮化鎢、氮化鉬或氮化鈦。可使用金屬氧化物，例如氧化鉭、氧化鈦或氧化鉬。
當在半導體基板上方形成浮動閘極電極時，在浮動閘極電極和半導體基板之間插入有用作隧穿絕緣層的第一絕緣層，利用至少包含鍺的半導體材料形成的該浮動閘極電極便於電荷(載子)從半導體基板中的通道形成區注入浮動閘極電極中，並且改善了浮動閘極電極的電荷保持特性。當進一步由與用於形成浮動閘極電極的半導體材料接觸的金屬、或合金或其金屬化合物形成一層時，該層可以用作阻擋層，用於提高浮動閘極電極的耐水性和防止其侵蝕。於是，可以抑制浮動閘極電極的退化。
雖然參考附圖將藉由實施例模式和實施例的方式全面地說明本發明，但是本發明並不限於該說明，並且可以理解，不同的變化和修改對於本領域的技術人員將是很明顯的。因此，除非這些變化和修改偏離了本發明的範圍，否則它們將理解為包含在這裏。注意，在下面說明的本發明的結構中，不同的圖中相同的部分用相同的參考數字表示。
[實施例模式1]
圖1是用來說明本發明的非揮發性半導體記憶體裝置的主要結構的橫截面圖。圖1具體地顯示非揮發性記憶元件的基本部分。該非揮發性記憶元件是利用半導體基板10製造的。作為半導體基板10，較佳的使用單晶矽基板(矽晶片)。可選地，可以使用SOI(絕緣體上矽)基板。作為SOI基板，可以使用所謂的SIMOX(藉由注入氧分離)基板，其是這樣製成的：向鏡面抛光晶片中注入氧離子，然後藉由高溫退火，使得在離上表面一定深度的位置形成氧化膜層，還防止在上表面產生的缺陷。
在半導體基板10為n型的情況下，形成注入p型雜質的p阱12。作為p型雜質，例如使用硼，並以大約5×1015 原子/cm3 到1×1016 原子/cm3 的濃度加入。藉由形成p阱12，可以在該區域中形成n通道電晶體。此外，加入到p阱12的p型雜質也具有控制電晶體的臨界值電壓的作用。在大致對應於以後要說明的閘極26的區域中形成了形成在半導體基板10中的通道形成區14，並且通道形成區14位於形成在半導體基板10中的一對雜質區18之間。
在非揮發性記憶元件中這對雜質區18是一對用作源極和汲極的區域。藉由加入為大約1×1019 原子/cm3 到1×1021 原子/cm3 的濃度的n型雜質的磷或砷形成這對雜質區18。
在閘極26的側壁上形成間隔物28，其具有防止在閘極26的末端部分洩漏電流(例如，在浮動閘極電極20和控制閘極電極24之間流動的電流)的作用。此外，藉由利用該間隔物28，可以在通道長度方向上在閘極26的每一端形成低濃度雜質區18c。該低濃度雜質區18c用作低濃度汲極(輕摻雜汲極：LDD)。雖然低濃度雜質區18c不必須提供，但是可以降低汲極邊緣的電場，並可以抑制由重復寫入和擦除導致的退化。
在半導體基板10上方，形成第一絕緣層16、浮動閘極電極20、第二絕緣層22和控制閘極電極24。在本說明書中，包括從浮動閘極電極20到控制閘極電極24的疊層結構可以稱為閘極26。
第一絕緣層16由氧化矽、或氧化矽和氮化矽的疊層結構形成。第一絕緣層16可以藉由利用熱氧化氧化半導體基板10的表面形成；然而，第一絕緣層16較佳的藉由利用電漿處理的固相氧化或固相氮化形成。這是因為藉由利用電漿處理氧化或氮化半導體基板10的表面形成的絕緣層是緻密的，耐壓高，並且可靠性高。由於第一絕緣層16用作隧穿絕緣層，用來向浮動閘極電極20中注入電荷(載子)，所以這種耐用的絕緣層是較佳的。較佳的、該第一絕緣層16形成有包括1 nm到20 nm在內的厚度，更佳的、包括3 nm到6 nm在內的厚度。例如，當閘極長度為600 nm時，可以形成厚度為包括3 nm到6 nm在內的第一絕緣層16。
在利用電漿處理的固相氧化處理或固相氮化處理中，較佳的使用由微波(典型地，2.45GHz)激發的電漿，其電子密度為包括1×1011 cm－3 到1×1013 cm－3 在內，並且其電子溫度為包括0.5 eV到1.5 eV在內。這是因為可以獲得實用的反應率，並且在固相氧化處理或固相氮化處理中可以在500℃或更低的溫度形成緻密的絕緣層。
在氧氣氛中(例如，在包含氧氣(O2 )或一氧化二氮(N2 O)和稀有氣體(包含He、Ne、Ar、Kr或Xe中的至少一種)的氣氛中，或在包含氧氣或一氧化二氮和氫氣(H2 )和稀有氣體的氣氛中)，藉由該電漿處理進行半導體基板10表面的氧化。在氮氣氛中(例如，在包含氮氣(N2 )和稀有氣體(包含He、Ne、Ar、Kr或Xe中的至少一種)的氣氛中，在包含氮氣、氫氣和稀有氣體的氣氛中，或在包含NH3 和稀有氣體的氣氛中)，藉由該電漿處理進行半導體基板10表面的氮化。作為稀有氣體，例如，可以使用Ar。此外，還可以使用混合Ar和Kr的氣體。
圖15顯示進行電漿處理的設備的結構實例。該電漿處理設備包括用來放置半導體基板10的支撐底座80、用來引入氣體的氣體供應部分76、與真空泵連接用來排出氣體的排氣口78、天線72、電介質板74和用來供應產生電漿的微波的微波供應部分84。另外，藉由提供具有溫度控制部分82的支撐底座80，可以控制半導體基板10的溫度。
下面將說明電漿處理。注意電漿處理包括在半導體基板、絕緣層和導電層上的氧化處理、氮化處理、氮氧化處理、氫化處理和表面修整處理。在每個處理中，從氣體供應部分76提供的氣體可以根據其目的選擇。
可以如下進行氧化處理或氮化處理。首先，抽空處理腔，並從氣體供應部分76引入包含氧或氮的電漿處理氣體。藉由溫度控制部分82使半導體基板10處於室溫或加熱到100℃到550℃的溫度。注意，半導體基板10和電介質板74之間的距離大約為20 mm到80 mm(較佳的，20 mm到60 mm)。接下來，從微波供應部分84向天線72提供微波。然後，微波從天線72經過電介質板74引入到處理腔內部，以此產生電漿86。藉由引入微波激發電漿，可以產生具有低電子溫度(3 eV或更低，較佳的1.5 eV或更低)和高電子密度(1×1011 cm－3 或更大)的電漿。使用藉由該高密度電漿產生的氧基(其可以包括OH基)和/或氮基(其可以包括NH基)，可以氧化和/或氮化半導體基板的表面。藉由將稀有氣體例如氬混合進入電漿處理氣體，藉由激發稀有氣體的粒子可以有效地產生氧基或氮基。藉由有效地利用由電漿激發的活性基，這種方法可以在500℃或以下的溫度進行氧化層的氮化、固相氧化、固相氮化、或固相氮氧化。
在圖1中，作為藉由電漿處理形成的第一絕緣層16的一個較佳的模式，在氧氣氛中藉由電漿處理在半導體基板10的表面上方形成包括3 nm到6 nm厚度在內的氧化矽層16a，並且在氮氣氛中用氮化電漿處理氧化矽層16a的表面，以形成氮化電漿處理層16b。具體地，首先在氧氣氛中藉由電漿處理在半導體基板10上方形成包括3 nm到6 nm的厚度在內的氧化矽層16a。然後，在氮氣氛中藉由電漿處理，在氧化矽層的表面上或鄰近該表面連續提供高氮濃度的氮化電漿處理層16b。注意，所謂“鄰近該表面”指的是離氧化矽層的表面具有大約包括0.5 nm到1.5 nm在內深度的區域。例如，在氮氣氛中藉由電漿處理，在離氧化矽層16a的表面大約具有1 nm深度的氧化矽層16a的區域中，以20原子%到50原子%的比率包括氮。
在第一絕緣層16上方形成浮動閘極電極20。該浮動閘極電極20包括第一浮動閘極電極20a和第二浮動閘極電極20b。不必說，浮動閘極電極20並不限於這種兩層結構，可以藉由疊置多層形成。然而，較佳的與第一絕緣層16接觸形成的第一浮動閘極電極20a由半導體材料形成，並且可以選擇滿足一個或多個下述條件的半導體材料。
較佳的用來形成第一浮動閘極電極20a的半導體材料的能帶隙比半導體基板10(在本實施例模式中，通道形成區14)的能帶隙小。例如，較佳的在形成第一浮動閘極電極20a的半導體材料的能帶隙和半導體基板10中通道形成區14的能帶隙之間存在0.1 eV或更大的差異，並且前者比後者小。這是因為，當浮動閘極電極20的傳導帶底部能量位準比半導體基板10中通道形成區14的傳導帶底部能量位準低時，提高了載子(電子)注入特性，並且提高了電荷保持特性。
較佳的形成第一浮動閘極電極20a的半導體材料比形成半導體基板10(在本實施例模式中，通道形成區14)的材料具有更低的電阻率。當由低電阻率的半導體材料形成第一浮動閘極電極20a時，可以防止施加在控制閘極電極和半導體基板10(在本實施例模式中，通道形成區14)之間的電壓被浮動閘極電極分壓，並且可以使電場有效地作用在半導體基板10(在本實施例模式中，通道形成區14)上。例如，較佳的鍺，因為其具有包括40 Ω．cm到70 Ω．cm在內的比電阻。為了降低電阻率，可以將n型雜質加入第一浮動閘極電極20a。當利用比半導體基板10(在本實施例模式中，通道形成區14)的材料具有更小能帶隙和更低電阻率的材料如此形成第一浮動閘極電極20a時，可以提高寫入特性。
對於形成第一浮動閘極電極20a的半導體材料，較佳的由第一絕緣層16形成的相對於第一浮動閘極電極20a中的電子的屏障能量(barrier energy)，比由第一絕緣層16形成的相對於半導體基板10中的通道形成區14中的電子的屏障能量高。這是因為載子(電子)可以很容易地特別地從半導體基板10中的通道形成區14注入到第一浮動閘極電極20a中，並且可以防止電荷(載子)從第一浮動閘極電極20a放電。
作為滿足上述條件的半導體材料，一般可以選擇鍺或鍺化合物。作為鍺化合物的典型實例，可以給出矽鍺，並且在這種情況下較佳的矽鍺包含相對於矽的10原子%或更多的鍺。當鍺的濃度低於10原子%時，作為構成元素其作用消弱了，並且能帶隙不能有效降低。
不必說，也可以使用另一種材料來形成第一浮動閘極電極20a，只要該材料能產生相同的作用。例如，可以使用包含鍺的三元半導體材料。該半導體材料可以被氫化。此外，只要能提供非揮發性記憶元件的累積電荷(載子)的層的功能，其還可以用鍺或鍺的化合物的氧化物或氮化物，或包含鍺或鍺化合物的氧化層或氮化層代替。
在第二絕緣層22側上與第一浮動閘極電極20a接觸提供的第二浮動閘極電極20b較佳的由金屬、或合金或其金屬化合物形成。該金屬較佳的是難熔金屬例如鎢(W)、鉭(Ta)、鈦(Ti)、鉬(Mo)、鉻(Cr)或鎳(Ni)。可以使用利用多種難熔金屬的合金。該合金可以是利用難熔金屬和鈮(Nb)、鋯(Zr)、鈰(Ce)、釷(Th)或鉿(Hf)形成的。可選地，可以使用難熔金屬的氧化物或氮化物。可以使用金屬氮化物，例如氮化鉭、氮化鎢、氮化鉬或氮化鈦。可以使用金屬氧化物，例如氧化鉭、氧化鈦或氧化鉬。
當第二浮動閘極電極20b由金屬等如此形成時，可以使第一浮動閘極電極20a穩定。換句話說，當在由鍺或鍺化合物形成的第一浮動閘極電極20a的上側上形成第二浮動閘極電極20b時，第二浮動閘極電極層可以用作阻擋層，耐受製造處理中的水和化學試劑。因此，在光微影處理、蝕刻處理和清洗處理中可以很容易地處理該基板，並且可以提高生產率。也就是，可以促進浮動閘極電極的處理。
利用低壓CVD法、電漿CVD法等，由氧化矽、氮氧化矽(SiOx Ny (x>y))、氮化矽(SiNx )、氧氮化矽(SiNx Oy (x>y))、氧化鋁(Alx Oy )等的單層或多層形成第二絕緣層22。第二絕緣層22的厚度為包括1 nm到20 nm在內，較佳的為包括5 nm到10 nm在內。例如，可以使用沈積3 nm厚度的氮化矽層22a和沈積5 nm厚度的氧化矽層22b的疊層。可選地，可以利用電漿CVD方法，藉由沈積氮氧化矽(SiOx Ny (x>y))形成第二絕緣層22，然後藉由電漿處理對其進行氮化處理。可以利用電漿CVD方法，藉由沈積氧氮化矽(SiNx Oy (x>y))形成第二絕緣層22，然後藉由電漿處理對其進行氧化處理。當藉由電漿CVD法等形成的絕緣層由此經受用於氮化或氧化的電漿處理時，可以提高耐壓。如果這種絕緣層用作第二絕緣層22，能夠防止在浮動閘極電極20中累積的電荷洩漏到控制閘極電極24一側。
控制閘極電極24較佳的由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鈮(Nb)等的金屬，或包含以該金屬作為主要成分的合金材料或化合物材料形成。可選地，可以使用加入了例如磷的雜質元素的多晶矽。而且可選地，可以形成包括一層或多層的金屬氮化物層24a和上述金屬的金屬層24b的疊層結構，作為控制閘極電極24。作為金屬氮化物，可以使用氮化鎢、氮化鉬或氮化鈦。藉由提供金屬氮化層24a，可以提高金屬層24b的附著力，並且可以防止層剝離。此外，由於例如氮化鉭的金屬氮化物具有高功函數，所以由於與第二絕緣層22的相輔相乘，第一絕緣層16可以形成的較厚。
參考能帶圖，將說明圖1示出的非揮發性記憶元件的操作機制。在下面說明的能帶圖中，與圖1中相同的元件用相同的參考符號表示。
圖2顯示半導體基板10中的通道形成區14、第一絕緣層16、浮動閘極電極20、第二絕緣層22和控制閘極電極24疊置的情形。圖2顯示沒有電壓施加到控制閘極電極24以及半導體基板10中的通道形成區14的費米能量位準Ef和控制閘極電極24的費米能量位準Efm彼此相等的情形。
半導體基板10和第一浮動閘極電極20a由不同的材料形成其間夾有第一絕緣層16。它們可以結合，以便半導體基板10中通道形成區14的能帶隙Eg1(傳導帶的底端Ec和價帶的頂端Ev之間的能量差)與第一浮動閘極電極20a的能帶隙Eg2不同，並且後者能帶隙小。例如，用於半導體基板10中的通道形成區14的矽(1.12 eV)、和用於第一浮動閘極電極20a的鍺(0.72 eV)或矽鍺(0.73 eV到1.0 eV)可以結合。鍺或矽鍺可以被氫化。在這種情況下，只要鍺或矽鍺的氫含量為1原子%到30原子%，就是可接受的。
當金屬層用作第二浮動閘極電極20b時，該金屬層可以利用功函數比第一浮動閘極電極20a的功函數低的金屬材料形成。這是因為沒有形成阻擋層來阻擋注入到第二浮動閘極電極20b的載子(電子)。這促進了載子(電子)從半導體基板10的通道形成區14注入到第二浮動閘極電極20b。例如，可用於第一浮動閘極電極20a的鍺的功函數是5.0 eV，使得可以使用鎢(功函數：4.55 eV)、鉭(4.25 eV)、鈦(4.33 eV)、鉬(4.6 eV)或鉻(4.5 eV)。
注意，第一絕緣層16包括氧化矽層16a(大約8 eV)和藉由用電漿處理氮化該氧化矽而獲得的氮電漿處理層16b(大約5 eV)。此外，第二絕緣層22包括在浮動閘極電極20上方順序疊置的氮化矽層22a和氧化矽層22b。
半導體基板10的通道形成區14和第一浮動閘極電極20a由不同的材料形成，第一絕緣層16介於它們之間。在這種情況下，將它們結合，以便半導體基板10的通道形成區14的能帶隙與第一浮動閘極電極20a的能帶隙不同，並且後者的能帶隙更小。例如，矽(1.12 eV)可以用於半導體基板10的通道形成區14，並且鍺(0.72 eV)或矽鍺(0.73 eV到1.1 eV)可以用於第一浮動閘極電極20a。換句話說，半導體基板10中通道形成區14的矽的能帶隙Eg1和第一浮動閘極電極20a的鍺的能帶隙Eg2滿足Eg1>Eg2。對於由第一絕緣層16形成的半導體基板10的通道形成區14和第一浮動閘極電極20a的電子的能量屏障，即，第一屏障Be1和第二屏障Be2，分別具有不同的值，並且能滿足Be2>Be1。在這種情形下，在半導體基板10的通道形成區14的傳導帶底的能量位準和浮動閘極電極20的傳導帶底的能量位準之間產生了能量差△E。如後來將要說明的，當電子從半導體基板10的通道形成區14向浮動閘極電極20注入時，由於△E在電子加速方向起作用，所以該能量差△E有助於減小寫入電壓。
為了比較，在圖16中顯示在半導體基板中的通道形成區和浮動閘極電極都由相同的半導體材料形成的情況下的能帶圖。該能帶圖顯示順次疊置半導體基板01的通道形成區、第一絕緣層02、浮動閘極電極03、第二絕緣層04和控制閘極電極05的狀態。
通常，為了形成次微米級的精細圖案，較佳的浮動閘極電極03的厚度製作得與通道長度一樣薄，或更佳的製作得比通道長度薄。這是因為，如果該厚度大，就不能相對閘極長度形成精細的圖案。然而，在浮動閘極電極03由與半導體基板的通道形成區相同的矽半導體形成的情況下，隨著浮動閘極電極03變得更薄，浮動閘極電極03的能帶隙變得更大。也就是說，浮動閘極電極03的傳導帶的底部能量位準比半導體基板的通這形成區的傳導帶的底部能量位準高。
圖16顯示這樣的狀態。用Eg11表示半導體基板01中通道形成區的能帶隙，用Eg12表示浮動閘極電極03的能帶隙。矽的能帶隙從體狀態的1.12 eV增加到薄膜狀態的大約1.4 eV。從而，在半導體基板01的通道形成區和浮動閘極電極03之間產生了減速電子注入的能量差△E。在這種情形下，需要高電壓來將電子從半導體基板01的通道形成區注入到浮動閘極電極03中。就是說，為了降低寫入電壓，需要用磷或砷作為n型雜質以高濃度摻雜浮動閘極電極03。這是習知非揮發性記憶體的缺點。
然而，如圖2所示，在鍺用於浮動閘極電極20的情況下，其能帶隙為0.72 eV那麽小，小於矽的能帶隙。即使由於厚度減小造成能帶隙增加，鍺的能帶隙至多大約為1 eV。因此，浮動閘極電極20的能帶隙保持比半導體基板10的通道形成區的能帶隙小。從而，由各個傳導帶底部之間的能量差產生的自偏置作用於從通道形成區注入的電子，使得電子加速注入到浮動閘極電極20中。藉由向鍺加入為n型雜質的磷或砷，可以進一步提升該作用。
結果，當鍺或鍺化合物用於形成浮動閘極電極20時，該厚度可以製作的小，並且可以製造更精細的結構。尤其是，在非揮發性記憶元件的通道長度為100 nm或更小、較佳的為包括20 nm至50 nm在內的情況下，可以加入n型雜質的鍺或鍺化合物的浮動閘極電極的厚度可以小，其對於超高整合是令人滿意的。
另外，以高濃度向浮動閘極電極加入n型雜質，傾向於降低耐壓；因此，這樣的高濃度是不好的。因此，較佳的使用具有導電性的鍺或鍺化合物，對於其，有意不加入n型或p型雜質，或以1×1018 cm－3 到2×1020 cm－3 的濃度加入n型雜質。鑒於此，較佳的包含在由鍺或鍺化合物形成的浮動閘極電極中的作為傾向於絕緣包括鍺的層的雜質的碳(C)、氮(N)或氧(O)的濃度，為5×1019 cm－3 或更低，更佳的為2×1019 cm－3 或更低。
存在下述將電子注入到浮動閘極電極20中的方法；一種利用熱電子的方法和一種利用FN隧穿電流的方法。在利用熱電子的情況下，正電壓施加到控制閘極電極24上，並且高電壓施加到汲極以產生熱電子。由此，熱電子可以被注入到浮動閘極電極20中。在利用FN隧穿電流的情況下，正電壓施加到控制閘極電極24，以便藉由利用FN隧穿電流將電子從半導體基板10的通道形成區14注入到浮動閘極電極20中。
在圖6A中顯示在藉由利用FN隧穿電子進行浮動閘極電極20中的電子注入時的施加電壓。半導體基板10的p阱12是接地的，正高電壓(10 V到20 V)施加到控制閘極電極24，並且源區18a和汲區18b的電位設定為0V。圖3顯示此時的能帶圖。藉由高電場，半導體基板10中的通道形成區14中的電子注入到第一絕緣層16中，並且FN隧穿電流流動。如圖2中說明的，半導體基板10中的通道形成區14的能帶隙Eg1和浮動閘極電極20的能帶隙Eg2之間的關係是Eg1>Eg2。這個差異作用成自偏置，使得加速電子從通道形成區向浮動閘極電極注入。因而，可以提高電子注入特性。
在電能方面，浮動閘極電極20的傳導帶的底部能量位準比半導體基板10中的通道形成區14的傳導帶的底部能量位準低△E。因此，當向浮動閘極電極20注入電子時，藉由該能量差導致的內電場起作用。這是藉由上述的半導體基板10中通道形成區14和浮動閘極電極20的結合實現的。也就是，使從半導體基板10中的通道形成區14向浮動閘極電極20的電子注入變得容易，並且可以改善非揮發性記憶元件中的寫入特性。在藉由利用熱電子將電子注入到浮動閘極電極20的情況中，同樣獲得該效果。
在電子保持在浮動閘極電極20中的周期期間，非揮發性記憶元件的臨界值電壓向正方向移動。這種情形可以認為寫入資料“0”的情形。圖4是在電荷保持狀態下的能帶圖。夾在第一絕緣層16和第二絕緣層22之間的浮動閘極電極20中的電子被有力地俘獲。雖然藉由在第一浮動閘極電極20a中累積的載子(電子)增加了該電位，但是電子沒有從第一浮動閘極電極20a釋放，除非比屏障能量高的能量施加到電子。換句話說，可以防止注入的載子保留在浮動閘極電極，並導致擦除失敗。由於第二浮動閘極電極20b也具有累積載子作為浮動閘極電極的能力，所以其能夠用作補充第一浮動閘極電極20a的浮動閘極電極。換句話說，在將元件放在150℃的恆溫下的穩定性測試中，也可以保持在浮動閘極電極中累積的載子。
無論如何，在這種情況下電子沒有從浮動閘極電極20釋放，除非比屏障能量量高的能量施加到電子上。此外，由於在電能方面浮動閘極電極20的傳導帶的底部能量位準比半導體基板10中通道形成區14的傳導帶的底部能量位準低△E，所以形成了關於電子的能量屏障。由於該屏障，可以防止電子藉由隧穿電流釋放到半導體基板10中。
如下檢測寫入資料“0”的狀態：藉由中間電位Vread施加到控制閘極24時電晶體不導通的電路檢測。該中間電位是在資料“1”的臨界值電壓Vth1和資料“0”的臨界值電壓Vth2之間的電位(在這種情況下，Vth1<Vread<Vth2)。可選地，藉由施加源區18a和汲區18b之間的偏置，使得0V或中間電位Vread施加到控制閘極電極24，根據非揮發性型記憶元件是否變為導電的，可以檢測寫入資料“0”的狀態，如圖6B所示。
圖7A顯示電荷(載子)從浮動閘極電極20釋放使得資料從非揮發性記憶元件擦除的狀態。在這種情況下，控制閘極電極24接地，並且負偏壓施加到半導體基板10的p阱12，使得FN隧穿電流在半導體基板10中的通道形成區14和浮動閘極電極20之間流動。可選地，如圖7B所示，負偏壓可以施加到控制閘極電極24以及正高電壓可以施加到源區18a，使得產生FN隧穿電流以將電子提取到源區18a一側。
圖5是該擦除狀態的能帶圖。由於第一絕緣層16可以形成的薄，所以浮動閘極電極20中的電子可以藉由擦除操作中的FN隧穿電流向著半導體基板一側釋放。此外，藉由從半導體基板10中的通道形成區14向浮動閘極電極20注入電洞，可以進行基本的擦除操作。由於從半導體基板10中的通道形成區14注入電洞更容易，所以可以藉由向浮動閘極電極20中注入電洞來進行基本的擦除操作。
藉由利用鍺或鍺化合物形成浮動閘極電極20，可以將第一絕緣層16製作得薄。從而，藉由隧穿電流很容易將電子經過第一絕緣層16注入到浮動閘極電極20中，並且可以在低電壓進行操作。此外，電荷(載子)可以保持在低能量位準，以便可以提供電荷(載子)保持在穩態的顯著效應。
如圖2和3所示，構造本發明的非揮發性記憶元件，使得半導體基板10中的通道形成區14和浮動閘極電極20滿足Eg1>Eg2，以產生它們之間的自偏置。這種關係是非常重要的，並且起作用以使得容易從半導體基板中的通道形成區向浮動閘極電極注入載子。也就是，可以降低寫入電壓。同時，很難從浮動閘極電極釋放載子。以這種方式，該關係起作用以使得改善非揮發性記憶元件的儲存保持特性。此外，藉由向鍺層加入n型雜質作為浮動閘極電極，可以進一步降低其傳導帶的底部能量位準，由此自偏置起作用使得更容易將載子注入到浮動閘極電極中。也就是，可以降低寫入電壓，並且可以改善非揮發性記憶元件的儲存保持特性。
如上所述，在本發明的非揮發性記憶元件中，電荷(載子)可以很容易從半導體基板注入到浮動閘極電極中，並且可以防止電荷(載子)從浮動閘極電極釋放。也就是，當這種非揮發性記憶元件用作記憶體時，可以以低電壓進行高效寫入，並且可以改善電荷保持特性。
藉由利用這種非揮發性記憶元件，可以獲得具有不同形式的非揮發性半導體記憶體裝置。圖8顯示非揮發性儲存單元陣列的等效電路的一個實例。儲存1位元資料的儲存單元MS01包括選擇電晶體S01和非揮發性記憶元件M01。該選擇電晶體S01串聯佈置在位元線BL0和非揮發性記憶元件M01之間，並且其閘極連接到字線WL1。非揮發性記憶元件M01的閘極連接到字線WL11。當資料寫入到非揮發性記憶元件M01中時，字線WL1和位元線BL0的電位可以設定在H電位，同時位元線BL1的電位設定在L電位，並且高電壓施加到字線WL11上，使得如上所述電荷(載子)在浮動閘極電極中累積。當擦除數據時，字線WL1和位元線BL0的電位可以設定在H電位，同時負極性的高電壓可以施加到字線WL11。
圖9顯示非揮發性記憶元件直接連接到位元線的NOR型的等效電路。在該儲存單元陣列中，彼此交叉佈置字線WL和位元線BL，並且在每個交叉點佈置非揮發性記憶元件。在NOR型的情況下，非揮發性記憶元件的汲極連接到位元線BL。非揮發性記憶元件的源極共同連接到源線SL。
例如，如下是NOR型的操作。當資料寫入時，源線SL的電位設定為0V，高電壓施加到為資料寫入所選擇的字線WL，並且對應於資料“0”和資料“1”的相應的電位提供給位元線BL。例如，分別對應於資料“0”和資料“1”的H電位電位和L電位電位提供給位元線BL。在提供有用來寫入資料“0”的H電位電位的每個非揮發性記憶元件中，熱電子在汲極附近產生，並且注入到浮動閘極電極中。在資料“1”的情況下沒有出現這種電子注入。
在提供資料“0”的儲存單元中，藉由源極和汲極之間的強橫向電場在汲極附近產生熱電子，並且熱電子被注入到浮動閘極電極中。藉由將電子注入到浮動閘極電極增加臨界值電壓的狀態是“0”。在資料“1”的情況下，不產生熱電子，並且該電子不注入到浮動閘極電極中，以此保持在臨界值電壓為低的狀態，也就是擦除狀態。
當資料被擦除時，大約10V的正電壓施加到源線SL，並且位元線BL處於浮置狀態。然後，負極性的高電壓施加到字線WL(負極性的高電壓施加到每個控制閘極)，由此電子從每個浮動閘極電極提取。藉由這種方式，可以獲得資料“1”的擦除狀態。
當讀取資料時，利用連接到位元線BL的傳感放大器，藉由將0V的電位設定到源線SL和將大約0.8V的電位設定到位元線BL，並且將設定在資料“0”和資料“1”的臨界值之間的中間值的讀取電壓提供給選定的字線WL，判斷非揮發性記憶元件的電流是否下拉。
圖10顯示NAND型儲存單元陣列的等效電路。多個非揮發性記憶元件串聯連接的NAND單元NS1連接到每個位元線BL。方塊BLK包括多個NAND單元。圖10示出的方塊BLK1中字線的數目是32(字線WL0到WL31)。在方塊BLK1中佈置在同一列的非揮發性記憶元件共同連接到對應該列的字線。
NAND單元NS1轉變到處於擦除狀態，也就是NAND單元NS1中每個非揮發性記憶元件的臨界值轉變到處於負電壓狀態，之後進行寫入操作。從源線SL一側上的非揮發性記憶元件M0順序進行寫入。下面利用寫入到非揮發性記憶元件M0中作為例子，將概略地說明寫入操作。
NAND單元轉變到處於擦除狀態，也就是NAND單元中的每個儲存單元的臨界值轉變到處於負電壓狀態，之後進行寫入操作。在寫入“0”的情況下，如圖11A所示，例如Vcc(電源電壓)施加到選擇閘極線SG2以導通選擇電晶體S2，並且位元線BL的電位設定為0V(地電壓)。選擇閘極線SG1的電位設定為0V以截止選擇電晶體S1。接下來，高電壓Vpgm(大約20V)施加到非揮發性記憶元件M0的字線WL0，並且中間電壓Vpass(大約10V)施加到其他字線。由於位元線BL0的電壓為0V，所以選定的非揮發性記憶元件M0的通道形成區的電位是0V。由於字線WL0和通道形成區之間的電位差大，所以藉由如上所述的隧穿電流，電子被注入到非揮發性記憶元件M0的浮動閘極電極中。藉由這種方式，獲得非揮發性記憶元件M0的臨界值電壓為正的狀態(寫入“0”的狀態)。
在寫入“1”的情況下，如圖11B所示，位元線BL的電位設定為例如Vcc(電源電壓)。由於選擇閘極線SG2的電壓為Vcc，所以在Vcc－Vth(Vth是選擇電晶體S2的臨界值電壓)的情況下選擇電晶體S2截止。從而，非揮發性記憶元件M0的通道形成區處於浮置狀態。接下來，高電壓Vpgm(大約20V)施加到字線WL0，同時中間電壓Vpass(大約10V)施加到其他字線，以便藉由在每個字線和每個通道形成區之間的電容性耦合，通道形成區的電壓從(Vcc－Vth)增加到例如大約8V。由於通道形成區的電壓增加到如此高電壓，所以字線WL0和通道形成區之間的電位差小，不像寫入“0”的情況。因此，在非揮發性記憶元件M0的浮動閘極電極中沒有出現由FN隧穿電流的電子注入。以這種方式，保持非揮發性記憶元件M0的臨界值電壓為負的狀態(寫入“1”的狀態)。
在進行擦除操作的情況下，如圖12A所示，所有包括在選定塊內的字線設定為0V，並且負極性的高電壓(Vers)施加到p阱。使位元線BL和源線SL處於浮置狀態。這樣做的結果，在方塊中的所有儲存單元中，浮動閘極電極中的電子藉由隧穿電流被釋放到半導體基板中。從而，儲存單元的每個臨界值電壓在負方向移動。
在圖12B示出的讀取操作中，選擇用來讀取的非揮發性記憶元件M0的字線WL0設定為電壓Vr(例如，0V)，並且未被選定的儲存單元的字線WL1到WL31和選擇閘極線SG1和SG2設定為讀取中間電壓Vread，其比電源電壓高一點。也就是，如圖13所示，除選定的記憶元件之外的記憶元件用作轉移電晶體。用這種方式，檢測電流是否流過選擇用來讀取的非揮發性記憶元件M0。也就是，在儲存在非揮發性記憶元件M0中的資料為“0”的情況下，由於非揮發性記憶元件M0關斷，所以位元線BL不放電；而在儲存在非揮發性記憶元件M0中的資料為“1”的情況下，由於非揮發性記憶元件M0導通，所以位元線BL放電。
圖14是非揮發性半導體記憶體裝置的電路方塊圖的一個實例。在非揮發性半導體記憶體裝置中，儲存單元陣列52和週邊電路54形成在相同的基板上。儲存單元陣列52具有圖8、9或10中示出的結構。如下是週邊電路54的結構。
用來選擇字線的列解碼器62和用來選擇位元線的行解碼器64提供在儲存單元陣列52的周圍。位址藉由位址緩衝器56送到控制電路58，並且內列位址訊號和內行位址訊號分別傳送到列解碼器62和行解碼器64。
當寫入或擦除資料時，使用藉由升壓電源電位獲得的電位。因此，提供由控制電路58根據操作模式控制的升壓電路60。升壓電路60的輸出藉由列解碼器62或行解碼器64提供給字線WL和位元線BL。從行解碼器64輸出的資料輸入到傳感放大器66。從傳感放大器66讀出的資料儲存在資料緩衝器68中，藉由控制電路58的控制以隨機方式存取，並藉由資料輸入/輸出緩衝器70輸出。寫入資料藉由資料輸入/輸出緩衝器70一次儲存在資料緩衝器68中，並且藉由控制電路58的控制傳送到行解碼器64。
在下文中，將以實施例的方式詳細地說明上述非揮發性半導體記憶體裝置。在下面說明的本發明的結構中，在不同的圖中相同的元件用相同的參考數字表示，並且省略了它們的重復說明。
[實施例1]
參考各圖，本實施例將說明非揮發性半導體記憶體裝置的一個實例。在下面的說明中，在該非揮發性半導體記憶體裝置中，同時形成構成一部分儲存部分的非揮發性記憶元件和例如構成一部分邏輯部分的電晶體的元件，例如電晶體的元件提供在與儲存部分相同的基板上，並且進行儲存部分等的控制。
首先，在圖8中顯示非揮發性半導體記憶體裝置中儲存部分的示意圖。
在該實施例中說明的儲存部分提供有多個儲存單元，每個儲存單元包括選擇電晶體和非揮發性記憶元件。在圖8中，一個儲存單元包括選擇電晶體S01和非揮發性記憶元件M01。同樣地，每個儲存單元包括選擇電晶體S02和非揮發性記憶元件M02、選擇電晶體S03和非揮發性記憶元件M03、選擇電晶體S11和非揮發性記憶元件M11、選擇電晶體S12和非揮發性記憶元件M12、或選擇電晶體S13和非揮發性記憶元件M13。
選擇電晶體S01的閘極電極連接到字線WL1，其源極和汲極中的一個連接到位元線BL0，並且源極和汲極中的另一個連接到非揮發性記憶元件M01的源極或汲極。非揮發性記憶元件M01的閘極連接到字線WL11，源極和汲極的一個連接到選擇電晶體S01的源極或汲極，並且其源極和汲極的另一個連接到源線SL0。
注意，由於在儲存部分中提供的選擇電晶體的驅動電壓比在邏輯部分中提供的電晶體的驅動電壓高，所以在儲存部分中提供的電晶體和在邏輯部分中提供電晶體的閘極絕緣膜等較佳的由不同的厚度形成。例如，當驅動電壓低並且臨界值電壓的變化需要為小時，較佳的提供包括具有小厚度的閘極絕緣膜的電晶體；而當驅動電壓高並且對於閘極絕緣膜需要高承受能力時，較佳的提供包括具有大厚度的閘極絕緣膜的電晶體。
因此，在本實施例中，將參考各圖說明如下情形：對於邏輯部分中的電晶體形成小厚度的絕緣層，在邏輯部分中驅動電壓低並且臨界值電壓的變化需要小；而對於儲存部分中的電晶體形成大厚度的絕緣層，在儲存部分中驅動電壓高並且對於閘極絕緣層需要高承受能力。注意在圖17A到20C的每個中，A和B之間和C和D之間的部分顯示提供在邏輯部分中的電晶體，E和F之間的部分顯示提供在儲存部分中的非揮發性記憶元件，以及G和H之間的部分顯示提供在儲存部分中的電晶體。另外，雖然在本實施例中將說明在A和B之間的部分中提供的電晶體為p通道型、在C和D之間和G和H之間的部分中提供的電晶體為n通道型、以及在E和F之間的部分中提供的非揮發性記憶元件的載子運動是藉由電子進行的情形，但是本發明的非揮發性半導體裝置並不限於此。
首先，在基板100中形成分離的元件區104、106、108和110，並且在區域104、106、108和110的相應表面上形成第一絕緣層112、114、116和118。然後，疊置用來形成後來完成的非揮發性記憶元件中的浮動閘極電極的第一導電層120和第二導電層123，使得覆蓋第一絕緣層112、114、116和118(見圖17A)。提供在基板100中的區域104、106、108和110藉由絕緣層102(也稱為場氧化膜)彼此分開。在本實施例中說明的實例中，具有n型導電性的單晶矽基板當成基板100，並且在基板100中的區域106、108和110中提供p阱107。
另外，任何半導體基板都可以當成基板100。例如，可以使用由結合方法或SIMOX(藉由注入氧分離)方法製造的具有n型或p型導電性的單晶矽基板、化合物半導體基板(例如，GaAs基板、InP基板、GaN基板、SiC基板、藍寶石基板或ZnSe基板)或SOI(絕緣體上矽)基板。
為了形成分離元件區104、106、108和110，可以適當地使用選擇性氧化法(LOCOS(矽的局都氧化)法)、溝槽隔離法等。
此外，藉由選擇性地向基板100中引入具有p型導電性的雜質元素，可以在基板100中的區域106、108和110中形成p阱。作為p型雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。
注意，雖然由於在本實施例中使用具有n型導電性的半導體基板作為基板100，雜質元素沒有引入區域104中，但是藉由引入具有n型導電性的雜質元素可以在區域104中形成n阱。作為n型雜質元素，可以使用磷(P)、砷(As)等。另一方面，在使用具有p型導電性的半導體基板的情況下，藉由引入具有n型導電性的雜質元素可以在區域104中形成n阱，而沒有雜質元素可以被引入區域106、108和110中。
藉由進行熱處理，氧化基板100中區域104、106、108和110的相應表面，可以由氧化矽膜形成第一絕緣層112、114、116和118。可選地，藉由利用熱氧化法形成氧化矽膜，然後藉由氮化處理氮化氧化矽膜的表面，可以將第一絕緣層112、114、116和118形成為包含氧和氮(氮氧化矽膜)的矽膜的疊置結構。
而且可選地，可以利用電漿處理形成第一絕緣層112、114、116和118。例如，在基板100中區域104、106、108和110的表面上，藉由用高密度電漿處理進行氧化處理或氮化處理，可以形成氧化矽(SiOx )膜或氮化矽(SiNx )膜作為第一絕緣層112、114、116和118。此外，在區域104、106、108和110的表面上用高密度電漿處理進行氧化處理之後，可以再次藉由進行高密度電漿處理來進行氮化處理。在這種情況下，氧化矽膜形成在區域104、106、108和110的表面上，並且氮氧化矽膜形成在氧化矽膜上，使得每個第一絕緣層112、114、116和118都是氧化矽膜和氮氧化矽膜疊置的膜。而且可選地，在藉由熱氧化法在區域104、106、108和110的表面上形成氧化矽膜之後，可以藉由高密度電漿處理進行氧化處理或氮化處理。
在本實施例中，每個第一絕緣層112、114、116和118形成為包括1nm 到10 nm在內的厚度，較佳的為包括1 nm到5 nm在內的厚度。例如，藉由熱處理在區域104、1o6、108和110上進行氧化處理，在區域104、106、108和110的表面上形成每個都具有大約5 nm厚度的氧化矽膜。之後，藉由高密度電漿處理進行氮化處理，由此在氧化矽膜的表面上或鄰近氧化矽膜的表面形成氮電漿處理層。具體地，首先藉由在氧氣氛中的電漿處理在區域104、106、108和110上方形成每個都具有3 nm到6 nm厚度的氧化矽層。然後，藉由在氮氣氛中的電漿處理，在氧化矽層的表面上或鄰近氧化矽層的表面連續提供高氮濃度的氮電漿處理層。在該實施例中，藉由在氮氣氛中的電漿處理，在具有離表面大約1 nm深度的氧化矽層的區域中，包括20原子%到50原子%比率的氮。在氮電漿處理層中，形成包含氧和氮的矽(氮氧化矽)。在這種情況下，較佳的在沒有暴露於空氣的情況下，連續地進行熱處理和用高密度電漿處理的氮化處理。藉由連續地進行熱處理和高密度電漿處理，可以防止污染物進入並且可以提高生產效率。
注意，當處理目標(本實施例中為基板100)藉由高密度電漿處理氧化時，可以在包含氧的氣氛中(例如，在包含氧(O2 )或一氧化二氮(N2 O)和稀有氣體(包含He、Ne、Ar、Kr和Xe的至少一種)的氣氛中，或在包含氧或一氧化二氮和氫(H2 )和稀有氣體的氣氛中)進行處理。當處理目標藉由高密度電漿處理被氮化時，可以在包含氮的氣氛中(例如，在包含氮氣(N2 )和稀有氣體(包含He、Ne、Ar、Kr和Xe的至少一種)的氣氛中；在包含氮、氫和稀有氣體的氣氛中；或在包含NH3 和稀有氣體的氣氛中)進行處理。
作為稀有氣體，例如可以使用Ar。此外，也可以使用混合Ar和Kr的氣體。在稀有氣體氣氛中進行高密度電漿處理的情況下，第一絕緣層112、114、116和118可以包含在電漿處理中使用的稀有氣體(包含He、Ne、Ar、Kr和Xe的至少一種)；在使用Ar的情況下，第一絕緣層112、114、116和118可以包含Ar。
在1×1011 cm－3 或更大電子密度的上述氣體氣氛中和在1.5 eV或更低的電漿電子溫度下進行高密度電漿處理。具體地，用包括1×1011 cm－3 到1×1013 cm－3 在內的電子密度和包括0.5eV到1.5eV在內的電漿電子溫度進行該處理。由於電漿的電子密度高並且形成在基板100上的處理目標(本實施例中為基板100)附近的電子溫度低，所以可以防止對處理目標的電漿損害。另外，由於電漿的電子密度高為1×1011 cm－3 或更高，所以與藉由CVD法、濺射法等形成的膜相比，藉由利用電漿處理氧化或氮化處理目標形成的氧化膜或氮化膜在厚度等的一致性方面優良並且緻密。另外，由於電漿的電子溫度低為1.5eV或更低，所以氧化或氮化處理可以在比習知電漿處理或熱氧化法更低的溫度進行。作為產生電漿的頻率，可以使用例如微波(例如，2.45GHz)的高頻波。
在本實施例中，當藉由高密度電漿處理進行處理目標的氧化處理時，引入氧氣(O2 )、氫氣(H2 )和氬氣(Ar)的混合氣體。作為這裏使用的混合氣體，可以分別以0.1 sccm到100 sccm、0.1 sccm到100 sccm和100 sccm到5000 sccm的比率引入氧氣、氫氣和氬氣。注意，較佳的以氧氣：氫氣：氬氣＝1：1：100的比率引入混合氣體。例如，較佳的氧氣、氫氣和氬氣可以分別以5 sccm、5 sccm和500 sccm引入。
當藉由高密度電漿處理進行氮化處理時，引入氮氣(N2 )和氬氣(Ar)的混合氣體。作為這裏使用的混合氣體，可以分別以20 sccm到2000 sccm和100 sccm到10000 sccm的比率引入氮氣和氬氣。例如，較佳的氮氣和氬氣可以分別以200 sccm和1000 sccm引入。
在本實施例中，形成在提供於基板100的儲存部分中的區域108上的第一絕緣層116用作後面完成的非揮發性記憶元件中的隧穿絕緣膜。因此，由於第一絕緣層116的厚度更小，所以可以實現更大量的隧穿電流流動和作為記憶體的更高速操作。另外，由於第一絕緣層116的厚度更小，所以在後來形成的浮動閘極電極中的電荷(載子)累積可以用更低的電壓進行，以便可以降低非揮發性半導體記憶體裝置的功耗。因此，第一絕緣層112、114、116和118較佳的形成的薄。
第一導電層120由包含鍺(Ge)的膜形成，例如鍺或矽鍺合金的膜。在本實施例中，藉由電漿CVD法在包含鍺元素的氣氛(例如，GeH4 )中，利用包含鍺作為主要成分的膜形成第一導電層120，厚度為1 nm到20 nm，較佳的為1 nm到10 nm。具體地，藉由對在200℃到350℃加熱的基板100應用13.56 MHz到60 MHz(例如，27MHz)的高頻電能，可以利用用氫稀釋到5%到10%的鍺烷(GeH4 )氣體形成鍺層。
第二導電層123由金屬、或合金或其金屬化合物形成。例如，鉭膜形成有1 nm到20 nm、較佳的1 nm到10 nm的厚度。可選地，第二導電膜123可以利用難熔金屬例如鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)或鎳(Ni)形成。該合金可以利用該難熔金屬和鈮(Nb)、鋯(zr)、鈰(Ce)、釷(Th)或鉿(Hf)形成。可選地，可以使用難熔金屬的氧化物或氮化物。該金屬氮化物可以是氮化鉭、氮化鎢、氮化鉬、氮化鈦等。金屬氧化物可以是氧化鉭、氧化鈦、氧化鉬等。第二導電層123可以藉由濺射法、電子束蒸發法等形成。當藉由濺射法形成第二導電層123時，可以使用包含物件金屬的靶。在形成金屬氧化物或金屬氮化物的過程中，其可以藉由反應性濺射或藉由使用金屬氧化物或金屬氮化物的靶形成。當作為後來的第二浮動閘極電極層125的第二導電層123由此由金屬等形成時，可以穩定利用第一導電層120形成的第一浮動閘極電極層121。
單晶矽基板用作基板100並且提供包含具有比矽的能帶隙更小能帶隙的鍺的膜作為用來形成浮動閘極電極的第一導電層120，在矽基板的一定區域上方，用作隧穿絕緣膜的第一絕緣層夾在其間，在這種情況下，相對於浮動閘極電極中的電荷(載子)由絕緣層形成的第二屏障，比相對於矽基板的一定區域中的電荷(載子)由絕緣層形成的第一屏障能量量更高。因此，電荷(載子)可以很容易從矽基板的一定區域注入到浮動閘極電極中，並且可以防止電荷(載子)從浮動閘極電極釋放。也就是，在作為記憶體工作的情況下，可以進行低電壓的高效寫入，並且可以提高電荷保持特性。此外，在基板100中，在儲存部分中提供的區域108的上方形成的第一導電層120和第二導電層123的疊層結構用作在後來完成的非揮發性記憶元件中的浮動閘極電極。
接下來，選擇性地移除第一絕緣層112、114和118以及包括形成在基板100中區域104、106和110上方的第一導電層120和第二導電層123的疊層結構，使得留下第一絕緣層116和包括形成在區域108上方的第一導電層120和第二導電層123的疊層結構。在本實施例中，在用抗蝕劑覆蓋區域108、第一絕緣層116、和在基板100中的儲存部分中提供的包括第一導電層120和第二導電層123的疊層結構之後，用選擇性蝕刻進行第一絕緣層112、114和118、以及形成在區域104、106和110上方的包括第一導電層120和第二導電層123的疊層結構的選擇性移除(見圖17B)。
接下來，選擇性地形成抗蝕劑122，使得覆蓋基板100中的區域104、106和110、以及在區域108上方形成的包括第一導電層120和第二導電層123的一部分疊層結構；並且蝕刻末被抗蝕劑122覆蓋的包括第一導電層120和第二導電層123的疊層結構的其他部分以選擇性地移除，使得留下包括第一導電層120和第二導電層123的疊層結構的一部分，以形成包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構(見圖17C)。
接下來，在基板100中的區域110的特定區域中形成雜質區。在本實施例中，移除抗蝕劑122之後，選擇性地形成抗蝕劑124，以覆蓋區域104、106和108、以及區域110的一部分，並且將雜質元素引入到未被抗蝕劑124覆蓋的區域110的其他部分中；由此形成雜質區域126(見圖18A)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在本實施例中，將磷(P)作為雜質元素引入到區域110中。
接下來，形成第二絕緣層128，以覆蓋基板100中的區域104、106和110以及形成在區域108上方的第一絕緣層116和包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構(見圖18B)。
藉由利用CVD法、濺射法等，由利用絕緣材料例如氧化矽、氮化矽、氮氧化矽(SiOx Ny (x>y))或氧氮化矽(SiNx Oy (x>y))的單層或疊層形成第二絕緣層128。例如，當形成單層的第二絕緣層128時，藉由CVD法，形成厚度為包括5 nm到50 nm的氮氧化矽膜或氧氮化矽膜。可選地，當形成三層結構的第二絕緣層128時，形成氮氧化矽膜作為第一層絕緣層，形成氮化矽膜作為第二層絕緣層，並且形成氮氧化矽膜作為第三層絕緣層。而且可選地，對於第二絕緣層128可使用鍺的氧化物或氮化物。
注意，形成在區域108上方的第二絕緣層128用作後來完成的非揮發性記憶元件中的控制絕緣層，並且形成在區域110上方的第二絕緣層128用作後來完成的電晶體中的閘極絕緣膜。
接下來，選擇性地形成抗蝕劑130，以覆蓋形成在區域108和110上方的第二絕緣層128，並且選擇性地移除形成在區域104和106上方的第二絕緣層128(見圖18C)。
接下來，形成第三絕緣層132和134，以分別覆蓋區域104和106(見圖19A)。
藉由如形成上述第一絕緣層112、114、116和118的方法所說明的任何方法形成第三絕緣層132和134。例如，藉由進行熱處理，藉由氧化基板100中的區域104和106的相應表面，由氧化矽膜形成第三絕緣層132和134。可選地，藉由利用熱氧化法形成氧化矽膜，然後藉由氮化處理氮化氧化矽膜的表面，可以用包含氧和氮的矽膜(氮氧化矽膜)的疊層結構形成第三絕緣層132和134。
而且可選地，如上所述，可以利用電漿處理形成第三絕緣層132和134。例如，在基板100中區域104和106的表面上，藉由用高密度電漿處理進行氧化處理或氮化處理，可以形成氧化矽(SiOx )膜或氮化矽(SiNx )膜作為第三絕緣層132和134。可選地，在區域104和106的表面上用高密度電漿處理進行氧化處理之後，可以再次藉由進行高密度電漿處理來進行氮化處理。在這種情況下，氧化矽膜形成在區域104和106的表面上，並且氮氧化矽膜形成在氧化矽膜上，使得每個第三絕緣層132和134都是疊置氧化矽膜和氮氧化矽膜的膜。而且可選地，在藉由熱氧化法在區域104和106的表面上形成氧化矽膜之後，可以藉由高密度電漿處理進行氧化處理或氮化處理。
注意，在藉由熱氧化法或高密度電漿處理形成第三絕緣層132和134的過程中，也可以在基板100中的區域108和110上方形成的第二絕緣層128的表面上形成氧化膜或氮氧化膜。形成在基板100中的區域104和106上方的第三絕緣層132和134在後來完成的電晶體中用作閘極絕緣膜。
接下來，形成導電膜以覆蓋形成在區域104和106上方的第三絕緣層132和134以及形成在區域108和110上方的第二絕緣層128(見圖19B)。在該實施例中，順序疊置導電膜136和導電膜138作為導電膜。不必說，可以用單層結構或包括三層以上的疊層結構形成該導電膜。
導電膜136和138可以由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等的元素，或包含這些元素作為主要成分的合金材料或化合物材料形成。可選地，可以使用藉由氮化該元素獲得的金屬氮化膜。而且可選地，可以使用用雜質元素例如磷摻雜的多晶矽代表的半導體材料。
在該實施例中，藉由利用氮化鉭形成導電膜136以及其上利用鎢形成導電膜138的疊層結構來形成導電膜。可選地，可以使用氮化鎢、氮化鉬或氮化鈦的單層或疊層膜作為導電膜136，並且可以使用鉭、鉬或鈦的單層或疊層膜作為導電膜138。
接下來，藉由選擇性地蝕刻和移除疊置的導電膜136和138，在區域104、106、108和110的上方部分地留下導電膜136和138，以形成每個都用作閘極電極的導電膜140、142、144和146(見圖19C)。注意，形成在提供在基板100中的儲存部分中的區域108上方的導電膜144，在後來完成的非揮發性記憶元件中用作控制閘極。另外，在後來完成的電晶體中導電膜140、142和146用作閘極電極。
接下來，選擇性地形成抗蝕劑148以覆蓋區域104，並藉由利用抗蝕劑148和導電膜142、144和146作掩模將雜質元素引入到區域106、108和110中，由此形成雜質區(見圖20A)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，使用磷(P)作為雜質元素。
在圖20A中，藉由引入雜質元素，在區域106中形成了形成源區和汲區的高濃度雜質區152和通道形成區150。在區域108中，形成了形成源區和汲區的高濃度雜質區156、形成LDD區的低濃度雜質區158、和通道形成區154。在區域110中，形成了形成源區和汲區的高濃度雜質區162、形成LDD區的低濃度雜質區164、和通道形成區160。
區域108中的低濃度雜質區158是藉由引入雜質元素如圖20A所示穿過用作浮動閘極電極的包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構形成的。因此，在區域108中，通道形成區154形成在與導電膜144和包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構二者重疊的區域中，每個低濃度雜質區158都形成在與包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構重疊而不與導電膜144重疊的區域中，以及每個高濃度雜質區156都形成在既不與包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構重疊也不與導電膜144重疊的區域中。
接下來，選擇性地形成抗蝕劑166以覆蓋區域106、108和110，並藉由利用抗蝕劑166和導電膜140作掩模將雜質元素引入到區域104中，由此形成雜質區(見圖20B)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，引入具有導電類型與引入圖20A中的區域106、108和110中的雜質元素的導電類型不同的雜質元素(例如，硼(B))。結果，在區域104中形成了形成源區和汲區的高濃度雜質區170、和通道形成區168。
接下來，形成絕緣層172以覆蓋第二絕緣層128、第三絕緣層132和134、和導電膜140、142、144和146；並且在絕緣層172上方，形成導電膜174以電連接至分別形成在區域104、106、108和110中的高濃度雜質區170、152、156和162(見圖20C)。
絕緣層172可以用包含氧或氮的絕緣層例如氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽(SiOx Ny (x>y))或氧氮化矽(SiNx Oy (x>y))；包含碳的膜例如DLC(金剛石類碳)膜；有機材料例如環氧樹脂、聚醯亞胺、聚醯胺、聚乙烯苯酚、苯並環丁烯或丙烯酸；或矽氧烷材料例如矽氧烷樹脂；的單層或疊層結構，藉由CVD方法、濺射法等形成。注意，矽氧烷材料對應於具有Si－O－Si鍵的材料。矽氧烷具有包含矽(Si)和氧(O)鍵的骨架結構。作為替代，可以使用至少包含氫的有機基團(例如，烷基或芳烴)。作為替代，還可以使用氟基團。可選地，作為替代，可以使用至少包含氫的有機基團和氟基團。
藉由CVD法、濺射法等，由選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和矽(Si)等的元素，或包含以該元素作為主要成分的合金材料或化合物材料的單層或疊層形成導電膜174。包含鋁作為主要成分的該合金材料對應於：例如，包含鋁作為主要成分和鎳的材料；或包含鋁作為主要成分、鎳以及碳和矽中的一種或兩種的材料。例如，可以用阻擋膜、鋁－矽(Al－Si)膜和阻擋膜的疊層結構，或阻擋膜、鋁－矽(Al－Si)膜、氮化鈦(TiN)膜和阻擋膜的疊層結構形成該導電膜174。注意，該阻擋膜對應於鈦、鈦的氮化物、鉬或鉬的氮化物的薄膜。電阻值和成本低的鋁或鋁－矽較佳的用作導電膜174的材料。另外，藉由提供上和下阻擋層，可以防止在鋁或鋁－矽中產生凸起。此外，藉由形成高可還原元素鈦的阻擋膜，可以減少形成在半導體基板上的薄自然氧化膜，以便可以獲得與半導體基板的良好接觸。
藉由根據電路結構製作電晶體中的閘極絕緣層的厚度不同，該實施例的非揮發性記憶體裝置可以實現低功耗。另外，可以實現非揮發性記憶體裝置工作的穩定性。具體地，藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可以減小臨界值電壓的變化以及可以進行低壓操作。藉由增加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時，也可以增強操作的穩定性。在非揮發性記憶元件中，可以便於電荷從半導體基板注入浮動閘極電極中，並且防止電荷從浮動閘極電極釋放。也就是，在作為記憶體操作的情況下，可以用低壓進行高效寫入並且可以改善電荷保持特性。該實施例能夠實現具有藉由連續步驟製造的這種優良效果的非揮發性記憶體裝置。
該實施例可以與該說明書中說明的實施例模式和其他實施例中的任一個組合實施。
[實施例2]
本實施例將參考各圖說明非揮發性半導體記憶體裝置的製造方法，其與實施例1不同。與實施例1相同的元件由相同的附圖符號表示，並將省略其重復說明。在圖21A至23B中注意，A和B之間以及C和D之間的部分顯示提供在邏輯部分中的電晶體，E和F之間的部分顯示提供在儲存部分中的非揮發性記憶元件，以及G和H之間的部分顯示提供在儲存部分中的電晶體。另外，儘管將在該實施例中說明提供在A和B之間的部分中的電晶體是p通道型、提供在C和D以及G和H之間的部分中的電晶體是n通道型、以及提供在E和F之間的部分中的非揮發性記憶元件的載子運動由電子進行的情況，但本發明的非揮發性記憶體裝置不限於此。
首先，在藉由與實施例1中說明的那些相似的形成步驟獲得圖17C的狀態之後，移除抗蝕劑122，並且形成第二絕緣層128以覆蓋區域104、106和110、和形成在區域108上方的第一絕緣層116和包括用作浮動閘極電極的第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構(圖21A)。
接下來，選擇性地形成抗蝕劑130以覆蓋形成於區域108和110上方的第二絕緣層128，並選擇性移除形成於區域104和106上方的第二絕緣層128(見圖21B)。
接下來，形成第三絕緣層132和134以分別覆蓋區域104和106(見圖21C)。
接下來，形成導電膜以覆蓋形成於區域104和106上方的第三絕緣層132和134以及形成於區域108和110上方的第二絕緣層128(見圖22A)。在該實施例中，順序疊置導電膜136和導電膜138作為導電膜。不必說，該導電膜可由單層結構或包括三層以上的疊層結構形成。
接下來，藉由選擇性蝕刻和移除疊置的導電膜136和138，導電膜136和138部分留在區域104、106、108和110上方，以形成每個都用作閘極電極的導電膜140、142、144和146(見圖22B)。注意，導電膜140包括疊置的導電膜182a和184a，它們是導電膜136和138的剩餘部分。而且，在該實施例中，在導電膜140中，形成在較低位置的導電膜182a的寬度(與通道形成區中載子流動的方向大致平行的方向(連接源區至汲區的方向)的寬度)比導電膜184a的寬度大。同樣，導電膜142是藉由順序地疊置導電膜182b和具有比導電膜182b的寬度小的寬度的導電膜184b形成的，導電膜144是藉由順序地疊置導電膜182c和具有比導電膜182c的寬度小的寬度的導電膜184c形成的，以及導電膜146是藉由順序地疊置導電膜182d和具有比導電膜182d的寬度小的寬度的導電膜184d形成的。
接下來，選擇性地形成抗蝕劑148以覆蓋區域104，並藉由利用抗蝕劑148和導電膜142、144和146作掩模將雜質元素引入到區域106、108和110中，由此形成雜質區(見圖22C)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，使用磷(P)作為雜質元素。
在圖22C中，藉由引入雜質元素，在區域106中形成了形成源區和汲區的高濃度雜質區152、形成LDD區域的低濃度雜質區151、和通道形成區150。在區域108中，形成了形成源區和汲區的高濃度雜質區156、形成LDD區的低濃度雜質區158、和通道形成區154。在區域110中，形成了形成源區和汲區的高濃度雜質區162、形成LDD區的低濃度雜質區164、和通道形成區160。
區域106中的低濃度雜質區151是藉由圖22C所示的引入雜質元素穿過導電膜182b形成的。因此，在區域106中，通道形成區150形成在與導電膜182b和導電膜184b二者重疊的區域中，每個低濃度雜質區151都形成在與導電膜182b重疊而不與導電膜184b重疊的區域中，以及每個高濃度雜質區152都形成在既不與導電膜182b重疊也不與導電膜184b重疊的區域中。
區域108中的低濃度雜質區158是藉由圖22C所示的引入雜質元素穿過包括第一浮動閘極電極121和第二浮動閘極電極125的疊層結構形成的。因此，在區域108中，通道形成區154形成在與導電膜182c以及包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構二者重疊的區域中，每個低濃度雜質區158都形成在與包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構重疊而不與導電膜182c重疊的區域中，以及每個高濃度雜質區156都形成在既不與包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構重疊也不與導電膜182c重疊的區域中。注意，在導電膜182c形成小厚度的情況下，在區域108中，濃度等於或低於低濃度雜質區158的低濃度雜質區可形成在與導電膜182c以及包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構重疊而不與導電膜184c重疊的區域中。
區域110中的低濃度雜質區164是藉由圖22C所示的引入雜質元素穿過導電膜182d形成的。因此，在區域110中，通道形成區160形成在與導電膜182d和導電膜184d二者重疊的區域中，每個低濃度雜質區164都形成在與導電膜182d重疊而不與導電膜184d重疊的區域中，以及每個高濃度雜質區162都形成在既不與導電膜182d重疊也不與導電膜184d重疊的區域中。
接下來，選擇性地形成抗蝕劑166以覆蓋區域106、108和110，並藉由利用抗蝕劑166和導電膜140作掩模將雜質元素引入到區域104中，由此形成雜質區(見圖23A)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，引入具有導電類型與引入圖22C中的區域106、108和110中的雜質元素的導電類型不同的雜質元素(例如，硼(B))。結果，在區域104中形成了形成源區和汲區的高濃度雜質區170、形成LDD區域的低濃度雜質區188、和通道形成區168。
區域104中的低濃度雜質區188是藉由圖22C所示的引入雜質元素穿過導電膜182a形成的。因此，在區域104中，通道形成區168形成在與導電膜182a和導電膜184a二者重疊的區域中，每個低濃度雜質區188形成在與導電膜182a重疊而不與導電膜184a重疊的區域中，以及每個高濃度雜質區170形成在既不與導電膜182a重疊也不與導電膜184a重疊的區域中。
接下來，形成絕緣層172以覆蓋第二絕緣層128、第三絕緣層132和134、和導電膜140、142、144和146；並且在絕緣層172上方，形成導電膜174以電連接至分別形成在區域104、106、108和110中的高濃度雜質區170、152、156和162(見圖23B)。
藉由根據電路結構製作電晶體中的閘極絕緣層的厚度不同，該實施例的非揮發性記憶體裝置可以實現低功耗。另外，可以實現非揮發性記憶體裝置工作的穩定性。具體地，藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可以減小臨界值電壓的變化以及可以進行低壓操作。藉由增加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時，也可以增強操作的穩定性。在非揮發性記憶元件中，可以便於電荷從半導體基板注入浮動閘極電極中，並且防止電荷從浮動閘極電極釋放。也就是，在作為記憶體操作的情況下，可以用低壓進行高效寫入並且可以提高電荷保持特性。該實施例能夠實現具有藉由連續步驟製造的這種優良效果的非揮發性記憶體裝置。
該實施例可以與該說明書中說明的實施例模式和其他實施例中的任一個組合實施。
[實施例3]
本實施例將參考各圖說明非揮發性記憶體裝置的製造方法，其與實施例1和2不同。與實施例1和2中的元件相同的元件用相同的附圖符號表示，並將省略其重復說明。在圖27A至29C中注意，A和B之間以及C和D之間的部分顯示提供在邏輯部分中的電晶體，E和F之間的部分顯示提供在儲存部分中的非揮發性記憶元件，以及G和H之間的部分顯示提供在儲存部分中的電晶體。另外，儘管將在該實施例中說明提供在A和B之間的部分中的電晶體是p通道型、提供在C和D以及G和H之間的部分中的電晶體是n通道型、以及提供在E和F之間的部分中的非揮發性記憶元件的載子運動由電子進行的情況，但本發明的非揮發性記憶體裝置不限於此。
首先，在藉由與實施例1中說明的那些相似的形成步驟獲得圖17C的狀態之後，藉由利用抗蝕劑122作掩模將雜質元素注入區域108中，由此形成雜質區190(見圖27A)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，作為雜質元素，將磷(P)注入區域108中。
接下來，形成第二絕緣層128以覆蓋區域104、106和110、以及形成於區域108上方的第一絕緣層116和包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構(見圖27B)。
接下來，選擇性地形成抗蝕劑130以覆蓋形成於區域108和110上方的第二絕緣層128，並選擇性移除形成於區域104和106上方的第二絕緣層128(見圖27C)。
接下來，形成第三絕緣層132和134以分別覆蓋區域104和106(見圖28A)。
接下來，形成導電膜以覆蓋形成於區域104和106上方的第三絕緣層132和134以及形成於區域108和110上方的第二絕緣層128(見圖28B)。在該實施例中，順序疊置導電膜136和導電膜138作為導電膜。不必說，該導電膜可由單層結構或包括三層以上的疊層結構形成。
接下來，藉由選擇性蝕刻和移除疊置的導電膜136和138，導電膜136和138部分留在區域104、106、108和110上方，以形成每個都用作閘極電極的導電膜140、142、144和146(見圖28C)。
注意，在該實施例中，形成於區域108上方的導電膜144的寬度(與通道中載子流動的方向大致平行的方向的寬度)比包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構的寬度大。
接下來，選擇性地形成抗蝕劑148以覆蓋區域104，並藉由利用抗蝕劑148和導電膜142、144和146作掩模將雜質元素引入到區域106、108和110中，由此形成雜質區(見圖29A)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，使用磷(P)作為雜質元素。
在圖29A中，藉由引入雜質元素，在區域106中形成了形成源區和汲區的高濃度雜質區152、和通道形成區150。在區域108中，形成了形成源區和汲區的高濃度雜質區156、形成LDD區的低濃度雜質區158、和通道形成區154。在區域110中，形成了形成源區和汲區的高濃度雜質區162、和通道形成區160。
接下來，選擇性地形成抗蝕劑166以覆蓋區域106、108和110，並藉由利用抗蝕劑166和導電膜140作掩模將雜質元素引入到區域104中，由此形成雜質區(見圖29B)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，引入給予導電類型與引入圖29A中的區域106、108和110中的雜質元素的導電類型不同的雜質元素(例如，硼(B))。結果，在區域104中形成了形成源區和汲區的高濃度雜質區170、和通道形成區168。
接下來，形成絕緣層172以覆蓋第二絕緣層128、第三絕緣層132和134、和導電膜140、142、144和146；並且在絕緣層172上方，形成導電膜174以電連接至分別形成在區域104、106、108和110中的高濃度雜質區170、152、156和162(見圖29C)。
藉由根據電路結構製作電晶體中的閘極絕緣層的厚度不同，該實施例的非揮發性記憶體裝置可以實現低功耗。另外，可以實現非揮發性記憶體裝置工作的穩定性。具體地，藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可以減小臨界值電壓的變化以及可以進行低壓操作。藉由增加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時，也可以增強操作的穩定性。在非揮發性記憶元件中，可以便於電荷從半導體基板注入浮動閘極電極中，並且防止電荷從浮動閘極電極釋放。也就是，在作為記憶體操作的情況下，可以用低壓進行高效寫入並且可以提高電荷保持特性。該實施例能夠實現具有藉由連續步驟製造的這種優良效果的非揮發性記憶體裝置。
該實施例可以與該說明書中說明的實施例模式和其他實施例中的任一個組合實施。
[實施例4]
本實施例將參考各圖說明非揮發性記憶體裝置的製造方法，其與實施例1至3不同。與實施例1至3中的元件相同的元件用相同的附圖符號表示，並將省略其重復說明。在圖24A至26C中注意，A和B之間以及C和D之間的部分顯示提供在邏輯部分中的電晶體，E和F之間的部分顯示提供在儲存部分中的非揮發性記憶元件，以及G和H之間的部分顯示提供在儲存部分中的電晶體。另外，儘管將在該實施例中說明提供在A和B之間的部分中的電晶體是p通道型、提供在C和D以及G和H之間的部分中的電晶體是n通道型、以及提供在E和F之間的部分中的非揮發性記憶元件的載子運動由電子進行的情況，但本發明的非揮發性記憶體裝置不限於此。
首先，在藉由與實施例1中說明的那些相似的形成步驟獲得圖17C的狀態之後，形成抗蝕劑以覆蓋區域104、106和108以及一部分區域110，並將雜質元素引入末被抗蝕劑覆蓋的區域110的其他部分中，由此形成如圖18A所示的雜質區126。然後，移除抗蝕劑，並形成第二絕緣層128以覆蓋區域104、106和110、以及形成於區域108上方的第一絕緣層116和包括第一導電層120和第二導電層123的疊層結構(見圖24A)。
接下來，選擇性地形成抗蝕劑130以覆蓋形成於區域108和110上方的第二絕緣層128，並選擇性移除形成於區域104和106上方的第二絕緣層128(見圖24B)。
接下來，形成第三絕緣層132和134以分別覆蓋區域104和106(見圖24C)。
接下來，形成導電膜以覆蓋形成於區域104和106上方的第三絕緣層132和134以及形成於區域108和110上方的第二絕緣層128(見圖25A)。在該實施例中，順序疊置導電膜136和導電膜138作為導電膜。不必說，該導電膜還可由單層結構或包括三層以上的疊層結構形成。
接下來，藉由選擇性蝕刻和移除疊置的導電膜136和138，導電膜136和138部分留在區域104、106、108和110上方，以形成每個用作閘極電極的導電膜140、142、144和146(見圖25B)。另外，在本實施例中暴露了與導電膜140、142、144和146不重疊的區域104、106、108和110的表面的部分。
具體地，在區域104中，選擇性移除在導電膜140下面形成的、不與導電膜140重疊的部分第三絕緣層132，以便導電膜140和第三絕緣層132的末端彼此大致對準。在區域106中，選擇性移除在導電膜142下面形成的、不與導電膜142重疊的部分第三絕緣層134，以便導電膜142和第三絕緣層134的末端彼此大致對準。在區域108中，選擇性移除在導電膜144下面形成的不與導電膜144重疊的第二絕緣層128、包括第一導電層120和第二導電層123的疊層結構以及第一絕緣層116的一些部分，以便導電膜144、第二絕緣層128、包括第一浮動閘極電極層121和第二浮動閘極電極層125的疊層結構、以及第一絕緣層116的末端彼此大致對準。在區域110中，選擇性移除在導電膜146下面形成的、不與導電膜146重疊的部分第二絕緣層128，以便導電膜146和第二絕緣層128的末端彼此大致對準。
在該情況下，不與導電膜140、142、144和146重疊的部分絕緣層等可在形成導電膜140、142、144和146的同時移除；或者可藉由利用剩餘的抗蝕劑或導電膜140、142、144和146作掩模在形成導電膜140、142、144和146之後移除。
接下來，選擇性地形成抗蝕劑148以覆蓋區域104，並藉由利用抗蝕劑148和導電膜142、144和146作掩模將雜質元素引入到區域106、108和110中，由此形成雜質區(見圖25C)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，使用磷(P)作為雜質元素。
在圖25C中，藉由引入雜質元素，在區域106中形成了形成源區和汲區的高濃度雜質區152和通道形成區150。在區域108中，形成了形成源區和汲區的高濃度雜質區156和通道形成區154。在區域110中，形成了形成源區和汲區的高濃度雜質區162、形成LDD區的低濃度雜質區164、和通道形成區160。
接下來，選擇性地形成抗蝕劑166以覆蓋區域106、108和110，並藉由利用抗蝕劑166和導電膜140作掩模將雜質元素引入到區域104中，由此形成雜質區(見圖26A)。作為雜質元素，使用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。作為具有n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，引入賦予導電類型與引入圖25C中的區域106、108和110中的雜質元素的導電類型不同的雜質元素(例如，硼(B))。結果，在區域104中形成了形成源區和汲區的高濃度雜質區170、和通道形成區168。
注意、在該實施例中，在圖25C或26A中，在不與導電膜140、142、144和146重疊的區域104、106、108和110的部分被暴露的條件下進行引入雜質元素。因此，分別形成在區域104、106、108和110中的通道形成區168、150、154、160可以以與導電膜140、142、144和146自對準的方式形成。
接下來，形成絕緣層192以覆蓋暴露的區域104、106、106和108、導電膜140、142、144和146(見圖26B)。
絕緣層192可以用藉由CVD法、濺射法等利用包含氧或氮的絕緣層例如氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽(SiOx Ny (x>y))或氧氮化矽(SiNx Oy (x>y))；DLC(金剛石類碳)等的單層或疊層結構形成。
接下來，形成絕緣層172以覆蓋絕緣層192；並且在絕緣層172上方，形成導電膜174以電連接至分別形成在區域104、106、108和110中的高濃度雜質區170、152、156和162(見圖26C)。
絕緣層172可以利用實施例1中說明的任何材料形成。例如，具有包含氧或氮的無機材料例如氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽(SiOx Ny (x>y))或氧氮化矽(SiNx Oy (x>y))的絕緣層可以用作絕緣層192，並且絕緣層172可以由有機材料例如環氧樹脂、聚醯亞胺、聚醯胺、聚乙烯苯酚、苯並環丁烯或丙烯酸形成。不必說，絕緣層192和絕緣層172中的每一個都可以由具有無機材料的絕緣層形成。
藉由根據電路結構製作電晶體中的閘極絕緣層的厚度不同，該實施例的非揮發性記憶體裝置可以實現低功耗。另外，可以實現非揮發性記憶體裝置工作的穩定性。具體地，藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可以減小臨界值電壓的變化以及可以進行低壓操作。藉由增加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時，也可以增強操作的穩定性。在非揮發性記憶元件中，可以便於電荷從半導體基板注入浮動閘極電極中，並且防止電荷從浮動閘極電極釋放。也就是，在作為記憶體操作的情況下，可以用低壓進行高效寫入並且可以提高電荷保持特性。該實施例能夠實現具有藉由連續步驟製造的這種優良效果的非揮發性記憶體裝置。
本實施例可以與該說明書中說明的實施例模式和其他實施例中的任一個組合實施。
[實施例5]
本實施例將參考各圖說明非揮發性記憶體裝置的製造方法，其與上述實施例不同。注意，圖36A至38B是頂視圖；圖30A至35是沿著圖36A至38B中的線A－B和E－F的截面圖；以及圖39A至39C是沿著圖36A至38B中的線C－D的截面圖。A和B之間的部分顯示提供在儲存部分中的電晶體和非揮發性記憶元件，C和D之間的部分顯示提供在儲存部分中的非揮發性記憶元件，以及E和F之間的部分顯示提供在邏輯部分中的電晶體。另外，儘管將在該實施例中說明提供在基板200中的E和F之間的區域212中的電晶體是p通道型、提供在區域213中的電晶體是n通道型、提供在基板200中的A和B之間的區域214中的電晶體是n通道型、以及由電子進行的非揮發性記憶元件的載子運動的情況，但本發明的非揮發性記憶體裝置不限於此。
首先，在基板200上方形成絕緣層。在該實施例中，對於基板200使用具有n型導電性的單晶矽，並在基板200上方形成絕緣層202和絕緣層204(見圖30A)。例如，藉由在基板200上進行熱處理形成氧化矽(SiOx )作為絕緣層202，並且藉由CVD法在絕緣層202上方形成氮化矽(SiNx )膜。
可以使用任何半導體基板作為基板200。例如，可以使用藉由結合方法或SIMOX(藉由注入氧分離)等製造的具有n型或p型導電性的單晶矽基板、化合物半導體基板(例如，GaAs基板、InP基板、GaN基板、SiC基板、藍寶石基板或ZnSe基板)、SOI(絕緣體上矽)基板。
而且，在形成絕緣層202之後，可藉由高密度電漿處理氮化絕緣層202來提供絕緣層204。注意，基板200上方的絕緣層可由單層結構或包括三層以上的疊層結構形成。
接下來，在絕緣層204上方選擇性形成抗蝕劑206的圖案，並利用抗蝕劑206作掩模進行選擇性蝕刻，由此在基板200中選擇性地形成凹陷208(見圖30B)。可以藉由利用電漿的乾蝕刻進行基板200和絕緣層202和204的蝕刻。
接下來，在移除抗蝕劑206的圖案之後，形成絕緣層210以填充形成在基板200中的凹陷208(見圖30C)。
絕緣層210是藉由CVD法、濺射法等利用絕緣材料例如氧化矽、氮化矽、氮氧化矽(SiOx Ny (x>y))或氧氮化矽(SiNx Oy (x>y))形成的。在該實施例中，藉由常壓CVD法或低壓CVD法利用TEOS(四乙基原矽酸鹽)氣體形成氧化矽膜作為絕緣層210。
接下來，藉由進行研磨處理、抛光處理或CMP(化學機械抛光)處理來暴露基板200的表面。在該實施例中，當基板200的表面暴露出時，區域212、213和214每個都提供在形成於基板200的凹陷208中的絕緣層211之間。注意，絕緣層211是藉由研磨處理、抛光處理或CMP處理，移除形成在基板200表面上的絕緣層210形成的。然後，選擇性地引入具有p型導電性的雜質元素，由此在基板200中的區域213和214中形成p阱215(見圖31A、38A和38B、以及39A)。
作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。在該實施例中，將硼(B)作為雜質元素注入到區域213和214中。
注意，在該實施例中儘管因為具有n型導電性的半導體基板用作半導體基板200，雜質元素沒有被引入到區域212中，但可藉由引入賦予n型導電性的雜質元素在區域212中形成n阱。作為具有n型導電性的雜質元素，可以使用磷(P)、砷(As)等。
在使用具有p型導電性的半導體基板的情況下，可僅將賦予n型導電性的雜質元素注入區域212中以形成n阱，而沒有注入區域213和214中。
接下來，在形成於基板200中的區域212、213和214上方分別形成第一絕緣層216、218和220。然後，疊置在隨後完成的非揮發性記憶元件中用作浮動閘極電極的第一導電層222和第二導電層227，以覆蓋第一絕緣層216、218和220(見圖31B)。
第一絕緣層216、218和220中的每一層都可以由藉由進行熱處理氧化基板200中區域212、213和214的每個表面的氧化矽膜形成。可選地，第一絕緣層216、218和220中的每一層都可以由藉由熱氧化法形成氧化矽膜以及然後藉由氮化處理氮化氧化矽膜的表面包含氧和氮的矽膜(氮氧化矽膜)的疊層結構形成。
而且可選地，如上所述，第一絕緣層216、218和220可利用電漿處理形成。例如，在基板200中的區域212、213和214的表面藉由高密度電漿處理進行氧化處理或氮化處理，形成氧化矽(SiOx )膜或氮化矽(SiNx )膜作為第一絕緣層216、218和220。可選地，在藉由高密度電漿處理在區域212、213和214的表面上進行氧化處理之後，可藉由再次進行高密度電漿處理進行氮化處理。在該情況下，在區域212、213和214的表面上形成氧化矽膜，並在氧化矽膜上形成氮氧化矽膜，以便第一絕緣層216、218和220中每一個都形成為其中疊置了氧化矽膜和氮氧化矽膜的膜。而且可選地，在藉由熱氧化法在區域212、213和214的表面上形成氧化矽膜之後，藉由高密度電漿處理進行氧化處理或氮化處理。
在該實施例中，在基板200中的儲存部分提供的區域214上方形成的第一絕緣層220用作隨後完成的非揮發性記憶元件中的隧穿絕緣膜。因此，由於第一絕緣層220的厚度較小，所以隧穿電流流動的量較大，結果可以實現作為記憶體的高速度操作。另外，由於第一絕緣層220的厚度較小，所以包括用作浮動閘極電極的第一導電層222和第二導電層227的疊層結構中的電荷(載子)累積可以用低電壓進行，以便可以減小非揮發性記憶體裝置的功耗。因此，第一絕緣層220較佳的形成小厚度。
第一導電層222由含鍺(Ge)的膜例如鍺或矽－鍺合金的膜形成。在該實施例中，第一導電層222是在含鍺元素的氣氛(例如，GeH4 )下藉由電漿CVD法利用厚度為1 nm至20 nm、較佳的1 nm至10 nm的含鍺作為其主要成分的膜形成的。具體地，可以藉由對在200℃到350℃的溫度加熱的基板100應用13.56 MHz到60 MHz(例如，27MHz)的高頻功率，利用用氫稀釋到5%到10%的鍺烷(GeH4 )氣體形成鍺層。
第二導電層227由金屬或合金或其金屬化合物形成。例如，鉭膜形成1nm至20nm、較佳的1 nm至10nm的厚度。可選地，第二導電層227可以利用難熔金屬例如鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)或鎳(Ni)形成。該合金可利用難熔金屬和鈮(Nb)、鋯(Zr)、鈰(Ce)、釷(Th)或鉿(Hf)形成。可選地，可使用難熔金屬的氧化物或氮化物。金屬氮化物可以是氮化鉭、氮化鎢、氮化鉬、氮化鈦等。金屬氧化物可以是氧化鉭、氧化鈦、氧化鉬等。當隨後是第二浮動閘極電極層229的第二導電層227由此由金屬等形成時，可以使利用第一導電層222形成的第一浮動閘極電極層226穩定。
在單晶矽基板用作基板200並且提供包含具有比矽的能帶隙更小能帶隙的鍺的膜作為形成浮動閘極電極的第一導電層222，在矽基板的特定區域上方，用作隧穿絕緣膜的第一絕緣層夾在其間，在這種情況下，藉由相對浮動閘極電極中電荷(載子)由絕緣層形成的第二阻擋，比藉由相對矽基板的特定區域中的電荷(載子)由絕緣層形成的第一阻擋能量更高。因此，電荷(載子)可以很容易從矽基板的特定區域注入到電荷累積層，並且可以防止電荷(載子)從浮動閘極電極釋放。也就是，在作為記憶體操作的情況下，可以用低電壓進行高效寫入，並且可以提高電荷保持特性。還注意，在基板200中的儲存部分中提供的區域214的上方形成的包括第一導電層222和第二導電層227的疊層結構用作在後來完成的非揮發性記憶元件中的浮動閘極電極。
接下來，在包括第一導電層222和第二導電層227的疊層結構上方形成抗蝕劑223，並且藉由利用抗蝕劑223作掩模選擇性地移除包括第一導電層222和第二導電層227的疊層結構、和第一絕緣層216、218和220。在該實施例中，形成抗蝕劑223以覆蓋基板200中的區域214的一部分，並移除包括第一導電層222和第二導電層227的疊層結構的其他部分、以及未被抗蝕劑223覆蓋的第一絕緣層216、218和220，以便部分留下第一絕緣層220和包括第一導電層222和第二導電層227的疊層結構，以形成第一絕緣層224和包括第一浮動閘極電極層226和第二浮動閘極電極層229的疊層結構(見圖31C)。具體地，在區域214中留下提供在用於隨後形成非揮發性記憶元件的區域中的第一絕緣層220、和包括第一導電層222和第二導電層227的疊層結構。另外，暴露出基板200中的區域212和213和部分區域214的表面。
接下來，形成第二絕緣層228以覆蓋基板200中的區域212、213和214以及包括第一浮動閘極電極層226和第二浮動閘極電極層229的疊層結構(見圖32A)。
第二絕緣層228是由藉由CVD法、濺射法等利用絕緣材料例如氧化矽、氮化矽、氮氧化矽(SiOx Ny (x>y))或氧氮化矽(SiNx Oy (x>y))的單層或疊層形成的。例如，當形成第二絕緣層228為單層時，氮氧化矽膜或氧氮化矽膜藉由CVD法形成5 nm至50 nm包含在內的厚度。而且，當形成具有三層結構的第二絕緣層228時，氮氧化矽膜形成為第一層絕緣層，氮化矽膜形成為第二層絕緣層，以及氮氧化矽膜形成為第三層絕緣層。
注意，在基板200中的區域214中形成於包括第一浮動閘極電極層226和第二浮動閘極電極層229的疊層結構上方的第二絕緣層228用作隨後完成的非揮發性記憶元件中的控制絕緣層，並且形成於區域214的暴露部分上方的第二絕緣層228在隨後完成的電晶體中用作閘極絕緣膜。
接下來，選擇性地形成抗蝕劑230以覆蓋形成於基板200中的區域214上方的第二絕緣層228，並移除形成於基板200中的區域212和213上方的第二絕緣層228(見圖32B)。
接下來，在基板200中的區域212和213的表面上分別形成第三絕緣層232和234(見圖32C)。
第三絕緣層232和234是藉由形成上述的第一絕緣層216、218和220的方法所述的任一方法形成的。例如，第三絕緣層232和234可以由藉由進行熱處理氧化基板200中的區域212和213的表面的氧化矽膜形成。可選地，藉由利用熱氧化方法形成氧化矽膜，然後藉由氮化處理氮化氧化矽膜的表面，可以用包含氧和氮的矽膜(氮氧化矽膜)的疊層結構形成第三絕緣層132和134。
而且可選地，如上所述，可利用電漿處理形成第三絕緣層232和234。例如，在基板100中區域212和213的表面上，藉由用高密度電漿處理進行氧化處理或氮化處理，可以形成氧化矽(SiOx )膜或氮化矽(SiNx )膜作為第三絕緣層132和134。而且，在區域212和213的表面上用高密度電漿處理進行氧化處理之後，可以再次藉由進行高密度電漿處理來進行氮化處理。在這種情況下，氧化矽膜形成在區域212和213的表面上，並且氮氧化矽膜形成在氧化矽膜上，使得每個第三絕緣層132和134都形成為其中疊置氧化矽膜和氮氧化矽膜的膜。而且可選地，在藉由熱氧化法在區域212和213的表面上形成氧化矽膜之後，可以藉由高密度電漿處理進行氧化處理或氮化處理。
注意，在藉由熱氧化法或高密度電漿處理形成第三絕緣層232和234的過程中，也可以在基板200中的區域214上方形成的第二絕緣層228的表面上形成氧化膜或氮氧化膜。形成在基板200中的區域212和213上方的第三絕緣層232和234用作後來完成的電晶體中的閘極絕緣膜。
接下來，形成導電膜以覆蓋形成在基板200中的區域212和213上方的第三絕緣層232和234以及形成在區域214上方的第二絕緣層228(見圖33A)。在該實施例說明的實例中，順序疊置導電膜236和導電膜238作為導電膜。不必說，也可以用單層結構或包括三層以上的疊層結構形成該導電膜。
導電膜236和238可以由選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等的元素，或包含這些元素作為主要成分的合金材料或化合物材料形成。可選地，還可以使用藉由氮化該元素獲得的金屬氮化膜。而且可選地，可以使用用雜質元素例如磷摻雜的多晶矽代表的半導體材料。
在該實施例中，該導電膜是藉由利用氮化鉭形成導電膜236以及利用上方的鎢形成導電膜238所形成的疊層結構。可選地，可以使用氮化鉭、氮化鎢、氮化鉬或氮化鈦的單層或疊層膜作為導電膜236，並且可以使用鎢、鉭、鉬或鈦的單層或疊層膜作為導電膜238。
接下來，藉由選擇性地蝕刻和移除疊置的導電膜236和238，基板200中的區域212、213和214的上方部分地留下導電膜236和238，以形成每個都用作閘極電極的導電膜240、242、244和246(見圖33B和39B)。另外，在該實施例中，在基板200中暴露出未與導電膜240、242、244和246重疊的部分區域212、213和214的表面。注意，導電膜144在後來完成的非揮發性記憶元件中用作控制閘極電極。另外，在後來完成的電晶體中導電膜240、242和246中的每一個都用作閘極電極。
具體地，在基板200的區域212中，選擇性移除在導電膜240下面形成的、不與導電膜240重疊的部分第三絕緣層232，以便導電膜240和第三絕緣層232的端部彼此大致對準。在基板200的區域213中，選擇性移除在導電膜242下面形成的、不與導電膜242重疊的部分第三絕緣層234，以便導電膜242和第三絕緣層234的端部彼此大致對準。在基板200的區域214中，選擇性移除形成在導電膜244下面的、不與導電膜244重疊的部分第二絕緣層228，以便導電膜244和第二絕緣層228的端部彼此大致對準。而且，也在基板200的區域214中，選擇性移除在導電膜246下面形成的、不與導電膜246重疊的第一絕緣層224、第二絕緣層228、包括第一浮動閘極電極層226和第二浮動閘極電極層229的疊層結構的部分，以便導電膜246、第二絕緣膜228、包括電荷累積層226和229的疊層結構、和第一絕緣層224的端部彼此大致對準。
在該情況下，不與導電膜240、242、244和246重疊的部分絕緣層等可在形成導電膜240、242、244和246的同時移除；或者可藉由利用剩餘的抗蝕劑或導電膜240、242、244和246作掩模在形成導電膜240、242、244和246之後移除。
接下來，將雜質元素選擇性地引入基板200的區域212、213和214中(見圖33C)。在該實施例中，藉由利用導電膜242、244和246作掩模以低的濃度將賦予n型導電性的雜質元素選擇性地引入區域213和214中，同時藉由利用導電膜240作掩模以低的濃度將賦予p型導電性的雜質元素選擇性地引入區域212中。作為賦予n型導電性的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電性的雜質元素，可以使用硼(B)、鋁(Al)、鎵(Ga)等。
接下來，形成絕緣層(也稱為側壁)254與導電膜240、242、244和246的側表面接觸。具體地，藉由電漿CVD法、濺射法等將包含無機材料例如矽、矽的氧化物、或矽的氮化物的膜、或者包含有機材料例如有機樹脂的膜形成為單層或疊層。然後，在垂直方向上主要藉由各向異性蝕刻來選擇性蝕刻該絕緣層，以便形成該絕緣層與導電膜240、242、244和246的側表面接觸。注意，當形成LDD(輕摻雜汲)區時，使用絕緣層254作為摻雜的掩模。而且，在該實施例中，形成絕緣層254與形成在導電膜240、242、244和246下面的絕緣層以及浮動閘極電極層的側表面接觸。
接下來，藉由利用絕緣層254和導電膜240、242、244和246作掩模，將將雜質元素引入基板200的區域212、213和214中，由此形成用作源區和汲區的雜質區(見圖34A、37A和37B)。在該實施例中，藉由利用絕緣層254和導電膜242、244和246作掩模以高的濃度將賦予n型導電性的雜質元素引入基板200的區域213和214中，同時藉由利用絕緣層254和導電膜240作掩模以高的濃度將賦予p型導電性的雜質元素引入區域212中。
結果，在基板200中的區域212中，形成了形成源和汲區的雜質區258、形成LDD區的低濃度雜質區260和通道形成區256。在基板200中的區域213中，形成了形成源和汲區的雜質區264、形成LDD區的低濃度雜質區266和通道形成區262。在基板200中的區域214中，形成了形成源和汲區的雜質區270、形成LDD區的低濃度雜質區272和276和通道形成區268和274。
注意在本實施例中，雜質元素的引入是在下面的條件下進行的，其中暴露了沒有與導電膜240、242、244和246重疊的基板200中的區域212、213和214的部分。因此，形成在基板200中的區域212、213和214中的通道形成區256、262、268和274可以用與導電膜240、242、244和246自對準的方式形成。
接下來，形成絕緣層277，以覆蓋在基板200中的區域212、213和214的上方提供的絕緣層、導電膜等，並且在絕緣層277中形成開口278(見圖34B)。
絕緣層277可以用包含氧或氮的絕緣層例如氧化矽(SiOx )、氮化矽(SiNx )、氮氧化矽(SiOx Ny (x>y))或氧氮化矽(SiNx Oy (x>y))；包含碳的膜例如DLC(金剛石類碳)膜；有機材料例如環氧樹脂、聚醯亞胺、聚醯胺、聚乙烯苯酚、苯並環丁烯或丙烯酸；或矽氧烷材料例如矽氧烷樹脂；的單層或疊層結構，藉由CVD法、濺射法等形成。注意，矽氧烷材料是具有Si－O－Si鍵的材料。矽氧烷具有包含矽(Si)和氧(O)鍵的骨架結構。作為替代，可以使用至少包含氫的有機基團(例如，烷基或芳烴)。作為替代，還可以使用氟基團。可選地，作為替代，可以使用至少包含氫的有機基團或氟基團。
接下來，藉由利用CVD法、濺射法等在開口278中形成導電膜280，並且在絕緣層277上方選擇性地形成導電膜282a到282d，以與導電膜280電連接(見圖35、36A和36B、和39C)。
藉由CVD法、濺射法等，由選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和矽(Si)等的元素，或包含以該元素作為主要成分的合金材料或化合物材料的單層或疊層形成導電膜280和282a至282d中的每一個。包含鋁作為主要成分的該合金材料對應於：例如，包含鋁作為主要成分和鎳的材料；或包含鋁作為主要成分、鎳以及碳和矽中的一種或兩種的材料。例如，導電膜280和282a至282d中的每一個都較佳的採用，阻擋膜、鋁－矽(Al－Si)膜和阻擋膜的疊層結構；或阻擋膜、鋁－矽(Al－Si)膜、氮化鈦(TiN)膜和阻擋膜的疊層結構。注意，該阻擋膜對應於鈦、鈦的氮化物、鉬、或鉬的氮化物的薄膜。電阻值和成本低的鋁或鋁－矽較佳的用作導電膜280和282a至282d的材料。另外，藉由提供作為上層和下層的阻擋層，可以防止在鋁或鋁－矽中產生凸起。此外，藉由形成高可還原元素鈦的阻擋膜，可以減少形成在半導體基板上的薄自然氧化膜，以便可以獲得與半導體基板的良好接觸。在該實施例中，導電膜280和282a至282d中的每一個都可以藉由利用CVD法選擇性生長鎢(W)來形成。
藉由上述步驟，可以獲得提供有形成於區域212中的p型電晶體、形成於區域213中的n型電晶體和形成於基板200的區域214中的非揮發性記憶元件的非揮發性記憶體裝置。
藉由根據電路結構製作電晶體中的閘極絕緣層的厚度不同，該實施例的非揮發性記憶體裝置可以實現低功耗。另外，可以實現非揮發性記憶體裝置工作的穩定性。具體地，藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可以減小臨界值電壓的變化以及可以進行低壓操作。藉由增加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電壓高的電壓時，也可以增強操作的穩定性。在非揮發性記憶元件中，可以便於電荷從半導體基板注入浮動閘極電極中，並且防止電荷從浮動閘極電極釋放。也就是，在作為記憶體操作的情況下，可以用低壓進行高效寫入並且可以提高電荷保持特性。該實施例能夠實現具有藉由連續步驟製造的這種優良效果的非揮發性記憶體裝置。
該實施例可以與該說明書中說明的實施例模式和其他實施例中的任一個組合實施。
[實施例6]
在本實施例中，將在下面參考各圖說明能夠在不接觸的情況下進行資料輸入和輸出的提供有上述本發明的非揮發性半導體記憶體裝置的半導體裝置的應用實例。不接觸就能夠資料輸入和輸出的半導體裝置指的是RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤或無線晶片。
半導體裝置800用來不接觸地傳輸資料，並且包括高頻電路810、電源電路820、重置電路830、時鐘產生電路840、資料解調電路850、資料調制電路860、控制其他電路的控制電路870、記憶體電路880和天線890(圖40A)。高頻電路810是從天線890接收訊號並將接收的訊號從資料調制電路860輸出到天線890的電路。電源電路820是從接收的訊號產生電源電位的電路。重置電路830是產生重置訊號的電路。時鐘產生電路840是基於接收從天線890輸入的訊號產生各種時鐘訊號的電路。資料解調電路850是解調接收的訊號並輸出到控制電路870的電路。資料調制電路860是調制從控制電路870接收的訊號的電路。作為控制電路870，例如，提供代碼提取電路910、代碼判決電路920、CRC判決電路930和輸出單元電路940。注意，代碼提取電路910是重復地提取包括在傳送到控制電路870的指令中的多個代碼的電路，代碼判決電路920是比較提取的代碼和對應參考的代碼以確定指令內容的電路，並且CRC判決電路930基於判決代碼檢測存在或不存在傳輸錯誤等的電路。
接下來，將說明上述半導體裝置的操作的實例。首先，藉由天線890接收無線訊號。該無線訊號經由高頻電路810傳送到電源電路820，並產生高電源電位(在下文中稱為VDD)。該VDD提供給包括於半導體裝置800的每個電路。另外，經由高頻電路810傳送到資料解調電路850的訊號被解調(在下文中，解調的訊號)。此外，經由高頻電路810傳過重置電路830和時鐘產生電路840的訊號和解調的訊號傳送到控制電路870。傳送到控制電路870的訊號藉由代碼提取電路910、代碼判決電路920、CRC判決電路930等分析。然後，根據分析的訊號，輸出儲存在記憶體電路880中的半導體裝置的資訊。半導體裝置的輸出資訊藉由輸出單元電路940編碼。此外，半導體裝置800的編碼資訊經過資料調制電路860由天線890作為無線訊號傳送。注意，低電源電位(下文中，VSS)在包括於半導體裝置800內的多個電路中是公共的，並且VSS可以設為GND。另外，本發明的非揮發性半導體記憶體裝置可以應用到記憶體電路880。由於在本發明的非揮發性半導體記憶體裝置中驅動電壓可以降低，所以可以在更長的距離上進行非接觸資料通訊。
由此，藉由從讀取器/寫入器向半導體裝置800傳送訊號並且接收由讀取器/寫入器從半導體裝置800傳送的訊號，可以讀取半導體裝置的資料。
另外，藉由沒有安裝電源(電池)的電磁波、或藉由電磁波和安裝的電源(電池)，半導體裝置800可以向每個電路提供電源電壓。
接下來，將說明不接觸就能夠資料輸入和輸出的半導體裝置的使用實例。包括顯示部分3210的便攜終端的側面提供有讀取器/寫入器3200，並且商品3220的側表面提供有半導體裝置3230(圖40B)。當讀取器/寫入器3200保持在包括於商品3220的半導體裝置3230的上方時，商品的資訊例如原料、原產地、每個生產處理中的檢測結果、發行記錄或商品的說明顯示在顯示部分3210上。此外，當產品3260藉由傳送帶傳輸時，利用提供在產品3260上方的讀取器/寫入器3240和半導體裝置3250，可以檢查產品3260(圖40C)。由此，藉由利用用於系統的半導體裝置，可以很容易地獲得資訊，並且可以實現系統功能和額外價值的提高。
此外，本發明的非揮發性半導體記憶體裝置可以用於各種領域中具有記憶體的電子裝置。作為應用本發明的非揮發性半導體記憶體裝置的電子裝置，例如，視頻相機、數位相機、護目鏡型顯示器(安裝在頭部的顯示器)、導航系統、聲音再生裝置(例如，車內音響或音頻部件)、電腦、遊戲機、移動資訊終端(例如，移動電腦、行動電話、移動遊戲機或電子書籍)、裝配有記錄媒體的影像再現裝置(具體地，用來再生記錄媒體例如DVD(數位化視頻光碟)的裝置，其裝配有用來顯示記錄影像的顯示器)等。在圖41A至41E中顯示這些電子裝置的具體實例。
圖41A和41B每個都顯示數位相機。圖41B顯示圖41A中示出的數位相機的背面。該數位相機包括底盤2111、顯示部分2112、鏡頭2113、操作鍵2114、快門2115等。另外，該數位相機包括可移動非揮發性記憶體2116，並且該記憶體2116儲存由數位相機取得的資料。藉由利用本發明形成的非揮發性半導體記憶體裝置可以應用到記憶體2116。
圖41C顯示行動電話，其是使攜終端的一個典型實例。該行動電話包括底盤2121、顯示部分2122、操作鍵2123、揚聲器2124等。另外，該行動電話包括可移動非揮發性記憶體2125，並且資料例如電話號碼、影像、音樂資料等可以儲存在記憶體2125中並藉由行動電話複製。藉由利用本發明形成的非揮發性半導體記憶體裝置可以應用到記憶體2125。
圖41D顯示數位播放器，其是視頻裝置的典型實例。圖41D中示出的數位播放器包括主體2130、顯示部分2131、記憶體部分2132、操作部分2133、耳機2134等。頭戴式受話器或無線耳機可以用來代替耳機2134。對於記憶體部分2132，可以使用藉由利用本發明形成的非揮發性半導體記憶體裝置。例如，藉由利用儲存容量為20 GB到200 GB的NAND非揮發性記憶體並操作該操作部分2133，影像和聲音(音樂)可以記錄和再生。應該注意，藉由在顯示部分2131中的黑背景上顯示白字元，可以降低功耗。對於移動視頻裝置這是尤其有效的。提供在儲存部分2132中的非揮發性半導體記憶體裝置可以是可移動的。
圖41E顯示電子書(也稱為電子紙)。該電子書包括主體2141、顯示部分2142、操作鍵2143和儲存部分2144。數據機可以合併在主體2141中，或可以使用無線傳送和接收資訊的結構。對於儲存部分2144，可以使用藉由利用本發明形成的非揮發性半導體記憶體裝置。例如，藉由利用儲存容量為20 GB到200 GB的NAND非揮發性記憶體並操作該操作部分2143，影像和聲音(音樂)可以記錄和再生。提供在儲存部分2144中的非揮發性半導體記憶體裝置可以是可移動的。
如上所述，本發明的非揮發性半導體記憶體裝置的應用範圍是非常廣泛的，並且其可以用於所有領域中包括記憶體的任何電子裝置。
10．．．基板
12．．．p阱
28．．．間隔物
14．．．通道形成區域
26．．．閘極
18．．．雜質區域
16．．．第一絕緣層
20．．．浮動閘極
22．．．第二絕緣層
24．．．控制閘極
80．．．支撐底座
72．．．天線
74．．．電介質板
76．．．氣體供應部份
78．．．排氣口
84．．．微波供應部份
82．．．溫度控制部份
86．．．電漿
16a、22b．．．氧化矽層
16b、22a．．．氮化矽層
20a．．．第一浮動閘極
20b．．．第二浮動閘極
24a．．．金屬氮化物層
24b．．．金屬層
01．．．半導體層
18c．．．低濃度雜質區
02．．．第一絕緣層
03．．．浮動閘極
04．．．第二絕緣層
05．．．控制閘極
18a．．．源區
18b．．．汲區
MS．．．記憶體單元
S．．．選擇電晶體
M．．．非揮發性記憶體元件
BL．．．位元線
WL．．．字線
30、32．．．半導體層
SL．．．源極線
NS．．．NAND單元
BLK．．．區塊
34、36、38、40．．．半導體層
SG．．．選擇閘極線
52．．．記憶體單元陣列
54．．．週邊電路
56．．．位址緩衝器
58．．．控制電路
60．．．升壓電路
62．．．列解碼器
64．．．行解碼器
66．．．感應放大器
68．．．資料緩衝器
70．．．輸入/輸出緩衝器
100．．．基板
102．．．絕緣層
104、106、108、110．．．分離的元件區
112、114、116、118．．．第一絕緣層
107．．．p阱
122、124．．．抗蝕劑
126．．．雜質區
128．．．第二絕緣層
130．．．抗蝕劑
132、134．．．第三絕緣層
136、138、140、142、144、146．．．導電膜
148．．．抗蝕劑
150．．．通道形成區
152．．．高濃度雜質區
154．．．通道形成區
156．．．高濃度雜質區
158．．．低濃度雜質區
120．．．第一導電層
123．．．第二導電層
121．．．第一浮動閘極層
125．．．第二浮動閘極層
160．．．通道形成區
162．．．高濃度雜質區
164．．．低濃度雜質區
166．．．抗蝕劑
168．．．通道形成區
170．．．高濃度雜質區
172．．．絕緣層
174．．．導電膜
194．．．雜質區
200a、200b．．．島狀半導體層
182a、184a、182b、184b、182c、184c、182d、184d．．．導電膜
186、188．．．低濃度雜質區
190．．．雜質區
192、198．．．絕緣層
800．．．半導體裝置
810．．．高頻電路
820．．．電源電路
830．．．重置電路
840．．．時鐘產生電路
850．．．資料解調電路
151．．．低濃度雜質區
860．．．資料調制電路
870．．．控制電路
880．．．記憶體電路
890．．．天線
910．．．代碼抽出電路
920．．．代碼判定電路
930．．．CRC判定電路
940．．．輸出單元電路
3200．．．讀取/寫入器
3210．．．顯示部份
3220、3260．．．產品
3240．．．讀取/寫入器
3250．．．半導體裝置
2111．．．框體
2112．．．顯示部份
2113．．．透鏡
2114．．．操作鍵
2115．．．快門
2116．．．非揮發性記憶體
2121．．．框體
2122．．．顯示部份
2123．．．操作鍵
2125．．．非揮發性記憶體
2130．．．主體
3230．．．半導體裝置
2124．．．揚聲器
2131．．．顯示部份
2132．．．非揮發性記憶體部份
2133．．．操作部份
2134．．．耳機
2141．．．主體
2142．．．顯示部份
2143．．．操作鍵
2144．．．非揮發性記憶體部份
200．．．基板
202．．．絕緣層
204．．．絕緣層
212．．．區域
213．．．區域
214．．．區域
206．．．抗蝕刻
208．．．凹陷
210．．．絕緣層
216．．．第一絕緣層
218．．．第一絕緣層
220．．．第一絕緣層
222．．．第一導電層
227．．．第二導電層
226．．．第一浮動閘極層
229．．．第二浮動閘極層
223．．．抗蝕刻
224．．．第一絕緣層
228．．．第二絕緣層
230．．．抗蝕刻
232．．．第三絕緣層
234．．．第三絕緣層
236．．．導電膜
238．．．導電膜
240．．．導電膜
242．．．導電膜
244．．．導電膜
246．．．導電膜
254．．．絕緣層
258．．．雜質區
256．．．通道形成區
260．．．低濃度雜質區
262．．．通道形成區
266．．．低濃度雜質區
264．．．雜質區
268．．．通道形成區
270．．．雜質區
272．．．低濃度雜質區
274．．．通道形成區
276．．．低濃度雜質區
277．．．絕緣層
278．．．開口
280．．．導電膜
282a－282d．．．導電膜
圖1是用來說明本發明的非揮發性半導體記憶體裝置的主要結構的橫截面圖。
圖2是非揮發性記憶體的能帶圖。
圖3是在寫入狀態的非揮發性記憶體的能帶圖。
圖4是在電荷保持狀態的非揮發性記憶體的能帶圖。
圖5是在擦除狀態的非揮發性記憶體的能帶圖。
圖6A和6B是用來說明非揮發性記憶體的寫入和讀取操作的圖。
圖7A和7B是用來說明非揮發性記憶體的擦除操作的圖。
圖8是示出非揮發性儲存單元陣列的等效電路的一個實例的圖。
圖9是示出NOR型非揮發性儲存單元陣列的等效電路的一個實例的圖。
圖10是示出NAND型非揮發性儲存單元陣列的等效電路的一個實例的圖。
圖11A和11B是用來說明NAND型非揮發性記憶體的寫入操作的圖。
圖12A和12B是用來說明NAND型非揮發性記憶體的擦除和讀取操作的圖。
圖13是示出在電荷累積的“0”情況下和在電荷消除的“1”情況下非揮發性記憶體的臨界值電壓變化的曲線圖。
圖14是示出非揮發性記憶體裝置的電路方塊圖的一個實例的圖。
圖15是用來說明電漿處理設備的結構的圖。
圖16是習知非揮發性記憶體的能帶圖。
圖17A到17C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖18A到18C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖19A到19C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖20A到20C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖21A到21C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖22A到22C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖23A和23B是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖24A到24C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖25A到25C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖26A到26C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖27A到27C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖28A到28C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖29A到29C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖30A到30C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖31A到31C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖32A到32C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖33A到33C是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖34A和34B是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖35是示出本發明的非揮發性半導體記憶體裝置的製造方法的一個實例的圖。
圖36A和36B是每個都示出本發明的非揮發性半導體記憶體裝置的上表面的一個實例的圖。
圖37A和37B是每個都示出本發明的非揮發性半導體記憶體裝置的上表面的一個實例的圖。
圖38A和38B是每個都示出本發明的非揮發性半導體記憶體裝置的上表面的一個實例的圖。
圖39A到39C是每個都示出本發明的非揮發性半導體記憶體裝置的橫截面的一個實例的圖。
圖40A到40C是用來示出本發明的非揮發性半導體記憶體裝置的使用模式的實例的圖。
圖41A到41E是每個都示出本發明的非揮發性半導體記憶體裝置的使用模式的一個實例的圖。
10．．．基板
12．．．P阱
14．．．通道形成區域
18．．．雜質區域
16．．．第一絕緣層
20．．．浮動閘極
22．．．第二絕緣層
24．．．控制閘極
16a，22b．．．氧化矽層
16b，22a．．．氮化矽層
20a．．．第一浮動閘極
20b．．．第二浮動閘極
24．．．控制閘極電極
24a．．．金屬氮化物層
24b．．．金屬層
18a．．．源區
18b．．．汲區
18c．．．低濃度雜質區
26．．．閘極

Claims (15)

  1. 一種非揮發性半導體記憶體裝置，包含：一半導體基板，該半導體基板包含一對雜質區和在該對雜質區之間的一通道形成區；在該通道形成區上方的一浮動閘極電極，而第一絕緣層介於它們之間，和在該浮動閘極電極上方的一控制閘極電極，而第二絕緣層介於它們之間，其中該浮動閘極電極至少包括第一層和第二層，其中該控制閘極電極至少包括第三層和第四層，以及其中該第三層和該第四層延伸於該第一層和該第二層的邊緣之外。
  2. 一種非揮發性半導體記憶體裝置，包含：一半導體基板，該半導體基板包含一對雜質區和在該對雜質區之間的一通道形成區；在該通道形成區上方的一浮動閘極電極，而第一絕緣層介於它們之間，和在該浮動閘極電極上方的一控制閘極電極，而第二絕緣層介於它們之間，其中該浮動閘極電極至少包括與該第一絕緣層接觸的第一層和該第一層上方的第二層，其中該第一層包括半導體材料，其中該第一層的能帶隙比該通道形成區的能帶隙小，其中該第二層包括選自由金屬、金屬合金和金屬化合 物組成的群組的材料，其中該控制閘極電極至少包括第三層和第四層，以及其中該第三層和該第四層延伸於該第一層和該第二層的邊緣之外。
  3. 一種非揮發性半導體記憶體裝置，包含：一半導體基板，該半導體基板包括一對雜質區和在該對雜質區之間的通道形成區；在該通道形成區上方的一浮動閘極電極，而第一絕緣層介於它們之間，和在該浮動閘極電極上方的一控制閘極電極，而第二絕緣層介於它們之間，其中該浮動閘極電極至少包括第一層和第二層，其中該第一層與該第一絕緣層接觸，並包括具有比該通道形成區的能帶隙小和電阻率低的材料，其中該第二層包括選自由金屬、金屬合金和金屬化合物組成的群組的材料，其中該控制閘極電極至少包括第三層和第四層，以及其中該第三層和該第四層延伸於該第一層和該第二層的邊緣之外。
  4. 一種非揮發性半導體記憶體裝置，包含：一半導體基板，該半導體基板包括一對雜質區和在該對雜質區之間的通道形成區；在該通道形成區上方的一浮動閘極電極，而第一絕緣層介於它們之間，和 在該浮動閘極電極上方的一控制閘極電極，而第二絕緣層介於它們之間，其中該浮動閘極電極至少包括第一層和第二層，其中由該第一絕緣層形成的關於該第一層中的電子的屏障能量比由該第一絕緣層形成的關於該通道形成區中的電子的屏障能量高，其中該第二層包括選自由金屬、金屬合金和金屬化合物組成的群組的材料，其中該控制閘極電極至少包括第三層和第四層，以及其中該第三層和該第四層延伸於該第一層和該第二層的邊緣之外。
  5. 一種非揮發性半導體記憶體裝置，包含：一半導體基板，該半導體基板包括一對雜質區和在該對雜質區之間的通道形成區；在該通道形成區上方的一浮動閘極電極，而第一絕緣層介於它們之間，和在該浮動閘極電極上方的一控制閘極電極，而第二絕緣層介於它們之間，其中該浮動閘極電極至少包括第一層和第二層，其中與該第一絕緣層接觸的該第一層包括鍺或鍺化合物，其中該第二層包括選自由金屬、金屬合金和金屬化合物組成的群組的材料，其中該控制閘極電極至少包括第三層和第四層，以及 其中該第三層和該第四層延伸於該第一層和該第二層的邊緣之外。
  6. 如申請專利範圍第2項的非揮發性半導體記憶體裝置，其中在該通道形成區的能帶隙和該第一層的能帶隙之間存在0.1 eV或更大的差。
  7. 如申請專利範圍第1項至第5項中任一項的非揮發性半導體記憶體裝置，其中該第一絕緣層包括氧化矽層和在該氧化矽層上方的氮化矽層。
  8. 如申請專利範圍第7項的非揮發性半導體記憶體裝置，其中該浮動閘極電極與氮化矽層接觸。
  9. 如申請專利範圍第7項的非揮發性半導體記憶體裝置，其中該氧化矽層是藉由電漿處理氧化半導體基板形成的，且該氮化矽層是藉由電漿處理氮化氧化矽層形成的。
  10. 如申請專利範圍第1項至第5項中任一項的非揮發性半導體記憶體裝置，其中該第二層包括鎢、鉭、鈦、鉬、鉻和鎳中的至少一種。
  11. 如申請專利範圍第1項至第5項中任一項的非揮發性半導體記憶體裝置，其中該第二層包括氮化鉭、氮化鎢、氮化鉬、氮化鈦、氧化鉭、氧化鈦和氧化鉬中的至少一種。
  12. 如申請專利範圍第1項至第5項中任一項的非揮發性半導體記憶體裝置，其中該第一層具有1 nm至20nm包括在內的厚度。
  13. 如申請專利範圍第5項的非揮發性半導體記憶體裝置，其中該鍺化合物是氧化鍺或氮化鍺。
  14. 如申請專利範圍第1項至第5項中任一項的非揮發性半導體記憶體裝置，其中該控制閘極電極跨過該浮動閘極電極的邊緣，且和該對雜質區之一重疊，而該第一絕緣層插入其間。
  15. 如申請專利範圍第1項至第5項中任一項的非揮發性半導體記憶體裝置，其中該第三層和該第四層之各者的第一區和該浮動閘極電極重疊，以及其中該第三層和該第四層之各者的第二區和該浮動閘極電極不重疊。
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