CN116110956B - 一种存储器件及其制备方法 - Google Patents

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Abstract

本发明提供一种存储器件及其制备方法，属于半导体存储技术领域。所述存储器件包括：衬底；第一栅极介质层，设置在所述衬底上；第二栅极介质层，设置在所述衬底上，且位于所述第一栅极介质层的一侧，所述第二栅极介质层包括层叠设置的第一介质层和第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；选择栅，设置在所述第一栅极介质层上；浮栅，设置在所述第二栅极介质层上；以及掺杂区，设置在所述选择栅和所述浮栅两侧的所述衬底内。本发明提供的一种存储器件及其制备方法，可提高存储器件的质量。

Description

一种存储器件及其制备方法
技术领域
本发明属于半导体存储技术领域，涉及一种存储器件及其制备方法。
背景技术
非易失性存储器（Von-volatile Memory，NVM）是指当电流关掉后，所存储的数据不会消失的存储器。非易失性存储器包括一次性可编程器件（One Time Programmable，OTP），相对于多次性可编程器件，如多次可编程器件（Multi-Time Programming，MTP）或闪存（Flash）等，非易失性存储器的编程过程是不可逆的，适用于程序固定不变的应用场合。由于一次性可编程器件的成本低于多次性可编程器件，广泛应用在半导体芯片中，如应用在电源管理芯片。
随着集成电路制造工艺技术的特征尺寸缩小，OTP漏电成为不可避免的问题。且随着工艺推进，OTP会遇到写入运行程序之后，由于储存在浮栅中的电子中和或流失，在进行高温保存寿命试验（High Temperature Storage Life Test，HTSL）时，出现电流偏小现象，导致OTP的数据存储能力下降。
本发明通过对浮栅以及浮栅与衬底的连接方式进行改进，能够提高浮栅存储电子的能量，减少浮栅中发生电子中和或流失的现象，从而获得高质量的存储器件。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储器件及其制备方法，能够获得高质量的存储器件。
为实现上述目的及其他相关目的，本发明提供一种存储器件，包括：
衬底；
第一栅极介质层，设置在所述衬底上；
第二栅极介质层，设置在所述衬底上，且位于所述第一栅极介质层的一侧，所述第二栅极介质层包括层叠设置的第一介质层和第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；
选择栅，设置在所述第一栅极介质层上；
浮栅，设置在所述第二栅极介质层上；以及
掺杂区，设置在所述选择栅和所述浮栅两侧的所述衬底内。
在本发明一实施例中，所述第二介质层包括氮氧化硅，且所述第二介质层的厚度为8nm~12nm。
在本发明一实施例中，所述第二栅极介质层还包括第三介质层，所述第三介质层设置在所述第二介质层上。
在本发明一实施例中，所述第一栅极介质层的厚度小于所述第二栅极介质层的厚度，所述第二栅极介质层与所述第一栅极介质层的厚度差等于所述第二介质层的厚度。
在本发明一实施例中，所述浮栅为掺杂的多晶硅。
在本发明一实施例中，所述存储器件还包括字线，所述字线设置在所述选择栅上。
在本发明一实施例中，所述存储器件还包括源线和位线，所述源线设置在所述选择栅远离所述浮栅一侧的所述衬底上，所述位线设置在所述浮栅远离所述选择栅一侧的所述衬底上。
本发明还提供一种存储器件的制备方法，包括以下步骤：
提供一衬底；
在所述衬底上形成第一栅极介质层；
在所述衬底上形成第二栅极介质层，所述第二栅极介质层位于所述第一栅极介质层的一侧，所述第二栅极介质层包括层叠设置的第一介质层和第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；
在所述第一栅极介质层上形成选择栅；
在所述第二栅极介质层上形成浮栅；以及
在所述选择栅和所述浮栅两侧的所述衬底内形成掺杂区。
在本发明一实施例中，所述存储器件的制备方法还包括以下步骤：
在所述衬底上形成第一介质层；
在所述第一介质层上形成第一光阻层；
以所述第一光阻层为掩膜，刻蚀所述第一介质层，形成第一栅极介质和第二栅极介质。
在本发明一实施例中，所述第二介质层的形成步骤包括：
在所述衬底、所述第一栅极介质和所述第二栅极介质形成第二介质层；
在所述第二介质层上形成第二光阻层；
以所述第二光阻层为掩膜，刻蚀所述第二介质层，保留所述第二栅极介质上的所述第二介质层。
综上所述，本发明提供一种存储器件及其制备方法，浮栅与衬底之间的栅极介质层包括层叠设置的第一介质层和第二介质层，减少浮栅中发生电子中和或流失的现象，提高存储器件的数据存储能力。同时，浮栅选择掺杂的多晶硅层，提高浮栅存储电子的能量，且层叠设置的第一介质层和第二介质层可以有效抑制电荷从浮栅的泄漏，从而获得高质量的存储器件。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
图1为一实施例中浅沟槽隔离结构示意图。
图2为一实施例中阱区分布示意图。
图3为一实施例中第一介质层和第一光阻层的结构示意图。
图4为一实施例中第一栅极介质和第二栅极介质的位置示意图。
图5为一实施例中第二介质层示意图。
图6为一实施例中第二光阻层示意图。
图7为一实施例中刻蚀后的第二介质层示意图。
图8为一实施例中第三介质层示意图。
图9为一实施例中第三光阻层示意图。
图10为一实施例中第一栅极介质层和第二栅极介质层示意图。
图11为一实施例中选择栅和浮栅的结构示意图。
图12为一实施例中轻掺杂区示意图。
图13为一实施例中侧墙结构示意图。
图14为一实施例中重掺杂区示意图。
图15为一实施例中自对准硅化物阻挡层示意图。
图16为一实施例中存储器件结构示意图。
元件标号说明：
10、衬底；11、垫氧化层；12、浅沟槽隔离结构；13、深阱区；14、阱区；15、第一介质层；16、第一光阻层；17、第一栅极介质；18、第二栅极介质；19、第二介质层；20、第二光阻层；21、第三介质层；22、第三光阻层；23、第一栅极介质层；24、第二栅极介质层；25、选择栅；26、浮栅；27、轻掺杂区；28、侧墙结构；281、第一侧墙；282、第二侧墙；29、重掺杂区；30、自对准硅化物阻挡层；31、绝缘层；32、源线；33、字线；34、位线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
相对于多次性可编程器件，如MTP或Flash器件等，一次性可编程器件的编程过程是不可逆的，适用于程序固定不变的应用场合。由于一次性可编程器件的成本低于多次性可编程器件，广泛应用到半导体芯片中，如电源管理芯片。且在OTP器件的制备过程中，与金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOS）的制备工艺相容，工艺步骤简单，无需额外的光罩，成本较低，可以增强片上系统的功能性和灵活性，可广泛应用于各类芯片中，用于启动程序、加密密钥或模拟器件配置参数等。本发明提供一种存储器件及其制备方法，对存储器件的结构进行改进，获得的存储器件性能优异，可广泛应用在各种芯片中。且本发明提供的存储器件的制备方法，可广泛应用于具有相似结构的半导体器件的制程中。
请参阅图1所示，在本发明一实施例中，首先提供衬底10，且衬底10可以为任意适于形成的半导体材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。本发明并不限制衬底10的材料，且衬底10可以为P掺杂的半导体衬底，也可以为N掺杂的半导体衬底，在本实施例中，衬底10例如为P掺杂的硅衬底。
请参阅图1所示，在本发明一实施例中，以单独的一个存储器件为例对存储器件的形成过程进行阐述。在制备过程中，在存储器件的四周设置浅沟槽隔离结构12，将存储器件与其他器件进行隔离，在制备浅沟槽隔离结构12时，在衬底10上形成垫氧化层11，且垫氧化层11例如为致密的氧化硅等材料，垫氧化层11例如可以通过热氧化法、原位水汽生长法或化学气相沉积（Chemical Vapor Deposition，CVD）等方法制备。在垫氧化层11上形成垫氮化层（图中未显示），再对衬底10进行刻蚀，形成多个浅沟槽，在浅沟槽内例如通过热氧化法在浅沟槽内可以形成一内衬氧化层（图中未显示），以修复在形成浅沟槽的过程中的刻蚀损伤，减少半导体器件漏电情况。在浅沟槽内沉积隔离介质，且隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后，例如通过化学机械抛光（Chemical Mechanical Polishing，CMP）工艺平坦化隔离介质和垫氮化层。再去除垫氮化层和部分隔离介质，以形成浅沟槽隔离结构12。
请参阅图1至图2所示，在本发明一实施例中，在形成浅沟槽隔离结构12后，在浅沟槽隔离结构12之间的衬底10内形成阱区。具体的，以垫氧化层11为离子注入缓冲层，对衬底10进行离子植入，以形成不同的阱区。具体的，以较高植入能量植入第一杂质离子，形成深阱区13，以较低植入能量植入第二杂质离子，形成阱区14。其中，第一杂质离子的植入能量例如为100KeV~150KeV，第二杂质离子的植入能量例如为70KeV~100KeV，因此，阱区14位于深阱区13的上方，且阱区14的深度例如和浅沟槽隔离结构12的深度相同。本发明对每次离子植入的剂量不作限定，满足存储器件的需求即可。在本实施例中，第一杂质离子和第二杂质离子类型相同，第一杂质离子和第二杂质离子例如为磷（P）或砷（As）等N型杂质，即深阱区13为深N型阱区，阱区14为N型阱区。在其他实施例中，第一杂质离子和第二杂质离子的类型也可以不相同，例如第一杂质离子也可以为硼（B）或镓（Ga）等P型杂质，第二杂质离子例如为N型杂质，可根据制备要求进行选择。通过设置深阱区13，可作为OTP的隔离区，与其他半导体器件进行隔离，并同时改善OTP的电流能力。
请参阅图2所示，在本发明一实施例中，在深阱区13和阱区14形成后，对深阱区13和阱区14进行快速热退火制程（Rapid Thermal Anneal，RTA）。在本实施例中，退火温度例如为1000℃~1400℃，退火时间例如为1h~3h，且退火制程是在稳定气体氛围下进行，例如在氮气氛围下进行。通过退火制程，使得深阱区13和阱区14的离子注入至合适深度，并能够修复在制备过程中产生的晶格缺陷、激活掺杂离子和最小化掺杂离子扩散三者之间取得优化，且快速热退火还能减小瞬时增强扩散。
请参阅图2至图3所示，在本发明一实施例中，在深阱区13和阱区14形成之后，去除垫氧化层11。在本实施例中，例如采用湿法刻蚀去除垫氧化层11，且湿法刻蚀液例如选用氢氟酸，在常温下进行刻蚀。在其他实施例中，也可采用其他刻蚀方式，根据具体的制作要求进行选择。去除垫氧化层11后，在浅沟槽隔离结构12之间的衬底10上形成第一介质层15，本发明不限制第一介质层15的形成方法，例如采用化学气相沉积或物理气相沉积等方法形成。在本实施例中，第一介质层15例如通过热氧化法形成。其中，第一介质层15的材料例如为氧化硅，通过控制氧化时间，以控制第一介质层15的厚度，且第一介质层15的厚度例如为2nm~3nm。在其他实施例中，第一介质层15的厚度也可以根据实际需要进行设定。通过形成第一介质层15，改善存储器件的栅极介质层与衬底的接触，减少漏电现象。
请参阅图3至图4所示，在本发明一实施例中，在衬底10上涂覆光刻胶层，曝光之后采用碱性溶液湿法去除或采用干法的灰化工艺(ashing)，保留需要形成栅极以及浅沟槽隔离结构12上方的光刻胶，涂覆的光刻胶层图案化，以形成第一光阻层16。以第一光阻层16为掩膜，通过刻蚀去除部分第一介质层15，例如可利用四氟化碳（CF4）和三氟甲烷（CHF3）等的混合气体通过一次刻蚀工艺定量去除第一介质层15。在其他实施例中，也可以采用湿法刻蚀去除第一介质层15，例如可采用浓度在1％～10％之间的氢氟酸刻蚀第一介质层15。刻蚀完成后，去除第一光阻层16。在衬底10上形成有第一栅极介质17和第二栅极介质18，其中，第一栅极介质17定位OTP中选择栅的位置，第二栅极介质18定位浮栅的位置。
请参阅图3至图5所示，在本发明一实施例中，在衬底10上、第一栅极介质17和第二栅极介质18的上方和侧壁形成第二介质层19。其中，第二介质层19的介电常数大于第一介质层15的介电常数，第二介质层19例如为氮氧化硅（SiON）。第二介质层19例如通过常压化学气相淀积（Atmospheric Pressure CVD，APCVD）或等离子体增强化学气相淀积（PlasmaEnhanced CVD，PECVD）等方法制备，且第二介质层19的厚度例如为8nm~12nm，第二介质层19和衬底10之间的第一栅极介质17和第二栅极介质18，能够缓解第二介质层19对衬底10的应力。在本实施例中，第二介质层19例如通过常压化学气相淀积制备，将衬底10放入反应室内，抽真空，再通入氮气作为保护气体，将反应室温度加热至600℃~680℃，向反应室内通入氨气和硅烷，且氨气和硅烷的比例例如为15:1~20:1，氨气和硅烷的混合气体流量例如为700sccm~1000sccm，反应时间例如为2min~30min。通过控制反应时间，控制第二介质层19的厚度。
请参阅图6至图7所示，在本发明一实施例中，在衬底10上涂覆光刻胶层，曝光之后采用碱性溶液湿法去除或采用干法的灰化工艺(ashing)，保留第二栅极介质18上方的光刻胶，涂覆的光刻胶层图案化，以形成第二光阻层20。以第二光阻层20为掩膜，去除第一栅极介质17和衬底10上的第二介质层19，仅保留在第二栅极介质18上方的第二介质层19。在本实施例中，第二介质层19例如通过湿法刻蚀去除，且湿法刻蚀液例如为热磷酸，在其他实施例中，第二介质层19也可通过干法刻蚀去除。刻蚀完成后，去除第二光阻层20。其中，第二栅极介质18定位浮栅的位置，即浮栅中的栅极介质层包括叠层结构，且第二介质层19中的Si-N键比第二栅极介质18中的Si-O键更加稳定，且势垒也比较大，如此可以有效抑制电荷从浮栅的泄漏，而且浮栅中没有阈值电压的考量，不会导致OTP的速度变慢。因此，通过设置第二介质层19，可减少浮栅中发生电子中和或流失的现象，提高OTP的数据存储能力。
请参阅图3、图7和图8所示，在本发明一实施例中，在第二栅极介质18上形成第二介质层19后，在第一栅极介质17、第二介质层19以及衬底10上形成第三介质层21。其中，第三介质层21和第一介质层15的材料相同，第三介质层21例如为二氧化硅。其中，第三介质层21例如通过低压化学气相淀积法（Low Pressure CVD，LPCVD）、化学气相淀积法或等离子体增化学气相淀积法等方法制备，在本实施例中，第三介质层21例如通过低压化学气相淀积法制备。具体的，可将带有第一栅极介质17以及第二介质层19的衬底10放置在反应腔内，将反应腔内的温度设置例如为650℃~680℃，具体例如为670℃，并将反应腔内的压力设置例如为0.55Torr~0.65Torr。在此条件下，向反应腔内通入气态的正硅酸乙酯（TEOS）、氮气（N2）以及臭氧（O3），其中，正硅酸乙酯和臭氧反应生成二氧化硅，并沉积在衬底10的上表面，形成第三介质层21。其中，氮气作为正硅酸乙酯的载体，使正硅酸乙酯进入反应腔，且正硅酸乙酯的流量例如为100mgm~800mgm，氧气流量例如为1500sccm~1600sccm。控制反应时间，第三介质层21的厚度例如为5nm~8nm。通过LPCVD工艺，使得正硅酸乙酯和臭氧反应生成的第三介质层21，第三介质层21的质量较高。
请参阅图8至图9所示，在本发明一实施例中，在衬底10上涂覆光刻胶层，曝光之后采用碱性溶液湿法去除或采用干法的灰化工艺(ashing)，保留第一栅极介质17、第二栅极介质18以及浅沟槽隔离结构12上方的光刻胶，涂覆的光刻胶层图案化，以形成第三光阻层22。以第三光阻层22为掩膜，去除部分衬底10上的第三介质层21，保留第一栅极介质17和第二栅极介质18上的第三介质层21。在本实施例中，例如可利用四氟化碳和三氟甲烷等的混合气体通过一次刻蚀工艺定量去除第三介质层21。在其他实施例中，也可以采用湿法刻蚀去除第三介质层21，例如可采用浓度在1％～10％之间的氢氟酸刻蚀第三介质层21。刻蚀完成后，去除第三光阻层22。
请参阅图9至图10所示，在本发明一实施例中，第三介质层21刻蚀完成后，在第一栅极介质17上设置有第三介质层21，且第三介质层21和第一栅极介质17的材料相同，在本实施例中，将第一栅极介质17及其上方的第三介质层21定义为第一栅极介质层23。在第二栅极介质18上设置有第二介质层19和第三介质层21，将第二栅极介质18及其上方的第二介质层19和第三介质层21定义为第二栅极介质层24。其中，依据各介质层的厚度，可得到第一栅极介质层23的厚度例如为7nm~11nm，第二栅极介质层24的厚度例如为15nm~23nm。即第一栅极介质层23的厚度小于第二栅极介质层24的厚度，第二栅极介质层24与第一栅极介质层23的厚度差等于第二介质层19的厚度。在其他实施例中，第一栅极介质层23和第二栅极介质层24的厚度可根据具体的制作要求进行选择，且第一栅极介质层23和第二栅极介质层24的厚度，也可在制备第三介质层21时，分区域设置光阻层，分步沉积，控制第一栅极介质层23和第二栅极介质层24的厚度相等，即在本发明中，第一栅极介质层23和第二栅极介质层24的厚度可以相等也可以不相等。
请参阅图10至图11所示，在本发明一实施例中，在形成第一栅极介质层23和第二栅极介质层24后，在第一栅极介质层23上形成选择栅25，在第二栅极介质层24上形成浮栅26。具体的，在衬底10、浅沟槽隔离结构12、第一栅极介质层23和第二栅极介质层24上形成栅极材料层（图中未显示），且栅极材料层的厚度例如为150nm~200nm，栅极材料层例如为多晶硅层。在栅极材料层上形图案化的光阻层（图中未显示），图案化的光阻层覆盖第一栅极介质层23和第二栅极介质层24上的栅极材料层，以图案化的光阻层为掩膜，利用湿法刻蚀或干法刻蚀去除部分栅极材料层，以在第一栅极介质层23上形成选择栅25。然后对第二栅极介质层24上的栅极材料层进行离子植入，形成浮栅26。即浮栅26中的栅极材料层为掺杂的栅极材料层，且掺杂离子例如为硼（B）、氟化硼离子（BF2 +）或镓（Ga）等P型杂质。通过形成离子掺杂的浮栅26，能够向晶体的价带提供一个带正电的空穴，能够增加浮栅26中电子的载量，且在浮栅26下方的第二栅极介质层24存在二氧化硅和氮氧化硅的叠层，氮氧化硅的介电常数大于二氧化硅的介电常数，能够有效抑制浮栅26中的掺杂离子在第二栅极介质层24中的扩散，可以有效抑制电荷从浮栅26的泄漏，提高制备的OTP的性能。
请参阅图11至图12所示，在本发明一实施例中，在形成选择栅25和浮栅26形成后，在选择栅25和浮栅26的两侧的衬底10内，注入杂质离子，形成轻掺杂区27。具体的，在衬底10上形成图案化的光阻层（图中未显示），且图案化的光阻层暴露出选择栅25和浮栅26两侧的衬底10，然后进行杂质离子注入。其中，杂质离子例如为硼（B）或镓（Ga）等P型杂质，即轻掺杂区27为P型轻掺杂区，掺杂类型和阱区14的掺杂类型相反。在本实施例中，杂质离子的注入能量例如为30KeV~50KeV，确保轻掺杂区27形成在衬底10的表面。其中，杂质离子选择垂直注入，以避免沟道效应，减少热载流子效应。
请参阅图12至图13所示，在本发明一实施例中，在轻掺杂区27形成后，在选择栅25和浮栅26的两侧形成侧墙结构28，且侧墙结构28例如为氧化硅、氮化硅或者氧化硅和氮化硅叠层等的单层结构或叠层结构。在本实施例中，侧墙结构28例如包括第一侧墙281和第二侧墙282，其中，第一侧墙281例如为氧化硅层，第二侧墙282例如为氮化硅层，即侧墙结构28为氧化硅和氮化硅的叠层结构。具体的，在选择栅25、浮栅26、阱区14以及浅沟槽隔离结构12上形成第一侧墙介质层（图中未显示），且第一侧墙介质层例如为氧化硅层。在第一侧墙介质层上形成第二侧墙介质层（图中未显示），且第二侧墙介质层例如为氮化硅层，然后例如可采用干刻等刻蚀工艺去除选择栅25、浮栅26和浅沟槽隔离结构12上方，以及部分阱区14上的侧墙介质层，保留选择栅25和浮栅26两侧的侧墙介质层，形成侧墙结构28。且侧墙结构28的高度与选择栅25或浮栅26的高度一致，侧墙结构28的宽度由栅极的顶部至底部逐渐增加，通过设置绝缘性侧墙结构28，防止制备的OTP产生漏电现象。且先形成的第一侧墙介质层与选择栅25、浮栅26以及衬底10的接触性较好，绝缘性较好。在其他实施例中，侧墙结构还可以为其他结构或形状。
请参阅图13至图14所示，在本发明一实施例中，在侧墙结构28形成后，在侧墙结构28的两侧，进行离子注入，形成重掺杂区29。在本实施例中，重掺杂区29的杂质离子例如为硼（B）或镓（Ga）等P型杂质，注入能量例如为40KeV~60KeV，且注入剂量大于形成轻掺杂区27的注入剂量，重掺杂区29的注入剂量例如为轻掺杂区27的注入剂量的1.3~2倍。其中，杂质离子选择垂直注入，重掺杂区29的边缘与侧墙结构28的边缘对齐，以避免短沟道效应，提高OTP的性能。
请参阅图14至图15所示，在本发明一实施例中，在形成重掺杂区29后，在重掺杂区29、选择栅25和浮栅26上形成自对准硅化物阻挡层（Self-Aligned Block，SAB）30，即自对准硅化物阻挡层30覆盖选择栅25、浮栅26和重掺杂区29的顶部。其中，自对准硅化物阻挡层30例如为镍化硅（NiSi）或钴化硅（SiCo）等金属硅化物，以降低接触电阻。在本实施例中，在自对准硅化物阻挡层30的形成过程中，可以在需要形成自对准硅化物阻挡层30的表面上形成介电层，之后，将需要形成自对准硅化物阻挡层30区域的介电层刻蚀去除，暴露出用来形成自对准硅化物阻挡层30的区域，随后，在露出区域上沉积金属材料，例如钛、钴或镍等，通过快速退火处理的方式将金属材料与半导体衬底中的硅反应，形成金属硅化物，最后，去除未反应的金属及介电层。
请参阅图12、图15和图16所示，在本发明一实施例中，在形成自对准硅化物阻挡层30后，在衬底10的上方形成绝缘层31，且绝缘层例如为氧化硅等。在绝缘层31上设置多个通道，直至暴露出自对准硅化物阻挡层30，在通道内设置金属连线，例如钨、铜或银等金属，以形成导电插塞。导电插塞包括源线32（SL）、字线33（WL）以及位线34（BL），其中，源线32设置在选择栅25远离浮栅26一侧的重掺杂区29上，且与自对准硅化物阻挡层30接触。字线33设置选择栅25上，并与选择栅25上的自对准硅化物阻挡层30接触。位线34设置在浮栅26远离选择栅25一侧的重掺杂区29上，且与自对准硅化物阻挡层30接触。在编程时，字线33和源线32之间的电压差使选择栅25所在的MOS管导通，且源线32处的电压例如为3V~5V，字线33处的电压例如为0V，以及位线34处的电压例如为0V，位线34处的电压为0V会使选择栅25构成的MOS晶体管的漏区电流进入到浮栅26下方时产生热载流子效应并注入到浮栅26中，从而实现对浮栅所在MOS晶体管的编程。浮栅26与衬底10之间的第二栅极介质层24为叠层材料，其中的氮化物层比氧化层的结构稳定，势垒较大，能够有效抑制电荷从浮栅26的泄露，且浮栅26没有阈值电压的考量，浮栅26所在的MOS晶体管结构也不会变慢，从而不会导致OTP的数据存储能力下降，从而获得高性能的OTP器件。
综上所述，本发明提供一种存储器件及其制备方法，在衬底上制备有选择栅和浮栅，选择栅和浮栅与衬底之间设置栅极介质层，且浮栅与衬底之间的栅极介质层包括层叠设置的氧化层和氮氧化硅，减少浮栅中发生电子中和或流失的现象，提高OTP的数据存储能力。同时，浮栅选择掺杂的多晶硅层，提高浮栅存储电子的能量，且层叠设置的氧化层和氮氧化硅可以有效抑制电荷从浮栅的泄漏，从而获得高质量的存储器件。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inanembodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (5)

1.一种存储器件的制备方法，其特征在于，包括以下步骤：
提供一衬底；
在所述衬底上形成第一栅极介质层；
在所述衬底上形成第二栅极介质层，所述第二栅极介质层位于所述第一栅极介质层的一侧，所述第二栅极介质层包括层叠设置的第一介质层和第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；所述第一栅极介质层的厚度小于所述第二栅极介质层的厚度，所述第二栅极介质层与所述第一栅极介质层的厚度差等于所述第二介质层的厚度；
在所述第一栅极介质层上形成选择栅；
在所述第二栅极介质层上形成浮栅，所述浮栅为P型掺杂的多晶硅；以及
在所述选择栅和所述浮栅两侧的所述衬底内形成掺杂区；
其中，所述第一栅极介质层和所述第二栅极介质层的制备方法包括：
在所述衬底上形成第一介质层；
在所述第一介质层上形成第一光阻层；
以所述第一光阻层为掩膜，刻蚀所述第一介质层，形成第一栅极介质和第二栅极介质；
在所述衬底、所述第一栅极介质和所述第二栅极介质上形成第二介质层；
在所述第二介质层上形成第二光阻层；
以所述第二光阻层为掩膜，刻蚀所述第二介质层，保留所述第二栅极介质上的所述第二介质层；
在所述第一栅极介质、所述第二介质层以及所述衬底上通过低压化学气相淀积法形成第三介质层；
在所述第三介质层上形成第三光阻层；
以所述第三光阻层为掩膜，刻蚀所述第三介质层，保留所述第一栅极介质和所述第二介质层上的第三介质层，形成所述第一栅极介质层和所述第二栅极介质层。
2.根据权利要求1所述的存储器件的制备方法，其特征在于，所述第二介质层包括氮氧化硅，且所述第二介质层的厚度为8nm~12nm。
3.根据权利要求1所述的存储器件的制备方法，其特征在于，所述第二栅极介质层还包括第三介质层，所述第三介质层设置在所述第二介质层上。
4.根据权利要求1所述的存储器件的制备方法，其特征在于，所述存储器件还包括字线，所述字线设置在所述选择栅上。
5.根据权利要求1所述的存储器件的制备方法，其特征在于，所述存储器件还包括源线和位线，所述源线设置在所述选择栅远离所述浮栅一侧的所述衬底上，所述位线设置在所述浮栅远离所述选择栅一侧的所述衬底上。
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