CN103137626A - 一种平面浮栅闪存器件及其制备方法 - Google Patents

一种平面浮栅闪存器件及其制备方法 Download PDF

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姜丹丹
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张满红
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Abstract

本发明公开了一种平面浮栅闪存器件及其制备方法。该平面浮栅闪存器件包括：衬底；沟道区，位于所述衬底的上方；栅堆栈，形成于所述沟道区的上方；控制栅介质层，形成于所述栅堆栈的上方；以及源端和漏端，分别形成于所述沟道区的两侧，由不同类型的粒子掺杂入衬底形成，其中，与所述衬底掺杂类型相同的一端为源端，另一端为漏端。本发明的平面浮栅闪存器件在静态时，反型沟道与源端界面处所形成的P-N隧穿结类似于一个反偏二极管，无载流子存在，从而明显降低了器件的静态泄露电流。

Description

一种平面浮栅闪存器件及其制备方法
技术领域
本发明涉及微电子行业存储器技术领域，尤其涉及一种平面浮栅闪存器件及其制备方法。
背景技术
非挥发存储器的特点在于，当电源暂时中断或者器件无限期地处于断电状态时，依然能够长期保持已经存储的信息。理想的非挥发存储器应满足低每位成本、高密度、快速的随机存取、低功耗等要求。在20世纪80年代中期，一种被称为“快闪”存储器(Flash)的新技术被开发出来，它的低成本及快速的编程、擦除能力使其快速的成为半导体器件市场的主导力量。
而数据存储密度和每位成本是推动存储器发展的必要条件。存储器件尺寸减小是提供高密度快闪存储器的方法之一，也是存储器发展的主体趋势。然而传统的Flash存储器的衬底是采用标准MOSFET结构。随着器件沟道尺寸的减小，传统的Flash存储器也会不可避免的出现短沟道效应，如源、漏结的耗尽区在整个沟道中所占的比重增大导致栅下面的硅表面形成反型层所需的电荷量减小而使得阈值电压减小；甚至是源、漏两结的耗尽区相连，至使器件无法关断；此外，由于标准MOSFET结构在关断状态下，通过势垒差阻挡载流子隧穿。而漏感应势垒降低(DIBL)效应使得亚阈区泄漏电流变大，导致器件关态特性变差，静态功耗变大。因此在不增加生产成本的前提下寻找更好的器件结构成为浮栅存储器进一步发展的关键。
图1a为现有技术平面浮栅闪存器件的结构示意图。如图1a所述，该平面浮栅闪存器件的衬底采用MOSFET结构，即对源、漏进行与衬底不同类型的掺杂。图1b为图1a所示平面浮栅闪存器件在器件关断时衬底沟道靠近源端的能带结构模拟图。如图1b所示，采用MOSFET结构，是通过源端的势垒阻挡阻碍亚阈区泄漏电流的产生，但是仍会存在电子的直接隧穿。而且随沟道尺寸的进一步缩小，漏感应势垒降低(DIBL)效应会降低势垒高度，至使亚阈区泄漏电流变大，导致器件无法关断、器件静态功耗变大等问题的产生。
在实现本发明的过程中，申请人发现现有技术存在如下技术问题：随着浮栅存储器件沟道尺寸的进一步缩小，器件静态泄露电流增加，器件会出现短沟道效应，如亚阈区泄漏电流致使器件关态特性变差，静态功耗变大，源漏穿通等问题。
发明内容
(一)要解决的技术问题
针对上述一个或多个技术问题，本发明提出一种平面浮栅闪存器件及其制备方法，以实现器件小静态泄露电流，克服器件的短沟道效应。
(二)技术方案
根据本发明的一个方面，提供了一种平面浮栅闪存器件。该平面浮栅闪存器件包括：衬底；沟道区，位于所述衬底的上方；栅堆栈，形成于所述沟道区的上方；控制栅介质层，形成于所述栅堆栈的上方；以及源端和漏端，分别形成于所述沟道区的两侧，由不同类型的粒子掺杂入衬底形成，其中，与所述衬底掺杂类型相同的一端为源端，另一端为漏端。
根据本发明的另一个方面，还提供了一种制备上述平面浮栅闪存器件的方法。该方法包括：在衬底上沉积形成栅堆栈；在所述栅堆栈上沉积形成控制栅介质层；在衬底沟道区的两侧分别进行不同类型的掺杂，从而形成源端和漏端，其中，与所述衬底掺杂类型相同的一端为源端，另一端为漏端。
(三)有益效果
本发明提供了一种平面浮栅闪存器件及其制备方法，具有以下有益效果：
(1)本发明的器件结构在静态时，反型沟道与源端界面处所形成的P-N隧穿结类似于一个反偏二极管，无载流子存在，从而明显降低了器件的静态泄露电流；
(2)本发明的器件结构的源、漏两端为重掺杂的浅注入结，从而对器件的短沟道效应具有极高的免疫力，更利于器件的微缩化；
(3)本发明平面浮栅闪存器件的操作方法与现有的器件相同，有利于本发明的推广应用；并且本发明兼容于硅基微电子工艺，不提高工艺成本。
附图说明
图1a为现有技术平面浮栅闪存器件的结构示意图；
图1b为图1a所示平面浮栅闪存器件在器件关断时衬底沟道靠近源端的能带结构模拟图；
图2a为本发明实施例平面浮栅闪存器件的结构示意图；
图2b为图2a所示平面浮栅闪存器件在器件关断时衬底沟道靠近源端的能带结构模拟图；
图3为本发明实施例平面浮栅闪存器件制备方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于所述值。
本发明的主要目的在于提供一种衬底采用隧穿场效应管(TFET)的平面浮栅闪存器件及其制备方法，从而实现器件小静态泄露电流。此外，源、漏两端的浅注入可有效避免耗尽区相连，解决了由此导致的器件无法关断等问题。
在本发明的一个示例性实施例中，提出了一种平面浮栅闪存器件。图2a为本发明实施例平面浮栅闪存器件的结构示意图。如图2a所示，本实施例平面浮栅闪存器件包括：衬底；沟道区，位于衬底的上方；栅堆栈，形成于沟道区的上方；控制栅介质层，形成于栅堆栈的上方；以及源端和漏端，分别形成于沟道区的两侧，由不同类型的粒子掺杂入衬底形成，其中，与衬底掺杂类型相同的一端为源端，另一端为漏端。
本实施例中，其衬底采用TFET结构，即对源、漏进行不同类型的重掺杂，其中与衬底同类型一端称为源端，与衬底不同类型一端称为漏端。图2b为图2a所示平面浮栅闪存器件在器件关断时衬底沟道靠近源端的能带结构模拟图。对比图1b和图2b，可以看出，本实施例平面浮栅闪存器件采用TFET结构，其原理类似于二极管，二极管反偏时，无载流子隧穿，因此从根本上解决了由于短沟道而带来的不良效应。
如图2a和图2b所示，对于本实施例的平面浮栅闪存器件，施加栅压后，在反型沟道与源端界面处会形成一个P-N隧穿结。当隧穿结处于关断状态时，类似于一个反偏二极管，无载流子存在，因此，其静态泄露电流(Ioff)要远远小于衬底采用标准MOSFET结构的常规浮栅存储器件，有效的降低了器件的静态功耗。因此这种结构不会出现亚阈区泄漏电流致使器件关态特性变差等问题，对短沟道效应具有极大的免疫力。而隧穿结处于开启状态时，结阻抗值与掺杂浓度的突变程度相关，越急剧的浓度突变，结阻抗值越小。
在本发明优选的实施例中，源端和漏端中，掺杂浓度均大于1e20cm-3；掺杂的深度均小于300nm。由于源、漏两端均为重掺杂、浅注入结，从而大大降低了在MOSFET器件中由于沟道缩短，而使得耗尽区相连，至使源、漏穿通等问题发生的可能。
对于本发明的平面浮栅闪存器件，当衬底为本征硅或P型硅，P+掺杂的一端为源端；当衬底为N型硅，N+掺杂的一端为源端。此外，栅堆栈包括：隧穿介质层，形成于沟道区的上方；浮栅存储层，形成于隧穿介质层的上方；阻塞介质层，形成于浮栅存储层和控制栅介质层之间。对于本领域的技术人员，可以知道，浮栅存储层是栅堆栈中的主要部分，单独的浮栅存储层也可以实现栅堆栈的功能。而只是在优选的实施例中，栅堆栈才包括隧穿介质层、浮栅存储层和阻塞介质层。而各层又可以包括若干个子层，其厚度和制备方法将在后续实施例中详细描述。
本发明各实施例的平面浮栅闪存器件的编程、擦除等操作方式与传统平面浮栅闪存器件兼容，可以采用FN编程、擦除，也可以使用CHE编程。操作方式与传统平面浮栅闪存器件兼容，可以大大减低本发明实施例的应用成本。
根据本发明的结构，发明人制备了四种平面浮栅闪存器件，其参数分别为：
第一种平面浮栅闪存器件，其衬底为本征硅，其源极为P型掺杂，掺杂浓度为1e20cm-3，掺杂深度为100nm；漏端为N型掺杂，掺杂浓度为1e20cm-3，掺杂深度为100nm；栅堆栈的结构为SiO2/多晶硅/IPO，其厚度分别为4nm，10nm和10nm。
第二种平面浮栅闪存器件，其衬底为P型硅，其源极为P型掺杂，掺杂浓度为5×e20cm-3，掺杂深度为150nm；漏端为N型掺杂，掺杂浓度为5×e20cm-3，掺杂深度为150nm；栅堆栈的结构为SiO2/多晶硅/IPO，其厚度分别为5nm，20nm和12nm。
第三种平面浮栅闪存器件，其衬底为N型硅，其源极为N型掺杂，掺杂浓度为1e21cm-3，掺杂深度为200nm；漏端为P型掺杂，掺杂浓度为1e21cm-3，掺杂深度为200nm；栅堆栈的结构为SiO2/多晶硅/IPO，其厚度分别为7nm，50nm和15nm。
第四种平面浮栅闪存器件，其衬底为本征硅，其源极为P型掺杂，掺杂浓度为5e21cm-3，掺杂深度为300nm；漏端为N型掺杂，掺杂浓度为5e21cm-3，掺杂深度为300nm；栅堆栈的结构为SiO2/多晶硅/IPO，其厚度分别为8nm，100nm和20nm。
实验证明，上述的四种平面浮栅闪存器件与现有技术中的相关器件相比，均明显降低了静态泄露电流。
在本发明的另一个示例性实施例中，还提供了一种制备上述平面浮栅闪存器件的方法。图3为本发明实施例平面浮栅闪存器件制备方法的流程图。如图3所示，
步骤S302，在衬底上生长SiO2隧穿介质层；
本步骤中，SiO2隧穿介质层可以采用氧化、ALD或者CVD方法生长，厚度为4nm～8nm。
步骤S304，在SiO2隧穿介质层上生长多晶硅浮栅存储层；
本步骤中，多晶硅浮栅存储层可以采用ALD、CVD或者磁控溅射的方式淀积，厚度为10nm～100nm。
步骤S306，在存储层上淀积阻塞介质层；
本步骤中，阻塞介质层不局限于二氧化硅-氮化硅-二氧化硅组成的ONO三层薄膜介质结构，还包括氧化铝(Al2O3)、氧化铪(HfO2)、二氧化硅-氧化铝(OA)、二氧化硅-氧化铪(OH)、二氧化硅-氧化铝-二氧化硅(OAO)、二氧化硅-氧化铪-二氧化硅(OHO)、氧化铝-氧化铪-氧化铝(AHA)、氧化铪-氧化铝-氧化铪(HAH)等引入高K材料所组成的单层或多层薄膜介质结构。可以采用CVD或ALD方式生长，厚度为10nm～20nm。
步骤S308，在阻塞介质层上淀积多晶硅控制栅；
步骤S310，执行形成栅电极工艺；
步骤S312，对源漏分别进行P、N两种类型掺杂，且源、漏结为浅注入结，制造完整的存储器晶体管。
本步骤中，对源、漏的重掺杂可采用扩散、离子注入等工艺。源端和漏端中，掺杂浓度均大于1e20cm-3，掺杂的深度均小于300nm。
从本实施例可以看出，本发明平面浮栅闪存器件制备方法的加工工艺与传统CMOS工艺兼容，不提高工艺成本且利于广泛应用。
综上所示，本发明提供了一种平面浮栅闪存器件及其制备方法，具有以下有益效果：
(1)本发明的器件结构在静态时，反型沟道与源端界面处所形成的P-N隧穿结类似于一个反偏二极管，无载流子存在，从而明显降低了器件的静态泄露电流；
(2)本发明的器件结构的源、漏两端为重掺杂的浅注入结，从而对器件的短沟道效应具有极高的免疫力，更利于器件的微缩化；
(3)本发明平面浮栅闪存器件的操作方法与现有的器件相同，有利于本发明的推广应用；并且本发明兼容于硅基微电子工艺，不提高工艺成本。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种平面浮栅闪存器件，其特征在于，包括：
衬底；
沟道区，位于所述衬底的上方；
栅堆栈，形成于所述沟道区的上方；
控制栅介质层，形成于所述栅堆栈的上方；以及
源端和漏端，分别形成于所述沟道区的两侧，由不同类型的粒子掺杂入衬底形成，其中，与所述衬底掺杂类型相同的一端为源端，另一端为漏端。
2.根据权利要求1所述的平面浮栅闪存器件，其特征在于，所述源端和漏端中，掺杂浓度均大于1e20cm-3。
3.根据权利要求1所述的平面浮栅闪存器件，其特征在于，所述源端和漏端中，掺杂的深度均小于300nm。
4.根据权利要求1所述的平面浮栅闪存器件，其特征在于：
所述衬底为本征硅或P型硅，源端为P型掺杂，漏端为N型掺杂；或
所述衬底为N型硅，源端为N+掺杂，漏端为P型掺杂。
5.根据权利要求1至4任一项中所述的平面浮栅闪存器件，其特征在于，所述栅堆栈包括：
隧穿介质层，形成于所述沟道区的上方；
浮栅存储层，形成于所述隧穿介质层的上方；
阻塞介质层，形成于所述浮栅存储层和所述控制栅介质层之间。
6.根据权利要求5所述的平面浮栅闪存器件，其特征在于，
所述隧穿介质层为SiO2层，其厚度介于4nm至8nm之间；
所述浮栅存储层为多晶硅层，其厚度介于10nm至100nm之间；
所述阻塞介质层为高温氧化层，其厚度介于10nm至20nm之间。
7.一种平面浮栅闪存器件的制备方法，其特征在于，包括：
在衬底上沉积形成栅堆栈；
在所述栅堆栈上沉积形成控制栅介质层；
在衬底沟道区的两侧分别进行不同类型的掺杂，从而形成源端和漏端，其中，与所述衬底掺杂类型相同的一端为源端，另一端为漏端。
8.根据权利要求7所述的平面浮栅闪存器件制备方法，其特征在于，所述源端和漏端中，掺杂浓度均大于1e20cm-3。
9.根据权利要求7所述的平面浮栅闪存器件制备方法，其特征在于，所述源端和漏端中，掺杂的深度均小于300nm。
10.根据权利要求7至9中任一项所述的平面浮栅闪存器件制备方法，其特征在于，所述在衬底沟道区的两侧分别进行不同类型的掺杂的步骤包括：
在衬底沟道区的两侧由扩散或离子注入的方式分别进行不同类型的掺杂，从而形成源端和漏端。
11.根据权利要求7至9中任一项所述的平面浮栅闪存器件制备方法，其特征在于，所述在衬底上沉积形成栅堆栈的步骤包括：
在所述衬底上沉积形成隧穿介质层；
在所述隧穿介质层上沉积形成浮栅存储层；
在所述浮栅存储层上沉积形成阻塞介质层。
12.根据权利要求11所述的平面浮栅闪存器件制备方法，其特征在于，
所述在衬底上沉积形成隧穿介质层的步骤包括：在硅衬底上氧化生长形成厚度为4nm至8nm的SiO2隧穿介质层；
所述在隧穿介质层上沉积形成浮栅存储层的步骤包括：在SiO2隧穿介质层上采用CVD的方法淀积厚度为10nm至100nm的多晶硅浮栅存储层；
所述在浮栅存储层上沉积形成阻塞介质层的步骤包括：在多晶硅浮栅存储层上采用CVD的方法淀积厚度为10nm至20nm的高温氧化层。
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