CN103094338B - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000000034 method Methods 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 230000005641 tunneling Effects 0.000 claims abstract description 49
- 239000000463 material Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 22
- 150000001875 compounds Chemical class 0.000 claims description 19
- 239000000203 mixture Substances 0.000 claims description 15
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 13
- 229910002704 AlGaN Inorganic materials 0.000 claims description 12
- 229910017115 AlSb Inorganic materials 0.000 claims description 12
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 12
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 claims description 12
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- -1 InAlAs Inorganic materials 0.000 claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 6
- 230000035515 penetration Effects 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 230000006870 function Effects 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 239000004020 conductor Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000009467 reduction Effects 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000005036 potential barrier Methods 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000006386 memory function Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000000224 chemical solution deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000967 As alloy Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
一种半导体器件，包括：半导体衬底；半导体衬底上的沟道区，所述沟道区包括量子阱结构；位于沟道区两侧的源极区和漏极区；沟道区上的栅极结构；其中，所述沟道区、源极区和漏极区的材料的能带互不相同；在源极区与沟道区之间存在隧穿势垒结构。
Description
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
在过去的几十年间，MOS器件等比例缩小技术使CMOS集成电路技术在性能和速度方面都得到了巨大的提高。摩尔定律描述芯片单位面积上的晶体管数量每18个月翻一番的规律到目前为止仍得到延续。随着集成电路的技术的深入发展，在CMOS技术不断按比例缩小的过程中，其MOS器件的功耗和工作电压不能持续保持相同比例的减小，各种寄生效应、性能劣化以及可靠性问题也逐渐严重。特别是当沟道减小到纳米范围时，体硅MOS器件接近物理极限，出现严重的短沟道效应、迁移率降低以及栅极电介质厚度缩减限制等问题。因此，随着沟道减小，传统体硅CMOS技术面临的一项挑战是在控制器件短沟道效应的同时，在合理的漏电流下保持高驱动电流。但是对于目前的工艺水平，例如氮氧化物、多晶硅和栅氧厚度等已达到等比例缩小的极限，由于介质漏电、器件功耗和薄层栅氧化物的隧穿效应，尺寸的进一步缩小受到极大限制并且不能促进器件性能的持续提高。基于上述背景，开发一种新的器件结构可以抑制尺寸缩减过程中的短沟道效应、 增加沟道驱动能力及提高集成度以突破沟道尺寸缩减限制成为集成电路技术发展的关键。
克服摩尔定律的限制的另外一个方法是将不同的功能的器件和电路，例如：MPU、图像处理、存储器（SRAM, 闪存, DRAM）、逻辑处理器、DSP、信号混合器、射频（RF）和外围功能部件集成在一起，从而实现通过系统集成所获得的优点，像高性能、低价格、较小的接触面和体积、优异的电源管理等，这种集成技术被称为系统级封装（SIP）。系统级封装能够将具有全部或大部分的电子功能，可能是一系统或子系统，也可能是组件、电路、元件，封装在同一封装体内，而且系统级封装不仅是单芯片或多芯片的封装，同时可含有电容、电阻等无源器件。例如，现在的系统级封装可以将微处理器、存储器(如Flash、SRAM和DRAM等)、传感器、电阻器、电容和电感器合并在一个容纳多个芯片的封装中。但是SIP结构面临着严峻的散热问题，这是由于：1）芯片堆叠后发热量将增加,但散热面积并未相对增加,因此发热密度大幅提高; 2）多芯片封装虽然仍保有原散热面积,但由于热源的相互邻接,热耦合增强,从而造成更为严重的热问题; 3）内埋置基板中的无源器件也有一定的发热问题,同时由于有机基板或陶瓷基板散热性能较差,也会导致严重的散热问题; 4）封装体积缩小,组装密度增加,使得散热问题进一步加重,因此需要更高效率的散热设计。
事实上功耗问题一直是集成电路与MOS器件设计和制造中的一个重要问题。从早期的双极型晶体管电路到如今的纳米级CMOS集成电路，降低功耗一直是基础器件与集成电路变革和发展的主要原因之一。当CMOS技术工艺节点进入90nm后，MOS晶体管亚阈值区的漏电流问题日益凸显，CMOS电路静态功耗骤增，功率管理开始成为一个重要的考虑因素。当工艺节点进一步减小，即进入45nm后，栅极氧化层越来越薄，栅极漏电流增加，器件漏电现象更加严重，功耗也会因此迅速增加。当前高性能微处理器与计算系统面临严重的系统功耗问题，其来源主要是大规模集成的器件漏电增加所致，以及器件原理限制所致的工作电压非比例缩减、晶体管数目线性增加和多功能系统集成的相关功耗。
主要的集成电路功能包括逻辑与存储两大类。通常逻辑电路依据冯偌依曼体系建立的实现逻辑开关、运算等状态控制与变化功能。逻辑电路由大量的重复MOS晶体管构成，其中的晶体管通常为开关器件，一个晶体管构成一个逻辑开关。存储器由大量的具备存储功能的MOS晶体管和/或其它功能器件构成，实现信息的存储与暂存。动态随机存取存储器（DRAM）是一类重要的存储器，通常由一个控制存取信息的开关晶体管与一个存储电荷信息的电容器组成，两个器件构成一个信息存储单元，也同时分别消耗功耗。
克服集成电路发展过程中出现的上述功耗问题，可以从以下三个方面着手：（1）缩减器件工作电压，例如由1伏缩减到小于0.5伏；（2）减少器件漏电流；（3）器件的功能融合，降低晶体管总数，提高单一晶体管能量利用效率。
目前已经研制出了降低工作电压的新原理器件——隧穿晶体管(TFET)。隧穿晶体管使用了量子隧穿机理，突破热动力学限制，可以使亚阈值因子ss小于60mV/dec，因而亚阈值过渡区减少从而导致器件工作电压更小，功耗总体减少。
目前已研制出多种隧穿晶体管结构，如图1所示。图1a 是硅基同质p-i-n隧穿结构，其特点是隧穿效率较低，驱动电流较小， SS约为40mV/dec，工作电压约为0.7V。图1b 是硅基异质结p-i-n隧穿结构,其隧穿效率提高，驱动电流增加，SS约为40mV/dec，工作电压约为0.5V。图1c 是窄带同质p-i-n隧穿结构,其隧穿效率提高，驱动电流增加， SS<40mV/dec，工作电压约为0.4V，反向漏电较大。图1d 是硅基多栅同质p-i-n隧穿结构，其隧穿效率提高，驱动电流增加，SS约为40mV/dec，工作电压约为0.5V，反向漏电减少。
由此可见，发明一种新的晶体管结构，其相对目前的晶体管（包括隧穿晶体管）在工作电压、亚阈值因子、驱动电流和/或反向漏电等方面具备较大改进对降低未来集成电路功耗有重要意义。
本发明基于隧穿晶体管的结构改进与功能融合来降低器件乃至电路的总体功耗。
发明内容
本发明的目的是解决上述问题中的一个或多个。
本发明在一个方面提供一种半导体器件，包括：
半导体衬底；
半导体衬底上的沟道区，所述沟道区包括量子阱结构；
位于沟道区两侧的源极区和漏极区；
沟道区上的栅极结构；
其中，所述沟道区、源极区和漏极区的材料的能带互不相同。
其中在源极区与沟道区之间存在隧穿势垒结构。
其中导电电荷从源极区通过势垒隧穿到沟道区中，借助沟道区量子阱结构高速导电到漏极区形成导电电流
其中所述半导体器件做逻辑开关，同时通过量子阱结构与隧穿势垒的调制实现单晶体管信息存储功能。
其中源极区的材料带隙宽度小于沟道区的材料带隙宽度，沟道区的材料带隙宽度小于漏极区的材料带隙宽度。
其中漏极区的材料为Si、应变Si、Ge、应变Ge、GeSi、GaAs、InP、InGaAs、AlGaAs、InAlAs、InAs、AlSb、InSb、AlInSb、GaN或AlGaN。
其中沟道区量子阱结构包括应变Si/GeSi，Ge/GeSi，应变Ge/III-V族化合物半导体材料，GaN/AlGaN，InGaAs/InAlAs， InGaAs/AlGaAs，InAs/AlSb，InSb/AlInSb，或InGaAs/InP.
其中源极区材料为Si、应变 Si、Ge、应变Ge、GeSi、GaAs、InP、InGaAs、AlGaAs、InAlAs、InAs、AlSb、InSb、AlInSb、GaN或AlGaN.
其中隧穿势垒结构为高掺杂的（1e20cm-3）PN结、NP结、PNP结、NPN结结构，或者重掺杂的异质能带PN结、NP结、PNP结、NPN结结构，或者为量子阱结构。
其中所述衬底为绝缘体、半绝缘体、或者半导体。
其中所述栅极结构为单栅、双栅或者多栅结构。
其中半导体器件器件为平面型器件或垂直型器件。
本发明在另一方面提供一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成包括量子阱结构的半导体层；
在半导体层上形成第一掩膜层；
对掩膜层进行构图，露出漏极形成区；
除去漏极形成区中的半导体层；
形成漏极区的半导体材料；
形成第二掩膜层，并对第二掩膜层进行构图，露出源极形成区；
除去源极形成区中的半导体层；
在露出的半导体层的侧壁上形成隧穿势垒结构；
形成源极区的半导体材料，
其中源极区和漏极区之间的半导体层形成沟道区。
其中，所述沟道区、源极区和漏极区的材料的能带互不相同。
根据本发明提供了利用多种半导体材料异质集成在同一晶体管实现逻辑与存储功能的隧穿晶体管结构与方法，其中隧穿晶体管中源区、漏区、沟道区由三种不同能带的材料组成；沟道区为多层量子阱结构; 源区与沟道之间具有隧穿量子势垒结构；晶体管基本导电通过电荷从源区向沟道区隧穿再经过高迁移率量子阱沟道实现；单一晶体管信息存储功能通过电压调制沟道量子阱电荷分布或者调制源区与沟道区之间的量子势垒实现。
根据本发明的半导体器件具有如下的益处： (1) 超低压工作电压（<0.5V)隧穿晶体管；(2) 超小SS<40mV/dec；(3) 隧穿晶体管驱动电流超越普通MOSFET；(4) 抑制隧穿晶体管反向漏电；（5）单一晶体管逻辑与存储功能融合。
附图说明
图1示出了几种典型的现有隧穿晶体管；
图2-9示出了根据本发明实施例的半导体器件的制造过程。
图10示出了根据本发明实施例制造的半导体器件。
具体实施方式
下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。
另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。
首先参考图10，其示出了根据本发明实施例的半导体器件。在半导体衬底10 的表面上形成有沟道区14，沟道区14具有量子阱结构18，例如III-V族化合物半导体的多层量子阱结构。III-V族化合物半导体的多层量子阱结构例如可以包括第一带隙的III-V族化合物半导体沟道层和第二带隙的III-V族化合物半导体阻挡层的交替结构。
本发明中使用的半导体衬底10包括任何半导体材料。例如半导体衬底10的材料可以包括但不限于Si, SOI, 应变Si, SSOI, SiGe, Ge, III-V, 金属氧化物半导体，多晶硅等。
根据本发明，阻挡层的带隙(即第二带隙)大于沟道层的带隙〔即第一带隙）。如上所述，术语"带隙"表示价带（即Ev）的顶部与导带（即Ec）的底部之间的能量差。典型地，阻挡层包括具有为用于沟道层的 -V族化合物半导体材料的带隙的大约0.5到大约10倍大的带隙的III-V族化合物半导体。更典型地，阻挡层包括具有为用于沟道层的III-V族化合物半导体材料的带隙的大约1到大约5倍大的带隙的III-V族化合物半导体。
由于宽带隙材料被用于阻挡层并且窄带隙材料被用于沟道层，在一定的栅偏压范围下，载流子被限制于沟道层。典型地，当施加典型的栅偏压条件时，载流子被限定在沟道层中。
在本发明的优选实施例中，阻挡层包括InAlAs合金， 而沟道层包括InGaAs合金。"InAlAs合金"意味着InxAl1-xAs合金的组成， 其中X为从大约0到大约1，更优选地从大约0.4到大约0.6。在本发明的一个优选实施例中，X为0.52。 "InGaAs合金"意味着InyGa1-yAs的组成，其中y为从大约0到大约1，更优选地从大约0.3到大约0.8。在本发明的一个优选实施例中，y为0.7。
本发明的III-V族化合物半导体层优选利用外延生长工艺，例如分子束外延生长（MBE）或者金属有机化学气相沉积（MOCVD)形成。也就是说，每一个III-V族化合物半导体层通过生产高质量的单晶III-V膜的外延生长工艺形成。每一个本发明的III-V族化合物半导体层的沉积可在相同或不同的设备中进行。
在半导体衬底10上沟道区的两侧分别是由漏极区22和源极区24。漏极区22例如可以由n+Si形成，源极区24例如可以由p+型的应变锗形成。在沟道区上形成有栅介电层30，在栅介电层30上形成有栅导体层32。所述栅介电层30的材料可以包括高K（介电常数）材料或低K材料，例如SiO2、ZrO2、HfO2、Al2O3、HfSiO、HfSiON和/或其混合物。所述栅介电层可以通过热生长工艺形成，例如氧化、氮化、或氧氮化。作为替代，栅极介电层可以通过沉积工艺形成，例如化学气相沉积（CVD）、等离子辅助CVD、原子层沉积（ALD）、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，所述栅介电层还可以利用任何上述工艺的组合而形成。栅导体层32可以包括任何类型的导电材料，包括但不限于多晶硅、金属或金属合金、硅化物、导电氮化物、多晶硅锗或其组合。在栅导体层以及源极和漏极上是按照常规工艺形成的接触电极38。
在沟道区与源极区之间是隧穿势垒结构26。隧穿势垒结构例如可以为高掺杂的PN结、NP结、PNP结、NPN结结构，或者重掺杂的异质能带PN结、NP结、PNP结、NPN结结构，或者为量子阱结构。优选的，势垒结构的重叠方向平行于沟道导电方向。
根据本发明的半导体器件采用量子隧穿机理，突破热动力学限制；窄带材料提高隧穿效率与沟道传输速度；异质源－沟道结的交错能带设计提高隧穿效率；异质漏－沟道结减少反向漏电；沟道量子阱与隧穿结势垒提供单晶体管信息存储功能；同时可应用多种衬底结构，双栅或者多栅立体沟道结构。
下面参考图2-9，说明根据本发明第一实施例的半导体器件的制造过程。
首先如图2所示，提供半导体衬底10。半导体衬底10的材料可以包括但不限于Si, SOI, 应变Si, SSOI, SiGe, Ge, III-V, 金属氧化物半导体，多晶硅。
接着如图3所示，在半导体衬底10上形成具有量子阱结构18的半导体区14（半导体区经过后面叙述的工艺最终形成沟道区）。量子阱结构18可以包括应变Si/GeSi，Ge/GeSi，应变Ge/III-V族化合物半导体材料，GaN/AlGaN，InGaAs/InAlAs， InGaAs/AlGaAs，InAs/AlSb，InSb/AlInSb，或InGaAs/InP。量子阱结构18的一个示例是III-V族化合物半导体的多层量子阱结构。III-V族化合物半导体的多层量子阱结构例如可以包括第一带隙的III-V族化合物半导体沟道层和第二带隙的III-V族化合物半导体阻挡层的交替结构。
然后在半导体区14上形成例如二氧化硅的掩膜层（第一掩膜层），并通过光刻工艺对掩膜层进行构图，由此露出漏极形成区，如图4所示。这时半导体区14的其他部分仍然被掩膜层覆盖。图4中19表示构图的掩膜层。
接下来如图5所示，采用蚀刻工艺（干法蚀刻或湿法蚀刻）除去漏极形成区中的半导体材料，露出半导体衬底10。
接着，如图6所示通过在漏极形成区中的选择性外延而生长用于形成漏极区22的半导体材料，例如Si。当然漏极区的材料不限于Si，还可以包括例如应变Si、Ge、应变Ge、GeSi、GaAs、InP、InGaAs、AlGaAs、InAlAs、InAs、AlSb、InSb、AlInSb、GaN或AlGaN。在选择性外延期间，在暴露的半导体衬底表面上沉积漏极区的半导体材料，同时在例如二氧化硅的掩膜层的表面上不发生沉积，即，漏极区的半导体材料的生长对于掩膜层表面是选择性的。随后，除去掩膜层。
之后，如图7所示形成例如二氧化硅的第二掩膜层。通过光刻工艺对掩膜层进行构图，露出源极形成区。图7中20表示构图的第二掩膜层。
随后，如图8所示，采用蚀刻工艺（干法蚀刻或湿法蚀刻）除去源极形成区中的半导体材料，露出半导体衬底。经蚀刻剩余的半导体区14形成沟道区。
接着，如图9所示，在沟道区的侧壁上形成例如与半导体衬底表面垂直的隧穿势垒结构26。隧穿势垒例如可以为高掺杂的PN结、NP结、PNP结、NPN结结构，或者重掺杂的异质能带PN结、NP结、PNP结、NPN结结构，或者为量子阱结构。在一个示例中，隧穿势垒结构包括例如AlGaAs和GaAS的异质结。
接下来通过在源极形成区中的选择性外延而生长用于形成源极区24的半导体材料，例如应变锗。源极区材料不限于应变锗，例如还可以包括Si、应变 Si、Ge、GeSi、GaAs、InP、InGaAs、AlGaAs、InAlAs、InAs、AlSb、InSb、AlInSb、GaN或AlGaN。
在选择性外延期间，在暴露的半导体衬底表面上沉积源极区的半导体材料，同时在例如二氧化硅的掩膜层的表面上不发生沉积，即，源极区的半导体材料的生长对于掩膜层表面是选择性的。之后除去第二掩膜层。
根据本发明，例如可以在生成源漏半导体材料过程中直接进行离子掺杂操作（即原位掺杂），如在生成源漏半导体材料的反应物中掺入包含掺杂离子成分的反应物；也可以在生成源漏半导体材料后，再经由离子注入工艺进行离子掺杂。
使用原位掺杂可以产生如下的优点：由于被引入源漏半导体材料的掺杂剂在原位掺杂期间被并入晶格结构的取代位置，因此消除了掺杂剂激活退火的需要，由此使得掺杂剂的热扩散最小化。
之后，沟道区上形成栅介电层30，在栅介电层30上形成栅导体层32。所述栅介电层30的材料可以包括高K（介电常数）材料或低K材料，例如SiO2、ZrO2、HfO2、Al2O3、HfSiO、HfSiON和/或其混合物。所述栅介电层可以通过热生长工艺形成，例如氧化、氮化、或氧氮化。作为替代，栅极介电层可以通过沉积工艺形成，例如化学气相沉积（CVD）、等离子辅助CVD、原子层沉积（ALD）、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，所述栅介电层还可以利用任何上述工艺的组合而形成。
栅导体层132可以包括任何类型的导电材料，包括但不限于多晶硅、金属或金属合金、硅化物、导电氮化物、多晶硅锗或其组合。
最后在栅导体层以及源极区和漏极区上按照常规工艺形成接触电极38。
应当明白，上述给出本发明的半导体器件和制造方法的实例，本发明不限于上文具体实施例的描述。根据本发明的半导体器件具有如下优点：
超低工作电压，器件工作电压可小于0.5V（由于较高的隧穿效率，较高的沟道迁移率，异质漏－沟道结减少漏电等，降低SS数值，抑制沟道漏电）；
超高亚阈值电流－电压斜率，SS可小于40mV/dec （由于源－沟道量子势垒提高隧穿效率、量子隧穿导电突破热力学限制、窄带材料降低载流子有效质量等）；
驱动电流超越常规硅基MOS器件（由于较高的隧穿效率，较高的沟道迁移率，窄带材料降低载流子有效质量等）；
低压单一晶体管信息存储功能（量子隧穿效应提高沟道区电荷注入量以提高单一晶体管阈值变化敏感度；多层量子阱结构影响沟道载流子分布以影响源区隧穿效率来提高单一晶体管阈值变化敏感度；可调制源区量子隧穿结的势垒高度以控制隧穿效率来提高单一晶体管阈值变化敏感度）；
较低的反向漏电，较弱的双极电流－电压特性（源－沟道量子势垒提高隧穿效率、漏－沟道结减少漏电等）。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。
Claims (23)
1.一种半导体器件，包括：
半导体衬底；
半导体衬底上的沟道区，所述沟道区包括量子阱结构；
位于沟道区两侧的源极区和漏极区；
沟道区上的栅极结构；
其中，所述沟道区、源极区和漏极区的材料的能带互不相同；
其中在源极区与沟道区之间存在隧穿势垒结构，
其中源极区的材料带隙宽度小于沟道区的材料带隙宽度，沟道区的材料带隙宽度小于漏极区的材料带隙宽度。
2.如权利要求1所述的半导体器件，其中导电电荷从源极区通过势垒隧穿到沟道区中，借助沟道区量子阱结构高速导电到漏极区形成导电电流。
3.如权利要求1所述的半导体器件，所述半导体器件做逻辑开关，同时通过量子阱结构与隧穿势垒的调制实现单晶体管信息存储功能。
4.如权利要求1所述的半导体器件，其中漏极区的材料为Si、应变Si、Ge、应变Ge、GeSi、GaAs、InP、InGaAs、AlGaAs、InAlAs、InAs、AlSb、InSb、AlInSb、GaN或AlGaN。
5.如权利要求4所述的半导体器件，其中沟道区量子阱结构包括应变Si/GeSi，Ge/GeSi，应变Ge/III-V族化合物半导体材料，GaN/AlGaN，InGaAs/InAlAs， InGaAs/AlGaAs，InAs/AlSb，InSb/AlInSb，或InGaAs/InP。
6.如权利要求5所述的半导体器件，其中源极区材料为Si、应变 Si、Ge、应变Ge、GeSi、GaAs、InP、InGaAs、AlGaAs、InAlAs、InAs、AlSb、InSb、AlInSb、GaN或AlGaN。
7.如权利要求1所述的半导体器件，其中隧穿势垒结构为高掺杂的PN结、NP结、PNP结、NPN结结构，或者重掺杂的异质能带PN结、NP结、PNP结、NPN结结构，或者为量子阱结构。
8.如权利要求7所述的半导体器件，其中势垒结构的重叠方向平行于沟道电流导电方向。
9.如权利要求1所述的半导体器件，其中所述衬底为绝缘体、半绝缘体、或者半导体。
10.如权利要求1所述的半导体器件，其中所述栅极结构为单栅或者多栅结构。
11.如权利要求10所述的半导体器件，其中所述多栅结构包括双栅结构。
12.如权利要求1所述的半导体器件，其中半导体器件为平面型器件或垂直型器件。
13.一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成包括量子阱结构的半导体层；
在所述半导体层上形成第一掩膜层；
对掩膜层进行构图，露出漏极形成区；
除去漏极形成区中的所述半导体层；
形成漏极区的半导体材料；
形成第二掩膜层，并对第二掩膜层进行构图，露出源极形成区；
除去源极形成区中的所述半导体层；
在露出的所述半导体层的侧壁上形成隧穿势垒结构；
形成源极区的半导体材料，
其中源极区和漏极区之间的所述半导体层形成沟道区；
其中所述沟道区、源极区和漏极区的材料的能带互不相同；
其中源极区的材料带隙宽度小于沟道区的材料带隙宽度，沟道区的材料带隙宽度小于漏极区的材料带隙宽度。
14.如权利要求13所述的方法，其中，其中导电电荷从源极区通过势垒隧穿到沟道区中，借助沟道区量子阱结构高速导电到漏极区形成导电电流。
15.如权利要求13所述的方法，所述半导体器件做逻辑开关，同时通过量子阱结构与隧穿势垒的调制实现单晶体管信息存储功能。
16.如权利要求13所述的方法，其中漏极区的材料为Si、应变Si、Ge、应变Ge、GeSi、GaAs、InP、InGaAs、AlGaAs、InAlAs、InAs、AlSb、InSb、AlInSb、GaN或AlGaN。
17.如权利要求16所述的方法，其中沟道区量子阱结构包括应变Si/GeSi，Ge/GeSi，应变Ge/III-V族化合物半导体材料，GaN/AlGaN，InGaAs/InAlAs， InGaAs/AlGaAs，InAs/AlSb，InSb/AlInSb，或InGaAs/InP。
18.如权利要求17所述的方法，其中源极区材料为Si、应变 Si、Ge、应变Ge、GeSi、GaAs、InP、InGaAs、AlGaAs、InAlAs、InAs、AlSb、InSb、AlInSb、GaN或AlGaN。
19.如权利要求13所述的方法，其中隧穿势垒结构为高掺杂的PN结、NP结、PNP结、NPN结结构，或者重掺杂的异质能带PN结、NP结、PNP结、NPN结结构，或者为量子阱结构。
20.如权利要求13所述的方法，其中所述衬底为绝缘体、半绝缘体、或者半导体。
21.如权利要求13所述的方法，其中在沟道区上形成栅极结构，所述栅极结构为单栅或者多栅结构。
22.如权利要求21所述的方法，其中所述多栅结构包括双栅结构。
23.如权利要求13所述的方法，其中半导体器件为平面型器件或垂直型器件。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110339415.8A CN103094338B (zh) | 2011-11-01 | 2011-11-01 | 半导体器件及其制造方法 |
| PCT/CN2011/001965 WO2013063726A1 (zh) | 2011-11-01 | 2011-11-25 | 半导体器件及其制造方法 |
| US13/497,249 US8816326B2 (en) | 2011-11-01 | 2011-11-25 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110339415.8A CN103094338B (zh) | 2011-11-01 | 2011-11-01 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103094338A CN103094338A (zh) | 2013-05-08 |
| CN103094338B true CN103094338B (zh) | 2015-09-09 |
Family
ID=48191165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110339415.8A Active CN103094338B (zh) | 2011-11-01 | 2011-11-01 | 半导体器件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103094338B (zh) |
| WO (1) | WO2013063726A1 (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103558280A (zh) * | 2013-11-15 | 2014-02-05 | 中国科学院上海微系统与信息技术研究所 | 一种基于隧穿场效应晶体管的生物传感器及其制备方法 |
| EP3087611A4 (en) * | 2013-12-26 | 2017-05-17 | Intel Corporation | Complementary tunneling fet devices and method for forming the same |
| US9406799B2 (en) * | 2014-10-21 | 2016-08-02 | Globalfoundries Inc. | High mobility PMOS and NMOS devices having Si—Ge quantum wells |
| WO2016127337A1 (zh) * | 2015-02-11 | 2016-08-18 | 中国科学院微电子研究所 | 多层隧穿结三维隧穿场效应晶体管的制备方法 |
| CN104835840B (zh) * | 2015-03-24 | 2017-09-19 | 北京大学 | 超陡平均亚阈摆幅纳米线隧穿场效应晶体管及制备方法 |
| CN104810405B (zh) * | 2015-04-13 | 2018-07-13 | 北京大学 | 一种隧穿场效应晶体管及制备方法 |
| CN107787525B (zh) * | 2015-06-22 | 2022-08-02 | 英特尔公司 | 源费米滤波器场效应晶体管 |
| GB2567642B (en) * | 2017-10-17 | 2020-08-26 | Crypto Quantique Ltd | Unique identifiers based on quantum effects |
| US10374041B2 (en) * | 2017-12-21 | 2019-08-06 | International Business Machines Corporation | Field effect transistor with controllable resistance |
| CN108321197A (zh) * | 2018-02-24 | 2018-07-24 | 中国科学院微电子研究所 | 一种遂穿场效应晶体管及其制造方法 |
| CN109067414A (zh) * | 2018-08-15 | 2018-12-21 | 中国电子科技集团公司第五十四研究所 | 一种基于sip技术的超外差变频芯片 |
| CN112152081B (zh) * | 2020-11-26 | 2021-02-19 | 武汉敏芯半导体股份有限公司 | 一种混合集成谐振腔激光器及其制备方法 |
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| CN101819996A (zh) * | 2010-04-16 | 2010-09-01 | 清华大学 | 半导体结构 |
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| FR2868207B1 (fr) * | 2004-03-25 | 2006-09-08 | Commissariat Energie Atomique | Transistor a effet de champ a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor |
| CN101523607B (zh) * | 2006-10-05 | 2012-03-21 | Nxp股份有限公司 | 穿隧式场效应晶体管 |
| WO2010074964A2 (en) * | 2008-12-23 | 2010-07-01 | Intel Corporation | Group iii-v mosfet having metal diffusion regions |
| US8440998B2 (en) * | 2009-12-21 | 2013-05-14 | Intel Corporation | Increasing carrier injection velocity for integrated circuit devices |
-
2011
- 2011-11-01 CN CN201110339415.8A patent/CN103094338B/zh active Active
- 2011-11-25 WO PCT/CN2011/001965 patent/WO2013063726A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2013063726A1 (zh) | 2013-05-10 |
| CN103094338A (zh) | 2013-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |