CN107787525B - 源费米滤波器场效应晶体管 - Google Patents

源费米滤波器场效应晶体管 Download PDF

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Abstract

讨论了在源极和源极触点之间具有费米滤波器的费米滤波器场效应晶体管、结合这样的晶体管的系统以及用于形成它们的方法。这样的晶体管可以包括两者均具有第一极性的源极和漏极之间的沟道以及源极和源极触点之间的费米滤波器，使得费米滤波器具有与第一极性互补的第二极性。

Description

源费米滤波器场效应晶体管
技术领域
本发明的实施例通常涉及低泄漏和低功率场效应半导体晶体管并且更具体地涉及源费米滤波器场效应晶体管和关联设备。
背景技术
在集成电路的上下文中，可能期望实现具有低泄漏电流的低功率晶体管。然而，当前的晶体管设计和实现可具有相当多的限制。例如，金属氧化物半导体场效应晶体管（MOSFET）具有带有
Figure 955929DEST_PATH_IMAGE001
的理论极限的亚阈值斜率（例如，使得k是玻尔兹曼常数，T是温度并且q是元电荷）。在室温下，例如针对MOSFET，亚阈值斜率（SS）的理论极限可以是60mv/dec（毫伏/每十）。
特别地，针对可以确定集成电路的备用功率要求的泄漏电流目标，MOSFET可以仅以
Figure 873069DEST_PATH_IMAGE002
的最大速率（例如室温下的60mv/dec）从泄漏电流目标增加到MOSFET的导通电流。此外，对于低有功功率，可要求集成电路以更低的电源电压进行操作。然而，由于从泄漏电流到导通电流的电流的增加的有限（例如
Figure 652807DEST_PATH_IMAGE001
）速率，当在低电源电压下操作MOSFET时，导通电流（以及因此性能）被显著减少，因为它可能正在接近它的阈值电压进行操作。
在其它实现中，可以实现隧穿场效应晶体管（TFET）。这样的TFET可以实现更急剧的导通行为（例如比MOSFET更低的亚阈值斜率），这可以在更低的电源电压下使能比MOSFET更高的导通电流。然而，为了获得这样的TFET特性，可需要各种材料和/或制造进步，诸如开发外来的沟道材料、在这样的外来的沟道材料上获得低缺陷密度氧化物和/或使用这样的外来的材料来制造薄晶体管体。
因而，现有技术并未提供具有高性能和低泄漏电流的低功率晶体管。此外，由于新颖材料要求导致诸如TFET的替代技术可能需要相当大的开发努力。这样的问题在低功率集成电路实现中可成为关键。
附图说明
在附图中通过示例并且不是通过限制来说明本文中描述的材料。为了说明的简单和清楚起见，图中说明的元件不一定按比例绘制。例如，为了清楚起见，某些元件的尺寸可相对于其它元件被放大。此外，在认为适当的地方，在图中已经重复附图标记以指示对应的或类似的元件。在图中：
图1是示例晶体管的平面图；
图2说明了处于关断状态的示例N-F3ET的示例能带图；
图3说明了处于导通状态的示例N-F3ET的示例能带图；
图4说明了处于关断状态的示例P-F3ET的示例能带图；
图5说明了处于导通状态的示例P-F3ET的示例能带图；
图6A说明了示例N-F3ET的示例隧道结的示例能带图；
图6B说明了示例P-F3ET的示例隧道结的示例能带图；
图7说明了示例MOSFET和示例F3ET的漏极电流对栅极电压的示例图表；
图8说明了示例MOSFET和示例F3ET的电流频谱对能量的示例图表；
图9是说明用于形成具有源费米滤波器的晶体管的示例过程的流程图；
图10是使用具有源费米滤波器场效应晶体管的集成电路的移动计算平台的说明性图示；以及
图11是全部根据本公开的至少某些实现布置的计算设备的功能框图。
具体实施方式
现在参考附图来描述一个或多个实施例或实现。尽管讨论了特定配置和布置，但是应当理解这只是为了说明性目的而进行的。相关领域的技术人员将会认识到可以使用其它配置和布置而不会背离本描述的精神和范围。对相关领域的技术人员来说将会显然的是也可以在除本文中描述的之外的多种其它系统和应用中使用本文中描述的技术和/或布置。
在下面的详细描述中参考了形成它的一部分的附图，其中相似的附图标记可以处处指定相似的部分以指示对应的或类似的元件。将会意识到，为了说明的简单和/或清楚起见，图中说明的元件不一定按比例绘制。例如，为了清楚起见，元件中的某些元件的尺寸可相对于其它元件被放大。此外，要理解可利用其它实施例并且可进行结构和/或逻辑改变而不会背离要求保护的主题的范围。还应注意，例如上、下、顶部、底部、在…之上、在…之下等方向和参考可以被用来便于图和实施例的讨论并且不打算限制要求保护的主题的应用。因此，不会在限制性的意义上采用下面的详细描述，并且通过所附的权利要求和它们的等同物来限定要求保护的主题的范围。
在下面的描述中，阐述了许多的细节。然而，对于本领域技术人员来说将会显然的是在没有这些特定细节的情况下可以实施本发明。在某些实例中，以框图的形式而不是详细地示出公知的方法和设备，以避免使本发明模糊。贯穿本说明书提及“实施例”或“一个实施例”意味着与实施例有关地描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，贯穿本说明书在各种地方出现短语“在实施例中”或“在一个实施例中”不一定指本发明的相同实施例。此外，可以在一个或多个实施例中以任何合适的方式组合特定特征、结构、功能或特性。例如，第一实施例可与第二实施例组合，在任何地方与两个实施例关联的特定特征、结构、功能或特性不会相互排斥。
如在本发明的描述和所附的权利要求中使用的，单数形式“a”、“an”和“the”打算也包括复数形式，除非上下文另有明确指示。还将会理解如在本文中使用的术语“和/或”指且包括关联的列示项中的一个或多个列示项的任何以及所有可能的组合。
术语“耦合”和“连接”连同它们的派生词在本文中可以被用来描述部件之间的结构关系。应当理解，这些术语不打算作为彼此的同义词。相反，在特定实施例中，“连接”可以被用来指示两个或多于两个的元件彼此直接物理或电接触。“耦合”可以被用来指示两个或多于两个的元件彼此或者直接或者间接（在它们之间具有其它介入元件）物理或电接触，和/或两个或多于两个的元件彼此协作或相互作用（例如，如处于因果关系中）。
如本文中使用的术语“在…之上”、“在…之下”、“在…之间”、“在…上”和/或等等指一个材料层或部件相对于其它层或部件的相对位置。例如，布置在另一个层之上或之下的一个层可以直接与另一层接触或者可以具有一个或多个介入层。此外，布置在两个层之间的一个层可以直接与所述两个层接触或者可以具有一个或多个介入层。相比之下，在第二层“上”的第一层是与那个第二层直接接触的。类似地，除非另外明确规定，布置在两个特征之间的一个特征可以与相邻特征直接接触或者可以具有一个或多个介入特征。
如贯穿本描述以及权利要求中使用的，通过术语“…中的至少一个”或“…中的一个或多个”连接的项的列表可以指列示的术语的任何组合。例如，短语“A、B或C中的至少一个”可以指A；B；C；A和B；A和C；B和C；或A、B和C。
在下文描述了与具有布置在源极和源极触点之间的费米滤波器的晶体管有关的晶体管、设备、装置、计算平台和方法。
如上文所描述的，实现具有低泄漏电流的低功率晶体管可以是有利的。然而，诸如MOSFET的当前的晶体管设计由于它们的亚阈值斜率的理论极限而可能具有限制。例如，由于从泄漏电流（例如其可以确定设备的备用功率）到导通电流（例如其可以确定设备的性能）的电流的增加的有限速率，当在低电源电压下操作MOSFET时，可以显著减少导通电流，因为它可能正在接近它的阈值电压进行操作。诸如TFET的备选设计可以提供更急剧的导通行为（例如更低的亚阈值斜率）。然而，由于对于外来的沟道材料的需要、对于这样的外来的沟道材料上的低缺陷密度的需要和/或对于使用这样的外来的材料制造薄晶体管体的需要导致这样的设计可能难以实现和制造。
本文中讨论的示例晶体管可以提供更急剧的导通行为和使用常规材料的优势。例如，本文中讨论的晶体管可以提供低泄漏，这可以被用在具有低备用功率的集成电路（以及因此产品）中。在某些示例中，晶体管可以包括布置在源极和漏极之间的沟道使得源极和漏极具有第一极性（例如源极和漏极可以是N+掺杂或P+掺杂的材料等等）。晶体管可以具有邻近沟道的栅极以及布置在源极和源极触点之间的费米滤波器，使得费米滤波器具有与第一极性互补的第二极性（例如，在源极是N+掺杂的时候费米滤波器可以是P+掺杂的或者在源极是P+掺杂的时候费米滤波器可以是N+掺杂的等等）。此外，费米滤波器和源极可以在其间形成隧道结并且隧道结可以是距栅极的某个横向距离。例如，隧道结可以远离栅极使得它不在栅极之下或者直接邻近栅极等等。
这样的晶体管可以提供高能滤波（例如经由费米滤波器）以及常规（例如常规的技术发展水平）材料的实现。例如，如本文中讨论的实现费米滤波器的晶体管可以表征为费米滤波器场效应晶体管（F3ET）。这样的F3ET相对于当前的晶体管可以提供低泄漏电流、更急剧的导通特性以及提高的性能。此外，在某些示例中可以利用常规材料（例如常规沟道、氧化物和本体材料）实现这样的F3ET。
图1是根据本公开的至少某些实现布置的示例晶体管100的平面（自上而下）图。如在图1中示出的，晶体管100可以包括在衬底层111上和/或衬底层111内形成的沟道101、源极102、漏极103、栅极104、费米滤波器105、源极触点106和漏极触点107。如所示出的，沟道101可以被布置在源极102和漏极103之间。此外，源极102和漏极103可以具有第一极性、单独极性、预先选择的极性等等（例如源极102和漏极103可以具有相同极性）。漏极触点107可以耦合到漏极103并且漏极触点107可以包括任何合适的接触材料，诸如具有与漏极103相同的极性的接触金属。此外，源极触点106可以耦合到费米滤波器105。源极触点106可以包括任何合适的接触材料，诸如接触金属等等。在某些示例中，为了更低的接触电阻，源极触点106可以具有与费米滤波器105相同的极性，并且在其它示例中，为了实际制造的目的，源极触点106可以具有相对于费米滤波器105的互补极性以及与107相同的极性。
如所示出的，栅极104可以邻近沟道101使得栅极104可以向沟道101提供电场以切换晶体管100。晶体管100关于经由栅极104施加的电压的操作在本文的别处进一步被讨论。栅极104可以包括任何合适的栅极材料、材料的叠层、栅叠层等等。例如，栅极104可以包括栅极电介质（诸如氧化物、高k材料等等）和栅极金属或导体（诸如掺杂多晶硅、一种或多种金属等等）。
在说明的示例中，晶体管100可以是双栅晶体管（例如具有双栅晶体管结构）使得沟道101可以在衬底层111上方（例如沟道101可以在衬底层111的材料或另一材料的鳍内形成）以及在栅极104之间（例如其中栅极104包括两个栅电极）伸展。在其它示例中，晶体管100可以是鳍式FET晶体管（例如具有鳍式FET晶体管结构）使得沟道101可以在衬底层111上方（例如沟道101可以在衬底层111的材料或另一材料的鳍内形成）伸展，并且栅极104可以环绕沟道101。在还有其它示例中，晶体管100可以是平面晶体管（例如具有平面晶体管结构）使得沟道101可以在衬底层111内形成并且栅极104可以被布置在沟道101之上或沟道101上。例如，可以借助于任何合适的晶体管结构（诸如双栅晶体管结构、鳍式FET晶体管结构、平面晶体管结构等等）来实现本文中讨论的晶体管元件。在某些示例中，晶体管100可以是纳米线晶体管，其中栅极104完全环绕沟道101。
衬底层111可以包括任何一种或多种合适的材料，诸如关于表1-4或本文中别处讨论的那些。例如，衬底层111可以包括单晶硅、锗、锡化锗、砷化铟、锑化铟、锑化镓、锗化硅、基于III-V的材料、碳化硅、蓝宝石等等。此外，在某些示例中，衬底层111可以被布置在衬底（例如块状衬底，未示出）上，所述衬底具有与衬底层111相同的材料或者不同的材料，诸如支持材料或块状材料等等等等。例如，衬底可以包括单晶硅、锗、锡化锗、砷化铟、锑化铟、锑化镓、锗化硅、基于III-V的材料、碳化硅、蓝宝石等等。
如所讨论的，源极102和漏极103可以具有极性。例如，源极102和漏极103的极性可以表征为第一极性、选择的极性、单独极性等等。例如，针对N-F3ET结构，晶体管100的源极102和漏极103可以具有负极性，并且针对P-F3ET结构，晶体管100的源极102和漏极103可以具有正极性。费米滤波器105可以具有相对于源极102和漏极103的极性的互补极性。例如，源极102和漏极103可以具有正极性并且费米滤波器105可以具有负极性或者源极102和漏极103可以具有负极性并且费米滤波器105可以具有正极性。例如，正如本文中进一步讨论的，源极102和费米滤波器105之间的这样的互补极性可以提供有利的性能特性。例如，可以实现包括负掺杂源极和漏极以及正掺杂费米滤波器的晶体管结构以用于N-F3ET，并且可以实现包括正掺杂源极和漏极以及负掺杂费米滤波器的晶体管结构以用于N-F3ET。
此外，费米滤波器105和源极102可具有其间的隧道结110。正如在本文中进一步讨论的，隧道结110可以包括费米滤波器105和源极102之间的、可以考虑电子的隧穿的任何合适的结。例如，隧道结110可以包括同质结（例如被掺杂至不同极性的相似材料之间的结）或异质结（例如具有不同极性和/或掺杂至不同极性的不同材料之间的结）。这样的异质结可以包括交错间隙或断开间隙等等。正如在本文中进一步讨论的，费米滤波器105可以包括提供高能电子的滤波的任何一种或多种材料。例如，费米滤波器105可以表征为费米滤波器层、滤波器、滤波器层、电子滤波器等等。
正如所讨论的，晶体管100可以包括以任何组合来生成所描述的源极、漏极和费米滤波器极性特性的任何材料、多种材料、掺杂剂等等。例如，正如所讨论的，晶体管100的设计可以提供使用在没有广泛的材料研究、缺陷减少等等的情况下是可制造的和/或被很好表征的材料的优势。例如，表1和表2列示了使用硅沟道、源极和漏极材料的N-F3ET和P-F3ET的示例材料选项。
如在表1中示出的，例如，N-F3ET可以包括N+掺杂硅（Si）源极102、未掺杂（例如本征i）硅沟道101和N+掺杂硅漏极103。在这样的示例中，费米滤波器105可以是P+掺杂硅（例如提供与源极102的同质结）、P+掺杂锗（Ge）（例如提供与源极102的异质结）或P+掺杂锡化锗（GeSn）（例如提供与源极102的异质结）。
Figure 923382DEST_PATH_IMAGE003
此外，如在表2中示出的，P-F3ET可以包括P+掺杂硅源极102、未掺杂硅沟道101和P+掺杂硅漏极103。在这样的示例中，费米滤波器105可以是N+掺杂硅（例如提供与源极102的同质结）、N+掺杂砷化铟（InAs）（例如提供与源极102的异质结）或N+掺杂锑化铟（InSb）（例如提供与源极102的异质结）。
Figure 737754DEST_PATH_IMAGE004
如所讨论的，晶体管100可以具有包括硅的沟道、源极和漏极。然而，如所讨论的，晶体管100可以包括提供本文中讨论的晶体管特性的任何一种或多种材料。表3和表4列示了N-F3ET和P-F3ET的附加示例材料选项。
如在表3中示出的，在某些示例中，N-F3ET可以包括N+掺杂砷化铟镓（InGaAs）源极102、未掺杂（例如本征i）砷化铟镓沟道101和N+掺杂砷化铟镓漏极103。在这样的示例中，费米滤波器105可以是P+掺杂硅（例如提供与源极102的异质结）或P+掺杂锑化镓（例如提供与源极102的异质结）等等。如在表3中还示出的，在某些示例中，N-F3ET可以包括N+掺杂砷化铟源极102、未掺杂（例如本征i）砷化铟沟道101和N+掺杂砷化铟漏极103。在这样的示例中，费米滤波器105是P+掺杂硅（例如提供与源极102的异质结）或P+掺杂锑化镓（例如提供与源极102的异质结）等等。
Figure 560217DEST_PATH_IMAGE005
如在表4中示出的，在某些示例中，P-F3ET可以包括P+掺杂锗源极102、未掺杂（例如本征i）锗沟道101和P+掺杂锗漏极103。在这样的示例中，费米滤波器105是N+掺杂硅（例如提供与源极102的异质结）或N+掺杂锗（例如提供与源极102的同质结）等等。如在表4中还示出的，在某些示例中，P-F3ET可以包括P+掺杂锑化镓（GaSb）源极102、未掺杂（例如本征i）锑化镓沟道101和P+掺杂锑化镓漏极103。在这样的示例中，费米滤波器105是N+掺杂砷化铟（例如提供与源极102的异质结）或N+掺杂砷化铟镓（例如提供与源极102的同质结）等等。
Figure 827250DEST_PATH_IMAGE006
如所讨论的，源极102、漏极103和费米滤波器105可以包括掺杂材料。在某些示例中，源极102、漏极103和费米滤波器105可以是重掺杂的，具有在约1018 cm-3至约1020 cm-3或更多的范围内的掺杂剂浓度。例如，源极102、漏极103和费米滤波器105可以表征为掺杂的、高掺杂的、重掺杂的等等。例如，在本文中使用单个+（例如N+或P+）来标注掺杂区等等以指示掺杂或重掺杂。此外，表1-4说明了源极102、漏极103和费米滤波器105的示例材料。然而，借助于N-F3ET和/或P-F3ET可以实现诸如在源极102和费米滤波器105之间提供同质结的任何合适的材料或者在源极102和费米滤波器105之间提供断开或交错间隙异质结的任何合适的材料的其它材料。
参考图1，如所示出的，费米滤波器105可以具有长度LFF 108并且源极103可以具有长度LS 109。例如，长度108和长度109可以是沿着从晶体管100的源极到漏极的方向的横向长度。此外，如所示出的，长度109可以提供或定义栅极104和隧道结110之间的横向距离。例如，如所示出的，隧道结110可以是距栅极104的横向距离（例如非零横向距离）使得隧道结不在沟道101内、直接邻近栅极104等等。如本文中所讨论的，这样的结构（例如提供隧道结110距栅极104的横向距离）可以提供有利的晶体管性质。在图1的示例中，长度109、隧道结110和栅极104之间的横向距离以及隧道结110和沟道101之间的横向距离是相同的。然而，这样的距离或长度可以是不同的。例如，栅极104可以覆盖源极102的一部分或者暴露沟道101的一部分使得长度109以及隧道结110和栅极104之间的横向距离是不同的。长度108、长度109、以及隧道结110和栅极104之间的横向距离可以是任何合适的长度或距离。例如，长度108、长度109、以及隧道结110和栅极104之间的横向距离可以在约5nm至20nm的范围内（例如，使得隧道结110和栅极104之间的横向距离不小于5纳米并且不大于20纳米）、在约5nm至10nm的范围内、在约10nm至25nm的范围内等等。此外，漏极103可以具有长度LD，所述长度LD可以是与长度109等等类似的任何合适的长度或距离。
如所讨论的，可以基于任何合适的晶体管结构来实现晶体管100，诸如双栅晶体管结构、鳍式FET晶体管结构、平面晶体管结构等等。例如，在双栅或鳍式FET晶体管结构中，隧道结110和栅极104之间的横向距离可以是沿着鳍或其它结构（包括沟道101和源极102）的距离。在平面晶体管结构中，隧道结110和栅极104之间的横向距离可以是沿着包括沟道101和源极102的衬底层111的距离。例如，如在图1中示出的，费米滤波器105可以邻近源极102并且可以沿着横向距离的方向远离源极102伸展。如所讨论的，晶体管100还可以基于纳米线晶体管结构。在其它示例中，费米滤波器105中的部分或全部可以邻近源极102并且在源极102上方（例如在顶上）。在这样的示例中，隧道结110和栅极104之间的横向距离可以被减少。然而，有效距离（例如，沿着导电路径从沟道101通过源极102、通过费米滤波器105并且通过源极触点106的距离）被维持。例如，如本文中所使用的，有效距离可以包括沿着晶体管（诸如晶体管100）的导电路径的任何距离。例如，隧道结110可以是距栅极104的有效距离，使得当栅极104被切换或偏置等等时，隧道结110的电气性质未被改变或者实质上未被改变。在其它示例中，区105、102和107可以环绕栅极104和沟道101（例如不在直线上）以使晶体管更紧凑。
图2说明了根据本公开的至少某些实现布置的处于关断状态的示例N-F3ET 240的示例能带图200。如在图2中示出的，能带图200可以包括具有指示导带的上边缘和指示价带的下边缘的带隙250。例如，带隙250和本文中说明或讨论的其它带隙可以提供跨N-F3ET240的能量范围，其中可以没有电子态存在。如在图2中还示出的，N-F3ET 240可以包括P+掺杂费米滤波器205、N+掺杂源极202、未掺杂或本征沟道201和N+掺杂漏极203。例如，P+掺杂费米滤波器205、N+掺杂源极202、沟道201和N+掺杂漏极203可以被分别实现为费米滤波器105、源极102、沟道101和漏极103（请参考图1）。此外，可以在P+掺杂费米滤波器205和N+掺杂源极202之间形成或提供隧道结210。在图2的说明中，例如，隧道结210可以是与具有如本文中关于图1所讨论的任何合适的材料的P+掺杂费米滤波器205和N+掺杂源极202的同质结。如在图2中还示出的，能带图200可以说明跨N-F3ET 240的电子能级。例如，源极电子（例如载荷子）可以具有在N-F3ET 240的源电极处的能量范围211之上的电子占据212。如所示出的，电子占据212可以包括高占据区214。同样，如所讨论的，在图2的示例中，栅电极213可以处于关断状态使得N-F3ET 240处于关断状态并且使得跨N-F3ET 240的源极触点和漏极触点来施加电压。例如，在处于关断状态时跨N-F3ET 240提供的任何电流可以是不期望的泄漏电流。
如在图2中示出的并且如关于图1讨论的，P+掺杂费米滤波器205可以被布置在距沟道201和栅电极213的横向距离或有效距离（例如约5至20nm）处，使得P+掺杂费米滤波器205被隔开远离N+掺杂源极202和沟道210之间（例如图1中的源极102与沟道101之间）的源极结215。例如，N+掺杂源极202可以耦合到源极触点（图2中未示出）。如关于箭头216和阻止指示符217示出的，可以通过借助于P+掺杂费米滤波器205提供的带隙来阻止高能电子从源极触点穿越到漏极触点（例如到N+掺杂漏极203并且到漏极触点上（未示出））。例如，跨P+掺杂费米滤波器205，高能电子态可以不出现并且没有与这样的高能电子关联的泄漏电流可出现。如关于箭头218示出的，在某些示例中，高能电子（例如具有高能态的电子）可以在与N+掺杂源极202关联的区222中累积并且穿越N-F3ET 240，引起不期望的泄漏电流。然而，借助于P+掺杂费米滤波器205的实现可以大大减少这样的泄漏电流。在某些示例中，通过为N-F3ET 240提供高质量、低缺陷材料可以进一步减少这样的不期望的泄漏电流。
如在图2中借助于箭头219还示出的，与高占据区214（例如，如借助于图2中的水平虚线示出的）关联的电子和具有比高占据区214中的那些略高的能态的电子可以隧穿通过P+掺杂费米滤波器205和N+掺杂源极202之间的隧道结210。然而，如关于箭头220和阻止指示符221示出的，可以基于沟道210的带隙来阻止这样的电子穿越。例如，在所讨论的关断状态中，栅电极213可以不反转沟道201来允许这样的电子流动。
图3说明了根据本公开的至少某些实现布置的处于导通状态的示例N-F3ET 240的示例能带图300。如在图3中示出的，能带图300可以包括与如图2中说明的带隙250类似的、具有指示导带的上边缘和指示价带的下边缘的带隙350。然而，在图3中，带隙250的峰（例如与阻止指示符221关联）可以基于处于导通状态的栅电极213而被降低、修改或移动等等。如在图3中还示出的，如关于图2所讨论的，N-F3ET 240可以包括P+掺杂费米滤波器205、N+掺杂源极202、未掺杂或本征沟道201、N+掺杂漏极203、以及P+掺杂费米滤波器205和N+掺杂源极202之间的隧道结210。此外，能带图300可以说明跨N-F3ET 240的电子能级使得源极电子可以具有在N-F3ET 240的源电极处的能量范围211之上的电子占据212（包括高占据区214）。同样，如所讨论的，在图3的示例中，栅电极213可以处于导通状态使得N-F3ET 240处于导通状态并且使得跨N-F3ET 240的源极触点和漏极触点来施加电压。
如在图3中关于箭头216和阻止指示符217示出的，可以通过借助于P+掺杂费米滤波器205提供的带隙来阻止高能电子从源极触点穿越到漏极触点（例如到N+掺杂漏极203和到漏极触点上（未示出））。例如，跨P+掺杂费米滤波器205，高能电子态可不出现并且没有与这样的高能电子关联的泄漏电流可出现。在N-F3ET 240的导通状态的上下文中，这样的阻止可以引起增加的电阻和更低的驱动电流，然而如本文所讨论的，与P+掺杂费米滤波器205的优势相比，这样的劣势可以是较小的。此外，如借助于箭头320和阻止指示符321示出的，可以阻止高占据区214中的某些电子穿越N-F3ET 240。
如关于图2所讨论的并且借助于箭头219所说明的，与高占据区214关联的电子（例如，如借助于图2中的水平虚线示出的）和具有比高占据区214中的那些略高的能态的电子可以隧穿通过P+掺杂费米滤波器205和N+掺杂源极202之间的隧道结210。在图3中说明的导通状态中并且如关于箭头301示出的，这样的电子可以穿越N-F3ET 240并且在N-F3ET 240的导通状态期间提供驱动电流。例如，在讨论的导通状态中，栅电极213可以反转沟道201来允许这样的电子流动。
图4说明了根据本公开的至少某些实现布置的处于关断状态的示例P-F3ET 440的示例能带图400。如在图4中示出的，能带图400可以包括具有指示导带的边缘和指示价带的边缘的带隙450。如在图4中还示出的，N-F3ET 440可以包括N+掺杂费米滤波器405、P+掺杂源极402、未掺杂或本征沟道401和P+掺杂漏极403。例如，N+掺杂费米滤波器405、P+掺杂源极402、沟道401和P+掺杂漏极403可以被分别实现为费米滤波器105、源极102、沟道101和漏极103。此外，在费米滤波器405和P+掺杂源极402之间可以形成或提供隧道结410。在图4的说明中，例如，隧道结410可以是与具有如在本文关于图1讨论的任何合适的材料的P+掺杂源极402和N+掺杂费米滤波器405的同质结。然而，也可以实现异质结。如在图4中还示出的，能带图400可以说明跨P-F3ET 440的电子能级。例如，源极和漏极电子（例如载荷子）可以具有在P-F3ET 440的源电极处的能量范围411（例如包括高占据区414）之上的电子占据差异412。这建议了空穴（空电子态）在能量范围414周围的高占据中。在图4的示例中，栅电极413可以处于关断状态使得P-F3ET 404处于关断状态并且使得跨P-F3ET 440的源极触点和漏极触点来施加电压以及在处于关断状态时跨P-F3ET 440提供的任何电流可以是不期望的泄漏电流。
如所示出的，N+掺杂费米滤波器405可以被布置在距沟道401和栅电极413的横向距离（例如约5至20nm）处，使得N+掺杂费米滤波器405被隔开远离P+掺杂源极402和未掺杂或本征沟道401之间的源极结415。如关于箭头416和阻止指示符417示出的，通过借助于N+掺杂费米滤波器405提供的带隙可以阻止高能空穴从源极触点穿越到漏极触点（例如到P+掺杂漏极403和到漏极触点上（未示出））。例如，跨N+掺杂费米滤波器405，高能空穴或载荷子状态可不出现并且没有关联的泄漏电流可出现。如关于箭头418示出的，在某些示例中，高能载荷子（例如具有高能态的空穴）可以在区422中累积并且穿越P-F3ET 440，引起不期望的泄漏电流。然而，借助于用于P-F3ET 440的具有高质量、低缺陷材料的N+掺杂费米滤波器405的实现可以大大减少这样的泄漏电流。
如在图4中借助于箭头419还示出的，与高能占据区414关联的空穴和/或其它空穴可以隧穿通过N+掺杂费米滤波器405和P+掺杂源极402之间的隧道结410。然而，如关于箭头420和阻止指示符421示出的，基于沟道410的带隙可以阻止这样的空穴（例如载荷子）穿越。例如，在讨论的关断状态中，栅电极413可以不反转沟道401来允许沟道401的这样的穿越。
图5说明了根据本公开的至少某些实现布置的处于导通状态的示例P-F3ET 440的示例能带图500。如在图5中示出的，能带图500可以包括与如图4中说明的带隙450类似的、具有指示导带的上边缘和指示价带的下边缘的带隙550。然而，在图5中，带隙450的峰（例如与阻止指示符421关联）可以基于处于导通状态的栅电极413而被升高、修改或移动。如在图5中关于箭头416和阻止指示符417示出的，通过借助于N+掺杂费米滤波器405提供的带隙可以阻止高能空穴（例如载荷子）从源极触点穿越到漏极触点。此外，如借助于箭头520和阻止指示符521示出的，可以阻止高占据区414中的某些空穴穿越P-F3ET 440。
如关于图4所讨论的并且借助于箭头419所说明的，与高占据区414关联的空穴和其它空穴可以隧穿通过N+掺杂费米滤波器405和P+掺杂源极402之间的隧道结410。在图5中说明的导通状态中并且如关于箭头501示出的，这样的空穴可以穿越P-F3ET 440并且在P-F3ET 440的导通状态期间提供驱动电流。例如，在讨论的导通状态中，栅电极413可以反转沟道401来允许这样的空穴（例如载荷子）流动。
如所讨论的，本文描述的隧道结可以是如关于图2-5说明的同质结（例如掺杂至不同极性的相似材料之间的结）或异质结（例如具有不同极性和/或掺杂至不同极性的不同材料之间的结）。
图6A说明了根据本公开的至少某些实现布置的示例N-F3ET的示例隧道结610的示例能带图600。如所示出的，隧道结610可以是具有带隙650的费米滤波器605（例如具有正极性）和具有带隙660的源极602（例如具有相反的负极性）之间的异质结，使得费米滤波器605和源极602的材料是不同的。同样地，如借助于箭头619示出的，载荷子（例如电子）可以在晶体管的操作期间隧穿通过隧道结610。例如，费米滤波器605、源极602和隧道结610可以被实现为费米滤波器105、源极102和隧道结110（请参考图1）或者本文中讨论的任何其它N-F3ET。
例如，在N-F3ET实现中，源极602可以是N+硅并且费米滤波器605可以是P+锗或P+锡化锗等等。在其它N-F3ET示例中，源极602可以是N+砷化铟镓并且费米滤波器605可以是P+硅或P+锑化镓，或者源极602可以是N+砷化铟并且费米滤波器605可以是P+硅或P+锑化镓等等。在说明的示例中，隧道结610是具有带隙650和带隙660之间的交错间隙（例如使得带隙650和带隙660至少具有轻微重叠）的异质结。在其它示例中，隧道结610可以是具有断开间隙以使得带隙650和带隙660在它们之间没有重叠的异质结。
图6B说明了根据本公开的至少某些实现布置的示例P-F3ET的示例隧道结611的示例能带图601。如所示出的，隧道结611可以是具有带隙651的费米滤波器606（例如具有负极性）和具有带隙661的源极603（例如具有相反的正极性）之间的异质结，使得费米滤波器606和源极603的材料是不同的。此外，如经由箭头619所示出的，在晶体管的操作期间，载荷子（例如空穴）可以隧穿通过隧道结611。例如，费米滤波器606、源极603和隧道结611可以被实现为费米滤波器105、源极102和隧道结110（请参考图1）或本文中讨论的任何其它P-F3ET。
例如，在P-F3ET实现中，源极603可以是P+硅并且费米滤波器606可以是N+砷化铟或锑化铟等等。在其它P-F3ET示例中，源极603可以是P+锗并且费米滤波器606可以是N+硅，或者源极603可以是P+锑化镓并且费米滤波器606可以是N+砷化铟或N+砷化铟镓等等。如关于图6A讨论的，在图6B的说明的示例中，隧道结611是具有带隙651和带隙661之间的交错间隙（例如使得带隙651和带隙661具有至少轻微重叠）的异质结。在其它示例中，隧道结611可以是具有断开间隙以使得带隙651和带隙661在它们之间没有重叠的异质结。
图7说明了根据本公开的至少某些实现布置的示例MOSFET和示例F3ET的漏极电流701对栅极电压702的示例图表700。如借助于图例703示出的，借助于空白方形来指示示例MOSFET的漏极电流示例对示例栅极电压，并且借助于灰色圆形来示出示例F3ET的漏极电流示例对示例栅极电压。例如，图表700可以说明以微安培（uA）计的示例漏极电流并且说明以伏特（V）计的示例栅极电压。
如在图7中示出的，MOSFET漏极电流对栅极电压的区705可以显示出如本文中讨论的亚阈值斜率极限。此外，F3ET漏极电流对栅极电压的区706可以显示出相当大地增加的斜率，供给如借助于更低的泄漏箭头704说明的更低的泄漏电流。此外，如借助于MOSFET漏极电流对栅极电压的区707以及F3ET漏极电流对栅极电压的区708示出的，由于费米滤波器和源极之间的隧道结和/或费米滤波器的电阻导致MOSFET相对于F3ET可具有稍微更高的导通或驱动电流。
图8说明了根据本公开的至少某些实现布置的示例MOSFET和示例F3ET的电流频谱801对能量802的示例图表800。如借助于图例803示出的，借助于空白方形来指示示例MOSFET的漏极电流频谱示例对能量，并且借助于灰色圆形来示出示例F3ET的漏极电流频谱示例对能量。此外，图表800借助于曲线805说明了示例源极到漏极（S-D）费米分布差异。例如，图表800可以将以任意单位计的示例电流频谱说明为在0.2伏特的示例栅极电压（VG）（如图7中示出的泄漏电流）下的以电子伏特（eV）计的示例能量的函数。如借助于更低的泄漏箭头804在图8中示出的，F3ET可以使在源极和漏极之间传送的高能电子的数量从级806（例如与MOSFET载流子传输关联的）相当大地减少到级807（例如与F3ET载流子传输关联的），这可以降低泄漏电流。
图9是说明用于形成根据本公开的至少某些实现布置的具有源费米滤波器的晶体管的示例过程900的流程图。例如，可以实现过程900以制造晶体管100或本文中讨论的任何其它晶体管。在说明的实现中，过程900可以包括如由操作901-904说明的一个或多个操作。然而，本文的实施例可以包括附加操作、被省略的某些操作或者超出所提供的顺序来执行的操作。
过程900可以在操作901“形成邻近沟道的各自具有第一极性的源极和漏极使得沟道处在源极与漏极之间”处开始，其中可以形成各自邻近沟道的源极和漏极使得沟道被布置在源极和漏极之间并且使得源极和漏极具有第一极性。例如，可以在沟道的相对侧上形成源极和漏极并且使得源极和漏极具有第一、选择的或预定的极性等等。例如，可以通过掺杂衬底层（例如针对平面晶体管结构示例）或鳍（例如针对双栅或鳍式FET晶体管结构）来形成源极和漏极。例如，掺杂源极和漏极可以包括注入等等。例如，可以邻近沟道101形成源极102和漏极103（请参考图1）使得沟道101处在源极102与漏极103之间并且使得源极102和漏极103具有相同极性。例如，可以通过加掩模、注入和掩模去除操作等等来形成源极102和漏极103。可以使用例如常规的技术发展水平CMOS工艺来执行操作901。
过程900可以在操作902“邻近沟道来布置栅极”处继续，可以邻近沟道来布置栅极。例如，栅极可以包括一种或多种栅极材料、包括栅极电介质和栅电极的栅叠层等等。例如，可以使用沉积和图案蚀刻技术、替换栅极技术等等来形成栅极。在平面晶体管结构实现中，可以在平面沟道之上或平面沟道上形成栅极，并且在双栅或鳍式FET晶体管结构中，栅极可以在具有沟道的鳍的相对侧上（例如针对双栅实现）或者在鳍之上被交错（例如针对鳍式FET晶体管结构）。例如，可以邻近沟道101来布置栅极104（请参考图1）。可以例如使用常规的技术发展水平CMOS工艺来执行操作901。此外，在某些示例中，可以颠倒操作901和902。
过程900可以在操作903“布置具有与源极和邻近源极的漏极互补的极性的费米滤波器”处继续，其中可以邻近源极并且在沟道对面布置费米滤波器，使得费米滤波器具有与第一极性（例如源极和漏极的极性）互补的第二极性，并且使得费米滤波器和源极在它们之间形成具有距栅极的横向距离的隧道结。例如，操作903可以提供优于常规的技术发展水平CMOS处理的处理操作以提供费米滤波器用于如本文中讨论的改进的晶体管性能。如本文中所讨论的，隧道结可以是同质结或异质结。例如，在同质结实现中，可以在包括费米滤波器、源极、沟道和漏极的衬底中形成同质结。在这样的示例中，布置费米滤波器可以包括在邻近源极的区中掺杂衬底。例如，掺杂可以包括加掩模、注入和掩模去除操作等等。例如，费米滤波器105可以被布置或形成在衬底层111中（请参考图1），使得费米滤波器105、源极102、沟道101和漏极103被形成在衬底层中。
过程900可以在操作904“邻近费米滤波器来形成源极触点”处继续，其中可以邻近费米滤波器并且在源极对面形成源极触点。例如，源极触点可以具有与费米滤波器相同的极性或者与费米滤波器的极性互补的极性。可以使用任何一种或多种合适的技术（诸如图案化电介质中的接触孔和利用源极金属填充、图案化块状沉积的源极金属等等）来形成源极触点。例如可以邻近费米滤波器105来形成源极触点106（请参考图1）。在某些示例中，可以在与源极触点相同的操作期间形成漏极触点，并且在其它示例中，可以与源极触点分开形成漏极触点。
如所讨论的，可以实现过程900以制造晶体管100或本文中讨论的任何其它晶体管。可以响应于由一个或多个计算机程序产品提供的指令来进行过程900的操作（或本文中别处讨论的操作）中的任何一个或多个操作。这样的程序产品可以包括提供指令的信号承载媒体，所述指令在被例如处理器执行时可以提供本文描述的功能性。例如，程序产品可以指导机器和/或设备执行本文讨论的操作。可以以任何形式的计算机可读介质来提供计算机程序产品。因此，例如，包括一个或多个处理器核的处理器可以响应于被计算机可读介质输送到处理器的指令来进行描述的操作中的一个或多个操作。
可以实现本文讨论的晶体管以提供任何合适的集成电路（IC）或其中的若干部分。例如，N-F3ET和P-F3ET对于诸如用于移动设备的处理单元、片上系统（SOC）设备等等的低功率设备可以是有利的。此外，本文中讨论的晶体管可以提供低功率和相对高性能使得本文中讨论的晶体管可以被集成到高性能且并行计算环境（诸如图形处理单元、图像信号处理器、多核处理器等等）中。
图10是根据本公开的至少某些实现布置的使用具有源费米滤波器场效应晶体管的集成电路的移动计算平台1000的说明性图示。具有一个或多个费米滤波器的一个或多个晶体管可以是如本文中讨论的任何晶体管，诸如晶体管100等等。在某些示例中，如本文中讨论的N-F3ET和P-F3ET晶体管可以一起被实现为互补电路。此外，如所描述的，这样的F3ET可以使用常规材料使得它们相对于CMOS集成电路具有相似的实现特性。移动计算平台1000可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等的任何便携式设备。例如，移动计算平台1000可以是平板电脑、智能电话、上网本、膝上型计算机等中的任何一个并且可以包括显示屏1005，所述显示屏1005在示范实施例中是触摸屏（例如，电容性的、电感性的、电阻性的等触摸屏）、芯片级（SoC）或封装级集成系统1010以及电池1015。
在展开图1020中进一步说明了集成系统1010。在示范实施例中，封装的设备1050（在图10中被标注为“存储器/CPU/GPU”）包括至少一个存储器芯片（例如RAM）和/或至少一个处理器芯片（例如微处理器、多核微处理器或图形处理器等等）。在实施例中，封装的设备1050是包括SRAM高速缓冲存储器的微处理器。在另一个实施例中，封装的设备1050是图形处理器。在实施例中，封装的设备1050包括一个或多个晶体管100。例如，封装的设备1050可以包括P-F3ET或N-F3ET或两者。例如，所使用的晶体管可以包括被布置在源极和漏极之间使得源极和漏极包括第一极性的沟道、邻近沟道的栅极以及被布置在源极和源极触点之间使得费米滤波器包括与第一极性互补的第二极性的费米滤波器，并且费米滤波器和源极包括在它们之间的具有距栅极的横向距离的隧道结。在实施例中，源极、漏极和费米滤波器可以包括如本文中讨论的硅。在实施例中，隧道结可以是如本文中讨论的异质结。使用的晶体管可以包括如本文中讨论的任何特性。
如所示出的，封装的设备1050可以进一步耦合到（例如以通信方式耦合到）板、衬底或内插器1060连同功率管理集成电路（PMIC）1030、包括宽带RF（无线）发射器和/或接收器（TX/RX）的RF（无线）集成电路（RFIC）1025（例如包括数字基带并且模拟前端模块进一步包括传输路径上的功率放大器和接收路径上的低噪声放大器）以及其中的控制器1035中的一个或多个。通常，封装的设备1050还可以耦合到（例如以通信方式耦合到）显示屏1005。
在功能上，PMIC 1030可以执行电池功率调节、DC到DC转换等并且因此具有耦合到电池1015且与向其它功能模块提供电流供应的输出耦合的输入。在实施例中，PMIC 1030可以执行高压操作。如进一步说明的，在示范实施例中，RFIC 1025具有耦合到天线（未示出）的输出以实现多个无线标准或协议中的任何一个，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G及以上的任何其它无线协议。在备选实现中，这些板级模块中的每个可以被集成到耦合至封装的设备1050的封装衬底的分开的IC上或者被集成在耦合至封装的设备1050的封装衬底的单个IC（SoC）内。
图11是根据本公开的至少某些实现布置的计算设备1100的功能框图。例如，计算设备1100的一个或多个部件可以使用具有如本文中讨论的费米滤波器的晶体管。可以在例如平台1000内发现计算设备1100，并且计算设备1100进一步包括托管多个部件（诸如但不限于处理器1101（例如应用处理器）和一个或多个通信芯片1104、1105）的母板1102。处理器1101可以物理和/或电耦合到母板1102。在某些示例中，处理器1101包括封装在处理器1101内的集成电路管芯。通常，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将那个电子数据转换成可以被存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
在各种示例中，一个或多个通信芯片1104、1105也可以物理和/或电耦合到母板1102。在另外的实现中，通信芯片1104可以是处理器1101的一部分。取决于它的应用，计算设备1100可以包括可以或者不可以物理和电耦合到母板1102的其它部件。这些其它部件可以包括但不限于如所说明的易失性存储器（例如DRAM）1107、1108、非易失性存储器（例如ROM）1110、图形处理器1112、闪速存储器、全球定位系统（GPS）设备1113、罗盘1114、芯片集1106、天线1116、功率放大器1109、触摸屏控制器1111、触摸屏显示器1117、扬声器1115、照相机1103和电池1118以及其它部件，诸如数字信号处理器、密码处理器、音频编解码器、视频编解码器、加速计、陀螺仪和大容量存储设备（诸如硬盘驱动器、固态驱动器（SSD）、光盘（CD）、数字化视频光盘（DVD）等等）等等。
通信芯片1104、1105可以使能无线通信以用于将数据转移到计算设备1100和从计算设备1100转移数据。术语“无线”和它的派生词可以被用来描述可以通过非固态介质通过使用调制的电磁辐射来传递数据的电路、设备、系统、方法、技术、通信信道等。术语并不暗示关联的设备不包含任何线，即使在某些实施例中它们可能不包含。通信芯片1104、1105可以实现多个无线标准或协议中的任何一个，包括但不限于在本文别处描述的那些。如所讨论的，计算设备1100可以包括多个通信芯片1104、1105。例如，第一通信芯片可以专用于更短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片可以专用于更长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。此外，在某些示例中，如本文中讨论的F3ET可以被用来与常规CMOS一起实现这些电子部件中的某些电子部件。
如在本文描述的任何实现中使用的，术语“模块”指配置成提供本文中描述的功能性的软件、固件和/或硬件的任何组合。软件可以体现为软件包、代码和/或指令集或指令，并且如在本文中描述的任何实现中使用的“硬件”可以包括例如单独的或者任何组合的硬接线的电路、可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。模块可以共同地或者单独地体现为形成更大系统的一部分的电路，例如集成电路（IC）、片上系统（SoC）等等。
尽管已经参考各种实现描述了本文中阐述的某些特征，但是并不打算在限制性的意义上解释这个描述。因此，对于本公开所属领域的技术人员来说明显的是本文中描述的实现的各种修改以及其它实现被认为处于本公开的精神和范围内。
下面的示例属于另外的实施例。
在一个或多个第一实施例中，一种晶体管包括：布置在源极与漏极之间的沟道，其中源极和漏极包括第一极性；邻近沟道的栅极；和布置在源极和源极触点之间的费米滤波器，其中费米滤波器包括与第一极性互补的第二极性，并且其中费米滤波器和源极包括在它们之间的具有距栅极的横向距离的隧道结。
为补充第一实施例，隧道结包括异质结。
为补充第一实施例，隧道结包括异质结，源极包括N+掺杂硅，并且费米滤波器包括锗或锡化锗中的至少一个。
为补充第一实施例，隧道结包括异质结，源极包括P+掺杂硅，并且费米滤波器包括砷化铟或锑化铟中的至少一个。
为补充第一实施例，隧道结包括异质结，源极包括N+掺杂砷化铟镓或N+掺杂砷化铟中的至少一个，并且费米滤波器包括硅或锑化镓中的至少一个。
为补充第一实施例，隧道结包括异质结，源极包括P+掺杂锑化镓，并且费米滤波器包括砷化铟或砷化铟镓中的至少一个。
为补充第一实施例，隧道结包括同质结。
为补充第一实施例，隧道结包括同质结并且沟道、源极和漏极包括硅。
为补充第一实施例，隧道结包括同质结，沟道、源极和漏极包括硅，并且源极和费米滤波器包括具有不小于1018 cm-3的掺杂剂浓度的重掺杂硅。
为补充第一实施例，从栅极到隧道结的横向距离包括不小于5纳米并且不大于20纳米的距离。
为补充第一实施例，晶体管包括平面晶体管结构、双栅晶体管结构、鳍式FET晶体管结构或纳米线晶体管结构中的至少一个。
为补充第一实施例，源极、沟道和漏极包括硅并且其中隧道结包括异质结。
为补充第一实施例，源极、沟道和漏极包括硅，隧道结包括异质结，并且费米滤波器包括锗、锡化锗、砷化铟或锑化铟中的至少一个。
在一个或多个第二实施例中，一种晶体管包括：布置在源极和漏极之间的沟道，其中源极和漏极包括第一极性，并且其中沟道、源极和漏极包括硅；布置在沟道之上的栅极；和布置在源极和源极触点之间的费米滤波器，其中费米滤波器包括与第一极性互补的第二极性，并且其中费米滤波器和源极包括在它们之间的具有距栅极的横向距离的隧道异质结。
为补充第二实施例，源极包括N+掺杂硅并且费米滤波器包括锗或锡化锗中的至少一个。
为补充第二实施例，源极包括P+掺杂硅并且费米滤波器包括砷化铟或锑化铟中的至少一个。
为补充第二实施例，从栅极到隧道结的横向距离包括不小于5纳米并且不大于20纳米的距离。
为补充第二实施例，晶体管包括平面晶体管结构、双栅晶体管结构、鳍式FET晶体管结构或纳米线晶体管结构中的至少一个。
在一个或多个第三实施例中，一种用于制造晶体管的方法包括：形成各自邻近沟道的源极和漏极，其中沟道被布置在源极和漏极之间，并且其中源极和漏极包括第一极性；邻近沟道来布置栅极；邻近源极并且在沟道对面布置费米滤波器，其中费米滤波器包括与第一极性互补的第二极性，并且其中费米滤波器和源极包括在它们之间的具有距栅极的横向距离的隧道结；以及邻近费米滤波器并且在源极对面形成源极触点。
为补充第三实施例，隧道结包括在包括费米滤波器、源极、沟道和漏极的衬底层中形成的同质结，并且布置费米滤波器包括在邻近源极的区中掺杂衬底。
为补充第三实施例，隧道结包括异质结，以及邻近源极并且在沟道对面布置费米滤波器包括外延生长。
为补充第三实施例，隧道结包括异质结，邻近源极并且在沟道对面布置费米滤波器包括外延生长，源极包括硅，并且费米滤波器包括锗、锡化锗、砷化铟或锑化铟中的至少一个。
为补充第三实施例，晶体管包括平面晶体管结构、双栅晶体管结构或鳍式FET晶体管结构中的至少一个。
在一个或多个第四实施例中，一种系统包括图形处理单元，所述图形处理单元进一步包括晶体管，所述晶体管包括：布置在源极和漏极之间的沟道，其中源极和漏极包括第一极性；邻近沟道的栅极；和布置在源极和源极触点之间的费米滤波器，其中费米滤波器包括与第一极性互补的第二极性，并且其中费米滤波器和源极包括在它们之间的具有距栅极的横向距离的隧道结。
为补充第四实施例，源极包括掺杂硅并且隧道结包括异质结。
为补充第四实施例，隧道结包括同质结，并且源极、漏极、沟道和费米滤波器包括硅或锗中的至少一个。
为补充第四实施例，从栅极到隧道结的横向距离包括不小于5纳米并且不大于20纳米的距离。
为补充第四实施例，晶体管包括平面晶体管结构、双栅晶体管结构或鳍式FET晶体管结构中的至少一个。
将会认识到本发明不限于这样描述的实施例，而是可以利用修改和变更来实施本发明，而不会背离所附的权利要求的范围。例如，上面的实施例可以包括特征的特定组合。然而，上面的实施例不限于这个方面并且在各种实现中，上面的实施例可以包括仅承办这样的特征的子集、承办这样的特征的不同顺序、承办这样的特征的不同组合和/或承办除明确列示的那些特征以外的额外特征。因此应当参考所附的权利要求连同这样的权利要求所享有权利的等同物的全部范围来确定本发明的范围。

Claims (14)

1.一种晶体管，包括：
布置在源极和漏极之间的沟道，其中所述源极和所述漏极包括第一极性；
邻近所述沟道的栅极；以及
布置在所述源极和源极触点之间的费米滤波器，其中所述费米滤波器包括与所述第一极性互补的第二极性，并且其中所述费米滤波器和所述源极包括在它们之间的、具有距所述栅极的横向距离的隧道结，其中所述隧道结包括异质结；
其中所述源极、所述沟道和所述漏极包括砷化铟镓或砷化铟中的至少一个的相同材料并且所述费米滤波器包括硅或锑化镓中的至少一个；或者
其中所述源极、所述沟道和所述漏极包括锑化镓的相同材料并且所述费米滤波器包括砷化铟或砷化铟镓中的至少一个；并且
其中所述源极具有与从所述栅极到隧道结的所述横向距离相同的横向距离，并且所述费米滤波器具有不小于5纳米并且不大于20纳米的横向距离。
2.如权利要求1所述的晶体管，其中从所述栅极到所述隧道结的所述横向距离包括不小于5纳米并且不大于20纳米的距离。
3.如权利要求1所述的晶体管，其中所述晶体管包括平面晶体管结构、双栅晶体管结构、鳍式FET晶体管结构或纳米线晶体管结构中的至少一个。
4.一种晶体管，包括：
布置在源极和漏极之间的沟道，其中所述源极和所述漏极包括第一极性，并且其中所述沟道、所述源极和所述漏极包括硅；
布置在所述沟道之上的栅极；以及
布置在所述源极和源极触点之间的费米滤波器，其中所述费米滤波器包括与所述第一极性互补的第二极性，并且其中所述费米滤波器和所述源极包括在它们之间的、具有距所述栅极的横向距离的隧道异质结，并且所述费米滤波器包括锗、锡化锗、砷化铟或锑化铟中的至少一个，并且
其中所述源极具有与从所述栅极到隧道结的所述横向距离相同的横向距离，并且所述费米滤波器具有不小于5纳米并且不大于20纳米的横向距离。
5.如权利要求4所述的晶体管，其中所述源极包括N+掺杂硅并且所述费米滤波器包括锗或锡化锗中的至少一个。
6.如权利要求4所述的晶体管，其中所述源极包括P+掺杂硅并且所述费米滤波器包括砷化铟或锑化铟中的至少一个。
7.如权利要求4所述的晶体管，其中从所述栅极到所述隧道结的所述横向距离包括不小于5纳米并且不大于20纳米的距离。
8.如权利要求4所述的晶体管，其中所述晶体管包括平面晶体管结构、双栅晶体管结构、鳍式FET晶体管结构或纳米线晶体管结构中的至少一个。
9.一种用于制造晶体管的方法，包括：
形成各自邻近沟道的源极和漏极，其中所述沟道被布置在所述源极和所述漏极之间，并且其中所述源极和所述漏极包括第一极性；
邻近所述沟道来布置栅极；
邻近所述源极并且在所述沟道对面布置费米滤波器，其中所述费米滤波器包括与所述第一极性互补的第二极性，并且其中所述费米滤波器和所述源极包括在它们之间的、具有距所述栅极的横向距离的隧道结；以及
邻近所述费米滤波器并且在所述源极对面形成源极触点，
其中所述隧道结包括异质结，以及其中邻近所述源极并且在所述沟道对面布置所述费米滤波器包括外延生长，其中所述沟道、所述源极、和所述漏极包括硅，并且所述费米滤波器包括锗、锡化锗、砷化铟或锑化铟中的至少一个，并且
其中所述源极具有与从所述栅极到隧道结的所述横向距离相同的横向距离，并且所述费米滤波器具有不小于5纳米并且不大于20纳米的横向距离。
10.如权利要求9所述的方法，其中所述晶体管包括平面晶体管结构、双栅晶体管结构或鳍式FET晶体管结构中的至少一个。
11.一种集成电路系统，包括：
图形处理单元，所述图形处理单元进一步包括晶体管，所述晶体管包括：
布置在源极和漏极之间的沟道，其中所述源极和所述漏极包括第一极性；
邻近所述沟道的栅极；以及
布置在所述源极和源极触点之间的费米滤波器，其中所述费米滤波器包括与所述第一极性互补的第二极性，并且其中所述费米滤波器和所述源极包括在它们之间的、具有距所述栅极的横向距离的隧道结，其中所述沟道、所述源极、和所述漏极包括硅并且所述隧道结包括异质结，并且所述费米滤波器包括锗、锡化锗、砷化铟或锑化铟中的至少一个，并且
其中所述源极具有与从所述栅极到隧道结的所述横向距离相同的横向距离，并且所述费米滤波器具有不小于5纳米并且不大于20纳米的横向距离。
12.如权利要求11所述的集成电路系统，其中从所述栅极到所述隧道结的所述横向距离包括不小于5纳米并且不大于20纳米的距离。
13.如权利要求11所述的集成电路系统，其中所述晶体管包括平面晶体管结构、双栅晶体管结构或鳍式FET晶体管结构中的至少一个。
14.一种计算机可读介质，其上存储有指令，所述指令在被执行时促使处理器执行如权利要求9至10中的任何一项所述的方法。
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