KR20180019074A - 소스 페르미 필터 전계 효과 트랜지스터 - Google Patents

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우이가르 이. 아브치
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인텔 코포레이션
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Abstract

소스와 소스 콘택트 사이에 페르미 필터를 갖는 페르미 필터 전계 효과 트랜지스터들, 그러한 트랜지스터들을 포함하는 시스템들, 및 그것들을 형성하는 방법들이 논의된다. 그러한 트랜지스터들은 둘 다 제1 극성을 갖는 소스와 드레인 사이의 채널 및 페르미 필터가 제1 극성에 상보적인 제2 극성을 갖도록 소스와 소스 콘택트 사이의 페르미 필터를 포함할 수 있다.

Description

소스 페르미 필터 전계 효과 트랜지스터
본 발명의 실시예들은 일반적으로 낮은 누설 및 낮은 전력 전계 효과 반도체 트랜지스터들에 관한 것이고, 더욱 구체적으로는, 소스 페르미 필터 전계 효과 트랜지스터들 및 연관된 디바이스들에 관한 것이다.
집적 회로들의 맥락에서, 낮은 누설 전류들을 갖는 낮은 전력 트랜지스터들을 구현하는 것이 바람직할 수 있다. 그러나, 현재 트랜지스터 설계들 및 구현들은 실질적 제한들을 가질 수 있다. 예를 들어, 금속-산화물-반도체 전계 효과 트랜지스터들(metal-oxide-semiconductor field-effect transistors)(MOSFETs)은 (예를 들어, k가 볼츠만 상수이고, T가 온도이고, q가 기본 전하이도록) kT/q의 이론적 제한을 갖는 역치 아래 기울기를 갖는다. 실온에서, 예를 들어, 역치 아래 기울기(sub-threshold slope)(SS)의 이론적 제한은 MOSFET들에 대해 60 mV/dec(millivolts per decade)일 수 있다.
특히, 집적 회로의 대기 전력 요건을 결정할 수 있는 누설 전류 타겟에 대해, MOSFET는 누설 전류 타겟으로부터 MOSFET의 온 전류로 kT/q의 최대 속도(예를 들어, 실온에서 60 mV/dec)에서만 증가할 수 있다. 더욱이, 낮은 유효 전력에서, 집적 회로는 더 낮은 공급 전압들에서 동작하도록 요구될 수 있다. 그러나, 누설 전류로부터 온 전류로 전류의 증가의 제한된(예를 들어, kT/q) 속도로 인해, MOSFET가 낮은 공급 전압들에서 동작될 때, 온 전류(및 따라서 성능)는 그것의 임계 전압 근처에서 동작하고 있을 수 있기 때문에 상당히 감소된다.
다른 구현들에서, 터널링 전계 효과 트랜지스터들(tunneling field-effect transistors)(TFETs)이 구현될 수 있다. 그러한 TFET들은 더 예리한 턴 온 작용(예를 들어, MOSFET들보다 더 낮은 역치 아래 기울기)을 달성할 수 있으며, 그것은 더 낮은 공급 전압들에서 MOSFET들보다 더 높은 온 전류들을 가능하게 할 수 있다. 그러나, 그러한 TFET 특성들을 달성하기 위해, 다양한 재료들 및/또는 제조 진보들, 예컨대 엑조틱(exotic) 채널 재료들을 개발하는 것, 그러한 엑조틱 채널 재료들 상에 낮은 결함 밀도 산화물들을 달성하는 것, 및/또는 그러한 엑조틱 재료들을 사용하여 얇은 트랜지스터 본체들을 제조하는 것이 요구될 수 있다.
그와 같이, 기존 기술들은 높은 성능 및 낮은 누설 전류들을 갖는 낮은 전력 트랜지스터들을 제공하지 않는다. 더욱이, 대체 기술들 예컨대 TFET들은 새로운 재료 요건들로 인해 상당한 개발 노력들을 필요로 할 수 있다. 그러한 문제들은 낮은 전력 집적 회로 구현들에서 중대해질 수 있다.
본원에 설명되는 재료는 첨부 도면들에서 제한이 아닌 예로 예시된다. 예시의 단순성 및 명료성을 위해, 도면들에 예시된 요소들은 반드시 축척에 따라 도시되는 것은 아니다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 더욱이, 적절하게 고려되는 경우, 참조 라벨들은 대응하거나 유사한 요소들을 표시하기 위해 도면들 중에서 반복되었다. 도면들에서,
도 1은 예시적 트랜지스터의 평면도이다.
도 2는 오프 상태에서 예시적 N-F3ET에 대한 예시적 밴드 다이어그램을 예시한다.
도 3은 온 상태에서 예시적 N-F3ET에 대한 예시적 밴드 다이어그램을 예시한다.
도 4는 오프 상태에서 예시적 P-F3ET에 대한 예시적 밴드 다이어그램을 예시한다.
도 5는 온 상태에서 예시적 P-F3ET에 대한 예시적 밴드 다이어그램을 예시한다.
도 6a는 예시적 N-F3ET에 대한 예시적 터널 접합을 위한 예시적 밴드 다이어그램을 예시한다.
도 6b는 예시적 P-F3ET에 대한 예시적 터널 접합을 위한 예시적 밴드 다이어그램을 예시한다.
도 7은 예시적 MOSFET 및 예시적 F3ET에 대한 게이트 전압 대 드레인 전류의 예시적 차트를 예시한다.
도 8은 예시적 MOSFET 및 예시적 F3ET에 대한 에너지 대 전류 스펙트럼의 예시적 차트를 예시한다.
도 9는 소스 페르미 필터를 갖는 트랜지스터를 형성하는 예시적 프로세스를 예시하는 흐름도이다.
도 10은 소스 페르미 필터 전계 효과 트랜지스터들을 갖는 집적 회로를 이용하는 이동 컴퓨팅 플랫폼의 예시적 도해이다.
도 11은 본 개시내용의 적어도 일부 구현들에 따라 모두 배열되는 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들 또는 구현들은 이제 동봉된 도면들을 참조하여 설명된다. 특정 구성들 및 배열들이 논의되지만, 이것은 예시적 목적들만을 위해 수행된다는 점이 이해되어야 한다. 관련 기술분야의 통상의 기술자들은 다른 구성들 및 배열들이 설명의 사상 및 범위로부터 벗어나는 것 없이 이용될 수 있는 것을 인식할 것이다. 본원에 설명되는 기술들 및/또는 배열들이 또한 본원에 설명되는 것과 다른 여러 가지 다른 시스템들 및 응용들에 이용될 수 있는 것은 관련 기술분야의 통상의 기술자들에게 분명할 것이다.
이하의 상세한 설명에서 그것의 일부를 형성하는 첨부 도면들이 참조되며, 여기서 유사한 번호들은 대응하거나 유사한 요소들을 표시하기 위해 도처에서 유사한 부분들을 지정할 수 있다. 예시의 단순성 및/또는 명료성을 위해, 도면들에 예시되는 요소들은 반드시 축척에 따라 도시되는 것은 아니라는 점이 이해될 것이다. 예를 들어, 요소들의 일부의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 더욱이, 다른 실시예들이 이용될 수 있고 구조적 및/또는 논리적 변경들이 청구된 발명 대상의 범위로부터 벗어나는 것 없이 이루어질 수 있다는 점이 이해되어야 한다. 또한 방향들 및 참조들, 예를 들어 위, 아래, 상단, 하단, 위에, 아래에 등은 도면들 및 실시예들의 논의를 용이하게 하기 위해 사용될 수 있고 청구된 발명 대상의 응용을 제한하도록 의도되지 않는다는 점이 주목되어야 한다. 따라서, 이하의 상세한 설명은 제한적 의미로 해석되지 않아야 하고 청구된 발명 대상의 범위는 첨부된 청구항들 및 그들의 균등물들에 의해 정의된다.
이하의 설명에서, 다수의 상세가 제시된다. 그러나, 본 발명이 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 분명할 것이다. 일부 사례들에서, 널리 공지된 방법들 및 디바이스들은 본 발명을 모호하게 하는 것을 회피하기 위해, 상세하게 보다는 오히려, 블록도 형태로 도시된다. 본 명세서 도처에서 "하나의 실시예" 또는 "일 실시예"에 대한 참조는 실시예와 관련하여 설명되는 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 도처의 다양한 장소들에서 "하나의 실시예에서" 또는 "일 실시예에서"의 출현들은 본 발명의 동일한 실시예를 반드시 언급하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예들과 연관되는 특정 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 어디든지 제2 실시예와 조합될 수 있다.
본 발명의 설명 및 첨부된 청구항들에 사용되는 바와 같이, 단수 형태들 "하나의(a,an)" 및 "상기(the)"는 맥락이 달리 분명히 지시하지 않는 한, 복수 형태들을 또한 포함하도록 의도된다. 또한 본원에 사용되는 바와 같은 용어 "및/또는"은 연관된 열거 항목들 중 하나 이상의 임의의 및 모든 가능한 조합들을 언급하고 포괄한다는 점이 이해될 것이다.
용어들 "결합된" 및 "연결된"은 그들의 파생어들과 함께, 구성요소들 사이의 구조 관계들을 설명하기 위해 본원에 사용될 수 있다. 이러한 용어들이 서로에 대한 동의어들로 의도되지 않는다는 점이 이해되어야 한다. 오히려, 특정 실시예들에서, "연결된"은 2개 이상의 요소들이 서로 직접 물리적으로 또는 전기적으로 접촉되는 것을 표시하기 위해 사용될 수 있다. "결합된"은 2개 이상의 요소가 서로(그 사이의 다른 개재 요소들과) 직접 또는 간접적으로 물리적으로 또는 전기적으로 접촉되는 것, 및/또는 2개 이상의 요소가 (예를 들어, 원인 결과 관계에서와 같이) 서로 협력하거나 상호작용하는 것을 표시하기 위해 사용될 수 있다.
용어들 "위에", "아래에", "사이에", "상에", 및/또는 등은 본원에 사용되는 바와 같이, 다른 층들 또는 구성요소들에 대해 하나의 재료 층 또는 구성요소의 상대 위치를 언급한다. 예를 들어, 다른 층 위에 또는 아래에 배치되는 하나의 층은 다른 층과 직접 접촉될 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 더욱이, 2개의 층 사이에 배치되는 하나의 층은 2개의 층과 직접 접촉될 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 대조적으로, 제2 층 "상의" 제1 층은 그러한 제2 층과 직접 접촉된다. 유사하게, 달리 명백히 명시되지 않는 한, 2개의 특징부 사이에 배치되는 하나의 특징부는 인접 특징부들과 직접 접촉될 수 있거나 하나 이상의 개재 특징부들을 가질 수 있다.
이러한 설명 도처에 사용되고, 청구항들에 사용되는 바와 같이, 용어 "~ 중 적어도 하나" 또는 "~ 중 하나 이상"에 의해 연결되는 항목들의 열거는 열거된 용어들의 임의의 조합을 의미할 수 있다. 예를 들어, 구 "A, B 또는 C 중 적어도 하나"는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
트랜지스터들, 디바이스들, 장치들, 컴퓨팅 플랫폼들, 및 방법들은 소스와 소스 콘택트 사이에 배치되는 페르미 필터들을 갖는 트랜지스터들과 관련하여 아래에 설명된다.
상기 설명된 바와 같이, 낮은 누설 전류들을 갖는 낮은 전력 트랜지스터들을 구현하는 것이 유리할 수 있다. 그러나, 현재 트랜지스터 설계들 예컨대 MOSFET들은 그들의 역치 아래 기울기의 이론적 제한으로 인해 제한들을 가질 수 있다. 예를 들어, 누설 전류(예를 들어, 디바이스의 대기 전력을 결정할 수 있음)로부터 온 전류(예를 들어, 디바이스의 성능을 결정할 수 있음)로 전류의 증가의 제한된 속도로 인해, MOSFET가 낮은 공급 전압에서 동작될 때, 온 전류는 그것의 임계 전압 근처에서 동작하고 있을 수 있기 때문에 상당히 감소될 수 있다. 대안 설계들, 예컨대, TFET들은 더 예리한 턴 온 작용(예를 들어, 더 낮은 역치 아래 기울기)을 제공할 수 있다. 그러나, 그러한 설계들은 엑조틱 채널 재료들에 대한 요구, 그러한 엑조틱 채널 재료들 상에 낮은 결함 밀도들에 대한 요구, 및/또는 그러한 엑조틱 재료들을 사용하여 얇은 트랜지스터 본체들을 제조하는 요구로 인해 구현하고 제조하기에 어려울 수 있다.
본원에 논의되는 예시적 트랜지스터들은 더 예리한 턴 온 작용 및 종래의 재료들을 사용하는 장점을 제공할 수 있다. 예를 들어, 본원에 논의되는 트랜지스터들은 낮은 누설을 제공할 수 있으며, 낮은 누설은 낮은 대기 전력을 갖는 집적 회로들(및 그에 따른 제품들)에 이용될 수 있다. 일부 예들에서, 트랜지스터는 소스 및 드레인이 제1 극성을 갖도록 소스와 드레인 사이에 배치되는 채널을 포함할 수 있다(예를 들어, 소스 및 드레인은 N+ 도핑된 또는 P+ 도핑된 재료들 등일 수 있음). 트랜지스터는 채널에 인접한 게이트 및 페르미 필터가 제1 극성에 상보적인 제2 극성을 갖도록 소스와 소스 콘택트 사이에 배치되는 페르미 필터를 가질 수 있다(예를 들어, 페르미 필터는 소스가 N+ 도핑될 때 P+ 도핑될 수 있거나 소스가 P+ 도핑될 때 N+ 도핑될 수 있거나 이와 유사할 수 있다). 더욱이, 페르미 필터 및 소스는 그 사이에 터널 접합을 형성할 수 있고 터널 접합은 게이트로부터의 일부 측방 거리일 수 있다. 예를 들어, 터널 접합은 그것이 게이트 등 아래에 있지 않거나 게이트 등에 직접 인접하도록 게이트에서 떨어져 있을 수 있다.
그러한 트랜지스터들은 높은 에너지 필터링(예를 들어, 페르미 필터를 통함) 및 종래의(예를 들어, 종래의 최신 기술) 재료들의 구현을 제공할 수 있다. 예를 들어, 본원에 논의되는 바와 같이 페르미 필터를 구현하는 트랜지스터는 페르미 필터 전계 효과 트랜지스터(Fermi filter field effect transistor)(F3ET)를 특징으로 할 수 있다. 그러한 F3ET들은 현재 트랜지스터들에 비해 낮은 누설 전류, 더 예리한 턴 온 특성들, 및 증가된 성능을 제공할 수 있다. 더욱이, 그러한 F3ET들은 일부 예들에서, 종래의 재료들(예를 들어, 종래의 채널, 산화물, 및 본체 재료들)에 의해 구현될 수 있다.
도 1은 본 개시내용의 적어도 일부 구현들에 따라 배열되는 예시적 트랜지스터(100)의 평면(하향식)도이다. 도 1에 도시된 바와 같이, 트랜지스터(100)는 기판 층(111) 상에 및/또는 내에 형성되는 채널(101), 소스(102), 드레인(103), 게이트(104), 페르미 필터(105), 소스 콘택트(106), 및 드레인 콘택트(107)를 포함할 수 있다. 도시된 바와 같이, 채널(101)은 소스(102)와 드레인(103) 사이에 배치될 수 있다. 더욱이, 소스(102) 및 드레인(103)은 제1 극성, 개별 극성, 사전 선택된 극성 등을 가질 수 있다(예를 들어, 소스(102) 및 드레인(103)은 동일한 극성을 가질 수 있음). 드레인 콘택트(107)는 드레인(103)에 결합될 수 있고 드레인 콘택트(107)는 임의의 적절한 접촉 재료 예컨대 드레인(103)과 동일한 극성을 갖는 접촉 금속을 포함할 수 있다. 또한, 소스 콘택트(106)는 페르미 필터(105)에 결합될 수 있다. 소스 콘택트(106)는 임의의 적절한 접촉 재료 예컨대 접촉 금속 등을 포함할 수 있다. 일부 예들에서, 소스 콘택트(106)는 더 낮은 접촉 저항을 위해 페르미 필터(105)와 동일한 극성을 가질 수 있고, 다른 예들에서, 소스 콘택트(106)는 실제 제조 목적들을 위해 페르미 필터(105)에 관한 상보적 극성 및 107과 동일한 극성을 가질 수 있다.
도시된 바와 같이, 게이트(104)는 게이트(104)가 트랜지스터(100)를 스위칭하기 위해 전기 필드를 채널(101)에 제공할 수 있도록 채널(101)에 인접할 수 있다. 게이트(104)를 통해 인가되는 전압들에 관한 트랜지스터(100)의 동작은 본원의 다른 곳에서 더 논의된다. 게이트(104)는 임의의 적절한 게이트 재료, 재료들의 스택, 게이트 스택 등을 포함할 수 있다. 예를 들어, 게이트(104)는 게이트 유전체, 예컨대, 산화물, 하이-k 재료, 또는 이와 유사한 것 및 게이트 금속 또는 도체, 예컨대, 도핑된 폴리실리콘, 금속 또는 금속들, 또는 이와 유사한 것을 포함할 수 있다.
예시된 예에서, 트랜지스터(100)는 채널(101)이 기판 층(111) 위에 연장될 수 있도록(예를 들어, 채널(101)이 기판 층(111)의 재료 또는 다른 재료의 핀 내에 형성될 수 있도록) 그리고 게이트(104)(예를 들어 게이트(104)는 2개의 게이트 전극을 포함함) 사이에 연장될 수 있도록 이중 게이트 트랜지스터(예를 들어, 이중 게이트 트랜지스터 구조체를 가짐)일 수 있다. 다른 예들에서, 트랜지스터(100)는 채널(101)이 기판 층(111) 위에 연장될 수 있고(예를 들어, 채널(101)이 기판 층(111)의 재료 또는 다른 재료의 핀 내에 형성될 수 있고) 게이트(104)가 채널(101)을 둘러쌀 수 있도록 FinFET 트랜지스터(예를 들어, FinFET 트랜지스터 구조체를 가짐)일 수 있다. 또 다른 예들에서, 트랜지스터(100)는 채널(101)이 기판 층(111) 내에 형성될 수 있고 게이트(104)가 채널(101) 위에 또는 상에 배치될 수 있도록 평면 트랜지스터(예를 들어, 평면 트랜지스터 구조체를 가짐)일 수 있다. 예를 들어, 본원에 논의되는 트랜지스터 요소들은 임의의 적절한 트랜지스터 구조체 예컨대 이중 게이트 트랜지스터 구조체, FinFET 트랜지스터 구조체, 평면 트랜지스터 구조체 등을 통해 구현될 수 있다. 일부 예들에서, 트랜지스터(100)는 나노와이어 트랜지스터일 수 있으며, 게이트(104)는 채널(101)을 완전히 둘러싼다.
기판 층(111)은 표 1 내지 표 4에 관해 또는 본원의 다른 곳에서 논의되는 것들과 같은 임의의 적절한 재료 또는 재료들을 포함할 수 있다. 예를 들어, 기판 층(111)은 단결정 실리콘, 게르마늄, 게르마늄 주석, 비소화 인듐, 안티몬화 인듐, 안티몬화 갈륨, 실리콘 게르마늄, III-V 계 재료, 탄화 실리콘, 사파이어 등을 포함할 수 있다. 더욱이, 일부 예들에서, 기판 층(111)은 기판 층(111)과 동일한 재료 또는 지지 재료 또는 벌크 재료 등과 상이한 재료 등을 갖는 기판(예를 들어, 도시되지 않은 벌크 기판) 상에 배치될 수 있다. 예를 들어, 기판은 단결정 실리콘, 게르마늄, 게르마늄 주석, 비소화 인듐, 안티몬화 인듐, 안티몬화 갈륨, 실리콘 게르마늄, III-V 계 재료, 탄화 실리콘, 사파이어 등을 포함할 수 있다.
논의되는 바와 같이, 소스(102) 및 드레인(103)은 극성을 가질 수 있다. 예를 들어, 소스(102) 및 드레인(103)의 극성은 제1 극성, 선택된 극성, 개별 극성 등을 특징으로 할 수 있다. 예를 들어, N-F3ET 구조체들에 대해, 트랜지스터(100)의 소스(102) 및 드레인(103)은 음의 극성을 가질 수 있고 P-F3ET 구조체들에 대해, 트랜지스터(100)의 소스(102) 및 드레인(103)은 양의 극성을 가질 수 있다. 페르미 필터(105)는 소스(102) 및 드레인(103)의 극성에 관해 상보적 극성을 가질 수 있다. 예를 들어, 소스(102) 및 드레인(103)은 양의 극성을 가질 수 있고 페르미 필터(105)는 음의 극성을 가질 수 있거나 소스(102) 및 드레인(103)은 음의 극성을 가질 수 있고 페르미 필터(105)는 양의 극성을 가질 수 있다. 예를 들어, 소스(102)와 페르미 필터(105) 사이의 그러한 상보적 극성은 본원에 더 논의되는 바와 같이 유리한 성능 특성들을 제공할 수 있다. 예를 들어, 네거티브 도핑된 소스 및 드레인 및 포지티브 도핑된 페르미 필터를 포함하는 트랜지스터 구조체는 N-F3ET들에 대해 구현될 수 있고 포지티브 도핑된 소스 및 드레인 및 네거티브 도핑된 페르미 필터를 포함하는 트랜지스터 구조체는 N-F3ET들에 대해 구현될 수 있다.
더욱이, 페르미 필터(105) 및 소스(102)는 그 사이에 터널 접합(110)을 가질 수 있다. 터널 접합(110)은 본원에 더 논의되는 바와 같이 전자들의 터널링을 허용하는 페르미 필터(105)와 소스(102) 사이의 임의의 적절한 접합을 포함할 수 있다. 예를 들어, 터널 접합(110)은 호모 접합(예를 들어, 상이한 극성들로 도핑되는 유사한 재료들 사이의 접합) 또는 헤테로 접합(예를 들어, 상이한 극성들을 갖고 및/또는 상이한 극성들로 도핑되는 상이한 재료들 사이의 접합)을 포함할 수 있다. 그러한 헤테로 접합들은 스태거드 갭들(staggered gaps) 또는 브로큰 갭들(broken gaps) 또는 이와 유사한 것을 포함할 수 있다. 페르미 필터(105)는 본원에 더 논의되는 바와 같이 높은 에너지 전자들의 필터링을 제공하기 위해 임의의 재료 또는 재료들을 포함할 수 있다. 예를 들어, 페르미 필터(105)는 페르미 필터 층, 필터, 필터 층, 전자 필터, 또는 이와 유사한 것을 특징으로 할 수 있다.
논의되는 바와 같이, 트랜지스터(100)는 설명된 소스, 드레인, 및 페르미 필터 극성 특성들을 발생시키기 위해 임의의 조합으로 임의의 재료, 재료들, 도펀트들 등을 포함할 수 있다. 예를 들어, 논의되는 바와 같이, 트랜지스터(100)의 설계는 광범위한 재료 연구, 결함 감소, 또는 이와 유사한 것 없이 좋게 특징지어지고 및/또는 제조가능한 재료들을 사용하는 장점을 제공할 수 있다. 예를 들어, 표 1 및 표 2는 실리콘 채널, 소스, 및 드레인 재료들을 사용하여 N-F3ET들 및 P-F3ET들에 대한 예시적 재료 옵션들을 열거한다.
표 1에 나타낸 바와 같이, 예를 들어, N-F3ET는 N+ 도핑된 실리콘(Si) 소스(102), 언도핑된(예를 들어, 진성(i)) 실리콘 채널(101), 및 N+ 도핑된 실리콘 드레인(103)을 포함할 수 있다. 그러한 예들에서, 페르미 필터(105)는 P+ 도핑된 실리콘(예를 들어, 소스(102)와의 호모 접합을 제공함), P+ 도핑된 게르마늄(Ge)(예를 들어, 소스(102)와의 헤테로 접합을 제공함), 또는 P+ 도핑된 게르마늄 주석(GeSn)(예를 들어, 소스(102)와의 헤테로 접합을 제공함)일 수 있다.
Figure pct00001
더욱이, 표 2에 나타낸 바와 같이, P-F3ET는 P+ 도핑된 실리콘 소스(102), 언도핑된 실리콘 채널(101), 및 P+ 도핑된 실리콘 드레인(103)을 포함할 수 있다. 그러한 예들에서, 페르미 필터(105)는 N+ 도핑된 실리콘(예를 들어, 소스(102)와의 호모 접합을 제공함), N+ 도핑된 비소화 인듐(InAs)(예를 들어, 소스(102)와의 헤테로 접합을 제공함), 또는 N+ 도핑된 안티몬화 인듐(InSb)(예를 들어, 소스(102)와의 헤테로 접합을 제공함)일 수 있다.
Figure pct00002
논의되는 바와 같이, 트랜지스터(100)는 실리콘을 포함하는 채널, 소스, 및 드레인을 가질 수 있다. 그러나, 논의되는 바와 같이, 트랜지스터(100)는 본원에 논의되는 트랜지스터 특성들을 제공하기 위해 임의의 재료 또는 재료들을 포함할 수 있다. 표 3 및 표 4는 N-F3ET들 및 P-F3ET들에 대한 부가 예시적 재료 옵션들을 열거한다.
표 3에 나타낸 바와 같이, 일부 예들에서, N-F3ET는 N+ 도핑된 비소화 인듐 갈륨(InGaAs) 소스(102), 언도핑된(예를 들어, 진성(i)) 비소화 인듐 갈륨 채널(101), 및 N+ 도핑된 비소화 인듐 갈륨 드레인(103)을 포함할 수 있다. 그러한 예들에서, 페르미 필터(105)는 P+ 도핑된 실리콘(예를 들어, 소스(102)와의 헤테로 접합을 제공함) 또는 P+ 도핑된 안티몬화 갈륨(예를 들어, 소스(102)와의 헤테로 접합을 제공함) 등일 수 있다. 또한, 표 3에 나타낸 바와 같이, 일부 예들에서, N-F3ET는 N+ 도핑된 비소화 인듐 소스(102), 언도핑된(예를 들어, 진성(i)) 비소화 인듐 채널(101), 및 N+ 도핑된 비소화 인듐 드레인(103)을 포함할 수 있다. 그러한 예들에서, 페르미 필터(105)는 P+ 도핑된 실리콘(예를 들어, 소스(102)와의 헤테로 접합을 제공함) 또는 P+ 도핑된 안티몬화 갈륨(예를 들어, 소스(102)와의 헤테로 접합을 제공함) 또는 이와 유사한 것일 수 있다.
Figure pct00003
표 4에 나타낸 바와 같이, 일부 예들에서, P-F3ET는 P+ 도핑된 게르마늄 소스(102), 언도핑된(예를 들어, 진성(i)) 게르마늄 채널(101), 및 P+ 도핑된 게르마늄 드레인(103)을 포함할 수 있다. 그러한 예들에서, 페르미 필터(105)는 N+ 도핑된 실리콘(예를 들어, 소스(102)와의 헤테로 접합을 제공함) 또는 N+ 도핑된 게르마늄(예를 들어, 소스(102)와의 호모 접합을 제공함) 또는 이와 유사한 것일 수 있다. 또한, 표 4에 나타낸 바와 같이, 일부 예들에서, P-F3ET는 P+ 도핑된 안티몬화 갈륨(GaSb) 소스(102), 언도핑된(예를 들어, 진성(i)) 안티몬화 갈륨 채널(101), 및 P+ 도핑된 안티몬화 갈륨 드레인(103)을 포함할 수 있다. 그러한 예들에서, 페르미 필터(105)는 N+ 도핑된 비소화 인듐(예를 들어, 소스(102)와의 헤테로 접합을 제공함) 또는 N+ 도핑된 비소화 인듐 갈륨(예를 들어, 소스(102)와의 호모 접합을 제공함) 또는 이와 유사한 것일 수 있다.
Figure pct00004
논의되는 바와 같이, 소스(102), 드레인(103), 및 페르미 필터(105)는 도핑된 재료들을 포함할 수 있다. 일부 예들에서, 소스(102), 드레인(103), 및 페르미 필터(105)는 약 1018 cm-3 내지 약 1020 cm-3 또는 그 이상의 범위의 도펀트 농도들을 가지고 과농도로 도핑될 수 있다. 예를 들어, 소스(102), 드레인(103), 및 페르미 필터(105)는 도핑됨(doped), 고농도로 도핑됨(highly doped), 과농도로 도핑됨(heavily doped), 또는 이와 유사한 것을 특징으로 할 수 있다. 예를 들어, 도핑된 영역들 등은 도핑(doping) 또는 과농도 도핑(heavy doping)을 표시하기 위해 본원에서 단일 +(예를 들어, N+ 또는 P+)을 사용하여 라벨링된다. 더욱이, 표 1 내지 표 4는 소스(102), 드레인(103), 및 페르미 필터(105)에 대한 예시적 재료들을 예시한다. 그러나, 다른 재료들 예컨대 소스(102)와 페르미 필터(105) 사이에 호모 접합을 제공하는 임의의 적절한 재료들 또는 소스(102)와 페르미 필터(105) 사이에 브로큰 또는 스태거드 갭 헤테로 접합을 제공하는 임의의 적절한 재료들은 N-F3ET들 및/또는 P-F3ET들을 통해 구현될 수 있다.
도 1을 참조하여, 도시된 바와 같이, 페르미 필터(105)는 길이(LFF)(108)를 가질 수 있고 소스(103)는 길이(LS)(109)를 가질 수 있다. 예를 들어, 길이(108) 및 길이(109)는 트랜지스터(100)의 소스로부터 드레인으로의 방향을 따르는 측방 길이들일 수 있다. 더욱이, 도시된 바와 같이, 길이(109)는 게이트(104)와 터널 접합(110) 사이에 측방 거리를 제공하거나 정의할 수 있다. 예를 들어, 도시된 바와 같이, 터널 접합(110)은 게이트(104)로부터의 측방 거리(예를 들어, 비제로 측방 거리)일 수 있어서, 터널 접합은 채널(101) 내에 있지 않거나 게이트(104)에 직접 인접하지 않거나 이와 유사할 수 있다. 그러한 구조체(예를 들어, 게이트(104)로부터 측방 거리를 터널 접합(110)에 제공함)는 본원에 논의되는 바와 같이 유리한 트랜지스터 성질들을 제공할 수 있다. 도 1의 예에서, 길이(109), 터널 접합(110)과 게이트(104) 사이의 측방 거리 및 터널 접합(110)과 채널(101) 사이의 측방 거리는 동일하다. 그러나, 그러한 거리들 또는 길이들은 상이할 수 있다. 예를 들어, 게이트(104)는 길이(109) 및 터널 접합(110)과 게이트(104) 사이의 측방 거리가 상이하도록 소스(102)의 일부를 오버레이하거나 채널(101)의 일부를 노출할 수 있다. 길이(108), 길이(109), 및 터널 접합(110)과 게이트(104) 사이의 측방 거리는 임의의 적절한 길이들 또는 거리들일 수 있다. 예를 들어, 길이(108), 길이(109), 및 터널 접합(110)과 게이트(104) 사이의 측방 거리는 (예를 들어, 터널 접합(110)과 게이트(104) 사이의 측방 거리가 5 나노미터 이상 및 20 나노미터 이하이도록) 약 5 nm 내지 20 nm의 범위, 약 5 nm 내지 10 nm의 범위, 약 10 nm 내지 25 nm의 범위 등일 수 있다. 더욱이, 드레인(103)은 길이(LD)를 가질 수 있으며, 이 길이는 임의의 적절한 길이 또는 길이(109) 등과 유사한 거리일 수 있다.
논의되는 바와 같이, 트랜지스터(100)는 임의의 적절한 트랜지스터 구조체 예컨대 이중 게이트 트랜지스터 구조체, FinFET 트랜지스터 구조체, 평면 트랜지스터 구조체 등에 기초하여 구현될 수 있다. 예를 들어, 이중 게이트 또는 FinFET 트랜지스터 구조체에서, 터널 접합(110)과 게이트(104) 사이의 측방 거리는 채널(101) 및 소스(102)를 포함하는 핀 또는 다른 구조체를 따라는 거리일 수 있다. 평면 트랜지스터 구조체에서, 터널 접합(110)과 게이트(104) 사이의 측방 거리는 채널(101) 및 소스(102)를 포함하는 기판 층(111)을 따르는 거리일 수 있다. 예를 들어, 페르미 필터(105)는 도 1에 도시된 바와 같이 소스(102)에 인접할 수 있고 소스(102)에서 떨어져서 측방 거리의 방향을 따라 연장될 수 있다. 논의되는 바와 같이, 트랜지스터(100)는 또한 나노와이어 트랜지스터 구조체에 기초할 수 있다. 다른 예들에서, 페르미 필터(105)의 일부 또는 전부는 소스(102)에 인접하고 소스 위에(예를 들어, 소스의 꼭대기에) 있을 수 있다. 그러한 예들에서, 터널 접합(110)과 게이트(104) 사이의 측방 거리가 감소될 수 있다. 그러나, 유효 거리(예를 들어, 채널(101)로부터 소스(102)를 통해, 페르미 필터(105)를 통해, 그리고 소스 콘택트(106)를 통해 전도성 경로를 따르는 거리)가 유지된다. 예를 들어, 본원에 사용되는 바와 같이, 유효 거리는 트랜지스터 예컨대 트랜지스터(100)의 전도성 경로를 따르는 임의의 거리를 포함할 수 있다. 예를 들어, 터널 접합(110)은 게이트(104)가 스위칭 또는 바이어싱 또는 이와 유사하게 될 때 터널 접합(110)의 전기적 성질들이 변경되지 않거나 실질적으로 변경되지 않도록 하는 게이트(104)로부터의 유효 거리일 수 있다. 다른 예들에서, 영역(105, 102 및 107)은 트랜지스터를 더 소형으로 만들기 위해 게이트(104) 및 채널(101) 주위를(예를 들어, 직선이 아님) 둘러쌀 수 있다.
도 2는 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 오프 상태에서 예시적 N-F3ET(240)에 대한 예시적 밴드 다이어그램(200)을 예시한다. 도 2에 도시된 바와 같이, 밴드 다이어그램(200)은 전도 밴드를 나타내는 상부 에지 및 가전자 밴드를 나타내는 하부 에지를 갖는 밴드 갭(250)을 포함할 수 있다. 예를 들어, 본원에 예시되거나 논의되는 밴드 갭(250) 및 다른 밴드 갭들은 어떠한 전자 상태도 존재하지 않을 수 있는 에너지 범위들을 N-F3ET(240)에 걸쳐 제공할 수 있다. 또한, 도 2에 도시된 바와 같이, N-F3ET(240)는 P+ 도핑된 페르미 필터(205), N+ 도핑된 소스(202), 언도핑된 또는 진성 채널(201), 및 N+ 도핑된 드레인(203)을 포함할 수 있다. 예를 들어, P+ 도핑된 페르미 필터(205), N+ 도핑된 소스(202), 채널(201), 및 N+ 도핑된 드레인(203)은 페르미 필터(105), 소스(102), 채널(101), 및 드레인(103) 각각과 같이 구현될 수 있다(도 1을 언급함). 더욱이, 터널 접합(210)은 P+ 도핑된 페르미 필터(205)와 N+ 도핑된 소스(202) 사이에 형성되거나 제공될 수 있다. 도 2의 예시에서, 예를 들어, 터널 접합(210)은 도 1에 대해 본원에 논의되는 바와 같이 임의의 적절한 재료들을 갖는 P+ 도핑된 페르미 필터(205) 및 N+ 도핑된 소스(202)와의 호모 접합일 수 있다. 또한, 도 2에 도시된 바와 같이, 밴드 다이어그램(200)은 N-F3ET(240)에 걸쳐 전자 에너지 레벨들을 예시할 수 있다. 예를 들어, 소스 전자들(예를 들어, 전하 캐리어들)은 N-F3ET(240)의 소스 전극에서 에너지 범위(211)를 넘어 전자 점유(212)를 가질 수 있다. 도시된 바와 같이, 전자 점유(212)는 높은 점유 영역(214)을 포함할 수 있다. 또한, 논의되는 바와 같이, 도 2의 예에서, 게이트 전극(213)은 N-F3ET(240)가 오프 상태에 있도록 그리고 전압의 N-F3ET(240)의 소스 콘택트 및 드레인 콘택트에 걸쳐 인가되도록 오프 상태에 있을 수 있다. 예를 들어, N-F3ET(240)에 걸쳐 제공되는 임의의 전류는 오프 상태에 있는 동안 원하지 않는 누설 전류일 수 있다.
도 2에 도시된 바와 같이 그리고 도 1에 관해 논의된 바와 같이, P+ 도핑된 페르미 필터(205)는 P+ 도핑된 페르미 필터(205)가 N+ 도핑된 소스(202)와 채널(201) 사이의(예를 들어, 도 1에서의 소스(102)와 채널(101) 사이의) 소스 접합(215)으로부터 이격되도록 채널(201) 및 게이트 전극(213)으로부터의 측방 거리 또는 유효 거리(예를 들어, 약 5 내지 20 nm)에 배열될 수 있다. 예를 들어, N+ 도핑된 소스(202)는 소스 콘택트(도 2에 도시되지 않음)에 결합될 수 있다. 화살표(216) 및 차단 표시기(217)에 관해 도시된 바와 같이, 높은 에너지 전자들은 P+ 도핑된 페르미 필터(205)를 통해 제공되는 밴드 갭만큼 소스 콘택트로부터 드레인 콘택트로의(예를 들어, N+ 도핑된 드레인(203)으로 그리고 도시되지 않은 드레인 콘택트 위로의) 횡단으로부터 차단될 수 있다. 예를 들어, P+ 도핑된 페르미 필터(205)에 걸쳐, 높은 에너지 전자 상태들이 발생하지 않을 수 있고 그러한 높은 에너지 전자들과 연관되는 어떠한 누설 전류도 발생하지 않을 수 있다. 화살표(218)에 관해 도시된 바와 같이, 일부 예들에서, 높은 에너지 전자들(예를 들어, 높은 에너지 상태들을 갖는 전자들)은 N+ 도핑된 소스(202)와 연관되는 영역(222)에서 축적되고 N-F3ET(240)를 횡단할 수 있어 원하지 않는 누설 전류를 야기한다. 그러나, 그러한 누설 전류는 P+ 도핑된 페르미 필터(205)의 구현을 통해 크게 감소될 수 있다. 일부 예들에서, 그러한 원하지 않는 누설 전류는 N-F3ET(240)를 위해 높은 품질의 낮은 결함 재료들을 제공함으로써 더 감소될 수 있다.
또한, 화살표(219)를 통해 도 2에 도시된 바와 같이, 높은 점유 영역(214)(예를 들어, 도 2에서 수평 파선들을 통해 도시된 바와 같음)과 연관되는 전자들 및 높은 점유 영역(214)에서의 것들보다 약간 더 높은 에너지 상태를 갖는 전자들은 P+ 도핑된 페르미 필터(205)와 N+ 도핑된 소스(202) 사이의 터널 접합(210)을 통해 터널링될 수 있다. 그러나, 화살표(220) 및 차단 표시기(221)에 관해 도시된 바와 같이, 그러한 전자들은 채널(201)의 밴드 갭에 기초하여 횡단으로부터 차단될 수 있다. 예를 들어, 논의된 오프 상태에서, 게이트 전극(213)은 그러한 전자들이 흐르는 것을 허용하기 위해 채널(201)을 반전시키지 않을 수 있다.
도 3은 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 온 상태에서 예시적 N-F3ET(240)에 대한 예시적 밴드 다이어그램(300)을 예시한다. 도 3에 도시된 바와 같이, 밴드 다이어그램(300)은 도 2에 예시된 바와 같이 전도 밴드를 나타내는 상부 에지 및 가전자 밴드를 나타내는 하부 에지를 갖고 밴드 갭(250)과 유사한 밴드 갭(350)을 포함할 수 있다. 그러나, 도 3에서, 밴드 갭(250)의 험프(hump)(예를 들어, 차단 표시기(221)와 연관됨)는 게이트 전극(213)이 온 상태에 있는 것에 기초하여 저하, 수정, 또는 이동 등될 수 있다. 또한, 도 3에 도시된 바와 같이, N-F3ET(240)는 도 2에 관해 논의된 바와 같이 P+ 도핑된 페르미 필터(205), N+ 도핑된 소스(202), 언도핑된 또는 진성 채널(201), N+ 도핑된 드레인(203), 및 P+ 도핑된 페르미 필터(205)와 N+ 도핑된 소스(202) 사이의 터널 접합(210)을 포함할 수 있다. 더욱이, 밴드 다이어그램(300)은 소스 전자들이 N-F3ET(240)의 소스 전극에서 에너지 범위(211)를 넘어 전자 점유(212)(높은 점유 영역(214)을 포함함)를 가질 수 있도록 N-F3ET(240)에 걸쳐 전자 에너지 레벨들을 예시할 수 있다. 또한, 논의되는 바와 같이, 도 3의 예에서, 게이트 전극(213)은 N-F3ET(240)가 온 상태에 있도록 그리고 전압이 N-F3ET(240)의 소스 콘택트 및 드레인 콘택트에 걸쳐 인가되도록 온 상태에 있을 수 있다.
화살표(216) 및 차단 표시기(217)에 관해 도 3에 도시된 바와 같이, 높은 에너지 전자들은 P+ 도핑된 페르미 필터(205)를 통해 제공되는 밴드 갭만큼 소스 콘택트로부터 드레인 콘택트로의(예를 들어, N+ 도핑된 드레인(203)으로 그리고 도시되지 않은 드레인 콘택트 위로의) 횡단으로부터 차단될 수 있다. 예를 들어, P+ 도핑된 페르미 필터(205)에 걸쳐, 높은 에너지 전자 상태들이 발생하지 않을 수 있고 그러한 높은 에너지 전자들과 연관되는 어떠한 누설 전류도 발생하지 않을 수 있다. N-F3ET(240)의 온 상태의 맥락에서, 그러한 차단은 증가된 저항 및 더 낮은 구동 전류를 야기할 수 있지만, 그러한 장점들은 본원에 논의되는 바와 같이 P+ 도핑된 페르미 필터(205)의 장점들과 비교하여 작을 수 있다. 더욱이, 화살표(320) 및 차단 표시기(321)를 통해 도시된 바와 같이, 높은 점유 영역(214) 내의 일부 전자들은 N-F3ET(240)를 횡단하는 것으로부터 차단될 수 있다.
도 2에 대해 논의되고 화살표(219)를 통해 예시된 바와 같이, 높은 점유 영역(214)(예를 들어, 도 2에서 수평 파선들을 통해 도시된 바와 같음)과 연관되는 전자들 및 높은 점유 영역(214)에서의 것들보다 약간 더 높은 에너지 상태를 갖는 전자들은 P+ 도핑된 페르미 필터(205)와 N+ 도핑된 소스(202) 사이의 터널 접합(210)을 통해 터널링될 수 있다. 도 3에 예시된 온 상태에서 그리고 화살표(301)에 관해 도시된 바와 같이, 그러한 전자들은 N-F3ET(240)를 횡단하고 N-F3ET(240)의 온 상태 동안 구동 전류를 제공할 수 있다. 예를 들어, 논의된 온 상태에서, 게이트 전극(213)은 그러한 전자들이 흐르는 것을 허용하기 위해 채널(201)을 반전시킬 수 있다.
도 4는 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 오프 상태에서 예시적 P-F3ET(440)에 대한 예시적 밴드 다이어그램(400)을 예시한다. 도 4에 도시된 바와 같이, 밴드 다이어그램(400)은 전도 밴드를 나타내는 에지 및 가전자 밴드를 나타내는 에지를 갖는 밴드 갭(450)을 포함할 수 있다. 또한, 도 4에 도시된 바와 같이, N-F3ET(440)는 N+ 도핑된 페르미 필터(405), P+ 도핑된 소스(402), 언도핑된 또는 진성 채널(401), 및 P+ 도핑된 드레인(403)을 포함할 수 있다. 예를 들어, N+ 도핑된 페르미 필터(405), P+ 도핑된 소스(402), 채널(401), 및 P+ 도핑된 드레인(403)은 페르미 필터(105), 소스(102), 채널(101), 및 드레인(103) 각각과 같이 구현될 수 있다. 더욱이, 터널 접합(410)은 페르미 필터(405)와 P+ 도핑된 소스(402) 사이에 형성되거나 제공될 수 있다. 도 4의 예시에서, 예를 들어, 터널 접합(410)은 도 1에 대해 본원에 논의된 바와 같이 임의의 적절한 재료들을 갖는 N+ 도핑된 페르미 필터(405) 및 P+ 도핑된 소스(402)와의 호모 접합일 수 있다. 그러나, 헤테로 접합이 또한 구현될 수 있다. 또한, 도 4에 도시된 바와 같이, 밴드 다이어그램(400)은 P-F3ET(440)에 걸쳐 전자 에너지 레벨들을 예시할 수 있다. 예를 들어, 소스 및 드레인 전자들(예를 들어, 전하 캐리어들)은 P-F3ET(440)의 소스 전극에서 에너지 범위(411)(예를 들어, 높은 점유 영역(414)을 포함함)를 넘어 전자 점유 차이(412)를 가질 수 있다. 이것은 정공들(빈 전자 상태들)이 에너지 범위(414) 주위의 높은 점유에 있는 것을 제안한다. 도 4의 예에서, 게이트 전극(413)은 P-F3ET(440)가 오프 상태에 있도록 그리고 전압이 P-F3ET(440)의 소스 콘택트 및 드레인 콘택트에 걸쳐 인가되도록 오프 상태에 있을 수 있고 P-F3ET(440)에 걸쳐 제공되는 임의의 전류는 오프 상태에 있는 동안 원하지 않는 누설 전류일 수 있다.
도시된 바와 같이, N+ 도핑된 페르미 필터(405)는 N+ 도핑된 페르미 필터(405)가 P+ 도핑된 소스(402)와 언도핑된 또는 진성 채널(401) 사이의 소스 접합(415)으로부터 이격되도록 채널(401) 및 게이트 전극(413)으로부터의 측방 거리(예를 들어, 약 5 내지 20 nm)에 배열될 수 있다. 화살표(416) 및 차단 표시기(417)에 관해 도시된 바와 같이, 높은 에너지 정공들은 N+ 도핑된 페르미 필터(405)를 통해 제공되는 밴드 갭만큼 소스 콘택트로부터 드레인 콘택트로의(예를 들어, to P+ 도핑된 드레인(403)으로 그리고 도시되지 않은 드레인 콘택트 위로의) 횡단으로부터 차단될 수 있다. 예를 들어, N+ 도핑된 페르미 필터(405)에 걸쳐, 높은 에너지 정공 또는 전하 캐리어 상태들이 발생하지 않을 수 있고 어떠한 연관된 누설 전류도 발생하지 않을 수 있다. 화살표(418)에 관해 도시된 바와 같이, 일부 예들에서, 높은 에너지 전하 캐리어들(예를 들어, 높은 에너지 상태들을 갖는 정공들)은 영역(422)에서 축적되고 P-F3ET(440)를 횡단할 수 있어 원하지 않는 누설 전류를 야기한다. 그러나, 그러한 누설 전류는 P-F3ET(440)에 대한 높은 품질의 낮은 결함 재료들을 갖는 N+ 도핑된 페르미 필터(405)의 구현을 통해 크게 감소될 수 있다.
또한, 화살표(419)를 통해 도 4에 도시된 바와 같이, 높은 점유 영역(414)과 연관되는 정공들 및/또는 다른 정공들은 N+ 도핑된 페르미 필터(405)와 P+ 도핑된 소스(402) 사이의 터널 접합(410)을 통해 터널링될 수 있다. 그러나, 화살표(420) 및 차단 표시기(421)에 관해 도시된 바와 같이, 그러한 정공들(예를 들어, 전하 캐리어들)은 채널(410)의 밴드 갭에 기초하여 횡단으로부터 차단될 수 있다. 예를 들어, 논의된 오프 상태에서, 게이트 전극(413)은 채널(401)의 그러한 횡단을 허용하기 위해 채널(401)을 반전시키지 않을 수 있다.
도 5는 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 온 상태에서 예시적 P-F3ET(440)에 대한 예시적 밴드 다이어그램(500)을 예시한다. 도 5에 도시된 바와 같이, 밴드 다이어그램(500)은 도 4에 예시된 바와 같이 전도 밴드를 나타내는 상부 에지 및 가전자 밴드를 나타내는 하부 에지를 갖고 밴드 갭(450)과 유사한 밴드 갭(550)을 포함할 수 있다. 그러나, 도 5에서, 밴드 갭(450)의 험프(예를 들어, 차단 표시기(421)와 연관됨)는 게이트 전극(413)이 온 상태에 있는 것에 기초하여 상승, 수정, 또는 이동 등될 수 있다. 화살표(416) 및 차단 표시기(417)에 관해 도 5에 도시된 바와 같이, 높은 에너지 정공들(예를 들어, 전하 캐리어들)은 N+ 도핑된 페르미 필터(405)를 통해 제공되는 밴드 갭만큼 소스 콘택트로부터 드레인 콘택트로의 횡단으로부터 차단될 수 있다. 더욱이, 화살표(520) 및 차단 표시기(521)에 관해 도시된 바와 같이, 높은 점유 영역(414) 내의 일부 정공들은 P-F3ET(440)를 횡단하는 것으로부터 차단될 수 있다.
도 4에 관해 논의되고 화살표(419)를 통해 예시된 바와 같이, 높은 점유 영역(414)과 연관되는 정공들 및 다른 정공들은 N+ 도핑된 페르미 필터(405)와 P+ 도핑된 소스(402) 사이의 터널 접합(410)을 통해 터널링될 수 있다. 도 5에 예시된 온 상태에서 그리고 화살표(501)에 관해 도시된 바와 같이, 그러한 정공들은 P-F3ET(440)를 횡단하고 P-F3ET(440)의 온 상태 동안 구동 전류를 제공할 수 있다. 예를 들어, 논의된 온 상태에서, 게이트 전극(413)은 그러한 정공들(예를 들어, 전하 캐리어들)이 흐르는 것을 허용하기 위해 채널(401)을 반전시킬 수 있다.
논의되는 바와 같이, 본원에 설명되는 터널 접합들은 도 2 내지 도 5에 대해 예시된 바와 같이 호모 접합들(예를 들어, 상이한 극성들로 도핑되는 유사한 재료들 사이의 접합) 또는 헤테로 접합들(예를 들어, 상이한 극성들을 갖고 및/또는 상이한 극성들로 도핑되는 상이한 재료들 사이의 접합)일 수 있다.
도 6a는 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 예시적 N-F3ET에 대한 예시적 터널 접합(610)을 위한 예시적 밴드 다이어그램(600)을 예시한다. 도시된 바와 같이, 터널 접합(610)은 페르미 필터(605) 및 소스(602)의 재료들이 상이하도록 밴드 갭(650)을 갖는 페르미 필터(605)(예를 들어, 양의 극성을 가짐)와 밴드 갭(660)을 갖는 소스(602)(예를 들어, 반대 음의 극성을 가짐) 사이의 헤테로 접합일 수 있다. 또한, 화살표(619)를 도시된 바와 같이, 전하 캐리어들(예를 들어, 전자들)은 트랜지스터의 동작 동안 터널 접합(610)을 통해 터널링될 수 있다. 예를 들어, 페르미 필터(605), 소스(602), 및 터널 접합(610)은 본원에 논의되는 페르미 필터(105), 소스(102), 및 터널 접합(110)(도 1을 언급함) 또는 임의의 다른 N-F3ET와 같이 구현될 수 있다.
예를 들어, N-F3ET 구현들에서, 소스(602)는 N+ 실리콘일 수 있고 페르미 필터(605)는 P+ 게르마늄 또는 P+ 게르마늄 주석 등일 수 있다. 다른 N-F3ET 예들에서, 소스(602)는 N+ 비소화 인듐 갈륨일 수 있고 페르미 필터(605)는 P+ 실리콘 또는 P+ 안티몬화 갈륨일 수 있거나 소스(602)는 N+ 비소화 인듐일 수 있고 페르미 필터(605)는 P+ 실리콘 또는 P+ 안티몬화 갈륨 등일 수 있다. 예시된 예에서, 터널 접합(610)은 (예를 들어, 밴드 갭(650) 및 밴드 갭(660)이 적어도 약간의 오버랩을 갖도록) 밴드 갭(650)과 밴드 갭(660) 사이에 스태거드 갭을 갖는 헤테로 접합이다. 다른 예들에서, 터널 접합(610)은 밴드 갭(650) 및 밴드 갭(660)이 그 사이에 어떠한 오버랩도 갖지 않도록 브로큰 갭을 갖는 헤테로 접합일 수 있다.
도 6b는 본 개시내용의 적어도 일부 구현들에 따라 배열되는 예시적 P-F3ET에 대한 예시적 터널 접합(611)을 위한 예시적 밴드 다이어그램(601)을 예시한다. 도시된 바와 같이, 터널 접합(611)은 페르미 필터(606) 및 소스(603)의 재료들이 상이하도록 밴드 갭(651)을 갖는 페르미 필터(606)(예를 들어, 음의 극성을 가짐)와 밴드 갭(661)을 갖는 소스(603)(예를 들어, 반대 양의 극성을 가짐) 사이의 헤테로 접합일 수 있다. 더욱이, 화살표(619)를 통해 도시된 바와 같이, 트랜지스터의 동작 동안, 전하 캐리어들(예를 들어, 정공들)은 터널 접합(611)을 통해 터널링될 수 있다. 예를 들어, 페르미 필터(606), 소스(603), 및 터널 접합(611)은 본원에 논의되는 페르미 필터(105), 소스(102), 및 터널 접합(110)(도 1을 언급함) 또는 임의의 다른 P-F3ET와 같이 구현될 수 있다.
예를 들어, P-F3ET 구현들에서, 소스(603)는 P+ 실리콘일 수 있고 페르미 필터(606)는 N+ 비소화 인듐 또는 안티몬화 인듐 등일 수 있다. 다른 P-F3ET 예들에서, 소스(603)는 P+ 게르마늄일 수 있고 페르미 필터(606)는 N+ 실리콘일 수 있거나 소스(603)는 P+ 안티몬화 갈륨일 수 있고 페르미 필터(606)는 N+ 비소화 인듐 또는 N+ 비소화 인듐 갈륨 등일 수 있다. 도 6a에 관해 논의된 바와 같이, 도 6b의 예시된 예에서, 터널 접합(611)은 (예를 들어, 밴드 갭(651) 및 밴드 갭(661)이 적어도 약간의 오버랩을 갖도록) 밴드 갭(651)과 밴드 갭(661) 사이에 스태거드 갭을 갖는 헤테로 접합이다. 다른 예들에서, 터널 접합(611)은 밴드 갭(651) 및 밴드 갭(661)이 그 사이에 어떠한 오버랩도 갖지 않도록 브로큰 갭을 갖는 헤테로 접합일 수 있다.
도 7은 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 예시적 MOSFET 및 예시적 F3ET에 대한 게이트 전압(702) 대 드레인 전류(701)의 예시적 차트(700)를 예시한다. 키(703)를 통해 도시된 바와 같이, 예시적 MOSFET에 대한 예시적 게이트 전압들 대 드레인 전류 예들은 개방 정사각형들을 통해 표시되고 예시적 F3ET에 대한 예시적 게이트 전압들 대 드레인 전류 예들은 회색 원들을 통해 도시된다. 예를 들어, 차트(700)는 마이크로암페어(uA)의 예시적 드레인 전류 및 볼트(V)의 예시적 게이트 전압들을 예시할 수 있다.
도 7에 도시된 바와 같이, 게이트 전압 대 MOSFET 드레인 전류의 영역(705)은 본원에 논의되는 바와 같이 역치 아래 기울기 제한을 나타낼 수 있다. 더욱이, 게이트 전압 대 F3ET 드레인 전류의 영역(706)은 더 낮은 누설 화살표(704)를 통해 예시된 바와 같이 더 낮은 누설 전류를 위해 제공하는 실질적으로 증가된 기울기를 나타낼 수 있다. 더욱이, 게이트 전압 대 MOSFET 드레인 전류의 영역(707) 및 게이트 전압 대 F3ET 드레인 전류의 영역(708)을 통해 도시된 바와 같이, MOSFET는 페르미 필터의 저항 및/또는 페르미 필터와 소스 사이의 터널 접합으로 인해 F3ET에 관한 약간 더 높은 온 또는 구동 전류를 가질 수 있다.
도 8은 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 예시적 MOSFET 및 예시적 F3ET에 대한 에너지(802) 대 전류 스펙트럼(801)의 예시적 차트(800)를 예시한다. 키(803)를 통해 도시된 바와 같이, 예시적 MOSFET에 대한 에너지 대 드레인 전류 스펙트럼 예들은 개방 정사각형들을 통해 표시되고 예시적 F3ET에 대한 에너지 대 드레인 전류 스펙트럼 예들은 회색 원들을 통해 도시된다. 더욱이, 차트(800)는 곡선(805)을 통해 예시적 소스 대 드레인(S-D) 페르미 분포 차이를 예시한다. 예를 들어, 차트(800)는 0.2 볼트의 예시적 게이트 전압(VG)(도 7에 도시된 바와 같은 누설 전류들)에서 전자 볼트(eV)의 예시적 에너지들의 함수로서 임의적 단위로 예시적 전류 스펙트럼들을 예시할 수 있다. 더 낮은 누설 화살표(804)를 통해 도 8에 도시된 바와 같이, F3ET는 레벨(806)(예를 들어, MOSFET 캐리어 송신과 연관됨)로부터 레벨(807)(예를 들어, F3ET 캐리어 송신과 연관됨)로 소스와 드레인 사이에 수송되는 높은 에너지 전자들의 수를 실질적으로 감소시킬 수 있으며, 레벨(807)은 누설 전류를 낮출 수 있다.
도 9는 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 소스 페르미 필터를 갖는 트랜지스터를 형성하는 예시적 프로세스(900)를 예시하는 흐름도이다. 예를 들어, 프로세스(900)는 본원에 논의되는 트랜지스터(100) 또는 임의의 다른 트랜지스터를 제조하기 위해 구현될 수 있다. 예시된 구현에서, 프로세스(900)는 동작들(901 내지 904)에 의해 예시되는 바와 같이 하나 이상의 동작들을 포함할 수 있다. 그러나, 본원에서의 실시예들은 부가 동작들, 생략되는 특정 동작들, 또는 제공되는 순서의 밖에서 수행되는 동작들을 포함할 수 있다.
프로세스(900)는 "채널이 소스와 드레인 사이에 있도록 채널에 인접하여 제1 극성을 각각 갖는 소스 및 드레인을 형성하는" 동작(901)에서 시작될 수 있으며, 소스 및 드레인은 채널이 소스와 드레인 사이에 배치되도록 그리고 소스 및 드레인이 제1 극성을 갖도록 채널에 각각 인접하여 형성될 수 있다. 예를 들어, 소스 및 드레인은 채널의 반대 측면들 상에 그리고 소스 및 드레인이 제1, 선택된, 또는 미리 결정된 극성 등을 갖도록 형성될 수 있다. 예를 들어, 소스 및 드레인은 기판 층(예를 들어, 평면 트랜지스터 구조체 예들에 대한) 또는 핀(예를 들어, 이중 게이트 또는 FinFET 트랜지스터 구조체들에 대한)을 도핑함으로써 형성될 수 있다. 예를 들어, 소스 및 드레인을 도핑하는 단계는 주입 등을 포함할 수 있다. 예를 들어, 소스(102) 및 드레인(103)(도 1을 언급함)은 채널(101)이 소스(102)와 드레인(103) 사이에 있도록 그리고 소스(102) 및 드레인(103)이 동일한 극성을 갖도록 채널(101)에 인접하여 형성될 수 있다. 예를 들어, 소스(102) 및 드레인(103)은 마스킹, 주입, 및 마스크 제거 동작들 등에 의해 형성될 수 있다. 동작(901)은 예를 들어 종래의 최신 기술 CMOS 프로세스들을 사용하여 수행될 수 있다.
프로세스(900)는 "채널에 인접하여 게이트를 배치하는" 동작(902)에서 계속될 수 있으며, 게이트는 채널에 인접하여 배치될 수 있다. 예를 들어, 게이트는 게이트 재료 또는 재료들, 게이트 유전체 및 게이트 전극을 포함하는 게이트 스택 등을 포함할 수 있다. 예를 들어, 게이트는 퇴적 및 패턴화된 에치 기술들, 대체 게이트 기술들 등을 사용하여 형성될 수 있다. 평면 트랜지스터 구조체 구현들에서, 게이트는 평면 채널 위에 또는 상에 형성되고, 이중 게이트 또는 FinFET 트랜지스터 구조체들 내에 형성될 수 있거나, 게이트는 채널(예를 들어, 이중 게이트 구현들에 대한)을 갖는 핀의 반대 측면들 상에 있거나 핀(예를 들어, FinFET 트랜지스터 구조체들에 대한) 위에 스트랩될 수 있다. 예를 들어, 게이트(104)(도 1을 언급함)는 채널(101)에 인접하여 배치될 수 있다. 동작(901)은 예를 들어 종래의 최신 기술 CMOS 프로세스들을 사용하여 수행될 수 있다. 더욱이, 일부 예들에서, 동작들(901 및 902)은 반전될 수 있다.
프로세스(900)는 "소스 및 소스에 인접한 드레인에 상보적인 극성을 갖는 페르미 필터를 배치하는" 동작(903)에서 계속될 수 있으며, 페르미 필터는 페르미 필터가 제1 극성(예를 들어, 소스 및 드레인의 극성)에 상보적인 제2 극성을 갖도록, 그리고 페르미 필터 및 소스가 그 사이에 게이트로부터 측방 거리를 갖는 터널 접합을 형성하도록 소스에 인접하여 그리고 채널과 반대쪽에 배치될 수 있다. 예를 들어, 동작(903)은 본원에 논의되는 바와 같이 개선된 트랜지스터 성능을 위한 페르미 필터를 제공하기 위해 종래의 최신 기술 CMOS 처리에 비해 유리한 프로세스 동작을 제공할 수 있다. 본원에 논의되는 바와 같이, 터널 접합은 호모 접합 또는 헤테로 접합일 수 있다. 예를 들어, 호모 접합 구현들에서, 호모 접합은 페르미 필터, 소스, 채널, 및 드레인을 포함하는 기판에 형성될 수 있다. 그러한 예들에서, 페르미 필터를 배치하는 단계는 소스에 인접한 영역에서 기판을 도핑하는 단계를 포함할 수 있다. 예를 들어, 도핑은 마스킹, 주입, 및 마스크 제거 동작들 등을 포함할 수 있다. 예를 들어, 페르미 필터(105)는 페르미 필터(105), 소스(102), 채널(101), 및 드레인(103)이 기판 층에 형성되도록 기판 층(111)(도 1을 언급함)에 배치되거나 형성될 수 있다.
프로세스(900)는 "페르미 필터에 인접하여 소스 콘택트를 형성하는" 동작(904)에서 계속될 수 있으며, 소스 콘택트는 페르미 필터에 인접하여 그리고 소스와 반대쪽에 형성될 수 있다. 예를 들어, 소스 콘택트는 페르미 필터와 동일한 극성 또는 페르미 필터의 극성에 상보적인 극성을 가질 수 있다. 소스 콘택트는 임의의 적절한 기술 또는 기술들 예컨대 유전체에서 콘택트 비아들을 패턴화하는 것 및 소스 금속으로 충전하는 것, 벌크 퇴적된 소스 금속을 패턴화하는 것 등을 사용하여 형성될 수 있다. 예를 들어, 소스 콘택트(106)(도 1을 언급함)는 페르미 필터(105)에 인접하여 형성될 수 있다. 일부 예들에서, 드레인 콘택트는 소스 콘택트와 동일한 동작들 동안 형성될 수 있고, 다른 예들에서, 드레인 콘택트는 소스 콘택트로부터 개별적으로 형성될 수 있다.
논의되는 바와 같이, 프로세스(900)는 본원에 논의되는 트랜지스터(100) 또는 임의의 다른 트랜지스터들을 제조하기 위해 구현될 수 있다. 프로세스(900)의 동작들(또는 본원의 다른 곳에서 논의되는 동작들) 중 임의의 하나 이상은 하나 이상의 컴퓨터 프로그램 제품들에 의해 제공되는 명령어들에 응답하여 착수될 수 있다. 그러한 프로그램 제품들은 예를 들어 프로세서에 의해 실행될 때, 본원에 설명되는 기능성을 제공할 수 있는 명령어들을 제공하는 신호 베어링 매체들(signal bearing media)을 포함할 수 있다. 예를 들어, 프로그램 제품들은 기계 및/또는 장비가 본원에 논의되는 동작들을 수행하라고 명령할 수 있다. 컴퓨터 프로그램 제품들은 임의의 형태의 컴퓨터 판독가능 매체로 제공될 수 있다. 따라서, 예를 들어, 하나 이상의 프로세서 코어(들)를 포함하는 프로세서는 컴퓨터 판독가능 매체에 의해 프로세서에 전달되는 명령어들에 응답하여 설명된 동작들 중 하나 이상을 착수할 수 있다.
본원에 논의되는 트랜지스터들은 임의의 적절한 집적 회로(integrated circuit)(IC) 또는 그것의 일부들을 제공하기 위해 구현될 수 있다. 예를 들어, N-F3ET들 및 P-F3ET들은 낮은 전력 디바이스들 예컨대 이동 디바이스들, 시스템 온 칩(system-on-a-chip)(SOC) 디바이스들 등에 대한 처리 유닛들에 유리할 수 있다. 더욱이, 본원에 논의되는 트랜지스터들은 본원에 논의되는 트랜지스터들이 높은 성능 및 병렬 컴퓨팅 환경들, 예컨대, 그래픽 처리 유닛들, 이미지 신호 프로세서들, 멀티 코어 프로세서들 등으로 통합될 수 있도록 낮은 전력 및 비교적 높은 성능을 제공할 수 있다.
도 10은 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 소스 페르미 필터 전계 효과 트랜지스터들을 갖는 집적 회로를 이용하는 이동 컴퓨팅 플랫폼(1000)의 예시적 도해이다. 페르미 필터(들)를 갖는 트랜지스터 또는 트랜지스터들은 본원에 논의되는 바와 같이 임의의 트랜지스터들 예컨대 트랜지스터(100) 등일 수 있다. 일부 예들에서, 본원에 논의되는 바와 같이 N-F3ET 및 P-F3ET 트랜지스터들은 상보적 회로로서 함께 구현될 수 있다. 더욱이, 설명되는 바와 같이, 그러한 F3ET들은 그들이 CMOS 집적 회로들에 관해 유사한 구현 특성들을 갖도록 종래의 재료들을 이용할 수 있다. 이동 컴퓨팅 플랫폼(1000)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 송신 등을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 이동 컴퓨팅 플랫폼(1000)은 태블릿, 스마트폰, 넷북, 랩톱 컴퓨터 등 중 어느 것일 수 있고, 예시적 실시예에서 터치스크린(예를 들어, 용량성, 유도성, 저항성 등의 터치스크린)인 디스플레이 스크린(1005), 칩 레벨(SoC) 또는 패키지 레벨 통합 시스템(1010), 및 배터리(1015)를 포함할 수 있다.
통합 시스템(1010)은 확대도(1020)에 더 예시된다. 예시적 실시예에서, 패키지화된 디바이스(1050)(도 10에서 "메모리/CPU/GPU"로 라벨링됨)는 적어도 하나의 메모리 칩(예를 들어, RAM), 및/또는 적어도 하나의 프로세서 칩(예를 들어, 마이크로프로세서, 멀티 코어 마이크로프로세서, 또는 그래픽 프로세서 등)을 포함한다. 일 실시예에서, 패키지화된 디바이스(1050)는 SRAM 캐시 메모리를 포함하는 마이크로프로세서이다. 다른 실시예에서, 패키지화된 디바이스(1050)는 그래픽 프로세서이다. 일 실시예에서, 패키지화된 디바이스(1050)는 하나 이상의 트랜지스터(100)를 포함한다. 예를 들어, 패키지화된 디바이스(1050)는 P-F3ET 또는 N-F3ET 또는 둘 다를 포함할 수 있다. 예를 들어, 이용된 트랜지스터는 소스 및 드레인이 제1 극성을 포함하도록 소스와 드레인 사이에 배치되는 채널, 채널에 인접한 게이트, 및 페르미 필터가 제1 극성에 상보적인 제2 극성을 포함하고 페르미 필터 및 소스가 그 사이에 게이트로부터 측방 거리를 갖는 터널 접합을 포함하도록 소스와 소스 콘택트 사이에 배치되는 페르미 필터를 포함할 수 있다. 일 실시예에서, 소스, 드레인, 및 페르미 필터는 본원에 논의된 바와 같이 실리콘을 포함할 수 있다. 일 실시예에서, 터널 접합은 본원에 논의되는 바와 같이 헤테로 접합일 수 있다. 이용된 트랜지스터는 본원에 논의되는 바와 같이 임의의 특성들을 포함할 수 있다.
도시된 바와 같이, 패키지화된 디바이스(1050)는 전력 관리 집적 회로(power management integrated circuit)(PMIC)(1030), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)(예를 들어, 디지털 기저대역을 포함하고 아날로그 프런트 엔드 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함)를 포함하는 RF(무선) 집적 회로(RF(wireless) integrated circuit)(RFIC)(1025), 및 그것의 컨트롤러(1035) 중 하나 이상과 함께 보드, 기판, 또는 인터포저(1060)에 더 결합(예를 들어, 통신 결합)될 수 있다. 일반적으로, 패키지화된 디바이스(1050)는 또한 디스플레이 스크린(1005)에 결합(예를 들어, 통신 결합)될 수 있다.
기능적으로, PMIC(1030)는 배터리 전력 조절, DC 대 DC 변환 등을 수행할 수 있으므로, 배터리(1015)에 결합되는 입력 및 전류 공급을 다른 기능 모듈에 제공하는 출력을 갖는다. 일 실시예에서, PMIC(1030)는 높은 전압 동작들을 수행할 수 있다. 더 예시된 바와 같이, 예시적 실시예에서, RFIC(1025)는 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들뿐만 아니라, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들을 포함하지만 이들에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현하기 위해 안테나(도시되지 않음)에 결합되는 출력을 갖는다. 대안 구현들에서, 이러한 보드 레벨 모듈들 각각은 패키지화된 디바이스(1050)의 패키지 기판에 결합되는 개별 IC들 위로 통합되거나 패키지화된 디바이스(1050)의 패키지 기판에 결합되는 단일 IC(SoC) 내에 통합될 수 있다.
도 11은 본 개시내용의 적어도 일부 구현들에 따라 배열되는, 컴퓨팅 디바이스(1100)의 기능 블록도이다. 예를 들어, 컴퓨팅 디바이스(1100)의 하나 이상의 구성요소들은 본원에 논의되는 바와 같이 페르미 필터를 갖는 트랜지스터를 이용할 수 있다. 컴퓨팅 디바이스(1100)는 예를 들어 플랫폼(1000) 내부에서 발견될 수 있고, 프로세서(1101)(예를 들어, 애플리케이션 프로세서) 및 하나 이상의 통신 칩들(1104, 1105)과 같지만 이들에 제한되지 않는, 다수의 구성요소들을 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1101)는 마더보드(1102)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1101)는 프로세서(1101) 내에 패키지화되는 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터 그러한 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(1104, 1105)은 또한 마더보드(1102)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩들(1104)은 프로세서(1101)의 일부일 수 있다. 그것의 응용들에 따라, 컴퓨팅 디바이스(1100)는 마더보드(1102)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 예시된 바와 같이, 휘발성 메모리(예를 들어, DRAM)(1107, 1108), 비휘발성 메모리(예를 들어, ROM)(1110), 그래픽 프로세서(1112), 플래시 메모리, 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스(1113), 나침반(1114), 칩셋(1106), 안테나(1116), 전력 증폭기(1109), 터치스크린 컨트롤러(1111), 터치스크린 디스플레이(1117), 스피커(1115), 카메라(1103), 및 배터리(1118), 및 다른 구성요소들 예컨대 디지털 신호 프로세서, 암호 프로세서, 오디오 코덱, 비디오 코덱, 가속도계, 자이로스코프, 및 대용량 저장 디바이스(예컨대 하드 디스크 드라이브, 고체 상태 드라이브(solid state drive)(SSD), 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등) 등을 포함할 수 있지만, 이들에 제한되지 않는다.
통신 칩들(1104, 1105)은 컴퓨팅 디바이스(1100)로 그리고 이 디바이스로부터의 데이터의 전송을 위해 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않지만, 일부 실시예들에서 그들이 그렇지 않을 수 있는 것을 암시하지 않는다. 통신 칩들(1104, 1105)은 본원의 다른 곳에서 설명되는 것들을 포함하지만 이들에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. 논의되는 바와 같이, 컴퓨팅 디바이스(1100)는 복수의 통신 칩들(1104, 1105)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 더 짧은 범위의 무선 통신들 예컨대 Wi-Fi 및 블루투스에 전용일 수 있고 제2 통신 칩은 더 긴 범위의 무선 통신들 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용일 수 있다. 더욱이, 일부 예들에서, 본원에 논의되는 바와 같은 F3ET는 종래의 CMOS와 함께 이러한 전자 구성요소들의 일부를 구현하기 위해 사용될 수 있다.
본원에 설명되는 임의의 구현에 사용되는 바와 같이, 용어 "모듈"은 본원에 설명되는 기능성을 제공하도록 구성되는 소프트웨어, 펌웨어 및/또는 하드웨어의 임의의 조합을 언급한다. 소프트웨어는 소프트웨어 패키지, 코드 및/또는 명령어 세트 또는 명령어들로 구체화될 수 있고, "하드웨어"는 본원에 설명되는 임의의 구현에 사용되는 바와 같이, 예를 들어 하드와이어드 회로, 프로그램가능 회로, 상태 머신 회로, 및/또는 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를 단독적으로 또는 임의의 조합으로 포함할 수 있다. 모듈들은 더 큰 시스템의 일부를 형성하는 회로, 예를 들어 집적 회로(IC), 시스템 온 칩(SoC) 등으로 집합적으로 또는 개별적으로 구체화될 수 있다.
본원에 제시되는 특정 특징들이 다양한 구현들을 참조하여 설명되었지만, 이러한 설명은 제한적 의미로 해석되도록 의도되지 않는다. 그러므로, 본 개시내용이 속하는 본 기술분야의 통상의 기술자들에게 분명한 다른 구현들뿐만 아니라, 본원에 설명되는 구현들의 다양한 수정들은 본 개시내용의 사상 및 범위 내에 있는 것으로 생각된다.
이러한 예들은 추가 실시예들과 관련된다.
하나 이상의 제1 실시예들에서, 트랜지스터는 소스와 드레인 사이에 배치되는 채널 - 소스 및 드레인은 제1 극성을 포함함 -, 채널에 인접한 게이트, 및 소스와 소스 콘택트 사이에 배치되는 페르미 필터 - 페르미 필터는 제1 극성에 상보적인 제2 극성을 포함하고, 페르미 필터 및 소스는 그 사이에 게이트로부터 측방 거리를 갖는 터널 접합을 포함함 - 를 포함한다.
제1 실시예들과 관련하여, 터널 접합은 헤테로 접합을 포함한다.
제1 실시예들과 관련하여, 터널 접합은 헤테로 접합을 포함하고, 소스는 N+ 도핑된 실리콘을 포함하고, 페르미 필터는 게르마늄 또는 게르마늄 주석 중 적어도 하나를 포함한다.
제1 실시예들과 관련하여, 터널 접합은 헤테로 접합을 포함하고, 소스는 P+ 도핑된 실리콘을 포함하고, 페르미 필터는 비소화 인듐 또는 안티몬화 인듐 중 적어도 하나를 포함한다.
제1 실시예들과 관련하여, 터널 접합은 헤테로 접합을 포함하고, 소스는 N+ 도핑된 비소화 인듐 갈륨 또는 N+ 도핑된 비소화 인듐 중 적어도 하나를 포함하고, 페르미 필터는 실리콘 또는 안티몬화 갈륨 중 적어도 하나를 포함한다.
제1 실시예들과 관련하여, 터널 접합은 헤테로 접합을 포함하고, 소스는 P+ 도핑된 안티몬화 갈륨을 포함하고, 페르미 필터는 비소화 인듐 또는 비소화 인듐 갈륨 중 적어도 하나를 포함한다.
제1 실시예들과 관련하여, 터널 접합은 호모 접합을 포함한다.
제1 실시예들과 관련하여, 터널 접합은 호모 접합을 포함하고 채널, 소스, 및 드레인은 실리콘을 포함한다.
제1 실시예들과 관련하여, 터널 접합은 호모 접합을 포함하고, 채널, 소스, 및 드레인은 실리콘을 포함하고, 소스 및 페르미 필터는 1018 cm-3 이상의 도펀트 농도들을 갖는 과농도로 도핑된 실리콘을 포함한다.
제1 실시예들과 관련하여, 게이트로부터 터널 접합까지의 측방 거리는 5 나노미터 이상 및 20 나노미터 이하의 거리를 포함한다.
제1 실시예들과 관련하여, 트랜지스터는 평면 트랜지스터 구조체, 이중 게이트 트랜지스터 구조체, FinFET 트랜지스터 구조체, 또는 나노와이어 트랜지스터 구조체 중 적어도 하나를 포함한다.
제1 실시예들과 관련하여, 소스, 채널, 및 드레인은 실리콘을 포함하고 터널 접합은 헤테로 접합을 포함한다.
제1 실시예들과 관련하여, 소스, 채널, 및 드레인은 실리콘을 포함하고, 터널 접합은 헤테로 접합을 포함하고, 페르미 필터는 게르마늄, 게르마늄 주석, 비소화 인듐, 또는 안티몬화 인듐 중 적어도 하나를 포함한다.
하나 이상의 제2 실시예들에서, 트랜지스터는 소스와 드레인 사이에 배치되는 채널 - 소스 및 드레인은 제1 극성을 포함하고, 채널, 소스, 및 드레인은 실리콘을 포함함 -, 채널 위에 배치되는 게이트, 및 소스와 소스 콘택트 사이에 배치되는 페르미 필터를 포함하고, 페르미 필터는 제1 극성에 상보적인 제2 극성을 포함하고, 페르미 필터 및 소스는 그 사이에 게이트로부터 측방 거리를 갖는 터널 헤테로 접합을 포함한다.
제2 실시예들과 관련하여, 소스는 N+ 도핑된 실리콘을 포함하고 페르미 필터는 게르마늄 또는 게르마늄 주석 중 적어도 하나를 포함한다.
제2 실시예들과 관련하여, 소스는 P+ 도핑된 실리콘을 포함하고 페르미 필터는 비소화 인듐 또는 안티몬화 인듐 중 적어도 하나를 포함한다.
제2 실시예들과 관련하여, 게이트로부터 터널 접합까지의 측방 거리는 5 나노미터 이상 및 20 나노미터 이하의 거리를 포함한다.
제2 실시예들과 관련하여, 트랜지스터는 평면 트랜지스터 구조체, 이중 게이트 트랜지스터 구조체, FinFET 트랜지스터 구조체, 또는 나노와이어 트랜지스터 구조체 중 적어도 하나를 포함한다.
하나 이상의 제3 실시예들에서, 트랜지스터를 제조하는 방법은 채널에 각각 인접하여 소스 및 드레인을 형성하는 단계 - 채널은 소스와 드레인 사이에 배치되고, 소스 및 드레인은 제1 극성을 포함함 -, 채널에 인접하여 게이트를 배치하는 단계, 소스에 인접하여 그리고 채널과 반대쪽에 페르미 필터를 배치하는 단계 - 페르미 필터는 제1 극성에 상보적인 제2 극성을 포함하고, 페르미 필터 및 소스는 그 사이에 게이트로부터 측방 거리를 갖는 터널 접합을 포함함 -, 및 페르미 필터에 인접하여 그리고 소스와 반대쪽에 소스 콘택트를 형성하는 단계를 포함한다.
제3 실시예들과 관련하여, 터널 접합은 페르미 필터, 소스, 채널, 및 드레인을 포함하는 기판 층에 형성되는 호모 접합을 포함하고 페르미 필터를 배치하는 단계는 소스에 인접한 영역에서 기판을 도핑하는 단계를 포함한다.
제3 실시예들과 관련하여, 터널 접합은 헤테로 접합을 포함하고 소스에 인접하여 그리고 채널과 반대쪽에 페르미 필터를 배치하는 단계는 에피택셜 성장을 포함한다.
제3 실시예들과 관련하여, 터널 접합은 헤테로 접합을 포함하고, 소스에 인접하여 그리고 채널과 반대쪽에 페르미 필터를 배치하는 단계는 에피택셜 성장을 포함하고, 소스는 실리콘을 포함하고, 페르미 필터는 게르마늄, 게르마늄 주석, 비소화 인듐, 또는 안티몬화 인듐 중 적어도 하나를 포함한다.
제3 실시예들과 관련하여, 트랜지스터는 평면 트랜지스터 구조체, 이중 게이트 트랜지스터 구조체, 또는 FinFET 트랜지스터 구조체 중 적어도 하나를 포함한다.
하나 이상의 제4 실시예들에서, 시스템은 트랜지스터를 더 포함하는 그래픽 처리 유닛을 포함하며, 트랜지스터는 소스와 드레인 사이에 배치되는 채널 - 소스 및 드레인은 제1 극성을 포함함 -, 채널에 인접한 게이트, 및 소스와 소스 콘택트 사이에 배치되는 페르미 필터를 포함하고, 페르미 필터는 제1 극성에 상보적인 제2 극성을 포함하고, 페르미 필터 및 소스는 그 사이에 게이트로부터 측방 거리를 갖는 터널 접합을 포함한다.
제4 실시예들과 관련하여, 소스는 도핑된 실리콘을 포함하고 터널 접합은 헤테로 접합을 포함한다.
제4 실시예들과 관련하여, 터널 접합은 호모 접합을 포함하고 소스, 드레인, 채널, 및 페르미 필터는 실리콘 또는 게르마늄 중 적어도 하나를 포함한다.
제4 실시예들과 관련하여, 게이트로부터 터널 접합까지의 측방 거리는 5 나노미터 이상 및 20 나노미터 이하의 거리를 포함한다.
제4 실시예들과 관련하여, 트랜지스터는 평면 트랜지스터 구조체, 이중 게이트 트랜지스터 구조체, 또는 FinFET 트랜지스터 구조체 중 적어도 하나를 포함한다.
본 발명은 그렇게 설명되는 실시예들에 제한되지 않지만, 첨부된 청구항들의 범위로부터 벗어나는 것 없이 수정 및 변경에 의해 실시될 수 있다는 점이 인식될 것이다. 예를 들어, 상기 실시예들은 특징들의 특정 조합을 포함할 수 있다. 그러나, 상기 실시예들은 이와 관련하여 제한되지 않고, 다양한 구현들에서, 상기 실시예들은 그러한 특징들의 서브세트만을 착수하는 것, 그러한 특징들의 상이한 순서를 착수하는 것, 그러한 특징들의 상이한 조합을 착수하는 것, 및/또는 명시적으로 열거된 특징들보다 부가 특징들을 착수하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들이 권리가 있는 균등물들의 전체 범위와 함께, 그러한 청구항들을 참조하여 결정되어야 한다.

Claims (27)

  1. 트랜지스터로서,
    소스와 드레인 사이에 배치되는 채널 - 상기 소스 및 상기 드레인은 제1 극성을 포함함 -;
    상기 채널에 인접한 게이트; 및
    상기 소스와 소스 콘택트(source contact) 사이에 배치되는 페르미(Fermi) 필터
    를 포함하고, 상기 페르미 필터는 상기 제1 극성에 상보적인 제2 극성을 포함하고, 상기 페르미 필터 및 상기 소스는 그 사이에 상기 게이트로부터 측방 거리(lateral distance)를 갖는 터널 접합(tunnel junction)을 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 터널 접합은 헤테로 접합(hetero-junction)을 포함하는 트랜지스터.
  3. 제2항에 있어서, 상기 소스는 N+ 도핑된 실리콘을 포함하고 상기 페르미 필터는 게르마늄 또는 게르마늄 주석 중 적어도 하나를 포함하는 트랜지스터.
  4. 제2항에 있어서, 상기 소스는 P+ 도핑된 실리콘을 포함하고 상기 페르미 필터는 비소화 인듐 또는 안티몬화 인듐 중 적어도 하나를 포함하는 트랜지스터.
  5. 제2항에 있어서, 상기 소스는 N+ 도핑된 비소화 인듐 갈륨 또는 N+ 도핑된 비소화 인듐 중 적어도 하나를 포함하고 상기 페르미 필터는 실리콘 또는 안티몬화 갈륨 중 적어도 하나를 포함하는 트랜지스터.
  6. 제2항에 있어서, 상기 소스는 P+ 도핑된 안티몬화 갈륨을 포함하고 상기 페르미 필터는 비소화 인듐 또는 비소화 인듐 갈륨 중 적어도 하나를 포함하는 트랜지스터.
  7. 제1항에 있어서, 상기 터널 접합은 호모 접합(homo-junction)을 포함하는 트랜지스터.
  8. 제7항에 있어서, 상기 채널, 상기 소스, 및 상기 드레인은 실리콘을 포함하는 트랜지스터.
  9. 제8항에 있어서, 상기 소스 및 상기 페르미 필터는 1018 cm-3 이상의 도펀트 농도들을 갖는 과농도로 도핑된 실리콘(heavily doped silicon)을 포함하는 트랜지스터.
  10. 제1항에 있어서, 상기 게이트로부터 상기 터널 접합까지의 측방 거리는 5 나노미터 이상 및 20 나노미터 이하의 거리를 포함하는 트랜지스터.
  11. 제1항에 있어서, 상기 트랜지스터는 평면 트랜지스터 구조체, 이중 게이트 트랜지스터 구조체, FinFET 트랜지스터 구조체, 또는 나노와이어 트랜지스터 구조체 중 적어도 하나를 포함하는 트랜지스터.
  12. 제1항에 있어서, 상기 소스, 상기 채널, 및 상기 드레인은 실리콘을 포함하고, 상기 터널 접합은 헤테로 접합을 포함하고, 상기 페르미 필터는 게르마늄, 게르마늄 주석, 비소화 인듐, 또는 안티몬화 인듐 중 적어도 하나를 포함하는 트랜지스터.
  13. 트랜지스터로서,
    소스와 드레인 사이에 배치되는 채널 - 상기 소스 및 상기 드레인은 제1 극성을 포함하고, 상기 채널, 상기 소스, 및 상기 드레인은 실리콘을 포함함 -;
    상기 채널 위에 배치되는 게이트; 및
    상기 소스와 소스 콘택트 사이에 배치되는 페르미 필터
    를 포함하고, 상기 페르미 필터는 상기 제1 극성에 상보적인 제2 극성을 포함하고, 상기 페르미 필터 및 상기 소스는 그 사이에 상기 게이트로부터 측방 거리를 갖는 터널 헤테로 접합을 포함하는 트랜지스터.
  14. 제13항에 있어서, 상기 소스는 N+ 도핑된 실리콘을 포함하고 상기 페르미 필터는 게르마늄 또는 게르마늄 주석 중 적어도 하나를 포함하는 트랜지스터.
  15. 제13항에 있어서, 상기 소스는 P+ 도핑된 실리콘을 포함하고 상기 페르미 필터는 비소화 인듐 또는 안티몬화 인듐 중 적어도 하나를 포함하는 트랜지스터.
  16. 제13항에 있어서, 상기 게이트로부터 상기 터널 접합까지의 측방 거리는 5 나노미터 이상 및 20 나노미터 이하의 거리를 포함하는 트랜지스터.
  17. 제13항에 있어서, 상기 트랜지스터는 평면 트랜지스터 구조체, 이중 게이트 트랜지스터 구조체, FinFET 트랜지스터 구조체, 또는 나노와이어 트랜지스터 구조체 중 적어도 하나를 포함하는 트랜지스터.
  18. 트랜지스터를 제조하는 방법으로서,
    채널에 각각 인접하여 소스 및 드레인을 형성하는 단계 - 상기 채널은 상기 소스와 상기 드레인 사이에 배치되고, 상기 소스 및 상기 드레인은 제1 극성을 포함함 -;
    상기 채널에 인접하여 게이트를 배치하는 단계;
    상기 소스에 인접하여 그리고 상기 채널과 반대쪽에 페르미 필터를 배치하는 단계 - 상기 페르미 필터는 상기 제1 극성에 상보적인 제2 극성을 포함하고, 상기 페르미 필터 및 상기 소스는 그 사이에 상기 게이트로부터 측방 거리를 갖는 터널 접합을 포함함 -; 및
    상기 페르미 필터에 인접하여 그리고 상기 소스와 반대쪽에 소스 콘택트를 형성하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서, 상기 터널 접합은 상기 페르미 필터, 상기 소스, 상기 채널, 및 상기 드레인을 포함하는 기판 층에 형성되는 호모 접합을 포함하고, 상기 페르미 필터를 배치하는 단계는 상기 소스에 인접한 영역에서 상기 기판을 도핑하는 단계를 포함하는 방법.
  20. 제18항에 있어서, 상기 터널 접합은 헤테로 접합을 포함하고, 상기 소스에 인접하여 그리고 상기 채널과 반대쪽에 상기 페르미 필터를 배치하는 단계는 에피택셜 성장(epitaxial growth)을 포함하는 방법.
  21. 제20항에 있어서, 상기 소스는 실리콘을 포함하고 상기 페르미 필터는 게르마늄, 게르마늄 주석, 비소화 인듐, 또는 안티몬화 인듐 중 적어도 하나를 포함하는 방법.
  22. 제18항에 있어서, 상기 트랜지스터는 평면 트랜지스터 구조체, 이중 게이트 트랜지스터 구조체, 또는 FinFET 트랜지스터 구조체 중 적어도 하나를 포함하는 방법.
  23. 시스템으로서,
    트랜지스터를 더 포함하는 그래픽 처리 유닛을 포함하며, 상기 트랜지스터는,
    소스와 드레인 사이에 배치되는 채널 - 상기 소스 및 드레인은 제1 극성을 포함함 -;
    상기 채널에 인접한 게이트; 및
    상기 소스와 소스 콘택트 사이에 배치되는 페르미 필터
    를 포함하고, 상기 페르미 필터는 상기 제1 극성에 상보적인 제2 극성을 포함하고, 상기 페르미 필터 및 상기 소스는 그 사이에 상기 게이트로부터 측방 거리를 갖는 터널 접합을 포함하는 시스템.
  24. 제23항에 있어서, 상기 소스는 도핑된 실리콘을 포함하고 상기 터널 접합은 헤테로 접합을 포함하는 시스템.
  25. 제23항에 있어서, 상기 터널 접합은 호모 접합을 포함하고, 상기 소스, 상기 드레인, 상기 채널, 및 상기 페르미 필터는 실리콘 또는 게르마늄 중 적어도 하나를 포함하는 시스템.
  26. 제23항에 있어서, 상기 게이트로부터 상기 터널 접합까지의 측방 거리는 5 나노미터 이상 및 20 나노미터 이하의 거리를 포함하는 시스템.
  27. 제23항에 있어서, 상기 트랜지스터는 평면 트랜지스터 구조체, 이중 게이트 트랜지스터 구조체, 또는 FinFET 트랜지스터 구조체 중 적어도 하나를 포함하는 시스템.
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