KR102084025B1 - 축방향으로 가공된 반도체 및 게이트 금속을 갖는 수직 나노와이어 트랜지스터 - Google Patents

축방향으로 가공된 반도체 및 게이트 금속을 갖는 수직 나노와이어 트랜지스터 Download PDF

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Abstract

트랜지스터의 길이에 걸쳐 변하는 조성들을 갖는 게이트 전극들 또는 반도체 층들을 포함하는 수직 배향 나노와이어 트랜지스터들이 개시되어 있다. 실시예들에서, 트랜지스터 채널 영역들은 채널의 길이를 따라 조성적으로 그레이딩되거나 계층화되어, 변형을 유도하고/하거나, 고이동도 주입 층을 포함한다. 실시예들에서, 게이트 길이를 따라 게이트 전극 일함수를 변조하기 위해서 복수의 게이트 전극 재료를 포함하는 게이트 전극이 퇴적된다.

Description

축방향으로 가공된 반도체 및 게이트 금속을 갖는 수직 나노와이어 트랜지스터{VERTICAL NANOWIRE TRANSISTOR WITH AXIALLY ENGINEERED SEMICONDUCTOR AND GATE METALLIZATION}
본 발명의 실시예들은 일반적으로 마이크로일렉트로닉스에서 이용되는 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)에 관한 것이며, 보다 구체적으로는 수직 배향 나노와이어 MOSFET들에 관한 것이다.
종래의 MOS 트랜지스터들은 통상적으로 측방향으로 배향되고(laterally oriented), 2개의 소스/드레인 영역이 기판의 상부 표면에 걸쳐 소정 거리만큼 분리된다. "게이트 올 어라운드(gate all around)" 아키텍처를 갖는 트라이-게이트(tri-gate) 또는 나노와이어 트랜지스터와 같은 소위 "평면(planar)" 및 "비평면(non-planar)" 트랜지스터들에서, 제1 소스/드레인 재료는 통상적으로 제2 소스/드레인 재료와 동일한데, 그 이유는 특히 이들 사이의 미소한 측방향 간격(예를 들어, ~30㎚ 이하)을 고려하여 소스/드레인 재료들 중 하나를 다른 것에 대해 선택적으로 제어가능하게 제조하는 것이 어렵기 때문이다. 이와 같이, 높은 구동 전류 및/또는 낮은 누설 전류를 갖는 측방향 FET들을 달성하는 것은 트랜지스터 치수의 지속적인 스케일링으로 점점 더 어려워지고 있다.
수직 배향 MOS 트랜지스터들(즉, 수직 FET들)에서, 제1 소스/드레인은 제2 소스/드레인 층 위에 배치되고, 게이트 전극이 제1 소스/드레인과 제2 소스/드레인 사이에 배치된 채널을 제어한다. 통상적인 수직 FET들은 실질적으로 균질의 결정질 조성을 가지며 - 도펀트 종(dopant species)만이 변함 -, 예를 들어, 실질적으로 측방향 배향 디바이스들에 대해 행해진 것처럼 제1 소스/드레인 영역에 도펀트 종(예를 들어, n형)을 주입함으로써 제조된다. 다음에, 주입된 소스/드레인을 통하여 (예를 들어, 이방성 에칭에 의해) 반도체의 수직 기둥이 패터닝되어, 밑에 있는 반도체를 노출시키는데, 이 때 제2 주입이 수행되어 제2 소스/드레인을 형성한다. 최종적으로, 게이트 스택이 형성된다. 이러한 수직 배향 트랜지스터들은 다른 시스템-레벨 제약들에 의해 측방향 배향 MOS 트랜지스터들이 불리하게 되는 디바이스들에서의 애플리케이션을 찾을 수 있지만(예를 들어, 수직 배향 메모리 구조체들이 존재하는 메모리 디바이스들에서, 액세스 트랜지스터들이 유리하게도 또한 수직으로 배향될 수 있음), 종래의 수직 트랜지스터는 구동 전류 및/또는 누설 전류 등에 대하여 평면 디바이스들에 비해 거의 이점을 제공하지 않는다.
본 발명의 실시예들은 첨부 도면들에서 제한이 아니라 예로서 도시되어 있다.
도 1은 실시예에 따른 수직 나노와이어 트랜지스터의 등측도(isometric illustration)이다.
도 2a는 실시예들에 따른 축방향으로 구분된 소스 및 드레인 반도체를 갖는 수직 나노와이어 트랜지스터의 단면도이다.
도 2b는 실시예에 따른 2개의 유효 전자 질량(effective electron masses)을 갖는 트랜지스터와 하나의 유효 전자 질량을 갖는 트랜지스터를 비교한 시뮬레이션을 도시하는 그래프이다.
도 2c 및 도 2d는 실시예들에 따른 변형된 반도체 채널(strained semiconductor channel)을 갖는 수직 나노와이어 트랜지스터들의 단면도들이다.
도 2e는 실시예에 따른 강화된 속도 주입 층(enhanced velocity injection layer)을 갖는 수직 나노와이어 트랜지스터의 단면도이다.
도 2f는 실시예에 따른 변형된 반도체 채널 및 강화된 속도 주입 층을 갖는 수직 나노와이어 트랜지스터의 단면도이다.
도 2g는 실시예에 따른 사이리스터 타입 활성 층 스택을 갖는 수직 나노와이어 트랜지스터의 단면도이다.
도 3a는 실시예에 따른 축방향으로 가공된 게이트 전극 일함수(axially engineered gate electrode work function)를 갖는 수직 나노와이어 트랜지스터의 단면도이다.
도 3b는 본 발명의 실시예에 따른 단일 일함수 게이트 전극들 및 축방향으로 가공된 이중 일함수 게이트 전극들에 대한 밴드 도면들의 비교이다.
도 3c는 본 발명의 실시예에 따른 단일 일함수 게이트 전극들 및 축방향으로 가공된 이중 일함수 게이트 전극을 갖는 트랜지스터들에 대한 구동 전류와 누설 전류를 비교하는 그래프이다.
도 3d는 실시예에 따른 축방향으로 가공된 채널 반도체 및 축방향으로 가공된 게이트 전극을 갖는 수직 나노와이어 트랜지스터의 단면도이다.
도 4a, 도 4b, 도 4c 및 도 4d는 실시예에 따른 수직 나노와이어 트랜지스터의 제조 시에 수행되는 특정 동작들을 나타내는 단면도들이다.
도 5a, 도 5b, 도 5c 및 도 5d는 실시예에 따른 수직 나노와이어 트랜지스터의 제조 시에 수행되는 특정 동작들을 나타내는 단면도들이다.
도 6은 본 발명의 실시예에 따른 수직 배향 트랜지스터들을 사용하는 모바일 컴퓨팅 플랫폼의 기능 블록도이다.
도 7은 일 실시예에 따른 컴퓨팅 디바이스의 기능 블록도를 도시한다.
다음의 설명에서, 다수의 상세가 제시된다. 그러나, 본 발명이 이들 특정 상세 없이 실시될 수 있다는 것은 통상의 기술자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하는 것을 회피하기 위해서 잘 알려진 방법들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예(an embodiment)" 또는 "일 실시예에서(in one embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특정 특징, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 장소에서의 "실시예에서"라는 구문의 출현은 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 또한, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들어, 2개의 실시예가 다른 것에 구조적으로 또는 기능적으로 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 결합될 수 있다.
"연결된(coupled)" 및 "접속된(connected)"이라는 용어들은, 그들의 파생어와 함께, 본 명세서에서 컴포넌트들 사이의 구조적 관계들을 설명하는데 이용될 수 있다. 이들 용어들은 서로에 대한 동의어로서 의도되지는 않는다는 것이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"은, 2개 이상의 엘리먼트들이 서로 직접적으로 물리적 또는 전기적 접촉하는 것을 나타내는데 이용될 수 있다. "연결된"은, 2개 이상의 엘리먼트들이 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 엘리먼트들을 가짐) 물리적 또는 전기적 접촉하는 것, 및/또는 2개 이상의 엘리먼트들이 (예를 들어, 인과관계에서와 같이) 서로 상호작용하거나 협력하는 것을 나타내는데 이용될 수 있다.
본 명세서에서 이용된 바와 같은 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어들은 하나의 컴포넌트 또는 재료 층의 다른 컴포넌트들 또는 층들에 대한 상대적인 위치를 언급하며, 이러한 물리적 관계는 어셈블리의 콘텍스트에서 또는 마이크로머시닝 스택의 재료 층들의 콘텍스트에서 기계적 컴포넌트들에 대해 주목할 만하다. 다른 층(컴포넌트) 위에 또는 아래에 배치된 하나의 층(컴포넌트)은 다른 층(컴포넌트)과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층(컴포넌트)을 가질 수도 있다. 또한, 2개의 층(컴포넌트) 사이에 배치된 하나의 층(컴포넌트)은 이 2개의 층(컴포넌트)과 직접 접촉할 수도 있고, 또는 하나 이상의 개재하는 층(컴포넌트)을 가질 수도 있다. 이에 반해, 제2 층(컴포넌트) "상의" 제1 층(컴포넌트)은 그 제2 층(컴포넌트)과 직접 접촉한다.
본 명세서에 설명된 수직 나노와이어 트랜지스터들의 실시예들은 트랜지스터의 세로 길이를 따른 반도체 및/또는 게이트 전극의 조성적 구분(compositional differentiation)을 이용한다. 다시 말하면, 나노와이어 트랜지스터에서의 전류 흐름의 축 방향에 평행하게, 소스, 드레인 및 채널 반도체 또는 게이트 전극 중 적어도 하나의 조성이 변한다. 본 명세서에서 이용된 바와 같이, "조성"은 내인성 중성 반도체 격자 원자들(intrinsic neutral semiconductor lattice atoms)에만 관련되며, 외인성 도너(extrinsic donor) 또는 억셉터(acceptor) 요소들은 배제한다. 이러한 특정 실시예들에서, 축방향으로 가공된 트랜지스터는 종래의 실질적으로 균질의 조성의 유사하게 치수화된 수직 나노와이어 트랜지스터보다 더 높은 "온-상태"(구동) 전류 및/또는 더 낮은 "오프-상태"(누설) 전류를 달성한다. 일반적으로, 본 명세서에 설명된 나노와이어 트랜지스터들의 수직 배향은 소스-드레인 전류 흐름에 평행한(즉, 게이트 길이(Lg)에 평행한) 트랜지스터의 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 조성적 변화를 구현하는데 이용된다. 이러한 실시예들은 에피택셜 및 특정 퇴적 프로세스들(예를 들어, 원자층 퇴적)에 의해 제공되는 원자층 제어를 이용한다. 이러한 프로세스들은 이전에 측방향 FET들의 제조 시에 이용되었지만, 이러한 프로세스들에서 이루어진 조성적 변화는 통상적으로 전류 흐름의 방향에 수직(즉, Lg에 수직)일 것이다. 본 명세서에서 추가로 설명되는 바와 같이, 나노와이어 MOSFET를 축방향으로 가공하는 것을 통하여 다수의 디바이스 성능 향상이 가능하다.
도 1은 (도 1에서 파선으로 표시된) 세로 축 A의 길이를 따라 조성적 변동을 갖도록 본 발명의 실시예들에 따라 제조될 수 있는 예시적인 수직 나노와이어 트랜지스터(100)의 등측도이다. 수직 나노와이어 트랜지스터(100)에 대하여, 반도체 나노와이어는 기판(105)에 대해 수직으로 배향되어, 양쪽 소스/드레인 영역들에 걸치는 세로 길이 L은 (기판(105)의 상부 표면의 평면에 수직인) z 차원을 따르며, 가로 나노와이어 폭 W(예를 들어, 5-50㎚)는 나노와이어에 의해 점유되는 기판(105)의 면적과 대응관계를 갖는다. 수직 트랜지스터(100)는, 드레인 영역(140)과 소스 영역(130) 사이에 배치된 채널 영역(135)을 포함하는 트랜지스터의 기능 영역들 중 하나 이상에서 세로 길이 L을 따른 하나 이상의 반도체 재료를 포함한다. 이 구성에서, 트랜지스터(100)의 소스는 기판(105) 상에 배치된다. 그러나, 대안적으로, 트랜지스터(100)는 "드레인 다운" 배향을 갖도록 반전될 수 있다. 수직 형태에서, 트랜지스터(100)는, 재료 층 두께에 의해 정의되는 채널 길이 또는 Lg(예를 들어, 15㎚)와 같은 임계 치수를 갖는데, 이 재료 층 두께는 예를 들어 에피택셜 성장 또는 원자층 퇴적(ALD) 프로세스들에 의해 (예를 들어, 1㎚로) 매우 잘 제어될 수 있다. 또한, 에피택셜 층 두께들은 측방향 디바이스들에 전형적인 저항률 표면 스캐터링 관심(resistivity surface scattering concerns)에 의해 추가로 제약되지는 않는다.
일반적으로, 기판(105)은 결정질(예를 들어, 실질적으로 단결정질(monocrystalline)) 반도체인데, 이것은 일 실시예에서는 Ⅳ족 재료(예를 들어, Si, Ge, SiGe, SiC)이며, 다른 실시예에서는 Ⅲ-Ⅴ족 재료(예를 들어, InAlAs, AlGaAs 등)이다. 실시예들에서, 기판(105)의 상부 표면은 (110) 결정면이고, 이 경우 트랜지스터 채널 배향은 <110>이다. 다른 실시예에서, 기판(105)의 상부 표면은 (100) 결정면이고, 이 경우 트랜지스터 채널 배향은 <100>이다. 실시예에 따라, 기판(105)은 하나 이상의 버퍼 층 및/또는 천이 층(transitional layers)을 포함할 수 있는데, 여기서 트랜지스터(100)는 비실리콘 상부 표면 상에 배치된다. 버퍼 층은, 밑에 있는 핸들링 기판(통상적으로, 실리콘)과 비실리콘 반도체 표면 재료(예를 들어, Ge, Ⅲ-Ⅴ 등) 사이의 격자 또는 열적 불일치(thermal mismatch) 중 하나 이상을 수용하기 위해 관련 기술분야에 공지된 임의의 변성 시스템(metamorphic system)일 수 있다. 천이 층은 기판(105)의 상부(성장) 표면에 도달하기 위해서 버퍼 상에 배치된 (예를 들어, 가변 SiGe 농도의 또는 가변 Ⅲ-Ⅴ 조성의) 임의의 부정형(pseudomorphic) 층일 수 있다.
나노와이어 트랜지스터(100)에 이용되는 반도체 층들은 Ⅳ족(예를 들어, Si, Ge, 또는 SiGe 합금들), Ⅲ-Ⅴ족(예를 들어, InAs, InGaAs, InAlAs 등), 또는 이들 양자의 조합(즉, Ge의 층과 하나 이상의 Ⅲ-Ⅴ족 층)일 수 있다. 예시적인 실시예에서, 소스 영역(130)은 기판(105) 상에 배치되며, 적어도 하나의 소스 반도체 층(111A)으로 이루어지는데, 이는 기판(105)(예를 들어, 실리콘)의 상부 반도체 표면과 동일한 재료일 수 있다. 소스 반도체는 관련 기술분야에서 통상적인 임의의 도핑 레벨로 중도핑된다(heavily doped)(예를 들어, NMOSFET에 대해서는 n형). 소스 반도체 층(111A)이 합금인 경우, NMOSFET 실시예들에 대해 낮은 밴드 갭 재료가 이용될 수 있다. 소스 반도체 층(111A)은 콘택 금속(contact metallization)(예를 들어, 실리사이드 등; 도시되지 않음)과 접촉하거나, 또는 소스 반도체 층(111A)의 하부 표면에 접촉하도록 기판(105)에는 임베딩된 소스 라인이 존재할 수 있다(도시되지 않음). 유전체(132)가 소스 반도체 층(111A) 및/또는 콘택 금속을 완전히 둘러싼다.
소스 반도체 층(111A) 위에는 채널 반도체 층(111B)이 배치되어 있다. 본 명세서에서 추가로 설명되는 바와 같이, 채널 반도체 층(111B)은 Lg의 함수로서의 하나 이상의 조성적 변동을 포함할 수 있다. 그러나, 일반적으로, 채널 반도체 층(111B)은 도핑되지 않거나 경도핑되며(lightly doped), 채널 반도체 층(111B)과 소스 반도체 층(111A) 사이의 계면에는 소스 반도체에서의 도펀트 종 농도의 급격한 천이가 존재한다. 예시적인 실시예에서, 소스 반도체(111A)의 n형(또는 p형) 도핑은 경도핑된 또는 내인성 채널 반도체(111B)에 접하여, 도펀트 농도가 2-3㎚ 이하의 L(또는 z-높이)에서의 변화에 걸쳐 적어도 한 자릿수(예를 들어, >le20㎝-3 내지 <le19㎝-3)만큼 변하는 δ-도핑 프로파일에 근사한다. 이러한 가파른 프로파일은 통상적인 주입 기술들을 이용하여 복제될 수 없는 채널 층과 소스/드레인 영역 사이의 인-시튜 도핑된 에피택셜 층 천이의 특징(hallmark)이다. 트랜지스터(100)는 채널 영역(135) 내에서 나노와이어 주위를 동축으로 완전히 랩핑하는 게이트 스택을 포함한다. 게이트 스택은 유전체 층(150A) 주위에 배치된 금속 게이트 전극(150B)을 수반한다. 도시된 바와 같이, 게이트 전극(150B)은 유전체(132)에 의해 소스 반도체(111A)로부터 격리된다. 게이트 유전체(150A)는 관련 기술분야에 공지된 임의의 것일 수 있고, 유리하게는 HfO2, ZrO2 또는 다른 금속 산화물과 같은 고-k 재료(예를 들어, >10)이고, 게이트 금속(150B)의 조성 및 전기적 특성들은 본 명세서의 다른 곳에서 더 상세하게 설명된다.
채널 반도체 층(111B) 위에는 드레인 반도체 층(111C)이 배치된다. 드레인 반도체 층(111C)은, 본 명세서의 다른 곳에서 추가로 설명되는 바와 같이, 소스 반도체(111A)와 동일한 조성을 가질 수도 있고(예를 들어, 실리콘), 또는 상이한 조성을 가질 수도 있다(예를 들어, SiGe). 어느 경우에도, 드레인 반도체 층(111C)은 관련 기술분야에서 통상적인 임의의 도핑 레벨로 유사하게 중도핑된다(예를 들어, NMOSFET에 대해서는 n형). 소스 반도체 층(111A)이 합금인 경우, NMOSFET 실시예들에 대해 낮은 밴드 갭 재료가 이용될 수 있다. 예시적인 실시예에서, 드레인 반도체(111C)의 n형(또는 p형) 도핑은, 드레인 반도체 층(111C)의 처음의 2-3㎚ 내에서, 도핑 농도가 채널 반도체 층(111B)의 도핑 농도로부터 한 자릿수 또는 그 이상만큼 천이하는 δ-도핑에 근사한다. 상부 드레인 콘택 금속(170)이 드레인 반도체 층(111C) 상에 추가로 배치되어, 예를 들어 반도체 주위를 동축으로 완전히 랩핑한다. 제2 유전체(160)가 이 금속(170)을 게이트 전극(150B)으로부터 분리시킨다.
트랜지스터(100)는 에피택셜 층 두께들에 의해 정의되는 Lg(즉, 세로 길이 L의 부분들)와 같은 임계 치수를 갖는데, 이 에피택셜 층 두께들은 성장 프로세스에 의해 (예를 들어, 1㎚로) 매우 잘 제어될 수 있다. 또한, 에피택셜 층 성장이 나노와이어의 길이들을 정의하면, 도 2a 내지 도 2g의 콘텍스트에서 추가로 설명되는 바와 같이, 밴드 갭 및 이동도 구분(mobility differentiation)을 달성하도록 재료 조성이 손쉽게 조정될 수 있다.
실시예에서, 수직 나노와이어 트랜지스터는, 채널 트랜지스터의 것보다 더 낮은 수송 질량(transport mass)(z-방향) 및/또는 수송에 수직인 평면(x-y 평면)에서의 더 높은 상태 밀도 유효 전자 질량(density of states effective electron mass)을 갖는 소스 반도체를 포함한다. 이러한 실시예들은 종래의 디바이스들보다 더 높은 트랜지스터 구동 전류를 가질 것이다. 도 2a는 실시예들에 따른 유효 질량에서의 구분을 제공하도록 축방향으로 구분된 소스 및 드레인 반도체를 갖는 수직 나노와이어 트랜지스터(201)의 단면도를 도시한다. 수직 나노와이어 트랜지스터(201)는 수직 나노와이어 트랜지스터(100)의 일 실시예이며, 유사한 피처들을 식별하기 위해서 도 1로부터의 참조 번호들이 이용된다. 도 2a에 도시된 바와 같이, 소스 영역(130)에는 제1의 실질적으로 단결정질의 반도체 층(111A)이 이용되는 한편, 채널 영역(135) 및 드레인 영역(140) 양쪽 모두에는 제2의 실질적으로 단결정질의 반도체 층(211)이 이용되는데, 도핑에서의 차이(예를 들어, 각각 p-에서 n+)만이 이들 2개의 영역들 사이의 계면을 나타내는 파선에서 일어난다. 이러한 특정 실시예들에서, 반도체 층(111A)은 반도체 층(211)의 것보다 더 가벼운 유효 수송 질량을 갖는 재료로 이루어진다.
예를 들어, 하나의 Ⅳ족 실시예에서, 반도체 층(111A)은 Ge 또는 유리하게는 70% 이상의 Ge 농도를 갖는 SiGe 합금인 한편, 반도체 층(211)은 실리콘 또는 실질적으로 더 낮은 Ge 함량을 갖는 SiGe 합금이다. 하나의 예시적인 Ⅲ-Ⅴ족 실시예에서, 반도체 층(111A)은 InAs인 한편, 채널 및 드레인에 이용되는 반도체 층(211)은 더 낮은 In 함량을 갖는다(예를 들어, 53%의 In을 갖는 InGaAs와 같은 3원 합금(ternary alloy)). 하나의 하이브리드 Ⅳ-Ⅲ/Ⅴ족 실시예에서, 반도체 층(111A)은 Ge인 한편, 반도체 층(211)은 GaAs이다(Ge에 격자 매칭됨(lattice matched)). 다른 하이브리드 실시예에서, 반도체 층(111A)은 Ge인 한편, 반도체 층(211)은 AlAs이다(Ge와 AlAs는 근사 격자 매칭됨).
이들 예시적인 실시예에서, 더 큰 상태 밀도(DOS) 질량은 FET 구동 전류(Ion)에서의 유리한 증가를 초래한다. 도 2b는 실시예에 따른 2개의 유효 전자 질량을 갖는 트랜지스터 구조체와 비교하여 볼 때 하나의 유효 전자 질량을 갖는 트랜지스터 구조체의 NEGF(non-equilibrium Greens function) 양자 수송(quantum transport)을 이용하는 시뮬레이션을 도시하는 그래프이다. 도시된 바와 같이, 특정 게이트 전압(예를 들어, Vg=0.5V)에 대하여, 5㎚의 가로 바디 폭 및 15㎚의 Lg를 갖는 멀티-게이트 트랜지스터에서의 구동 전류는, 반도체 층(111A)에 대한 상태 밀도 유효 전자 질량이 동등한 누설(Ioff) 전류에 대하여 반도체 층(211)의 것의 2배인 경우에 대략 50%만큼 증가한다.
도 2a에 도시된 바와 같이, 예시적인 실시예에서, 채널 영역(135)의 부분들은 반도체 층(211) 및 반도체 층(111A)을 포함하며, 채널 영역(135)의 "소스" 단은 채널 영역(135)의 "드레인 단(drain end)"과는 상이한 조성으로 이루어진다. 특히, 트랜지스터(201)가 작동 회로에서 상호접속되는 경우에, 반도체 층(111A)은 예를 들어 도 2e에 추가로 도시된 바와 같이 유리하게는 다른 트랜지스터에 상호접속 링킹될 수 있다. 도 2a에 도시된 바와 같이, 반도체 층(111A)은 고리형 소스 콘택 금속(도시되지 않음)의 퇴적으로 수정가능하다. 실시예들에서, 도펀트(예를 들어, n형 종) 농도 프로파일은, δ-도펀트 프로파일 천이에 대응하는 반도체 층(111A)을 통과하는 파선으로 표시된 바와 같이, 반도체 층들(111A 및 211)의 계면 아래의 소정 지점에서 천이한다. 게이트 스택의 하부는 반도체 층(211)과 반도체 층(111A) 사이의 계면에 대하여 z-차원으로 정렬되어, 2-4㎚ 정도일 수 있는 적절한 오버랩 L1을 갖는데, 이는 반도체 층(111A)의 경도핑된 부분의 전도성이 트랜지스터 동작 중에 게이트 전극에 의해 제어가능함을 보장한다. 도 2a에 추가로 도시된 바와 같이, 게이트 전극(150B)의 z-차원 막 두께는 채널의 드레인 단을 지나 연장될 수 있는데(오버레이 L2), 그 이유는 채널 길이가 게이트 전극(150B)의 z-차원 두께가 아니라 에피택셜 성장 프로세스에 의해 정의되기 때문이다.
실시예에서, 수직 나노와이어 MOSFET의 채널 반도체 층은 채널 층에 대하여 적어도 소스 영역에 대한 것과는 상이한 반도체 재료를 이용함으로써 변형된다. 이러한 변형은 소스 반도체 층의 계면으로부터 부정형으로 반도체 채널을 형성함으로써 그리고/또는 채널의 길이에 걸쳐 반도체 조성을 그레이딩(grading)함으로써 유도될 수 있다. 도 2c는 실시예들에 따른 변형된 부정형의 반도체 채널을 갖는 수직 나노와이어 트랜지스터(202)의 단면도를 도시하는 한편, 도 2d는 전류 흐름에 평행한 방향으로 조성적으로 그레이딩되는 반도체 채널을 갖는 수직 나노와이어 트랜지스터(203)의 단면도를 도시한다. 수직 나노와이어 트랜지스터들(202 및 203)은 수직 나노와이어 트랜지스터(100)의 실시예들이며, 유사한 피처들을 식별하기 위해서 도 1로부터의 참조 번호들이 이용된다.
도 2c를 참조하면, 트랜지스터(202)는, SiGe로 구성된 채널 반도체(111B)와 함께, 예를 들어 p형 실리콘의 소스 반도체 층(111A)을 포함한다. 예시적인 실시예에서, 드레인 반도체(111C)도 역시 p형 실리콘이며, 소스 영역 및 드레인 영역 양쪽 모두는 채널을 통한 전류 흐름의 축 방향에 수직인 평면에서의 압축 응력(compressive stress)(즉, 횡방향 응력(transverse stress)) 하에서 채널의 양단에 배치되는데, 이는 채널을 통한 정공 이동도(hole mobility)를 개선하는 유리한 밴드 분할(band splitting)을 생성한다. 마찬가지로, 소스 반도체 층(111A)이 n형 InAs인 예시적인 Ⅲ-Ⅴ 소스 반도체 실시예에서, 채널 반도체(111B) InGaAs는 채널을 통한 전류 흐름의 축 방향에 수직인 평면에서의 인장 응력(tensile stress)(즉, 횡방향 응력) 하에서 배치되는데, 이는 채널을 통한 전자 이동도를 개선하는 유리한 밴드 분할을 생성한다. Ⅲ-Ⅴ PMOS 디바이스 예들은 Al0.35In0.65Sb의 소스 반도체 층(111A) 및 Al0.4In0.6Sb의 드레인 반도체 층(111C)을 포함하는데, 이들 사이에 압축 변형된 InSb 채널 반도체 층(111B)이 존재한다. 다른 PMOS Ⅲ-Ⅴ 실시예에서, 채널 반도체 층(111B)은 GaAs 소스 반도체 층(111A) 및 드레인 반도체(111C)에 의해 압축 변형된 GaSb이다. 하나의 예시적인 하이브리드 Ⅳ족/Ⅲ-Ⅴ족 실시예에서, Ge 소스 반도체 층(111A) 및 InGaAs(여기서, In>0) 채널 반도체 층(111B)은 Ge 드레인 반도체 층(111C) 아래에 배치된다. 다른 예시적인 하이브리드 Ⅳ족/Ⅲ-Ⅴ족 실시예에서, 인장 응력 받는 Ge 소스 반도체 층(111A) 및 InGaAs(여기서, In>0) 채널 반도체 층(111B)은 InGaAs(여기서, In>0) 드레인 반도체 층(111C) 아래에 배치된다.
도 2d를 참조하면, 채널 영역(135)은, 복수의 층(111B1-111B4)에 의해 표현된, 채널의 길이(z-높이)를 따라 조성적으로 그레이딩되는 채널 반도체를 포함한다. 하나의 예시적인 Ⅳ족 실시예에서, SiGe 채널 반도체에서의 Ge 농도는 그레이딩된다. 하나의 예시적인 Ⅲ-Ⅴ족 실시예에서, In 농도는 InGaAs 채널 영역 내에서 그레이딩되는데, 여기서 인듐은 소스 근처에서 더 높다. 다른 예시적인 Ⅲ-Ⅴ족 실시예에서, In 농도는 InGaSb 채널 영역 내에서 그레이딩되는데, 여기서 인듐은 소스 근처에서 더 높다. Ge 소스 및 InGaAs 채널을 갖는 하나의 예시적인 하이브리드 Ⅳ/Ⅲ-Ⅴ족 실시예에서, 인듐은 소스 단 근처에서 더 높고, 드레인 단을 향하여 아래로 그레이딩된다. 측방향 디바이스의 경우와 달리, 이러한 채널 길이를 따른 그레이딩은 전도대 및/또는 가전자대(valence band)의 튜닝을 가능하게 한다. 또한, 채널 길이를 따른 그레이딩은, 채널의 드레인 단에서보다 채널의 소스 단에서 더 큰 응력이 인가될 수 있도록 채널 내의 응력/변형의 더 큰 제어를 가능하게 할 수 있다. 또한, 이러한 길이방향 또는 축방향 밴드 처리(band engineering)는 유리하게는 특정 일함수를 갖는 게이트 전극(150B)에 대한 트랜지스터 임계 전압(Vt) 튜닝을 가능하게 하거나 강화할 수 있다. 예를 들어, 가전자대 에너지가 증가함에 따라, 가전자대 전압 오프셋과 대략 동등한 양만큼 임계 전압이 저하된다.
실시예들에서, 채널 영역(135)의 소스 단과 드레인 단 사이의 Ge의 농도는 5 퍼센트 내지 50 퍼센트만큼 변한다. 하나의 유리한 실시예에서, 약 25 퍼센트 게르마늄을 갖는 채널 영역(135)의 제1 부분은 Ge를 갖지 않는(예를 들어, 순수 실리콘) 채널 영역(135)의 제2 부분의 것보다 대략 300mV 낮은 임계 전압 크기를 가질 것이다. 하나의 이러한 실시예에서, 소스 반도체 층(111A)의 계면에서 더 높은 Ge 농도가 존재하며, 채널 반도체(111B)의 두께의 적어도 일부에 걸쳐(예를 들어, 10-20㎚에 걸쳐) 더 낮은 Ge 농도로 감소된다. 하나의 극단적인 예로서, Ge의 농도는 채널 영역(135)의 드레인 단에서 순수 실리콘으로 아래로(예를 들어, 선형으로) 그레이딩된다.
실시예들에서, 수직 나노와이어 트랜지스터는 채널 영역의 소스 단에서 고이동도 주입기 층을 포함한다. 도 2e는 실시예에 따른 강화된 속도 주입 층을 포함하는 수직 나노와이어 트랜지스터(204)의 단면도를 도시한다. 도시된 바와 같이, 채널 영역(135)은 소스 반도체 층(111A) 상에 배치된 에피택셜 주입 층(213)을 포함한다. 주입 층(213)은 채널 반도체 층(111B)과는 상이한 조성으로 이루어지며, 보다 구체적으로는 채널 반도체 층(111B)보다 높은 캐리어 이동도를 제공하는 조성으로 이루어진다. 주입 층(213)은 유리하게는 경도핑된 또는 내인성 반도체이다. 하나의 예시적인 Ⅳ족 실시예에서, 주입 층(213)은 Ge인 한편, 채널 반도체 층(111B)은 순수 실리콘 또는 SiGe 합금이다. 하나의 예시적인 Ⅲ-Ⅴ족 실시예에서, 주입 층(213)은 InAs이고, 채널 반도체 층(111B)은 더 낮은 퍼센트의 In을 갖는 InGaAs로 구성된다. 다른 예시적인 Ⅲ-Ⅴ족 실시예에서, 주입 층(213)은 InSb이고, 채널 반도체 층(111B)은 더 낮은 퍼센트의 In을 갖는 InGaSb로 구성된다. Ge의 소스를 갖는 하나의 예시적인 하이브리드 Ⅳ족/Ⅲ-Ⅴ족 실시예에서, 주입 층(213)은 GaAs이고, 채널 반도체 층(111B)은 AlAs로 구성된다.
주입 층(213)을 포함하는 수직 나노와이어 트랜지스터들에서, 소스 반도체 층(111A)은 주입 층(213)의 조성과는 상이한 조성으로 이루어진다. 예를 들어, Ge 주입 층(213)은 실리콘 소스 반도체 층(111A) 또는 SiGe 소스 반도체 층(111A) 상에 배치될 수 있다. 도 2e에 추가로 도시된 바와 같이, 게이트 스택(게이트 유전체(150A) 및 게이트 전극(150B))의 하부는, 주입 층(213) 내의 도펀트 농도가 유리하게는 소스 반도체 층(111A)에 존재하는 것보다 낮은 예시적인 실시예에서 주입 층(213)의 전체 두께에 인접하여 배치된다. 그러므로, 소스 반도체 층(111A)이 예시적인 δ-도핑 프로파일을 갖는 경우에, 도펀트 종 농도는 2-5㎚의 범위일 수 있는 주입 층(213)의 두께에 걸쳐 한 자릿수 또는 그 이상만큼 감소할 수 있다. 그러나, 게이트 스택은, 도 2e에서 오버랩 L3으로 표현된 바와 같이, 주입 층(213)과 소스 반도체(111A) 사이의 재료 천이의 다소 위에/아래에 배치될 수 있다. 예를 들어, 소스 도펀트 종 프로파일이 게이트 스택 위치에 독립적이면, 게이트 스택은 소스 반도체 층(111A)의 부분적인 두께(즉, 상부) 주위에 연장될 수 있다. 유사하게, 델타 도핑 프로파일이 주입 층(213)의 적어도 일부를 통해 연장되는 경우(즉, 주입 층(213)의 하부가 중도핑되는 경우), 주입 층(213)의 그 부분은 게이트 스택 아래에 연장될 수 있다.
실시예들에서, 수직 나노와이어 트랜지스터는 주입 층 및 조성적으로 그레이딩되는 채널을 포함한다. 도 2f에 도시된 바와 같이, 수직 나노와이어 트랜지스터(205)는 소스 반도체 층(111A) 상에 배치된 에피택셜 주입 층(213)을 포함하는데, 채널 영역(135)의 나머지는 반도체 층들(111B1, 111B2 및 111B3)로서 표현되는 상이한 조성의 연속적인 두께들을 포함한다. 트랜지스터(205)에서, 조성적 그레이딩은 트랜지스터(203)에 대해 설명된 것들 중 임의의 것일 수 있다. 예를 들어, 순수 Ge 주입 층(213)으로부터 층(111B3)에 대한 최저 Ge 농도로 (예를 들어, 선형으로) 감소하는 그레이딩이 수행될 수 있다.
실시예들에서, 수직 나노와이어 트랜지스터는 디바이스의 축방향 길이를 따라 3개 이상의 pan 접합을 포함한다. 도 2g는 사이리스터 타입 아키텍처를 갖는 수직 나노와이어 트랜지스터(206)를 도시한다. 도시된 바와 같이, p+ 도핑된 소스 반도체 층(111A) 상에 n- 도핑된 반도체 층(214A)이 배치된다. 또한, n+ 도핑된 드레인 반도체(111C)와 함께, n- 도핑된 반도체 층(214A) 상에 배치되는 p- 도핑된 반도체 층(214B)이 채널 영역(135) 내에서 게이트 스택에 의해 추가로 둘러싸여져, 에피택셜 디바이스 스택을 완성한다. 하나의 이러한 실시예에서, 모든 에피택셜 층의 조성은 모두 실질적으로 동일할 수 있다(예를 들어, 전부 실리콘). 대안적으로, 도 2g에 도시된 도펀트 접합들은, 예를 들어 본 명세서의 다른 곳에서 설명된 실시예들 중 하나 이상을 비롯하여, 축방향 길이를 따른 조성적 변동을 달성할 수 있다(예를 들어, 조성적으로 그레이딩된 채널 등).
실시예들에서, 수직 나노와이어 트랜지스터들은 채널 길이를 따라 축방향으로 게이트 전극 일함수를 변조하기 위해 채널 길이에 걸친 재료 조성의 변동 또는 복수의 게이트 전극 재료를 포함한다. 도 3a는 실시예에 따른 축방향으로 가공된 게이트 전극을 갖는 수직 나노와이어 트랜지스터(301)의 단면도를 도시한다. 수직 나노와이어 트랜지스터(301)는 수직 나노와이어 트랜지스터(100)의 실시예이며, 유사한 피처들을 식별하기 위해서 도 1로부터의 참조 번호들이 이용된다. 도시된 바와 같이, 게이트 스택은 채널 반도체 층(111B)을 둘러싸는 게이트 유전체(150A)를 포함하는데, 2개의 게이트 전극 재료(150B1 및 150B2)가 게이트 유전체(150A)의 별개의 부분들을 둘러싼다. 예시적인 실시예에서, 게이트 전극 재료(150B1)는 소스 반도체 층(111A)에 근접하여 제1 일함수 WF1을 갖는 한편, 게이트 전극 재료(150B2)는 드레인 반도체 층(111C)에 근접하여 제2 일함수 WF2를 갖는다. 특히, 일부 실시예들에서, 게이트 전극의 일함수는 특정 시스템들에서 합금 조성의 함수로서 연속적으로 변경될 수 있다. 예를 들어, 탄탈 탄소와 질소의 합금(TaCN)이 퇴적될 수 있는데, 여기서 탄소와 질소의 비율이 게이트 전극의 두께를 따라 변경되는 일함수에 영향을 미친다(탄소는 일함수를 저하시키고, 질소는 일함수를 증가시킴).
하나의 유리한 실시예에서, 일함수 WF2는 일함수 WF1보다 크다. 도 3b는 본 발명의 실시예에 따른 단일 일함수 게이트 전극들(WF1=WF2) 및 축방향으로 가공된 이중 일함수 게이트 전극들(WF2>WF1)에 대하여 3가지 바이어스 조건에서 시뮬레이팅된 밴드 도면들의 비교를 도시한다. 도 3b에 도시된 바와 같이, 누설 전류 감소는 게이트 전극(150B2)에 의해 둘러싸여지는 채널 영역 내의 더 큰 장벽 높이에 기인한다. 도 3c에 도시된 바와 같이, WF2를 WF1보다 더 크게 증가시키는 것은 온-상태 전류 Ion(예를 들어, 선형 스케일)보다 더 큰 레이트(예를 들어, 로그 스케일)로 누설 전류 Ioff를 감소시키는 효과를 가지며, 이는 트랜지스터 구동 전류에서의 작은 감소를 희생하여 트랜지스터 누설 전류에서의 큰 감소를 허용한다. 하나의 Ⅳ족 실시예에서, 트랜지스터(301)가 Si 및/또는 SiGe 반도체 층들(111A, 111B, 111C)을 갖는 NMOS 트랜지스터인 경우, 소스측 게이트 전극 재료(150B1)는, 드레인측 게이트 전극 재료(150B2)에서의 일함수 WF2보다 적어도 0.1eV 낮은, 유리하게는 0.5eV 낮은 최소 일함수 WF1을 갖는다. 이러한 특정 실시예들에서, WF2는 3.9-4.4eV의 범위에 있는 한편, WF1은 3.9eV 미만이다. 관련 기술분야에 공지된 많은 다른 금속 및/또는 금속계(metal systems)가 이들 별개의 범위를 달성하기 위해 이용될 수 있는데, 그 일부는 퇴적된 전극 막 두께에 걸쳐 합금 조성이 변함에 따라 WF1로부터 WF2까지의 연속적인 그레이딩을 수용할 수 있다.
PMOS 트랜지스터 실시예들도 또한 가능하며, 여기서 예를 들어 드레인측 게이트 전극 재료(150B2)는 일함수 WF1보다 0.1-0.5eV 작은 일함수 WF2를 갖는다. 예를 들어, 반도체 층들이 실리콘 또는 SiGe인 경우, WF2는 4.6 내지 5.1eV일 수 있고, 소스측 게이트 전극 재료(150B1)는 5.1eV보다 큰 일함수 WF1을 갖는다. 관련 기술분야에 공지된 많은 다른 금속 및/또는 금속계가 이들 별개의 범위를 달성하기 위해 이용될 수 있는데, 그 일부는 퇴적된 막 두께에 걸쳐 합금 조성이 변함에 따라 WF1로부터 WF2까지의 연속적인 그레이딩을 수용할 수 있다(예를 들어, TaCN은 게이트 전극 퇴적 두께가 증가함에 따라 질소 함량을 감소시키면서 퇴적될 수 있다).
실시예들에서, 도 3d에 도시된 바와 같이, 수직 나노와이어 트랜지스터들은 축방향으로 가공된 반도체 층들 및 축방향으로 가공된 게이트 전극 재료들 양쪽 모두를 포함한다. 트랜지스터(302)는 주입 층(213) 상에 배치된 조성적으로 그레이딩되는 채널 층들(111B1, 111B2, 111B3 및 111B4)을 포함하고, 이 주입 층은 소스 반도체 층(111A) 상에 추가로 배치된다. 제1 게이트 전극 재료(150B1)가 적어도 주입 층(213)을 둘러싸고, 적어도 제2 게이트 전극 재료(150B1 및 150B2)가 그레이딩되는 채널 층들(111B1-111B4)의 적어도 일부를 둘러싼다. 따라서, 트랜지스터의 길이에 걸친 가변 반도체 도핑 및 조성 또는 채널의 길이에 걸친 가변 게이트 전극 재료 조성의 콘텍스트에서 설명된 특징들 중 임의의 특징이 결합될 수 있다. 이러한 특정 실시예들에서, 게이트 전극 일함수 및 채널 반도체 양쪽 모두가 변경되면서 시너지 효과가 달성될 수 있다. 예를 들어, 채널 반도체에서의 조성적 변동은 일함수에서의 구분에 의해 유도된 트랜지스터 Vt에서의 차이를 확대할 수 있다. 하나의 이러한 실시예에서, 채널 반도체의 소스 단이 주어진 게이트 전극 조성(예를 들어, 20-30% Ge 함량을 갖는 SiGe)에 대해 더 낮은 Vt와 연관된 제1 조성으로 이루어질 수 있으며, 채널 반도체의 드레인 단이 주어진 게이트 전극 조성(예를 들어, 순수 Si, 또는 더 낮은 Ge 함량을 갖는 SiGe)에 대해 더 높은 Vt와 연관된 제2 조성으로 이루어지는 경우, 게이트 전극 조성은, 게이트 전극 일함수가 소스측에서보다 드레인측에서 더 높도록 적어도 2개의 재료들 사이에서 변한다. 이것은, 20㎚ 미만의 채널 반도체 층 두께 및 에피택셜 성장 다이내믹스가 층간(inter-layer) 또는 층내(intra-layer) 조성적 변동에 대해 실제 제한을 두는 경우에 채널 길이를 따른 유효 Vt 변동을 증대시킬 수 있다.
설명된 예시적인 실시예들의 구조적 피처들로, 도 4a 내지 도 4d 및 도 5a 내지 도 5d의 콘텍스트에서 제조 기술들이 간략하게 설명된다. 일반적으로, 도 4a 내지 도 4d는 수직 나노와이어 트랜지스터가 주로 블랭킷 막으로서 에피택셜 성장되는 디바이스 스택으로 시작하는 서브트랙티브 프로세스(subtractive process)를 이용하여 제조될 때의 단면도들을 도시하는 한편, 도 5a 내지 도 5d는 수직 나노와이어 트랜지스터가 선택적인 에피택시를 이용한 애디티브 프로세스(additive process)를 이용하여 제조될 때의 단면도들을 도시한다. 이러한 방법들의 하이브리드들도 또한 실시될 수 있다.
먼저 도 4a에 도시된 바와 같이, 출발 재료(starting material)의 반도체 재료들의 스택은 소스 층(411A), 채널 층(411B) 및 드레인 층(411C)을 포함하며, 이들 모두는 기판(405) 위에 배치된다. 일반적으로, 출발 재료는, 도 1 내지 도 3d의 콘텍스트에서 본 명세서의 다른 곳에서 설명된 결정 조성(층간 또는 층내)에서의 변화를 달성하기 위해서 성장이 진행됨에 따라 성장 조건들을 수정하면서, 관련 기술분야에 공지된 MOCVD, HVPE 또는 MBE 기술들 중 하나 이상을 이용하여 에피택셜 성장된다. 반도체 스택 위에는 패터닝되었던 유전체 (하드 마스크) 층(440)이 배치된다. 도 4b에 도시된 바와 같이, 스택의 대부분을 통하여 고리형 트렌치(460)가 에칭되어, 소스 반도체 층(411A) 상에서 중단된다. 일반적으로, 트렌치 에칭은 특정 재료계(예를 들어, Ⅳ족, Ⅲ-Ⅴ족)에 대해 관련 기술분야에 공지된 임의의 이방성 에칭을 수반할 수 있다. 하나 이상의 건식 또는 습식 에칭이 이용될 수 있다. 트랜지스터의 채널 길이가 채널 반도체 층의 에피택셜 두께에 의존하기 때문에, 게이트 전극은 전체 채널이 적절하게 반전을 겪을 수 있다는 것을 보장하기 위해서 단지 수직으로 포지셔닝될 필요가 있다. 그러므로, 게이트 전극은 소스 반도체 층의 계면 아래에 있도록 포지셔닝되고, (더 높은 게이트 커패시턴스가 용인될 수 있는 정도로) 드레인 반도체 층 위에 z-높이(두께)를 갖도록 허용될 수 있다. 원하는 경우, 트렌치(460)는 채널 반도체 층(411B)에 대한 게이트 스택의 포지셔닝을 위해 소스 반도체 층(411A)에 대한 높은 선택도를 갖는 제1 에칭으로 형성될 수 있다. (예를 들어, 채널 반도체 층과 소스 반도체 층 사이의 도펀트 농도 또는 조성 차이에 민감한 도펀트들을 이용한) 에칭 중단의 부차적인 목적을 위해 반도체 층들(411A와 411B) 사이의 조성 및/또는 도핑 차이가 이용될 수 있다. 일 실시예에서, Ge 강화된 이동도 주입 층이 채널 반도체 층과 소스 반도체 층의 계면에 존재하는 경우, 주입 층에 대한 게이트 전극의 정밀한 수직 정렬을 위해 Ge 선택적 에칭이 이용될 수 있다. Ge 층 상에서 트렌치 에칭을 중단한 이후에, Ge 주입 층은 소스 반도체 층에 대해 선택적으로 제거될 수 있다. 다음에, 소스 반도체 층(예를 들어, 실리콘)에 대해 선택적인 시한 에칭(timed etch)이 이용되어, 게이트 전극의 하부 표면이 Ge 주입 층에 대해 충분히 리세싱될(recessed) 것임을 보장할 수 있다.
도 4c에 도시된 바와 같이, 채널 반도체 층(411B)의 측벽 상에 예를 들어 ALD에 의해 게이트 유전체(450A)가 퇴적된다. 다음에, 유리하게는 PVD(physical vapor deposition)와 같지만 이에 제한되지는 않는 비등각 프로세스(non-conformal process)를 이용하여, 트렌치(460)에 제1 게이트 전극 재료(450B1)가 퇴적된다. 유사하게, 유리하게는 채널 반도체 층(411B)과 드레인 반도체 층(411C) 사이의 계면을 지나(위에) 연장되는 최종 전극 두께로 제2 게이트 전극 재료(450B2)가 퇴적된다. 도 4d에 도시된 바와 같이, 유전체(465)가 퇴적된 다음, 하드 마스크(440) 및 유전체(465)가 평탄화되어, 드레인 콘택 금속의 준비로 드레인 반도체 층(411C)을 노출시킨다.
선택적인 에피택셜 프로세스가 도 5a에 도시되어 있는데, 여기서 기판은 결정질 반도체 기판(505) 상의 소스 반도체 층(511A) 위에 배치된 유전체(546)를 포함한다. 먼저 마스크(546)가 패터닝되고, 내부 트렌치가 유전체(546)를 통해 전진하여 유전체(546)의 스톱 층(stop layer)(예를 들어, 패드 산화물) 상에서 종단된다. 대안적으로, 에칭은 소스 유전체 층(511A)의 두께 내의 소정 장소에서 중단될 수 있다. 마스크(546)(및 유전체 에칭 스톱 층)를 제거한 이후에, 선택적인 에피택셜 프로세스(예를 들어, HVPE, MOCVD 등)가 이용되어, 내부 트렌치 내의 노출된 소스 반도체 층(511A)의 시딩 표면(seeding surface)으로부터 나노와이어 트랜지스터를 형성한다. 도 5c에 도시된 바와 같이, 반도체 채널 층(511B)이 소스 반도체 층(511A)으로부터 에피택셜 성장되며, 드레인 반도체 층(511C)이 반도체 채널 층(511B) 위에 추가로 성장된다. 일반적으로, 채널 및 소스/드레인 층들은, 도 1 내지 도 3d의 콘텍스트에서 본 명세서의 다른 곳에서 설명된 결정 조성(층간 또는 층내)에서의 변화를 달성하기 위해서 성장이 진행됨에 따라 성장 조건들을 수정하면서, 관련 기술분야에 공지된 MOCVD, HVPE 또는 다른 선택적인 에피택시 기술들 중 하나 이상을 이용하여 에피택셜 성장된다. 성장된 막은 다시 폴리싱되어, 폴리싱 스톱으로서의 유전체 층(546)에 대하여 평탄화되는데, 이는 일부 드레인 반도체 층(511C)이 유지되는 것을 보장한다.
유전체 층(546)은 리세싱되어, 반도체 채널 층(511B)의 측벽을 노출시킨다. 도 5d에 도시된 바와 같이, 예를 들어 ALD에 의해 채널 반도체 층(511B)의 측벽들 상에 게이트 유전체(550A)가 퇴적된다. 다음에, 유리하게는 PVD와 같지만 이에 제한되지는 않는 비등각 프로세스를 이용하여 제1 게이트 전극 재료(550B1)가 퇴적된다. 유사하게, 제2 게이트 전극 재료(550B2)가 퇴적되고, 채널 반도체 층(511B)의 전체 두께가 게이트 단자에 완전히 연결되는 것을 보장하기에 충분한 두께에서 종단된다.
도 6은 본 발명의 실시예에 따른 모바일 컴퓨팅 플랫폼의 SOC 구현의 기능 블록도이다. 모바일 컴퓨팅 플랫폼(600)은, 전자 데이터 디스플레이, 전자 데이터 처리 및 무선 전자 데이터 전송 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(600)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있으며, 디스플레이 스크린(605), SOC(610) 및 배터리(615)를 포함한다. 도시된 바와 같이, SOC(610)의 집적 레벨이 높을수록, 충전 사이의 최장 동작 수명을 위해 배터리(615)에 의해 점유되거나 또는 최대 플랫폼 기능성을 위해 고체 상태 드라이브, DRAM 등과 같은 메모리(도시되지 않음)에 의해 점유될 수 있는 모바일 컴퓨팅 디바이스(600) 내의 폼 팩터가 더 커진다.
SOC(610)는 확대도(620)로 추가로 도시되어 있다. 실시예에 따라, SOC(610)는 실리콘 기판(660)(즉, 칩)의 일부를 포함하고, 이 실리콘 기판 위에는, 전력 관리 집적 회로(PMIC)(615), RF 송신기 및/또는 수신기를 포함하는 RF 집적 회로(RFIC)(625), 그 제어기(611), 및 하나 이상의 중앙 프로세서 코어 또는 메모리(677) 중 하나 이상이 존재한다. 실시예들에서, SOC(610)는 본 명세서에 설명된 실시예들 중 하나 이상에 따른 하나 이상의 수직 나노와이어 트랜지스터(FET)를 포함한다. 추가의 실시예들에서, SOC(610)의 제조는 수직 배향 나노와이어 트랜지스터(FET)를 제조하기 위해 본 명세서에 설명된 방법들 중 하나 이상을 포함한다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(700)의 기능 블록도이다. 컴퓨팅 디바이스(700)는 예를 들어 모바일 플랫폼(1100) 내부에서 발견될 수 있으며, 프로세서(704)(예를 들어, 애플리케이션 프로세서) 및 적어도 하나의 통신 칩(706)과 같지만 이에 제한되지는 않는 복수의 컴포넌트를 호스팅하는 보드(702)를 더 포함한다. 실시예들에서, 적어도 프로세서(704)는, 본 명세서의 다른 곳에서 추가로 설명된 실시예들에 따라 제조되고/되거나, 본 명세서의 다른 곳에서 설명된 실시예들에 따른 구조체들을 갖는 수직 나노와이어 트랜지스터(FET)를 포함한다. 프로세서(704)는 보드(702)에 물리적으로 그리고 전기적으로 연결된다. 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
일부 구현들에서, 적어도 하나의 통신 칩(706)도 또한 보드(702)에 물리적으로 그리고 전기적으로 연결된다. 추가의 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다. 그 애플리케이션들에 따라, 컴퓨팅 디바이스(700)는, 보드(702)에 물리적으로 그리고 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 플래시 메모리 또는 STTM 등의 형태의 비휘발성 메모리(예를 들어, RAM 또는 ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 콤팩트 디스크(CD), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩들(706) 중 적어도 하나는 컴퓨팅 디바이스(700)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(706)은, 본 명세서의 다른 곳에서 설명된 것들을 포함하지만 이에 제한되지는 않는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
전술한 설명은 제한이 아니라 예시적인 것으로 의도된다는 것이 이해되어야 한다. 예를 들어, 도면들에서의 흐름도들은 본 발명의 특정 실시예들에 의해 수행되는 동작들의 특정 순서를 나타내지만, 이러한 순서가 요구되지는 않는다는 것이 이해되어야 한다(예를 들어, 대안적인 실시예들은 동작들을 상이한 순서로 수행하고, 특정 동작들을 결합하고, 특정 동작들을 중복하거나 할 수 있다). 또한, 전술한 설명의 판독 및 이해 시에 통상의 기술자에게 많은 다른 실시예들이 명백할 것이다. 본 발명이 특정의 예시적인 실시예들을 참조하여 설명되었지만, 본 발명은 설명된 실시예들에 제한되지는 않으며, 첨부된 청구항들의 사상 및 범위 내에서 변형 및 변경으로 실시될 수 있다는 것이 인식될 것이다. 따라서, 본 발명의 범위는, 첨부된 청구항들을 참조하여, 이러한 청구항들에 부여된 것에 대한 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (22)

  1. 결정질 기판의 표면 평면에 대해 수직으로 배향된 세로 축을 갖는 수직 나노와이어 트랜지스터로서,
    상기 세로 축을 따라 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 드레인 반도체 층과 수직으로 정렬된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 소스 반도체 층;
    소스 반도체 층과 드레인 반도체 층 사이에 배치된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 채널 반도체 층 - 상기 채널 반도체 층은 에피택셜 막 두께를 갖고, 상기 소스 반도체 층은, 상기 채널 반도체 층 및 상기 드레인 반도체 층의 것보다, 수송 방향을 따라 더 낮은 유효 질량(effective mass) 및/또는 상기 수송 방향에 수직인 평면에서의 더 높은 상태 밀도 질량(density of states mass)을 가짐 -; 및
    고리형 게이트 유전체 층에 의해 분리되는, 반도체 채널 층의 측벽을 둘러싸는 고리형 게이트 전극 - 상기 반도체 층들 또는 상기 게이트 전극 중 적어도 하나의 조성은 상기 세로 축을 따라 변함 -
    을 포함하는 수직 나노와이어 트랜지스터.
  2. 제1항에 있어서,
    상기 채널 반도체 층은, 상기 소스 반도체 층과의 제1 계면과 상기 드레인 반도체 층과의 제2 계면 사이에 조성적 변동(compositional variation)을 갖는 수직 나노와이어 트랜지스터.
  3. 제2항에 있어서,
    상기 조성적 변동은 상기 에피택셜 막 두께 전반에서의 상기 채널 반도체 층의 그레이딩을 더 포함하는 수직 나노와이어 트랜지스터.
  4. 제3항에 있어서,
    상기 채널 반도체는 SiGe 합금을 포함하고, Ge 함량은 상기 제2 계면에서보다 상기 제1 계면에서 더 높거나, 또는 상기 채널 반도체는 In 합금을 포함하고, In 함량은 상기 제2 계면에서보다 상기 제1 계면에서 더 높은 수직 나노와이어 트랜지스터.
  5. 제4항에 있어서,
    상기 소스 반도체 층 및 상기 드레인 반도체 층은, 상기 제1 계면 및 상기 제2 계면에 대해 정렬된 δ-도펀트 농도 프로파일들을 갖는 실리콘인 수직 나노와이어 트랜지스터.
  6. 제2항에 있어서,
    상기 조성적 변동은, 상기 제1 계면에 근접 배치되는 경도핑된(lightly doped) 또는 내인성(intrinsic) 고이동도 주입 층을 더 포함하는 수직 나노와이어 트랜지스터.
  7. 제6항에 있어서,
    상기 채널 반도체는 실리콘 또는 SiGe 합금이고, 상기 고이동도 주입 층은 상기 소스 반도체 층 상에 바로 배치되며, Ge로 구성되는 수직 나노와이어 트랜지스터.
  8. 제6항에 있어서,
    상기 조성적 변동은 상기 고이동도 주입 층으로부터 상기 제2 계면까지의 상기 채널 반도체 층의 그레이딩을 더 포함하는 수직 나노와이어 트랜지스터.
  9. 결정질 기판의 표면 평면에 대해 수직으로 배향된 세로 축을 갖는 수직 나노와이어 트랜지스터로서,
    상기 세로 축을 따라 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 드레인 반도체 층과 수직으로 정렬된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 소스 반도체 층;
    소스 반도체 층과 드레인 반도체 층 사이에 배치된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 채널 반도체 층 - 상기 채널 반도체 층은 에피택셜 막 두께를 가짐 -; 및
    고리형 게이트 유전체 층에 의해 분리되는, 반도체 채널 층의 측벽을 둘러싸는 고리형 게이트 전극 - 상기 반도체 층들 또는 상기 게이트 전극 중 적어도 하나의 조성은 상기 세로 축을 따라 변하고, 상기 게이트 유전체와 직접 접촉하는 상기 게이트 전극의 조성은, 상기 소스 반도체 층에 근접한 제1 레벨로부터 상기 드레인 반도체 층에 근접한 제2 레벨까지 일함수를 구분하기 위해서 상기 세로 축을 따라 변함 -
    을 포함하는 수직 나노와이어 트랜지스터.
  10. 제9항에 있어서,
    상기 게이트 전극의 일함수는 상기 소스 반도체 층에 근접한 것보다 상기 드레인 반도체 층에 근접하여 더 큰 수직 나노와이어 트랜지스터.
  11. 제10항에 있어서,
    상기 게이트 전극의 조성은, 상기 소스 반도체 층에 근접한 제1 합금 조성으로부터 상기 드레인 반도체 층에 근접한 제2 합금 조성까지 그레이딩되는 수직 나노와이어 트랜지스터.
  12. 제10항에 있어서,
    상기 채널 반도체 층은, 상기 소스 반도체 층과의 제1 계면과 상기 드레인 반도체 층과의 제2 계면 사이에서 조성적 변동을 갖고, 상기 조성적 변동은 상기 게이트 전극의 일함수에서의 구분과 연관된 트랜지스터 임계 전압에서의 차이를 확대하는 수직 나노와이어 트랜지스터.
  13. 제10항에 있어서,
    상기 채널 반도체 층은, 상기 소스 반도체 층에 근접 배치되는 경도핑된 또는 내인성 고이동도 주입 층을 더 포함하는 수직 나노와이어 트랜지스터.
  14. 결정질 기판의 표면 평면에 대해 수직으로 배향된 세로 축을 갖는 수직 나노와이어 트랜지스터로서,
    상기 세로 축을 따라 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 드레인 반도체 층과 수직으로 정렬된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 소스 반도체 층;
    소스 반도체 층과 드레인 반도체 층 사이에 배치된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 채널 반도체 층 - 상기 채널 반도체 층은 에피택셜 막 두께를 갖고, 상기 채널 반도체 층은, 상기 소스 반도체 층과의 제1 계면과 상기 드레인 반도체 층과의 제2 계면 사이에 조성적 변동을 갖고, 상기 조성적 변동은 상기 에피택셜 막 두께 전반에서의 상기 채널 반도체 층의 그레이딩을 더 포함함 -; 및
    고리형 게이트 유전체 층에 의해 분리되는, 반도체 채널 층의 측벽을 둘러싸는 고리형 게이트 전극 - 상기 반도체 층들 또는 상기 게이트 전극 중 적어도 하나의 조성은 상기 세로 축을 따라 변함 -
    을 포함하는 수직 나노와이어 트랜지스터.
  15. 제14항에 있어서,
    상기 채널 반도체는 SiGe 합금을 포함하고, Ge 함량은 상기 제2 계면에서보다 상기 제1 계면에서 더 높거나, 또는 상기 채널 반도체는 In 합금을 포함하고, In 함량은 상기 제2 계면에서보다 상기 제1 계면에서 더 높은 수직 나노와이어 트랜지스터.
  16. 제15항에 있어서,
    상기 소스 반도체 층 및 상기 드레인 반도체 층은, 상기 제1 계면 및 상기 제2 계면에 대해 정렬된 δ-도펀트 농도 프로파일들을 갖는 실리콘인 수직 나노와이어 트랜지스터.
  17. 결정질 기판의 표면 평면에 대해 수직으로 배향된 세로 축을 갖는 수직 나노와이어 트랜지스터로서,
    상기 세로 축을 따라 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 드레인 반도체 층과 수직으로 정렬된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 소스 반도체 층;
    소스 반도체 층과 드레인 반도체 층 사이에 배치된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 채널 반도체 층 - 상기 채널 반도체 층은 에피택셜 막 두께를 갖고, 상기 채널 반도체 층은, 상기 소스 반도체 층과의 제1 계면과 상기 드레인 반도체 층과의 제2 계면 사이에 조성적 변동을 갖고, 상기 조성적 변동은, 상기 제1 계면에 근접 배치되는 경도핑된 또는 내인성 고이동도 주입 층을 더 포함하고, 상기 채널 반도체는 실리콘 또는 SiGe 합금이고, 상기 고이동도 주입 층은 상기 소스 반도체 층 상에 바로 배치되며, Ge로 구성됨 -; 및
    고리형 게이트 유전체 층에 의해 분리되는, 반도체 채널 층의 측벽을 둘러싸는 고리형 게이트 전극 - 상기 반도체 층들 또는 상기 게이트 전극 중 적어도 하나의 조성은 상기 세로 축을 따라 변함 -
    을 포함하는 수직 나노와이어 트랜지스터.
  18. 결정질 기판의 표면 평면에 대해 수직으로 배향된 세로 축을 갖는 수직 나노와이어 트랜지스터로서,
    상기 세로 축을 따라 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 드레인 반도체 층과 수직으로 정렬된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 소스 반도체 층;
    소스 반도체 층과 드레인 반도체 층 사이에 배치된 Ⅳ족 또는 Ⅲ-Ⅴ족 에피택셜 채널 반도체 층 - 상기 채널 반도체 층은 에피택셜 막 두께를 갖고, 상기 채널 반도체 층은, 상기 소스 반도체 층과의 제1 계면과 상기 드레인 반도체 층과의 제2 계면 사이에 조성적 변동을 갖고, 상기 조성적 변동은, 상기 제1 계면에 근접 배치되는 경도핑된 또는 내인성 고이동도 주입 층을 더 포함하고, 상기 조성적 변동은 상기 고이동도 주입 층으로부터 상기 제2 계면까지의 상기 채널 반도체 층의 그레이딩을 더 포함함 -; 및
    고리형 게이트 유전체 층에 의해 분리되는, 반도체 채널 층의 측벽을 둘러싸는 고리형 게이트 전극 - 상기 반도체 층들 또는 상기 게이트 전극 중 적어도 하나의 조성은 상기 세로 축을 따라 변함 -
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