KR102367140B1 - 반도체 디바이스 및 그 제조방법 - Google Patents
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Abstract
일 실시예에 따른 반도체 디바이스는 기판 상부에 형성되며 제 1 물질을 포함하는 소스 영역; 상기 소스 영역 상부에 형성되며, 상기 제 1 물질의 밴드갭(bandgap) 에너지보다 큰 밴드갭 에너지를 가지는 제 2 물질을 포함하는 바디 영역을 둘러싸는 게이트 영역; 및 상기 게이트 영역 상부에 형성되며, 상기 바디 영역과 동일한 물질을 포함하는 드레인 영역을 포함할 수 있다.
Description
본 발명은 게이트 올 어라운드(GAA: Gate All Around) 구조를 가지는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
전자기기의 고성능화 및 저전력화가 요구됨에 따라 전자회로 내부에 사용되고 있는 반도체 전자소자의 크기는 성능 향상을 위하여 지속적으로 축소되고 있다. 특히 모스펫(MOSFET) 반도체 전자소자는 고집적화를 위하여 게이트 올 어라운드 나노와이어(gate-all-around nanowire) 소자 구조 형태로 개발되고 있는 추세이다.
이러한, 게이트 올 어라운드 나노와이어 모스펫은 타 반도체 소자에 비해 전류 제어 능력이 우수하며, 이에 SRAM 및 DRAM을 비롯한 메모리와 일반 디지털 로직 회로 등 고성능/저전력 시스템에 적용이 가능하다.
그러나, 게이트 올 어라운드 나노와이어 모스펫은 공정 미세화 기법으로 제작되기에 집적도(integration) 증가로 인하여 실질적으로 방사선 영향을 받는 영역(sensitive volume)도 함께 증가하기에, 우주 및 대기 환경 방사선에 의해 발생된 단일 사건 영향(SEE: single-event effect)을 크게 받게 되는 문제가 있다.
여기서, 단일 사건 영향(SEE: single-event effect)이란 반도체 전자소자에 전리 방사선이 입사하게 되면, 소자 내부에 전자-전공 쌍(electron-hole pair)이 형성되고, 이로 인해 급격하게 전류 펄스가 발생됨으로써, 저장된 데이터가 변조되거나 전력 손실이 크게 증가하는 등의 현상을 의미한다.
이때, 단일 사건 영향으로 발생되는 전류 펄스는 방사선의 영향을 받는 소자 면적을 축소시킴으로써 줄일 수 있지만, 게이트 올 어라운드 구조의 반도체 전자소자에서는 게이트 아래의 바디 영역이 고립되어 플로팅 바디 효과(floating body effect)가 크게 나타나기 때문에, 플로팅(floating) 바디 효과에 의해 발생되는 누설 전류와 누설 전류가 발생된 후, 누설 전류가 거의 흐르지 않는 상태까지의 시간(회복시간)을 줄이기 위해서는 추가적인 내방사선 소자의 구조 설계를 필요로 하고 있는 실정이다.
본 발명의 해결하고자 하는 과제는, 방사선 영향을 최소화할 수 있는 게이트 올 어라운드(gate-all-around) 구조의 반도체 디바이스 및 그 제조방법을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 이상에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 반도체 디바이스는, 기판 상부에 형성되며 제 1 물질을 포함하는 소스 영역; 상기 소스 영역 상부에 형성되며, 상기 제 1 물질의 밴드갭(bandgap) 에너지보다 큰 밴드갭 에너지를 가지는 제 2 물질을 포함하는 바디 영역을 둘러싸는 게이트 영역; 및 상기 게이트 영역 상부에 형성되며, 상기 바디 영역과 동일한 물질을 포함하는 드레인 영역을 포함할 수 있다.
또한, 상기 소스 영역 및 상기 게이트 영역 사이에 형성된 게이트 절연막 층을 더 포함할 수 있다.
또한, 상기 제 1 물질은, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나를 포함하고, 상기 제 2 물질은, 실리콘(Si)을 포함할 수 있다.
또한, 상기 반도체 디바이스는, 수직 방향으로 배향되어 있을 수 있다.
또한, 상기 반도체 디바이스는, 게이트 올 어라운드(GAA: gate-all-around) 구조 디바이스일 수 있다.
일 실시예에 따른 반도체 디바이스 제조 방법은, 기판 상부에 제 1 물질을 포함하는 소스 영역을 형성하는 단계; 상기 소스 영역 상부에 형성되며, 상기 제 1 물질의 밴드갭(bandgap) 에너지보다 큰 밴드갭 에너지를 가지는 제 2 물질을 포함하는 바디 영역을 둘러싸도록 게이트 영역을 형성하는 단계; 및 상기 게이트 영역 상부에 상기 바디 영역과 동일한 물질을 포함하는 드레인 영역을 형성하는 단계를 포함할 수 있다.
또한, 상기 반도체 디바이스 제조 방법은, 상기 소스 영역 및 상기 게이트 영역 사이에 형성된 게이트 절연막 층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 소스 영역을 형성하는 단계 및 상기 게이트 영역을 형성하는 단계에서, 상기 제 1 물질은, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나를 포함하고, 상기 제 2 물질은, 실리콘(Si)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 소스 영역의 물질을 바디 영역의 물질(예를 들어, 실리콘(Si))의 밴드갭(bandgap) 에너지보다 작은 밴드갭 에너지를 가지는 물질(예를 들어, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질)을 구성함으로써, 정공에 대한 포텐셜 에너지 장벽(potential energy barrier)이 낮춰질 수 있기 때문에 플로팅 바디 효과(floating body effect)에 의해 발생되는 누설전류가 줄어들 수 있고, 이에 따라 반도체 소자의 오동작 시간이 최소화될 수 있다.
또한, 일 실시예에 따르면 방사선 입사에 의하여 급격하게 전류 펄스가 발생되어 저장된 데이터가 변조되거나 누설 전류가 발생된 후, 누설 전류가 거의 흐르지 않는 상태까지의 시간(회복시간)이 줄어들 수 있기 때문에 회로 또는 시스템 동작에 미치는 영향을 최소화함으로써 전리 방사선이 존재하는 우주 및 대기 환경, 원자력 발전소의 원자로 등에서 정상적으로 동작하는 전자부품 설계에 활용할 수 있다.
또한, 실리콘 온 인슐레이터(SOI) 및 실리콘 온 사파이어(SOS)와 같은 특수목적의 기판 없이도 실리콘(Si) 기판을 이용한 공정을 통해 일 실시예에 따른 반도체 디바이스를 생산할 수 있기 때문에, 제품 생산 시, 공정 비용이 감소되어 경제적 효율성이 커질 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 디바이스의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 3은 일 실시예에 따른 반도체 디바이스의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 4는 일 실시예에 따른 반도체 디바이스에 방사선이 입사되었을 경우 발생되는 전류 펄스의 특성을 나타낸 그래프이다.
도 5는 일 실시예에 따른 반도체 디바이스 제조방법의 절차에 대한 예시적인 순서도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 3은 일 실시예에 따른 반도체 디바이스의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 4는 일 실시예에 따른 반도체 디바이스에 방사선이 입사되었을 경우 발생되는 전류 펄스의 특성을 나타낸 그래프이다.
도 5는 일 실시예에 따른 반도체 디바이스 제조방법의 절차에 대한 예시적인 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 디바이스(100)의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 단면도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 디바이스(100)는 소스 영역(110), 게이트 영역(120), 게이트 절연막 층(127) 및 드레인 영역(130)을 포함할 수 있다.
이러한 반도체 디바이스는 스스로 방출하는 전자파에 대한 차단 및 외부로부터의 전자파 차단이 필요한 제품들의 어느 하나의 전자 부품일 수 있다. 예컨대, 반도체 디바이스는 모바일 휴대장치, 예컨대 휴대폰, 스마트폰, 태블릿 장치 등에 사용되는 부품으로, 어플리케이션 프로세서칩, 메모리칩, 통신칩, 모뎀칩, 유심칩, RF칩 및 인덕터칩 등을 포함할 수 있다.
이와 다르게, 반도체 디바이스는 반도체 패키지를 포함할 수도 있다. 예컨대, 반도체 패키지는 플립칩 패키지(flip chip package), 칩스케일 패키지(chip scale package, CSP), 패키지 온 패키지(package on package, POP), 멀티칩 패키지(multichip package, MCP), 멀티스택 패키지(multi stack package, MSP), 시스템 인 패키지(system in package, SIP), 웨이퍼 레벨 패키지(wafer level package, WLP), 팬아웃 웨이퍼 레벨 패키지(fan-out WLP) 등의 다양한 구조를 포함할 수 있다.
한편, 일 실시예에 따른 반도체 디바이스(100)는 게이트 올 어라운드(gate-all-around) 구조의 모스펫(MOSFET)일 수 있으며, 원형 구조의 반도체 디바이스로 형성되어 있을 수 있으나, 이에 한정되는 것은 아니다.
이하, 구체적으로 일 실시예에 따른 반도체 디바이스(100)를 도 2를 참조하여 설명하도록 한다.
도 2의 단면도를 참조하면, 소스 영역(110)은 기판(105, Substrate) 상부에 형성될 수 있다.
여기서, 기판(105)은 P형 반도체 영역으로서, 실리콘(Si)으로 형성되어 있을 수 있으나, 이에 한정되는 것은 아니다.
소스 영역(110)은 N형 반도체 영역일 수 있으며, 제 1 물질을 포함할 수 있다.
여기서, 이러한 제 1 물질은 후술할 바디 영역(125)을 형성하고 있는 제 2 물질의 밴드갭(bandgap) 에너지보다 작은 밴드갭 에너지를 갖는 물질이다. 제 1 물질은 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn)중 적어도 하나를 포함할 수 있다. 추가적으로, 제 1 물질은 후술할 바디 영역(125)을 형성하고 있는 제 2 물질과 유사한 전자친화도를 가질 수도 있다.
게이트 절연막 층(127)은 소스 영역(110)과 후술할 게이트 영역(120) 사이에 형성된 절연층일 수 있다.
게이트 영역(120)은 소스 영역(110) 상부에 형성된 바디 영역(125)을 둘러싸는 형태로 형성될 수 있다.
이때, 바디 영역(125)내부에서는 전자가 이동할 수 있는데, 이러한 전자가 이동하는 통로는 수직 채널이라고 지칭 가능하다.
또한, 바디 영역(125)은 소스 영역(110)을 구성하는 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질의 밴드갭(bandgap) 에너지보다 큰 밴드갭 에너지를 가지는 제 2 물질을 포함할 수 있으며, 예를 들어 실리콘(Si)을 포함할 수 있다.
즉, 게이트 영역(120)은 소스 영역(110) 상부에 형성된 바디 영역(125)을 둘러싸되, 바디 영역(125) 내부에서는 전자가 이동할 수 있으므로, 일 실시예에 따른 반도체 디바이스(100)는 게이트 올 어라운드(GAA: Gate-All-Around)구조 디바이스일 수 있다.
드레인 영역(130)은 게이트 영역(120) 상부에 형성될 수 있다.
드레인 영역(130)은 N형 반도체 영역일 수 있으며, 바디 영역(125)과 동일한 물질(예를 들어, 실리콘(Si)을 포함할 수 있다.
한편, 일 실시예에 따른 반도체 디바이스(100)는 소스 영역(110) 및 드레인 영역(130)이 모두 N형 반도체 영역일 경우, 수직 채널은 N형 채널일 수 있으며, 이에 따라 일 실시예에 따른 반도체 디바이스(100)는 게이트 올 어라운드(GAA) 구조의 N 모스펫(MOSFET)일 수 있으며, 이에 한정되는 것은 아니다.
또한, 일 실시예에 따른 반도체 디바이스(100)는 수직 방향으로 배향되어 있을 수 있다. 여기서, 반도체 디바이스(100)가 수직 방향으로 배향되어 있는 것은 반도체 기판(105)에서 Y축 방향으로 수직 채널이 형성되어 있는 것을 의미한다.
이하 일 실시예에 따른 수직형으로 형성된 반도체 디바이스(100)의 장점에 대하여 설명하도록 하겠다.
예를 들어, 수평형으로 형성된 반도체 디바이스는 기판과 게이트 영역이 플로팅(floating)되어 있을 경우, 채널 내에 과잉 반송자(excess carrier)가 존재해도 과잉 반송자(excess carrier)가 빠져나갈 공간이 없지만, 일 실시예에 따른 반도체 디바이스(100)는 수직형으로 형성됨으로써 반도체 디바이스의 게이트 영역이 기판(105)과 연결되어 있기 때문에, 반도체 디바이스의 동작(MOSFET의 스위칭 동작일 수 있음) 중 채널의 벌크(bulk)부분에 과잉 반송자(excess carrier)가 생길 경우, 기판(105)상으로 과잉 반송자(excess carrier)가 빠져나갈 수 있는 경로가 생성될 수 있다.
또한, 일 실시예에 따른 반도체 디바이스(100)는 수직 방향으로 배향되어 있기 때문에 수평 방향으로 배향되어 있는 반도체 디바이스(100)보다 집적도(integration)가 높아질 수 있다.
또한, 일 실시예에 따른 수직형 반도체 디바이스(100)는 수평형 반도체 디바이스보다 상대적으로 수직방향에서의 단면적이 작기 때문에, 일 실시예에 따른 반도체 디바이스(100)에 방사선이 입사되는 경우, 수평형 반도체 디바이스보다 방사선이 입사될 확률이 적을 수 있는 장점을 가지고 있다.
도 3은 일 실시예에 따른 반도체 디바이스(100)의 에너지 밴드 다이어그램을 나타낸 도면이다.
보다 상세히, 도 3의 그래프는 반도체 디바이스의 바디 영역 및 드레인 영역(Drain)은 실리콘(Si)으로 구성되어 있다고 가정하고, 반도체 디바이스의 소스 영역(Source)을 실리콘(Si)으로 구성하거나, 소스 영역(Source)을 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성하였을 때 발생되는 에너지 차이를 보여주는 그래프이다.
여기서, 그래프의 상부 영역은 컨덕션 밴드(310, Conduction Band)이고, 하부 영역은 밸런스 밴드(320, Valence Band)를 나타낸 것이며, 네모로 표시된 그래프 선은 반도체 디바이스에서 소스 영역을 실리콘(Si)으로 구성하였을 때를 나타낸 것이고, 원으로 표시된 그래프 선은 반도체 디바이스에서 소스 영역을 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나로 구성하였을 때를 나타낸 것이다.
보다 구체적으로, 반도체 디바이스의 소스 영역(Source)이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성될 경우(원으로 표시된 그래프 선), 밸런스 밴드(320, Valence Band) 부분을 살펴보면, 소스 영역(Source)에서 에너지가 증가하다가 바디 영역(Body)에서 에너지가 급격하게 감소하는 부분(300)이 발생되는 것을 확인할 수 있다.
이때, 소스 영역(Source)과 바디 영역(Body)의 에너지가 감소하면서 소스 영역(Source)과 바디 영역(Body) 사이에 양자 터널링 현상이 가능한 웰(Well)이 형성될 수 있는데, 이때 형성된 웰을 통해 누설전류의 경로 생성을 막을 수 있다.
즉, 반도체 디바이스의 소스 영역(Source)이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성될 경우, 소스 영역(Source)과 바디 영역(Body) 사이에 형성된 양자 터널링 현상이 가능한 웰(Well)을 통해 바디 영역에 정공을 효과적으로 제거할 수 있기 때문에 플로팅 바디 효과(floating body effect)를 줄임으로써 누설전류가 빠져나갈 수 있는 경로를 막을 수 있는 것이다.
한편, 반도체 디바이스에 방사선이 입사할 경우, 소자 내부에 전자-전공 쌍(electron-hole pair)이 형성되고, 급격하게 전류 펄스가 발생되어 저장된 데이터를 변조시키거나 누설전류가 발생할 수 있었는데, 일 실시예에 따른 반도체 디바이스는 반도체 디바이스의 소스 영역(Source)이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성하여, 소스 영역(Source)과 바디 영역(Body) 사이에 형성된 양자 터널링 현상이 가능한 웰(Well)이 형성됨에 따라 누설전류의 경로 생성을 막아, 누설전류를 최소화할 수 있다.
하지만, 소스 영역(Source)이 실리콘(Si)으로 구성될 경우에는 소스 영역(Source)과 바디 영역(Body)의 에너지가 감소하면서 소스 영역(Source)과 바디 영역(Body) 사이에 양자 터널링 현상이 가능한 웰(Well)이 형성되지 않기 때문에 반도체 디바이스의 소스 영역(Source)에 방사선이 입사하게 되면 방사선 입사에 의해 발생된 전자-정공 쌍은 전류 펄스가 발생되고, 시간이 지나더라도 누설 전류가 지속적으로 흐를 수 있기 때문에 이로 인해 반도체 디바이스가 오작동할 수 있는 문제점이 발생할 수 있었다.
도 4는 일 실시예에 따른 반도체 디바이스(100)에 방사선이 입사되었을 경우 발생되는 전류 펄스의 특성을 나타낸 그래프이다.
도 4의 그래프에서 네모로 표시된 그래프 선은 방사선이 반도체 디바이스의 드레인 영역에 입사하였을 경우를 나타낸 것이고, 원으로 표시된 그래프 선은 방사선이 반도체 디바이스의 소스 영역에 입사하였을 경우를 나타낸 것이다.
또한, 네모 및 원이 색칠된 그래프 선은 반도체 디바이스의 소스 영역이 실리콘(Si)으로 구성될 경우를 나타낸 것이고, 네모 및 원이 색칠되지 않은 그래프 선은 반도체 디바이스의 소스 영역(Source)이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성될 경우을 나타낸 것이다.
구체적으로, 반도체 디바이스의 소스 영역이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성되었을 경우와 반도체 디바이스의 소스 영역이 실리콘(Si)으로 구성될 경우를 비교해보면, 상대적으로 반도체 디바이스의 소스 영역이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성되었을 경우의 누설전류가 더 적은 것을 확인할 수 있다.
특히, 반도체 디바이스의 소스 영역이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성되고, 방사선이 소스 영역(Source)에 입사된 경우와 방사선이 드레인 영역(Drian)에 입사된 경우를 비교해보면, 방사선이 드레인 영역(Drain)에 입사되었을 경우보다 방사선이 소스 영역(Source)에 입사된 경우에는 누설전류가 거의 흐르지 않는 상태임을 확인할 수 있다.
즉, 반도체 디바이스의 소스 영역이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성하였을 경우에는 반도체 디바이스의 소스 영역이 실리콘(Si)으로 구성되었을 경우보다 누설전류가 더 적고, 더 나아가 방사선이 소스 영역에 입사하였을 경우 누설전류가 거의 흐르지 않기 때문에 방사선 영향을 거의 받지 않는 것을 확인할 수 있다.
따라서, 반도체 디바이스의 소스 영역이 게르마늄(Ge, 저마늄), 실리콘 게르마늄(SiGe, 실리콘 저먀늄), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질로 구성될 경우에는 방사성 내성효과, 즉, 반도체 디바이스에 방사선이 입사하였을 경우 발생되는 누설전류를 최소화할 수 있다는 것을 확인할 수 있다.
도 5는 일 실시예에 따른 반도체 디바이스 제조방법의 절차에 대한 예시적인 순서도이다.
도 5를 참조하면, 일 실시예에 따른 반도체 디바이스의 제조 방법은 기판 상부에 제 1 물질을 포함하는 소스 영역을 형성하는 단계(S1)와, 상기 소스 영역 상부에 형성되며, 제 1 물질의 밴드갭(bandgap) 에너지보다 큰 밴드갭 에너지를 가지는 제 2 물질을 포함하는 바디 영역을 둘러싸도록 게이트 영역을 형성하는 단계(S2)와, 상기 게이트 영역 상부에 바디 영역과 동일한 물질을 포함하는 드레인 영역을 형성하는 단계(S3)를 포함할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시예에 따르면, 소스 영역의 물질을 바디 영역의 물질(예를 들어, 실리콘(Si))의 밴드갭(bandgap) 에너지보다 작은 밴드갭 에너지를 가지는 물질(예를 들어, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나의 물질)을 구성함으로써, 정공에 대한 포텐셜 에너지 장벽(potential energy barrier)이 낮춰질 수 있기 때문에 플로팅 바디 효과(floating body effect)에 의해 발생되는 누설전류가 줄어들 수 있고, 이에 따라 반도체 소자의 오동작 시간이 최소화될 수 있다.
또한, 일 실시예에 따르면 방사선 입사에 의하여 급격하게 전류 펄스가 발생되어 저장된 데이터가 변조되거나 누설 전류가 발생된 후, 누설 전류가 거의 흐르지 않는 상태까지의 시간(회복시간)이 줄어들 수 있기 때문에 회로 또는 시스템 동작에 미치는 영향을 최소화함으로써 전리 방사선이 존재하는 우주 및 대기 환경, 원자력 발전소의 원자로 등에서 정상적으로 동작하는 전자부품 설계에 활용할 수 있다.
또한, 실리콘 온 인슐레이터(SOI) 및 실리콘 온 사파이어(SOS)와 같은 특수목적의 기판 없이도 실리콘(Si) 기판을 이용한 공정을 통해 일 실시예에 따른 반도체 디바이스를 생산할 수 있기 때문에, 제품 생산 시, 공정 비용이 감소되어 경제적 효율성이 커질 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 품질에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 디바이스
105: 기판
110: 소스 영역
120: 게이트 영역
125: 바디 영역
127: 게이트 절연막 층
130: 드레인 영역
105: 기판
110: 소스 영역
120: 게이트 영역
125: 바디 영역
127: 게이트 절연막 층
130: 드레인 영역
Claims (8)
- 기판 상부에 형성되며, 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나를 포함하는 제 1 물질을 포함하는 소스 영역;
상기 소스 영역 상부에 형성되며, 상기 제 1 물질의 밴드갭(bandgap) 에너지보다 큰 밴드갭 에너지를 가지는 제 2 물질을 포함하는 바디 영역;
상기 바디 영역과 접촉하며, 상기 바디 영역을 둘러싸는 게이트 영역; 및
상기 게이트 영역 상부에 형성되며, 상기 바디 영역과 동일한 물질을 포함하는 드레인 영역을 포함하는,
반도체 디바이스. - 제 1 항에 있어서,
상기 소스 영역 및 상기 게이트 영역 사이에 형성된 게이트 절연막 층을 더 포함하는
반도체 디바이스 - 제 1 항에 있어서,
상기 제 2 물질은 실리콘(Si)을 포함하는
반도체 디바이스. - 제 1 항에 있어서,
상기 반도체 디바이스는,
수직 방향으로 배향되어 있는 것인
반도체 디바이스. - 제 1 항에 있어서,
상기 반도체 디바이스는,
게이트 올 어라운드(GAA: gate-all-around) 구조 디바이스인
반도체 디바이스. - 기판 상부에 게르마늄 주석(GeSn) 및 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나를 포함하는 제 1 물질을 포함하는 소스 영역을 형성하는 단계;
상기 소스 영역 상부에 형성되며, 상기 제 1 물질의 밴드갭(bandgap) 에너지보다 큰 밴드갭 에너지를 가지는 제 2 물질을 포함하는 바디 영역과 접촉하며, 상기 바디 영역을 둘러싸도록 게이트 영역을 형성하는 단계; 및
상기 게이트 영역 상부에 상기 바디 영역과 동일한 물질을 포함하는 드레인 영역을 형성하는 단계를 포함하는
반도체 디바이스 제조 방법. - 제 6 항에 있어서,
상기 반도체 디바이스 제조 방법은,
상기 소스 영역 및 상기 게이트 영역 사이에 형성된 게이트 절연막 층을 형성하는 단계를 더 포함하는,
반도체 디바이스 제조 방법. - 제 6 항에 있어서,
상기 제 2 물질은 실리콘(Si)을 포함하는
반도체 디바이스 제조 방법.
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