JPH05206384A - 縦型積層ヘテロ接合電界効果トランジスタを用いた論理回路 - Google Patents

縦型積層ヘテロ接合電界効果トランジスタを用いた論理回路

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JPH05206384A
JPH05206384A JP4193093A JP19309392A JPH05206384A JP H05206384 A JPH05206384 A JP H05206384A JP 4193093 A JP4193093 A JP 4193093A JP 19309392 A JP19309392 A JP 19309392A JP H05206384 A JPH05206384 A JP H05206384A
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エックス・セオドア・ジュウ
Jonathan K Abrokwah
ジョナサン・ケー・アブロクワウ
Herbert Goronkin
ハーバート・ゴロンキン
William J Ooms
ウィリアム・ジェイ・ウームス
Carl L Shurboff
カール・エル・シャーボフ
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Abstract

(57)【要約】 【目的】 縦型積層相補型装置を有するヘテロ接合電界
効果トランジスタ構造を用いた論理回路が提供される。 【構成】 Ｐチャンネル量子ウェル１２とＮチャンネル
量子ウェル１４とが、単一のゲート電極１７下に互いに
接近して形成され、薄膜のバリア材料１３により互いに
分離される。ＰソースおよびＰドレーン領域１８は、Ｐ
チャンネルに結合する。ＮソースおよびＮドレーン領域
１９は、Ｎチャンネルに結合する。Ｐソース／ドレーン
領域１８は、Ｎソース／ドレーン領域１９から絶縁され
ているので、ＰチャンネルおよびＮチャンネル装置は相
互接続されて、多くの論理機能を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に、電界効果トラ
ンジスタを用いた論理回路に関する。さらに詳しくは、
縦に積層された相補型電界効果トランジスタを用いた論
理回路に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】シリ
コンＣＭＯＳなどの相補型電界効果論理は、データが電
流ではなく、電位エネルギとして記憶されるために、非
常に電力効率が高い。ヘテロ接合電界効果トランジスタ
（ＨＦＥＴ）などの複合半導体は、複合半導体材料内で
電荷坦体がさらに高い機動性を有するために、さらに効
率がよい装置となる。しかし、従来のＨＦＥＴ構造の問
題点の１つに、ＰチャンネルとＮチャンネルとの閾値電
圧と、動作特性における不一致がある。Ｎチャンネル装
置と、Ｐチャンネル装置との間の不一致のために、処理
が複雑になり、これらの装置を用いた回路がより複雑に
なった。
【０００３】複合半導体は、処理のコストが高い。複合
半導体を用いてより小さなチップ内に装置を製作しない
と、シリコン設計のコストに見合うものにならない。こ
のコストの問題が、性能のために値段が高くなり、追加
のコストを正当化するような、高性能集積回路に、複合
半導体を利用することを制約してきた。コンピュータ・
メモリなどの商品市場の競争に勝つためには、複合半導
体回路のチップ寸法を著しく小さくして、なおかつシリ
コン装置に匹敵する性能上の利点を保つことのできる設
計が必要とされる。
【０００４】
【課題を解決するための手段】本発明の利点は、縦に積
層された相補型装置を有するヘテロ接合電界効果トラン
ジスタ構造により達成される。Ｐチャンネル量子ウェル
と、Ｎチャンネル量子ウェルとが、１個のゲート電極の
下に互いに接近して、また、薄膜のバリア材料により互
いに隔てられて形成される。ＰソースおよびＰドレーン
領域が、Ｐチャンネルに結合する。ＮソースおよびＮド
レーン領域が、Ｎチャンネルに結合する。Ｐソース／ド
レーン領域は、Ｎソース／ドレーン領域からは電気的に
絶縁されて、Ｐチャンネル装置とＮチャンネル装置とは
相互に接続され、多くの論理機能を提供する。
【０００５】
【実施例】図１ないし図４は、相互に自己ドーピングす
るＮチャンネルおよびＰチャンネル装置を用いた、縦型
積層相補型ＨＦＥＴ構造を示す。自己ドーピングは、本
発明を実行するために最も効率的な方法であると思われ
るが、図７に示される実施例に図示されるように、従来
のドーピング技術を用いることもできる点を理解された
い。従来のドーピング技術を用いると、材料の選定の幅
が大きくなるが、自己ドーピングされた構造の性能上の
利点をいくつか犠牲にすることになる。
【０００６】量子ウェル電界効果トランジスタの設計に
おける第１の関心事は、ゲート電極下のチャンネル領域
の構造である。これはチャンネル領域の性能がトランジ
スタの全体的な性能をおもに決定するためである。図１
は、本発明による相補型ヘテロ接合電界効果トランジス
タ上の、チャンネル領域の非常に簡単な断面図である。
図１と、本発明のこの後の実施例とに示されるすべての
材料層は、実質的に、単晶エピタキシャル成長層であ
る。各エピタキシャル層は、下の基板と結晶学上融和性
のある材料によって構成されることが必要である。その
ため、特定の実施例に関して以下に解説される電子材料
の制約に加えて、材料の選定もまた、結晶の特性により
制約を受けることに留意されたい。本発明のエピタキシ
ャル層は、金属有機化学蒸着（ＭＯＣＶＤ），分子線エ
ピタキシ（ＭＢＥ）または原子層エピタキシ（ＡＬＥ）
などにより成長される。
【０００７】本発明は、１個のＮチャンネル装置と１個
のＰチャンネル装置とを有する相補型構造に関して解説
されるが、多少改良を加えることにより、さまざまな相
補型および非相補型構造を設けることができることを理
解されたい。このような改良は当業者には容易に理解さ
れるもので、本発明の範囲内に入るものとする。例え
ば、それぞれの装置が独立したソース／ドレーン電極を
有する、複数の縦型積層Ｎチャンネル装置を持つ構造を
製作することができる。また、複数のＰチャンネルを設
けることにより、複数の縦型積層Ｐチャンネル装置を簡
単に設けることもできる。さらに、エンハンス装置と空
乏装置の両方を、縦型積層構造内に製作することもでき
る。
【０００８】図１に示される実施例は、アンチモン化ア
ルミニウム（ＡｌＳｂ）などの材料からなる禁止帯幅の
広いバッファ層１１からなる。バッファ層１１は、従来
の方法で結晶基板（図示せず）上に形成される。ヒ化ガ
リウムをバッファ層１１に用いてもよい。複合半導体装
置では、他の禁止帯幅の広い材料も知られており、また
用いられているが、以下に説明されるように、好適な実
施例の上部層に用いられる他の材料との融和性を得るた
めには、ＡｌＳｂが本実施例では望ましい。Ｐチャンネ
ル量子ウェル１２が、ＡｌＳｂバッファ層１１を覆うよ
うに形成される。好適な実施例においては、Ｐチャンネ
ル量子ウェル１２は、アンチモン化ガリウム（ＧａＳ
ｂ）によって構成される。Ｐチャンネル量子ウェルは、
所定の厚みを有し、ＡｌＳｂのような禁止帯幅の広い材
料によって構成されるバリア層１３により覆われる。
【０００９】Ｎチャンネル量子ウェル１４は、好適な実
施例においては、ヒ化インジウム（ＩｎＡｓ）などの材
料からなり、バリア１３上に形成される。Ｎチャンネル
量子ウェル１４上に第２バリア層１６が形成される。第
２バリア１６もまた、ＡｌＳｂなどの禁止帯幅の広い材
料によって構成される。ゲート電極１７が、第２バリア
１６の一部分上に形成され、第２バリア層１６とショッ
トキー接触を行う。Ｐチャンネル量子ウェル１２とＮチ
ャンネル量子ウェル１４とは、実質的には未ドーピング
状態で、バリア層内には電荷供給層をおく必要はない点
に留意されたい。
【００１０】Ｐチャンネル量子ウェル１２とＮチャンネ
ル量子ウェル１４のための独自の材料は、図２ないし図
３に示されるように、Ｐチャンネル量子ウェル１２が、
Ｎチャンネル量子ウェル１４の伝導帯エネルギよりも大
きな価電子帯エネルギを持って、自己ドーピングを行う
ように選定する。Ｐチャンネルの価電子帯エネルギがＮ
チャンネルの伝導帯エネルギより小さくても自己ドーピ
ングは可能であるが、好適な実施例のほうが、利用がは
るかに容易であると思われる。材料の選定においては、
従来のドーピング方法を用いるとはるかにその範囲が大
きくなる。伝導帯エネルギ（Ｅc）と価電子帯エネルギ
（Ｅv）とは、図１に示される断面図を通じ、図２およ
び図３に示される。
【００１１】Ｐチャンネル量子ウェル１２とＮチャンネ
ル量子ウェル１４とは、バリア１１，１３，１６によっ
て構成される禁止帯幅の広いホスト材料内に形成され
る。第１正孔状態（εh）に対する量子化エネルギ・レ
ベルは、Ｐチャンネル量子ウェル１２内の直線により示
される。εhは、Ｐチャンネル量子ウェル１２の価電子
帯エネルギよりも多少低いエネルギにある。εhの精密
なエネルギは、ａpによって示されるＰチャンネル量子
ウェル１２の厚みにより決まる。εhは、Ｐチャンネル
量子ウェル１２内の正孔に関する最小エネルギである。
【００１２】同様に、εeは、Ｎチャンネル量子ウェル
１４内の第１電子状態の量子化エネルギを示す。ε
eは、Ｎチャンネル量子ウェル１４の伝導帯エネルギよ
りも多少高く、これもまたＮチャンネル量子ウェル１４
の厚みａnにより決定される。Δεは、Ｐチャンネル量
子ウェル１２の価電子帯エネルギと、Ｎチャンネル量子
ウェル１４の伝導帯エネルギとのエネルギ差である。Ｇ
ａＳｂとＩｎＡｓを量子ウェルに用いると、Δεは約
０．１７５ｅＶになる。εeは、Ｎチャンネル量子ウェ
ル１４の電子に関する最小エネルギである。
【００１３】バリア１３の所定の厚みは、Ｎチャンネル
量子ウェル１４の電子の波動関数と、Ｐチャンネル量子
ウェル１２の正孔の波動関数との重なりが可能になるよ
うに設計される。言い換えれば、バリア１３は電荷坦体
が２つの量子ウェルの間を結合できるくらいの薄さであ
る。εhが、εeよりも大きなエネルギであるときは、Ｐ
チャンネル量子ウェル１２の価電子帯電子は、Ｎチャン
ネル量子ウェル１４の伝導帯に向かって移動しやすい。
これによって、Ｎチャンネル量子ウェル１４内にいくつ
かの自由電子が生まれ、Ｐチャンネル量子ウェル１２内
には同じ数の自由正孔が生まれる。このため、εhがεe
よりも大きいときは、それぞれの量子ウェルが電荷坦体
により他の量子ウェルをドーピングするので、量子ウェ
ルは導電性を持つ。図２に示されるように、ゲート１７
（図１に図示）により印加されるバイアスが存在しない
場合は、Ｐチャンネル量子ウェル１２とＮチャンネル量
子ウェル１４とはいずれも未ドーピング状態で、非導電
性である。しかし、図３に示されるように、バイアスが
印加されていると、Ｐチャンネル量子ウェル１２とＮチ
ャンネル量子ウェル１４のいずれもドーピング状態とな
り、導電性を持つ。
【００１４】Ｎチャンネル量子ウェル１４とＰチャンネ
ル量子ウェル１２とは相互に自己ドーピングするが、こ
の２つのチャンネルは絶縁されたままであることに留意
されたい。バリア１３が絶縁を維持するので、Ｐチャン
ネル装置はあるゲート・バイアス電圧に関しては、Ｎチ
ャンネル装置からは事実上独立して動作する。
【００１５】上記に示すように、εeとεhとは、量子ウ
ェルの厚みにより可変する。量子ウェル１２が薄くなる
につれて、εhは、ますますＥvから離れる。同様に、量
子ウェル１４が薄くなるにつれて、εeは、ますますＥc
から離れる。図１に示される自己ドーピング構造のこの
性質を用いて、空乏モードとエンハンスメント・モード
特性の両方を有するＨＦＥＴ構造を製作することができ
る。
【００１６】図４は、量子ウェルの厚みが変化したとき
の、εeとεhとの間の相対エネルギ差をグラフに示した
ものである。図４のグラフは、図をわかり易くするため
に、両量子ウェルが同じ厚さ（ａ）であるものとして、
横軸に量子ウェルの厚みを示している。図４の縦軸は、
Ｐチャンネル量子ウェル１２の第１正孔状態と、Ｎチャ
ンネル量子ウェル１４の第１電子状態との間のエネルギ
差を示す。図４から、ある臨界厚ａcにおいて、εhと、
εeとが同じエネルギにあることがわかる。この臨界厚
は、好適な実施例において説明される材料に関しては、
約１００オングストロームである。量子ウェルの厚みが
増えるにつれて、εhは暫増的にεeよりも大きくなり、
前述のように自己ドーピングが起こる。量子ウェル１２
と１４とが充分に薄いときは、バイアスがかかっていな
い状態のεhは、εeよりも小さい。このため、量子ウェ
ル１２，１４が薄いとき、Ｐチャンネル量子ウェル１２
とＮチャンネル量子ウェル１４とは、外部バイアスがな
ければ、未ドーピング状態で、非導電性である。
【００１７】図１に示される自己ドーピング構造のいく
つかの特徴に注目されたい。まず、自己ドーピングは同
時に起こる；ＮチャンネルとＰチャンネルとは、可動電
荷により同時に同程度まで能動化される。第２に、使用
される材料の性質と、自己ドーピングの過程とにより、
莫大な量の電荷坦体がウェル間に運ばれるので、自己ド
ーピングが起こると、電荷坦体濃度はそれぞれの量子ウ
ェルにおいて非常に高くなり、導電性もそれに応じて高
くなる。また量子ウェル１２，１４は、不純物を含ま
ず、そのために真性移動度にきわめて近い状態を達成す
る。また、従来の方法でドーピングされた量子ウェルと
は異なり、εhがεeよりも小さいときは、電荷坦体は量
子ウェルのいずれにも全く存在することができないが、
これは禁止エネルギ帯が、εhとεeとの間に存在するた
めである。この禁止エネルギ帯は、チャンネルが非導電
状態であるときはきわめて低い漏洩を起こすものとされ
る。
【００１８】図５は、本発明による第１実施例の論理装
置を示す。図５に示される構造は、図１に示される構造
よりいくぶん複雑であるが、これは図５が自己ラッチさ
れた１ビットのスタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）セルを製作するために必要な実際の構
造を示すためである。自己ドーピング機能を用いて図５
の構造を作成する場合は、装置は図２および図３に示さ
れるように通常オフの状態でなければならない。図１と
同じ参照番号を持つ層と領域とは、同様の材料より構成
され、図１に解説されたものと同様の機能を果たす。
【００１９】図１に示されるエピタキシャル層構造から
始めると、Ｐ型ソース／ドレーン領域１８が、単一ゲー
ト１７の対向側面に形成される。Ｐ型ソース／ドレーン
領域１８は、バリア１６の表面から、Ｐチャンネル量子
ウェル１２まで延在する。同様に、Ｎ型ソース／ドレー
ン領域１９が、ゲート１７の対向側面に形成され、バリ
ア１６の表面から、Ｎチャンネル量子ウェル１４まで延
在する。ソース／ドレーン領域１８，１９は、互いに接
合分離されている。この実施例では、ゲート１７に印加
される正の電圧により、図３に示されるような帯域の曲
りが起こり、そのためにＮチャンネル量子ウェル１４と
Ｐチャンネル量子ウェル１２とが同時に相互自己ドーピ
ングをする。このため、１つのゲート電圧により、Ｎチ
ャンネル装置とＰチャンネル装置の両方が導電性をも
つ。このＣＨＦＥＴ構造のために、従来のＣＭＯＳ設計
よりも大幅に寸法が小さくなり、本発明の自己ドーピン
グ機能を有効に用いることができる。
【００２０】一方のソース／ドレーン領域１８ａはゲー
ト１７に結合され、もう一方のソース／ドレーン領域１
８ｂが第１電圧電源に結合される。この実施例では、第
１電圧電源は、正の電源であるが、極性と大きさとは回
路内に用いられる他の論理装置に合うように可変するこ
とができる。１つのソース／ドレーン領域１９ａが、接
地電位として図示される第２電圧電源に結合される。導
電性裏基板（図示せず）は、バッファ層１１に結合して
形成されるのが普通である。導電性裏基板は、第２電圧
電源に結合されて、さらに、バッファ層１１の電位を固
定する。
【００２１】もう１つのソース／ドレーン領域１９ｂ
は、外部の読み出し回路構成をＳＲＡＭセルに結合する
ために用いられ、ゲート回路を介してデータ出力バスに
結合されるのが普通である。動作中は、ゲート電極１７
に印加される、閾値電圧よりも大きな正の電位によっ
て、Ｎチャンネル１４とＰチャンネル１２の両方が導電
性となり、第１電圧電源をゲート電極１７に結合させ
て、両装置を第１論理状態（オン）に維持する。ゲート
１７に閾値以下の電圧が印加されると、ゲート電極１７
から第１電源が分離され、両装置は第２（オフ）論理状
態に保たれる。論理状態は、ソース／ドレーン１９ｂを
介して、外部の読み出し回路構成により検出することが
できる。単一ビットのＳＲＡＭセルへのデータの書き込
みを制御するために必要な追加の回路構成は、図示され
ていないが、半導体産業ではよく知られている。
【００２２】Ｎチャンネル量子ウェル１４とＰチャンネ
ル量子ウェル１２とは、縦に積層され単一のゲートによ
り制御されるので、ＣＭＯＳ設計に通常用いられる従来
のクロス結合された回路を必要としない結合がなされ
る。このために、基本的な単一ビットのＳＲＡＭセルを
実現するために必要とされる装置の数が、４個から２個
に減る。さらに、２個の装置が縦に積層されるので、Ｓ
ＲＡＭセルを実現するために必要な表面積は、従来のＣ
ＭＯＳ設計の１個のトランジスタに必要とされる面積程
度まで小さくなる。このような空間の効率性により、本
発明により組み込まれるＳＲＡＭ回路の対費用効果が大
きく改善される。
【００２３】図６は、本発明により組み込まれた伝送ゲ
ートを示す。この装置の構造は図５に図示されたものと
同じであるが、ソース／ドレーン領域１８，１９とゲー
ト１７との相互接続だけが図５とは異なっている。この
実施例では、入力電極１５がソース／ドレーン１８ａを
ソース／ドレーン１９ａに短絡させている。同様に出力
電極２０が、ソース／ドレーン１８ｂをソース／ドレー
ン１９ｂに短絡させている。
【００２４】動作中は、ゲート電極１７に印加された閾
値電圧よりも大きな正の電位により、Ｎチャンネル１４
とＰチャンネル１２の両方が導電性を持ち、入力電極１
５を出力電極２０に結合する。入力１５と出力２０と
は、Ｎチャンネル１４とＰチャンネル１２の両方により
結合されているので、伝送ゲートは二方向性となり、抵
抗が非常に低く、またノイズも低くなる。
【００２５】図７も本発明による別の実施例であるが、
ここでは本発明の自己ドーピング機能を用いていない。
本実施例では、従来の変調ドーピングを有して、インバ
ータ・ゲートを設けている、縦型積層相補装置を用いて
いる。従来のドーピングが用いられているので、材料の
選択に関して範囲がより広くなる。例えば、バッファ層
２１を半絶縁性のヒ化ガリウム（ＧａＡｓ）より構成
し、Ｐチャンネル量子ウェル２２とＮチャンネル量子ウ
ェル２４とを未ドーピングのヒ化インジウム・ガリウム
（ＩｎＧａＡｓ）より構成し、第１バリア２３を未ドー
ピングのＧａＡｓより構成し、第２バリア２６を未ドー
ピングのヒ化アルミニウム・ガリウム（ＡｌＧａＡｓ）
より構成することもできる。この好適な材料の種類はあ
くまでも一例であり、半導体技術の専門家には、層間の
禁止帯の関係を良好にできる多くの代替の材料がおわか
りになろう。
【００２６】デルタ・ドーピング層３５が、バッファ層
１１と第２バリア２６内に設けられ、また任意で第１バ
リア２３内に設けてもよい。デルタ・ドーピング層３５
は、Ｎチャンネル量子ウェル１４に過剰な電子を供給
し、Ｐチャンネル量子ウェル１２に過剰な正孔を供給す
る。ソース／ドレーン領域２８ｂは、ソース／ドレーン
領域２９ｂから、この領域間の酸素注入により分離され
ているが、これは３４として全体が図示されており、複
合半導体ではよく知られている分離技術である。酸素注
入を用いて、任意の別の領域を分離することもできる。
【００２７】動作中は、ゲート２７上の正の電圧により
Ｎチャンネル量子ウェル２４が増強されてＮチャンネル
ＨＦＥＴをオンにして、ＰチャンネルＨＦＥＴをオフに
する。ゲート２７の負の電圧によりＰチャンネル量子ウ
ェル２２が増強されてＰチャンネルＨＦＥＴをオンにし
て、ＮチャンネルＨＦＥＴをオフにする。ゲート２７に
バイアスがかかっていないと、両装置はオフになる。装
置の閾値電圧と、エンハンスメント／空乏モードは、設
計者が選択でき、特定の回路の必要性に合わせることが
できる点を理解されたい。自己ドーピングが用いられて
いないので、正の電圧と負の電圧の両方が必要になる。
Ｎチャンネル装置またはＰチャンネル装置のみが必要な
場合は、単一極性で充分である。
【００２８】図７に示されるように、Ｎ型ソース／ドレ
ーン領域２９ａをＰ型ソース／ドレーン領域２８ａに短
絡させるように、出力電極３１を結合すると、有用な利
用が可能となる。Ｎ型ソース／ドレーン領域２９ｂは第
１電圧源に結合され、Ｐ型ソース／ドレーン領域２８ｂ
は、第２電圧源に結合される。第２電圧源は、第１電圧
源よりも正の電圧が高い。ゲート２７に印加された正の
信号により、Ｎチャンネル２４が能動化され、第１電源
はソース／ドレーン領域２９ａを介して出力電極３１に
結合される。ゲート２７に結合された負の信号により、
Ｐチャンネル２２が能動化され、第２電源電圧はソース
／ドレーン領域２８を介して出力電極３１に結合され
る。
【００２９】このように、図７の構造によりきわめて小
型のインバータ・セルが提供され、これを多くの論理機
能のための構造ブロックとして用いることができる。図
７の構造に小さな修正を加えると、多重入力論理ゲート
を設けることもできる。また、多くのＮチャンネルおよ
びＰチャンネル装置を縦に積層して、別の効用を得た
り、さらに小型化することもできる。縦に積層すること
により、装置のレイアウトの効率が大きく改善され、装
置間の相互接続に伴う寄生容量を小さくすることにより
性能も改善される。図７に示される実施例により、本発
明の縦型積層ＨＦＥＴ構造の多くの利点は、現在当技術
で用いることのできる従来の材料と従来のドーピング技
術とを用いて達成することができることが明らかにな
る。
【００３０】以上、縦型積層電界効果トランジスタを用
いた、性能が改善された論理回路が提供されたことがご
理解いただけよう。本発明によるＨＦＥＴ構造により、
優良な材料をＨＦＥＴ技術に最適に用いることができ、
また、高いパッキング密度に関して有効な構造が可能に
なる。さらに、本発明による論理回路は、基本的な構造
ブロックであり、これを相互接続して従来よりも少ない
数の装置と、より簡単な回路構成を用いて任意のデジタ
ル論理機能を設けることができる。
【図面の簡単な説明】
【図１】本発明による２チャンネルＨＦＥＴの一部の非
常に簡単な断面図である。
【図２】バイアスが印加されていない状態の、図１に示
される構造のバンド図である。
【図３】ゲート・バイアスが印加されている状態の、図
１に示される構造のバンド図である。
【図４】Ｐチャンネル量子ウェル内の第１正孔状態の量
子化エネルギと、Ｎチャンネル・ウェル内の電子状態の
量子化エネルギとの関係を、量子ウェルの厚みの関数と
してグラフに示したものである。
【図５】本発明による相補型電界効果トランジスタＳＲ
ＡＭセルである。
【図６】本発明による相補型電界効果トランジスタ伝送
ゲートである。
【図７】本発明による第２実施例の相補型電界効果トラ
ンジスタ・インバータ・ゲートである。
【符号の説明】
１１ バッファ層 １２ Ｐチャンネル量子ウェル １３，１６ バリア層 １４ Ｎチャンネル量子ウェル １７ ゲート電極 １８ Ｐ型ソース／ドレーン領域 １９ Ｎ型ソース／ドレーン領域
フロントページの続き (72)発明者 ハーバート・ゴロンキン アメリカ合衆国アリゾナ州テンピ、ノー ス・カチナ・ドライブ8623 (72)発明者 ウィリアム・ジェイ・ウームス アメリカ合衆国アリゾナ州チャンドラー、 ウェスト・サン・タン・ストリート1725 (72)発明者 カール・エル・シャーボフ アメリカ合衆国アリゾナ州ギルバート、イ ースト・ボーフン・アベニュー1537

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 Ｎチャンネル（１４）とＰチャンネル
    （１２）の導電性が単一の制御ゲート（１７）により制
    御されている、Ｎチャンネル（１４）とＰチャンネル
    （１２）とを有する相補型ヘテロ接合電界効果トランジ
    スタ；前記Ｐチャンネルと、第１電圧とに結合された裏
    ゲート電極；前記Ｐチャンネル（１２）と第２電圧とに
    結合された第１ドレーン電極（１８）であって、前記第
    ２電圧は前記第１電圧よりも正の電圧が高い、第１ドレ
    ーン電極（１８）；前記Ｐチャンネルと前記制御ゲート
    （１７）とに結合された第１ソース電極（１８）；前記
    Ｎチャンネル（１４）に結合されデータ出力として機能
    する、第２ドレーン電極（１９）；および前記Ｎチャン
    ネル（１４）と、前記第１電圧電位とに結合された第２
    ソース電極（１９）；によって構成されることを特徴と
    する論理回路。
  2. 【請求項２】 Ｎチャンネル（１４）とＰチャンネル
    （１２）の導電性が単一の制御ゲート（１７）により制
    御されている、Ｎチャンネル（１４）とＰチャンネル
    （１２）とを有する相補型ヘテロ接合電界効果トランジ
    スタ；前記Ｐチャンネル（１２）と第１電圧とに結合さ
    れた裏ゲート電極（１５）；前記Ｐチャンネル（１２）
    と前記Ｎチャンネル（１４）とに結合された入力電極；
    および前記Ｐチャンネルと、前記Ｎチャンネル（１４）
    とに結合された出力電極であって、前記入力電極と前記
    出力電極との間の電流が、前記単一の制御ゲート（１
    ７）により制御される出力電極；によって構成されるこ
    とを特徴とする伝送ゲート。
  3. 【請求項３】少なくとも２個の縦に積層された電界効果
    トランジスタによって構成される論理回路であって、前
    記電界効果トランジスタのそれぞれは、他の電界効果ト
    ランジスタのソース／ドレーン領域（１８，１９）から
    絶縁されているソース／ドレーン領域（１８，１９）を
    有しており、それぞれの電界効果トランジスタの導電性
    が、単一のゲート電極（１７）により制御され、前記電
    界効果トランジスタの少なくとも１つは、Ｎチャンネル
    （１４）によって構成され、前記電界効果トランジスタ
    の少なくとも１つはＰチャンネル（１２）によって構成
    される論理回路。
JP4193093A 1991-07-02 1992-06-25 縦型積層ヘテロ接合電界効果トランジスタを用いた論理回路 Pending JPH05206384A (ja)

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DE69226909D1 (de) 1998-10-15
EP0521700B1 (en) 1998-09-09
US5243206A (en) 1993-09-07
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