KR102353506B1 - 양자 와이어 공진 터널링 트랜지스터 - Google Patents

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Abstract

반도체 트랜지스터 디바이스는, 복수의 금속 양자 와이어들을 포함하고 이미터 단자에 연결된 이미터 영역, 복수의 금속 양자 와이어들을 포함하고 베이스 단자에 연결된 베이스 영역, 복수의 금속 양자 와이어들을 포함하는 컬렉터 단자에 연결된 컬렉터 영역, 이미터 영역과 베이스 영역 사이의 이미터 배리어 영역, 및 컬렉터 영역과 베이스 영역 사이의 컬렉터 배리어 영역을 포함한다.

Description

양자 와이어 공진 터널링 트랜지스터{QUANTUM WIRE RESONANT TUNNELING TRANSISTOR}
본 출원은 일반적으로 반도체 디바이스에 관한 것으로, 보다 구체적으로는 디지털 회로들에 적합한 반도체 트랜지스터 디바이스에 관한 것이다.
MOSFET은 반도체 기술의 기본 빌딩 블록을 구성한다. 성공의 큰 부분은 회로 성능을 높이고 제조 비용을 낮추면서 작은 크기(dimensions)로 지속적으로 축소될 수 있었기 때문이다. 50년이 넘는 소형화 이후, 디바이스 크기조정(device scaling)의 이점이 점차 줄어 들었다. 기존의 디바이스 크기조정은 더 이상 경제적으로 정당화되지 않을 수 있다. 2015 국제 반도체 기술 로드맵(International Technology Roadmap for Semiconductors : ITRS)(R. Courtland, "Transistors Could Stop Shrinking in 2021," IEEE Spectrum, vol. 53, no. 9, pp.9-11, 2016년 9월, doi: 10.1109/ MSPEC.2016.7551335, 또한 http://www.itrs2.net/에서 취득 가능한 International Technology Roadmap for Semiconductors, 2015 Edition)에 따르면 MOS 디바이스 크기조정은 가까운 미래에 중단될 수 있다 .
본 발명에서 새로운 트랜지스터를 생성하는 동기는 정보화 시대에 컴퓨팅 전력에 대한 증가하는 요구를 충족시키기 위해 저비용의 고성능 트랜지스터를 제공하는 것이다.
하나 이상의 실시예들의 세부사항들은 첨부 도면 및 이하의 설명에서 설명된다. 본 발명의 다른 특징들, 목적들 및 이점들은 상세한 설명 및 도면들 및 청구범위로부터 명백해질 것이다.
하나의 일반적인 양상에서, 본 발명은 복수의 금속 양자 와이어들을 포함하는 이미터 영역, 복수의 금속 양자 와이어들(metal quantum wires)을 포함하는 베이스 영역, 복수의 금속 양자 와이어들을 포함하는 컬렉터 영역, 이미터 영역과 베이스 영역 사이의 이미터 배리어 영역; 및 컬렉터 영역과 베이스 영역 사이의 컬렉터 배리어 영역을 포함하는 반도체 트랜지스터 디바이스에 관한 것이다.
시스템의 구현은 다음 중 하나 이상을 포함할 수 있다. 이미터 영역, 베이스 영역 및 컬렉터 영역은 결정 격자 내에 개방 채널들을 포함하는 결정 반도체를 포함할 수 있고, 금속 양자 와이어들은 결정 반도체의 개방 채널들을 따라 형성될 수 있다. 개방 채널 방향은 다이아몬드 입방 격자 구조를 갖는 반도체들에 대한 <110> 방향일 수 있다. 이미터 영역, 베이스 영역 및 컬렉터 영역에서의 금속 양자 와이어들은 각각 이미터 영역, 베이스 영역 및 컬렉터 영역에 금속 이온들의 이온 주입에 의해 형성될 수 있다. 결정질 반도체는 반도체 층의 형태일 수 있고, 금속 양자 와이어들은 층의 바닥 표면으로부터 반도체 층의 상부 표면으로 배치된다. 반도체 트랜지스터 디바이스는 이미터 영역에 연결된 이미터 단자, 베이스 영역에 연결된 베이스 단자, 및 컬렉터 영역에 연결된 컬렉터 단자를 더 포함할 수 있고, 이미터 영역, 베이스 영역 및 컬렉터 영역 내의 금속 양자 와이어들은 반도체 층의 상부 표면에서 이미터 단자, 베이스 단자 및 컬렉터 단자에 각각 연결될 수 있다. 금속 양자 와이어는 500Å보다 짧은 길이를 가질 수 있다. 이미터 영역, 베이스 영역 및 컬렉터 영역은 각각 복수의 금속 양자 와이어들이 매립된 반도체를 포함할 수 있다. 반도체는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 다이아몬드 및 III-V족 화합물 반도체들을 포함할 수 있다. 이미터 영역, 베이스 영역 또는 컬렉터 영역에서 복수의 금속 양자 와이어들은 실질적으로 서로 평행할 수 있다. 이미터 영역, 베이스 영역 또는 컬렉터 영역의 복수의 금속 양자 와이어들은 주기적으로 분포될 수 있다. 이미터 배리어 영역 또는 컬렉터 배리어 영역은 100Å보다 작은 폭을 가질 수 있다. 베이스 영역은 베이스 영역에 인가된 전압에 응답하여 이미터 배리어 영역 및 컬렉터 배리어 영역을 통해 터널링 전류를 생성할 수 있다. 금속 양자 와이어들의 페르미 레벨은 이미터 배리어 영역 또는 컬렉터 배리어 영역 중 적어도 하나에서 원자가 밴드 에지보다 전도 밴드 에지에 더 가까울 수 있고, 이미터 영역과 컬렉터 영역 사이의 터널 전류는 다수 캐리어들(majority carriers)로서 전자들을 가질 수 있다. 금속 양자 와이어들의 페르미 레벨은 이미터 배리어 영역 또는 컬렉터 배리어 영역 중 적어도 하나에서 전도 밴드 에지보다 원자가 밴드 에지에 더 가까울 수 있고, 이미터 영역과 컬렉터 영역 사이의 터널 전류는 다수 캐리어들로서 정공들을 가질 수 있다. 이미터 영역, 베이스 영역 및 컬렉터 영역의 금속 양자 와이어들은 동일한 금속으로 제조될 수 있다. 이미터 영역, 베이스 영역 및 컬렉터 영역의 금속 양자 와이어들은 다른 금속들로 만들어 질 수 있다. 이미터 영역, 베이스 영역 및 컬렉터 영역의 금속 양자 와이어들에서 기저 상태 에너지들은 실질적으로 동일한 값을 가질 수 있다. 이미터 영역, 베이스 영역 및 컬렉터 영역의 금속 양자 와이어들에서 기저 상태 에너지들은 다른 값을 가질 수 있다.
다른 일반적인 양상에서, 본 발명은 복수의 금속 양자 와이어들을 포함하는 이미터 영역, 복수의 금속 양자 와이어들을 포함하는 제 1 베이스 영역, 복수의 금속 양자 와이어들을 포함하는 제 2 베이스 영역, 복수의 금속 양자 와이어들을 포함하는 컬렉터 영역, 이미터 영역과 제 1 베이스 영역 사이의 이미터 배리어 영역, 제 1 베이스 영역과 제 2 베이스 영역 사이의 베이스 간 배리어 영역, 컬렉터 영역과 제 2 베이스 영역 사이의 컬렉터 배리어 영역을 포함하는 반도체 트랜지스터 디바이스에 관한 것이다.
본 명세서에 포함되어 본 명세서의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 예시하고, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 양자 와이어 공진 터널링 트랜지스터(QWRTT)의 개략도를 도시한다.
도 2a는 n-형 QWRTT의 밴드 다이어그램을 도시한다.
도 2b는 p-형 QWRTT의 밴드 다이어그램을 도시한다.
도 3a는 <110> 방향에서 본 실리콘 격자 구조를 도시한다.
도 3b는 이온 주입 후 동일한 실리콘 격자 구조를 도시한다.
도 4a는 이온 주입 단계에서 예시적인 제조 공정의 층 구조를 도시한다.
도 4b는 금속 층이 패터닝된 후 예시적인 제조 공정의 층 구조를 도시한다.
도 5는 초격자 구조의 기저 상태 에너지(E1) 대 양자 와이어들의 수(N)를 도시한다.
도 6은 n-형 QWRTT의 투과 계수(T) 대 에너지를 도시한다.
도 7은 n-형 QWRTT의 전자 및 정공 터널링 전류 대 VB를 도시한다.
도 8은 n-형 QWRTT의 전자 터널링 전류 대 VC를 도시한다.
도 9는 p-형 QWRTT의 정공 및 전자 터널링 전류 대 VB를 도시한다.
도 10a는 2-입력 AND 게이트의 회로도를 도시한다.
도 10b는 2-입력 OR 게이트의 회로도를 도시한다.
도 11은 2개의 적층된 디바이스들의 단순화된 구조를 도시한다.
도 12는 상이한 NE 및 NC를 갖는 n-형 QWRTT의 전자 터널링 전류 대 VB를 도시한다.
도 13은 상이한 q
Figure 112020082731816-pat00001
Figure 112020082731816-pat00002
bn,B를 갖는 n-형 QWRTT의 전자 터널링 전류 대 VB를 도시한다.
이제 본 발명의 바람직한 실시예들에 대한 참조가 이루어질 것이고, 그 예들은 첨부 도면에 도시되어 있다. 본 발명이 바람직한 실시예들과 관련하여 설명될 것이지만, 이들은 본 발명을 이들 실시예들로 제한하려는 것이 아님이 이해될 것이다. 반대로, 본 발명은 첨부된 청구범위에 의해 한정된 본 발명의 사상 및 범위 내에 포함될 수 있는 대안들, 수정들 및 등가들을 포함하도록 의도된다. 또한, 다음의 본 발명의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 세부사항들이 설명된다. 그러나, 본 발명은 이러한 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 공지된 방법들, 절차들, 구성요소들 및 회로들은 본 발명의 양상들을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않았다.
양자 와이어 공진 터널링 트랜지스터(Quantum Wire Resonant Tunneling Transistor : QWRTT)는 3-단자 디바이스이다. 도 1은 QWRTT(100)의 개략도를 도시한다. 3개의 단자들은 이미터 단자(101), 베이스 단자(102) 및 컬렉터 단자(103)를 포함한다. QWRTT(100)의 디바이스 구조는 이미터 영역(111), 이미터 배리어 영역(112), 베이스 영역(113), 컬렉터 배리어 영역(114), 및 컬렉터 영역(115)으로 구성된다. 이미터 영역(111), 베이스 영역(113) 및 컬렉터 영역(115)은 각각 2개 이상의 금속 양자 와이어들로 매립된 반도체를 포함한다. 이미터 영역(111), 베이스 영역(113) 및 컬렉터 영역(115)의 반도체는 예를 들어 실리콘, 게르마늄 또는 실리콘 게르마늄 합금들일 수 있다. 이미터 배리어 영역(112) 및 컬렉터 배리어 영역(114)은 실리콘, 게르마늄, 실리콘 게르마늄 합금들, 다이아몬드, 또는 III-V족 화합물 반도체들과 같은 하나 이상의 반도체 재료들로 만들어진다. 반도체는 도핑되지 않거나 가볍게 도핑될 수 있다. WEB은 이미터 배리어 영역(112)의 폭이고, WCB는 컬렉터 배리어 영역(114)의 폭이다.
QWRTT는 2가지 보완 디바이스 유형들, 즉 n-형과 p-형을 갖는다. 1차 캐리어들은 n-형 QWRTT의 전자들 및 p-형 QWRTT의 정공들이다. 도 2a는 n-형 QWRTT(200)의 밴드 다이어그램을 도시하고, 도 2b는 p-형 QWRTT(210)의 밴드 다이어그램을 도시한다. n-형 QWRTT(200) 및 p-형 QWRTT(210)는 각각 이미터 영역(201), 이미터 배리어 영역(202), 베이스 영역(203), 컬렉터 배리어 영역(204) 및 컬렉터 영역(205)을 포함한다. EC는 반도체의 전도 밴드 에지이고, EV는 원자가 밴드 에지이다. EF는 양자 와이어들을 형성하는 금속의 페르미 레벨이다. 도 2a에 도시된 n-형 디바이스에 대하여, EF는 EV보다 EC에 더 가깝고, 전자들에 대한 쇼트키 배리어 높이(q
Figure 112020082731816-pat00003
Figure 112020082731816-pat00004
bn)(206)는 정공들에 대한 쇼트키 배리어 높이(q
Figure 112020082731816-pat00005
Figure 112020082731816-pat00006
bp)(207)보다 작으며, 1차 캐리어들은 전자들이다. 도 2b에 도시된 p-형 디바이스에 대하여, EF는 EC보다 EV에 더 가깝고, q
Figure 112020082731816-pat00007
Figure 112020082731816-pat00008
bp(207)는 q
Figure 112020082731816-pat00009
Figure 112020082731816-pat00010
bn(206)보다 작고, 1차 캐리어들은 정공들이다.
실리콘은 다이아몬드 입방 격자 구조를 가지며, 이 구조는 0.34의 원자 충진율을 갖는 매우 개방된 구조이다. 도 3a는 <110> 방향에서 본 실리콘 격자 구조를 도시한다. 실리콘 원자들(301)에 의해 형성된 벌집 구조가 보여질 수 있다. 벌집 구조는 육각형 중공 셀들(302)의 어레이를 갖는다. 각 셀은 중앙에 큰 개구를 갖는다. 개구는 이온 주입 공정에서 개방 채널(303)을 형성한다. 실리콘의 예에서, 개방 채널들은 <110> 방향을 따라 배향되고 실질적으로 서로 평행하다. 광 요소들의 이온들이 개방 채널 방향을 따라 주입되면, 이온들은 어떠한 표적 핵과도 마주치지 않고 그러한 개방 채널들을 따라 조향될 것이다. 주입 범위는 다른 방향들보다 훨씬 길 수 있다. 이러한 효과는 이온 채널링이라 불린다. 이는 대부분의 반도체 공정들에는 바람직하지 않은 효과이다. 그러나, 이 바람직하지 않은 이온 채널링 효과는 원자 크기의 양자 와이어들을 생성하는데 사용될 수 있다. 도 3b는 이온 주입 후 <110> 방향에서 본 실리콘 격자 구조를 도시한다. 금속 원자들(304)은 도 3b에 도시된 바와 같이 개방 채널(303)에 매립된다. 양자 와이어들은 개방 채널(303)의 금속 원자(304)가 연속적으로 분포되고 전기적으로 연결될 때 형성된다.
QWRTT를 구축하기 위한 예시적인 제조 프로세스가 아래에 설명된다. 도 4a는 이온 주입 단계에서의 층 구조를 도시하고, 도 4b는 금속층이 패터닝된 후의 층 구조를 도시한다. 출발 재료는 절연체상의 실리콘(silicon-on-insulator : SOI)(110) 웨이퍼(401)이다. 웨이퍼는 약 100Å의 두께를 갖는 상부 실리콘 층(402), 중간 산화물층(403) 및 하부 실리콘 기판(404)을 포함한다. 상부 실리콘 층(402)은 개방 채널들(303)(도 3a)을 포함하는 결정 격자를 갖는다. 실리콘 층(402)의 두께는 일반적으로 500Å 미만이다. SiO2의 층(405)이 증착되고 패턴화된다. SiO2는 이온 주입용 마스크로 사용된다. 적합한 일함수들을 갖는 금속들의 이온들은 <110> 방향으로 실리콘 웨이퍼에 수직으로 주입된다. (100) 및 (111)과 같은 다른 결정 배향들을 갖는 웨이퍼들이 사용된다면, 주입 각도는 <110> 방향으로 경사질 필요가 있다. 주입된 이온들은 도 3b에 도시된 개방 채널들(303)을 따라 이동한다. 이산화 실리콘이 비정질이기 때문에 채널들은 실리콘-산화물 계면에서 끝난다. 주입 후, 개방 채널들(303)(도 3a)은 금속 원자들로 채워지고, 양자 와이어들(406)이 형성된다. 표면상의 실리콘 격자에 대한 주입 손상은 화학적 에칭에 의해 제거된다. 상호 연결을 위해 금속 층(407)이 증착되고 패턴화된다.
도 4b에 도시된 바와 같이, 이미터 영역(411), 베이스 영역(412) 및 컬렉터 영역(413)은 반도체(402)에 매립된 금속 양자 와이어들(406)을 갖는다. 이미터 영역(411) 및 베이스 영역(412)은 이미터 배리어 영역(414)에 의해 분리된다. 컬렉터 영역(413) 및 베이스 영역(412)은 컬렉터 배리어 영역(415)에 의해 분리된다. 일부 실시예들에서, 금속 양자 와이어들(406)은 실리콘 층(402)에 대략 수직일 수 있다. 따라서, 금속 양자 와이어들(406)의 길이는 일반적으로 500Å보다 짧다. 이미터 영역(411), 베이스 영역(412) 및 컬렉터 영역(413)은 이미터-베이스-컬렉터 방향을 따라 동일하거나 상이한 개수의 금속 양자 와이어들(406)을 가질 수 있다. 또한, 이미터 영역(411), 베이스 영역(412) 및 컬렉터 영역(413)의 금속 양자 와이어들(406)은 동일하거나 상이한 재료들에 의해 형성될 수 있다.
이미터/베이스/컬렉터(E/B/C) 영역들(411-413)은 각각 금속과 반도체의 주기적인 구조인 초격자(superlattice)로 간주될 수 있다. 금속 양자 와이어의 전자들은 2차원(2D) 포텐셜 우물(potential well)로 제한된다. 전자들은 포텐셜 우물 내부에 개별 에너지값들만 가질 수 있다. 기저 상태 에너지(E1)(도 2a 및 2b에 도시)는 포텐셜 배리어 높이 및 초격자 크기의 함수 인 것으로 밝혀졌다. 도 5는 전류 흐름 방향(즉, 이미터-베이스-컬렉터 방향)을 따라 초격자 내에서 양자 와이어들의 수(N)의 함수로서 전자에 대한 기저 상태 에너지(E1)를 도시한다. 포텐셜 배리어 높이 q
Figure 112020082731816-pat00011
Figure 112020082731816-pat00012
bn은 0.4 eV인 것으로 간주된다. 초격자 크기는 양자 와이어들의 수와 직접 관련된다. 더 많은 양자 와이어들을 갖는 더 큰 초격자일수록 E1은 더 작다.
QWRTT의 디바이스 특성은 1차원(1D) 시간-독립적 슈뢰딩거 방정식을 풀면 얻을 수 있다.
Figure 112020082731816-pat00013
(1)
위 식에서, ψ(x)는 파동 함수이고, U(x)는 포텐셜 에너지이며, E는 총 에너지이다. 일반적인 해는 다음의 형태를 갖는다.
Figure 112020082731816-pat00014
(2)
여기서 κ는 파동의 수이고, 다음과 같이 주어진다,
Figure 112020082731816-pat00015
(3)
터널링 확률 또는 투과 계수 T는 다음과 같이 주어진다.
Figure 112020082731816-pat00016
(4)
여기서 AC와 AE는 각각 컬렉터와 이미터의 계수(A)이다. 페르미의 황금률에 따르면, 이미터로부터 컬렉터로의 터널링 전류는 이미터에서 점유 상태와 컬렉터에서 비점유 상태를 곱한 투과 계수에 비례한다. 컬렉터에서 이미터로의 터널링 전류는 상응하게 얻어질 수 있다.
Figure 112020082731816-pat00017
(5)
Figure 112020082731816-pat00018
(6)
FE와 FC는 각각 이미터와 컬렉터의 페르미-디락(Fermi-Dirac) 분배 함수들이다. ρE와 ρC는 각각 이미터와 컬렉터의 상태 밀도이다. 포텐셜 우물에서 1-D 금속 양자 와이어의 상태 밀도(ρ)는 다음과 같다.
Figure 112020082731816-pat00019
(7)
순 터널링 전류(I)는 아래와 같이 주어진다.
Figure 112020082731816-pat00020
(8)
E/B/C 영역들이 동일한 초격자 구조들을 갖는 경우(즉, 양자 와이어들의 수(N) 및 금속 일함수들(EF)이 E/B/C 영역들에서 동일), 그들의 E1 값들은 동일하다. E1은 E/B/C 영역들에서 "정렬"되었다고 할 수 있다. 양자 와이어들의 수(N)는 E/B/C 영역들에서 각각 NE, NB 및 NC로 표시된다. 기저 상태 에너지(E1)는 E/B/C 영역들에서 각각 E1,E, E1,B 및 E1,C로 표시된다. 전자들에 대한 쇼트키 배리어 높이(q
Figure 112020082731816-pat00021
Figure 112020082731816-pat00022
bn)는 E/B/C 영역들에서 각각 q
Figure 112020082731816-pat00023
Figure 112020082731816-pat00024
bn,E, q
Figure 112020082731816-pat00025
Figure 112020082731816-pat00026
bn,B 및 q
Figure 112020082731816-pat00027
Figure 112020082731816-pat00028
bn,C로 표시된다. 정공에 대한 쇼트키 배리어 높이(q
Figure 112020082731816-pat00029
Figure 112020082731816-pat00030
bp,)는 각각 E/B/C 영역들에서 q
Figure 112020082731816-pat00031
Figure 112020082731816-pat00032
bp,E, q
Figure 112020082731816-pat00033
Figure 112020082731816-pat00034
bp,B 및 q
Figure 112020082731816-pat00035
Figure 112020082731816-pat00036
bp,C로 표시된다.
일부 실시예들에서, 이미터 영역(111), 베이스 영역(113) 및 컬렉터 영역(115)은 각각 E-B-C 방향을 따라 반도체에 매립된 3개의 금속 양자 와이어들을 포함한다. 도 6은 NE = NB= NC = 3, q
Figure 112020082731816-pat00037
Figure 112020082731816-pat00038
bn,E = q
Figure 112020082731816-pat00039
Figure 112020082731816-pat00040
bn,B = q
Figure 112020082731816-pat00041
Figure 112020082731816-pat00042
bn,C = 0.4 eV, WEB = WCB = 40Å, 및 VE = VB = VC = 0 V에 대해, n-형 QWRTT의 전자 투과 계수(T) 대 에너지를 도시한다. 주입된 전자의 E1의 에너지를 가질 때, T는 100%의 최대치에 도달한다. 이 디바이스는 "공진 상태에" 있다고 말할 수 있고, 이미터와 컬렉터 사이에 전압 차이가 있는 경우 최대량의 전류가 구조를 통해 흐를 수 있다. 에너지가 E1에서 벗어나면 T는 급격히 감소한다.
일부 실시예들에서, 도 7은 NE = NB= NC = 3, q
Figure 112020082731816-pat00043
Figure 112020082731816-pat00044
bn,E = q
Figure 112020082731816-pat00045
Figure 112020082731816-pat00046
bn,B = q
Figure 112020082731816-pat00047
Figure 112020082731816-pat00048
bn,C = 0.4 eV, WEB = WCB = 40Å, VE = 0 V, 및 VC = 1 mV에 대한 VB의 함수로서 n-형 QWRTT의 이미터 단자(101)와 컬렉터 단자(103) 사이의 전자 및 정공 터널링 전류들을 도시한다. Ie는 이미터로부터 컬렉터로의 전자 터널링 전류이고, Ih는 컬렉터에서 이미터로의 정공 터널링 전류이다. VB의 변화와 관련하여 Ie와 Ih가 다르게 거동하기 때문에, n-형 디바이스는 전자들이 다수 캐리어들이고, Ih가 동작 범위에서 항상 Ie보다 작도록 설계된다. 일부 실시예들에서, E1이 이미터 영역(201), 베이스 영역(203) 및 컬렉터 영역(205)에서 대략 동일한 값을 가질 때(즉, E1,E = E1,B = E1,C 이고, E1이 정렬되어 있을 때), 개시된 QWRTT는 정상 ON인 트랜지스터이다. VB = 0 V일 때, 전자 전류는 최대이고, 디바이스는 공명 상태에 있다. 피크-밸리(peak-to-valley) 전류 비(즉, ON/OFF 전류 비)는 약 4 자리수 크기이다. VB가 0V에서 꺼지면 전류가 급격히 떨어진다. 스윙(S)은 디바이스 전류를 10회(one decade)마다 변경할 데 필요가 있는 VB의 변화로 정의된다. VB가 0V에서 5mV로 변경될 때 S는 2mV/dec 미만이다.
트랜지스터가 작은 전압 변화로 ON과 OFF로 전환할 수 있도록, 스윙은 작은 것이 요구된다. 따라서, 전원 전압 및 전력 소비가 감소될 수 있다. 실내 온도에서 기존 MOSFET의 서브쓰레스홀드 스윙(subthreshold swing)은 60mV/dec이다. ("On the 60 mV/dec @300 K limit for MOSFET subthreshold swing", VLSI 기술, 시스템 및 응용에 대한 2010년 국제 심포지움 회보, Hsinchu, 2010년 72-23쪽, doi: 10.1109/VTSA.2010.5488941)에서 K.P.Cheung에 의해 논의). (a) 전류 전도 메커니즘이 공진 터널링이고, (b) 이미터와 컬렉터가 1D 양자 와이어 구조들이기 때문에, QWRTT는 매우 작은 스윙을 갖는다. 상태들의 1-D 밀도(식 (7)에 표시)는 스윙에서 중요한 역할을 한다.
도 8은 NE = NB= NC = 3, q
Figure 112020082731816-pat00049
Figure 112020082731816-pat00050
bn,E = q
Figure 112020082731816-pat00051
Figure 112020082731816-pat00052
bn,B = q
Figure 112020082731816-pat00053
Figure 112020082731816-pat00054
bn,C = 0.4 eV, WEB = WCB = 40Å, 및 VE = VB = VC = 0V에 대해, VC의 함수로서 n-형 QWRTT의 전자 터널링 전류를 도시한다. VB = 0V일 때, 디바이스가 ON이다. 출력 특성은 음의 차동 저항(NDR)을 나타낸다. NDR 효과는, (a) 공명 터널링, 및 (b) E/C 영역들의 상태의 1-D 밀도로 인한 것이다.
도 9는 NE = NB= NC = 3, q
Figure 112020082731816-pat00055
Figure 112020082731816-pat00056
bn,E = q
Figure 112020082731816-pat00057
Figure 112020082731816-pat00058
bn,B = q
Figure 112020082731816-pat00059
Figure 112020082731816-pat00060
bn,C = 0.26 eV, WEB = WCB = 40Å, VE = 0 V, 및 VC = -1 mV에 대한 VB의 함수로서 p-형 QWRTT의 정공 및 전자 터널링 전류를 도시한다. 정렬 상태의 E1를 갖는 p-형 QWRTT는 또한 정상 ON인 트랜지스터이다. p-형 QWRTT에서, 금속 페르미 레벨(EF)은 전도 밴드 에지보다 원자가 밴드 에지에 더 가깝고, 1차 캐리어들은 정공들이다. 피크-밸리 전류 비는, 정공들이 실리콘 내의 전자들보다 더 큰 유효 질량을 갖기 때문에, n-형 디바이스의 것보다 작다. 스윙(S)은 2mV/dec 미만이고, n-형 디바이스의 스윙과 대략 동일하다. 따라서, n-형 및 p-형 QWRTT들 모두는 작은 제어 전압 변화에 의해 트랜지스터 상태들을 스위칭하는 능력을 가지며, 이는 전원 전압 및 전력 소비를 유리하게 감소시킬 수 있다.
압축 응력 및 SiGe와 같은 p-채널 MOSFET에서 정공 이동도를 향상시키는 일반적인 실시는 p-형 QWRTT에도 적용될 수 있다. 시뮬레이션 결과들은, 유효 질량이 시뮬레이션에서 n-형 디바이스와 p-형 디바이스의 주요 차이이기 때문에, 정공 유효 질량이 감소되면 피크-밸리 전류 비가 향상될 수 있음을 보여준다. Ge는 Si보다 더 높은 정공 이동도 및 더 높은 전도 밴드 에지를 갖는다. SiGe 합금의 Ge는 p-형 QWRTT에서 피크-밸리 전류 비를 효과적으로 개선하고, 전자 터널링 전류를 감소시키는 것으로 밝혀졌다. 또한, 시뮬레이션 결과들은, Ge가 Si보다 더 작은 전자 유효 질량을 갖기 때문에, SiGe 합금의 Ge 함량이 증가함에 따라 n-형 디바이스에서 전류 이득(hFE)이 개선되고, NDR 효과가 감소됨을 보여준다. 따라서 Ge는 n-형 및 p-형 디바이스들 모두에 유리하다. Si 및 Ge는 모두 단결정 SiGe 합금들과 같은 다이아몬드 입방 격자 구조를 갖는다. 이온 주입에 의한 양자 와이어들을 생성하는 방법은 단결정 SiGe 합금들 및 개방 채널들을 갖는 다른 결정 격자 구조에 적용될 수 있다.
일부 실시예들에서, QWRTT는 정렬 상태의 E1을 가짐으로써 정상 ON인 트랜지스터로서 구성될 수 있다. 도 10a는 2-입력 AND 게이트(1001)의 회로도를 도시한다. 도 10b는 2-입력 OR 게이트(1002)의 회로도를 도시한다. 두 게이트들은 본 출원에 개시된 n-형 및 p-형 정상 ON인 QWRTT를 사용하여 구성된다. 고전압(전원 전압(VCC)와 같은)이 논리 1을 나타내고, 저전압(접지 전압 0V와 같은)은 논리 0을 나타낸다고 가정하자. 각 게이트는 풀-업 네트워크(도 10a의 1006 및 도 10b의 1008과 같은) 및 풀-다운 네트워크(도 10a의 1005 및 도 10b의 1007과 같은)로 구성된다. 풀-업 네트워크의 기능은 출력이 논리 1일 때 출력과 VCC 사이의 연결을 제공하는 것이다. 마찬가지로 풀-다운 네트워크의 기능은 출력이 논리 0일 때 출력을 접지에 연결하는 것이다. 풀-업 네트워크는 p-형 정상 ON인 QWRTT들(1004)을 사용하여 구성되고, 풀-다운 네트워크는 n-형 정상 ON인 QWRTT들(1003)을 사용하여 구성된다. p-형 QWRTT들(1004)은 도 10a에 도시된 바와 같이 AND 게이트의 풀-업 네트워크(1006)에서 직렬로 연결되고, 도 10b에 도시된 바와 같이 OR 게이트의 풀-업 네트워크(1008)에서 병렬로 연결된다. n-형 QWRTT들(1003)은 도 10a에 도시된 바와 같이 AND 게이트의 풀-다운 네트워크(1005)에서 병렬로 연결되고, 도 10b에 도시된 바와 같이 OR 게이트의 풀-다운 네트워크(1007)에서 직렬로 연결된다. 도 10a의 AND 게이트의 회로 구성은 CMOS NOR 게이트와 유사하고, 도 10b의 OR 게이트는 CMOS NAND 게이트와 유사하다.
작은 스윙들을 갖는 정상 ON인 트랜지스터들은 디지털 회로들에 매우 적합하다. 디지털 회로들에 사용된 MOSFET들은 일반적으로 향상-모드 트랜지스터들이다. 전원 전압(VDD) 및 임계 전압(VT)는 OFF 상태 누설 전류, 서브쓰레스홀드 스윙 및 ON/OFF 전류 비에 의해 결정된다. 서브쓰레스홀드 스윙의 이론상 최소값이 60mV/dec이므로, 각 기술 노드에서 VDD 및 VT를 축소할 여지가 거의 없다. 디지털 회로의 동적 전력 소비는 f·VDD 2에 비례하며, 여기서 f는 클럭 주파수이다. 클럭 주파수가 증가함에 따라 전력 소비는 증가한다. 회로 성능과 클럭 주파수는 결국 전력 소비에 의해 제한된다. 회로 성능을 향상시키는 가장 효과적인 방법은 전원 전압을 낮추는 것이고, 따라서 클럭 주파수는 증가될 더 많은 여지를 갖는다. QWRTT가 훨씬 작은 스윙을 갖기 때문에, QWRTT들로 구축된 회로들은 MOSFET들로 구축된 회로보다 더 작은 전원 전압과 더 높은 클럭 주파수에서 동작할 수 있다.
또한, 정상 ON인 트랜지스터는 향상-모드 MOSFET들보다 적층 디바이스에 더 적합한다. MOSFET들의 경우, 소스와 바디가 역바이어스되면 임계 전압은 증가한다. 이는 기판 효과(body effect)라 한다. 따라서, 전원 전압(VDD)은 적층된 디바이스를 구동하기에 충분히 커야 한다. 한편, 정상 ON인 트랜지스터는 VB = 0V일 때 완전히 ON이다. 정상 ON인 트랜지스터에 대한 임계 전압은 없다. 기판 효과에 대한 우려가 없으므로 전원 전압은 작을 수 있다. 또한, 적층된 디바이스의 디바이스 구조는 단순화될 수 있어서, 디바이스 면적을 절약하고 구동 전류를 증가시킨다. 예를 들어, 도 11은 2개의 적층된 QWRTT들을 포함하는 반도체 디바이스(1100)의 단순화된 구조를 도시한다. 각각의 트랜지스터에 대해 E/B/C 영역들을 갖는 대신에, 적층 내의 2개의 트랜지스터는 1개의 이미터 영역(1101), 1개의 컬렉터 영역(1104) 및 그 사이에 2개의 베이스 영역들(1102, 1103)을 가질 수 있다. 이미터 영역(1101) 및 제 1 베이스 영역(1102)은 이미터 배리어 영역(1105)에 의해 분리된다. 컬렉터 영역(1104) 및 제 2 베이스 영역(1103)은 컬렉터 배리어 영역(1107)에 의해 분리된다. 2개의 베이스 영역들(1102, 1103)은 베이스 간 배리어 영역(1106)에 의해 분리된다. 이미터 영역(1101), 컬렉터 영역(1104) 및 2개의 베이스 영역들(1102, 1103)은 각각 복수의 금속 양자 와이어들(1108)을 포함한다.
AND 및 OR 게이트들은 정상 ON인 트랜지스터들을 사용하여 구축될 수 있다. 그러나, {AND, OR}만으로는 기능적으로 논리 연산자들의 완전한 세트가 아니다. {AND, NOT}, {OR, NOT} 및 {AND, OR, NOT}이 기능적으로 완전하므로, QWRTT는 인버터들을 구축하기 위하여 향상-모드 트랜지스터들을 포함하여야 한다.
일부 실시예들에서, QWRTT는 E/B/C 영역들에서 상이한 E1 값들(즉, E1이 정렬되어 있지 않은)을 가짐으로써 향상-모드 트랜지스터로서 구성될 수 있다. E1이 초격자 크기 및 포텐셜 배리어 높이에 의존하기 때문에, E/B/C 초격자 구조들이 다른 경우 E1은 정렬되지 않는다. 도 12는 NB = 3인 상이한 NE 및 NC에 대한 VB의 함수로서 n-형 QWRTT의 전자 터널링 전류를 도시한다. (NE, NB, NC) = (2, 3, 2)일 때, E1은 정렬되지 않는다. VB = 0V일 때 트랜지스터는 OFF이다. VB = -0.05V 일 때 트랜지스터는 ON이다. 도 13은 상이한 q
Figure 112020082731816-pat00061
Figure 112020082731816-pat00062
bn,B에 대한 VB의 함수로서 n-형 QWRTT의 전자 터널링 전류를 도시하고, 여기서 q
Figure 112020082731816-pat00063
Figure 112020082731816-pat00064
bn,E = q
Figure 112020082731816-pat00065
Figure 112020082731816-pat00066
bn,C = 0.4 eV이다. (q
Figure 112020082731816-pat00067
Figure 112020082731816-pat00068
bn,E, q
Figure 112020082731816-pat00069
Figure 112020082731816-pat00070
bn,B, q
Figure 112020082731816-pat00071
Figure 112020082731816-pat00072
bn,C)= (0.4, 0.3, 0.4)eV일 때, E1은 정렬되지 않는다. VB = 0V일 때 트랜지스터가 OFF이고, VB가 음일 때는 트랜지스터는 ON이 된다. n-형 향상-모드 QWRTT는 p-채널 MOSFET와 유사하고, VB 또는 VG가 음일 때 디바이스는 ON이다. 유사하게, E1이 정렬되어 있지 않으면, p-형 QWRTT는 향상-모드 트랜지스터로 구성될 수 있다. 따라서 QWRTT는 정상 ON인 트랜지스터 군과 향상-모드 트랜지스터 군을 포함한다. NAND 게이트 및 NOR 게이트와 같은 CMOS 유사 논리 회로를 구축하기 위하여, 향상-모드 QWRTT를 사용할 수 있다.
다음과 같은 큰 차이들로 인해, 개시된 QWRTT는 MOSFET, 바이폴라 접합 트랜지스터(BJT), 공진 터널링 트랜지스터(RTT) 및 금속 베이스 트랜지스터(MBT)와 같은 종래의 트랜지스터와 비교하여 뚜렷하고 유리한 특성을 갖는다. QWRTT는 E/B/C 영역들 내에 1-D 금속 양자 와이어들을 갖는다. QWRTT는 매우 작은 스윙과 같은 매우 독특한 디바이스 특성을 갖는다. 1차 전류 전도 메커니즘은 공진 터널링이다. E/B/C 영역들의 포텐셜 우물들은 금속-반도체 쇼트키 배리어들로 형성된다. 일반적으로 E/B/C 포텐셜 우물들에는 하나의 에너지 상태만이 존재한다. QWRTT는 정상 ON인 트랜지스터 군과 향상-모드 트랜지스터 군을 포함한다.
QWRTT는 디지털 회로 응용들에서 MOSFET에 비해 다음과 같은 잠재적인 이점들을 갖는다. (1) 더 낮은 전력 소비 - QWRTT는 더 낮은 전원 전압에서 동작할 수 있고, 스윙이 작기 때문에 에너지를 덜 소비한다. (2) 더 높은 속도 - 더 큰 구동 전류 및 더 적은 기생 저항 때문에 디바이스 속도는 더 높다. 터널링 디바이스의 고유 속도는 드리프트 또는 확산 프로세스에서 작동하는 FET 또는 BJT와 같은 디바이스보다 훨씬 빠르다. 전류는 전체 배리어 영역들을 통해 전도되는 반면, MOSFET은 반도체 표면의 채널에서 전류를 전도한다. E/B/C 영역들은 낮은 저항을 갖는 금속 양자 와이어들로 만들어진다. (3) 더 낮은 제조 비용 - 단순한 디바이스 구조로 인해 제조 공정 비용이 낮다. MOSFET과 달리 QWRTT는 게이트 구조, 얕은 접합, 가볍게 도핑된 드레인, 실리사이드 접촉, 등을 필요로 하지 않는다. 공정 단계들의 수는 고급 CMOS 공정보다 훨씬 적다. (4) 더 높은 밀도 - QWRTT는 디바이스 구조가 더 단순하기 때문에 더 적은 디바이스 크기 및 더 높은 포장 밀도를 갖는다. 더 낮은 전원 전압으로 인해 디바이스 격리에 소요되는 면적은 더 작다. (5) 더 양호한 신뢰성 - QWRTT는 게이트 절연체 관련 디바이스 신뢰성 문제를 갖지 않는다. (6) 더 양호한 균일성 - QWRTT는 MOSFET의 디바이스 변동의 2가지 주요 원인인 통계적 도펀트 변동 및 라인 에지 거칠기를 갖지 않는다.

Claims (15)

  1. 반도체 트랜지스터 디바이스로서,
    복수의 금속 양자 와이어들을 포함하는 이미터 영역;
    복수의 금속 양자 와이어들을 포함하는 베이스 영역;
    복수의 금속 양자 와이어들을 포함하는 컬렉터 영역;
    상기 이미터 영역과 상기 베이스 영역 사이의 이미터 배리어 영역; 및
    상기 컬렉터 영역과 상기 베이스 영역 사이의 컬렉터 배리어 영역을 포함하는, 반도체 트랜지스터 디바이스.
  2. 제 1 항에 있어서, 상기 이미터 영역, 상기 베이스 영역 및 상기 컬렉터 영역은, 결정 격자 내에 개방 채널들을 포함하는 결정질 반도체를 포함하고, 상기 금속 양자 와이어들은 상기 결정질 반도체의 상기 개방 채널을 따라 형성되는, 반도체 트랜지스터 디바이스.
  3. 제 2 항에 있어서, 상기 개방 채널 방향은 다이아몬드 입방 격자 구조를 갖는 반도체에 대해 <110> 방향인, 반도체 트랜지스터 디바이스.
  4. 제 2 항에 있어서, 상기 이미터 영역, 상기 베이스 영역 및 상기 컬렉터 영역 내의 상기 금속 양자 와이어들은, 상기 이미터 영역, 상기 베이스 영역 및 상기 컬렉터 영역에 각각 금속 이온들의 이온 주입에 의해 형성되는, 반도체 트랜지스터 디바이스.
  5. 제 2 항에 있어서, 상기 결정질 반도체는 반도체 층의 형태이고, 상기 금속 양자 와이어들은 상기 층의 하부 표면으로부터 상기 반도체 층의 상부 표면으로 배치되는, 반도체 트랜지스터 디바이스.
  6. 제 5 항에 있어서,
    상기 이미터 영역에 연결된 이미터 단자;
    상기 베이스 영역에 연결된 베이스 단자; 및
    상기 컬렉터 영역에 연결된 컬렉터 단자를 더 포함하고,
    상기 이미터 영역, 상기 베이스 영역 및 상기 컬렉터 영역 내의 상기 금속 양자 와이어들은 각각 상기 반도체 층의 상부 표면에서 상기 이미터 단자, 상기 베이스 단자 및 상기 컬렉터 단자에 각각 연결되는, 반도체 트랜지스터 디바이스.
  7. 제 1 항에 있어서, 상기 금속 양자 와이어들은 500Å보다 짧은 길이를 갖는, 반도체 트랜지스터 디바이스.
  8. 제 1 항에 있어서, 상기 이미터 영역, 상기 베이스 영역 및 상기 컬렉터 영역은 각각 상기 복수의 금속 양자 와이어들이 매립된 반도체를 포함하는, 반도체 트랜지스터 디바이스.
  9. 제 8 항에 있어서, 상기 반도체는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 다이아몬드, 및 III-V족 화합물 반도체들을 포함하는, 반도체 트랜지스터 디바이스.
  10. 제 1 항에 있어서, 상기 이미터 영역, 상기 베이스 영역 또는 상기 컬렉터 영역 내의 상기 복수의 금속 양자 와이어들은 서로 평행한, 반도체 트랜지스터 디바이스.
  11. 제 1 항에 있어서, 상기 이미터 배리어 영역 또는 상기 컬렉터 배리어 영역은 100Å보다 작은 폭을 갖는, 반도체 트랜지스터 디바이스.
  12. 제 1 항에 있어서, 상기 베이스 영역은 상기 베이스 영역에 인가된 전압에 응답하여 상기 이미터 배리어 영역 및 상기 컬렉터 배리어 영역을 통한 터널링 전류를 생성하도록 구성되는, 반도체 트랜지스터 디바이스.
  13. 제 1 항에 있어서, 상기 금속 양자 와이어들의 페르미 레벨은 상기 이미터 배리어 영역 또는 상기 컬렉터 배리어 영역 중 적어도 하나에서 원자가 밴드 에지보다 전도 밴드 에지에 더 가깝고, 상기 이미터 영역과 상기 컬렉터 영역 사이의 터널 전류는 다수 캐리어들로서 전자들을 갖는, 반도체 트랜지스터 디바이스.
  14. 제 1 항에 있어서, 상기 금속 양자 와이어들의 페르미 레벨은 상기 이미터 배리어 영역 또는 상기 컬렉터 배리어 영역 중 적어도 하나에서 전도 밴드 에지보다 원자가 밴드 에지에 더 가깝고, 상기 이미터 영역과 상기 컬렉터 영역 사이의 터널 전류는 다수 캐리어로서 정공을 갖는, 반도체 트랜지스터 디바이스.
  15. 반도체 트랜지스터 디바이스로서,
    복수의 금속 양자 와이어들을 포함하는 이미터 영역;
    복수의 금속 양자 와이어들을 포함하는 제 1 베이스 영역;
    복수의 금속 양자 와이어들을 포함하는 제 2 베이스 영역;
    복수의 금속 양자 와이어들을 포함하는 컬렉터 영역;
    상기 이미터 영역과 상기 제 1 베이스 영역 사이의 이미터 배리어 영역;
    상기 제 1 베이스 영역과 상기 제 2 베이스 영역 사이의 베이스-간 배리어 영역; 및
    상기 컬렉터 영역과 상기 제 2 베이스 영역 사이의 컬렉터 배리어 영역을 포함하는, 반도체 트랜지스터 디바이스.
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