JPH0645353A - 片側ポリシリコン薄膜トランジスタの製造方法 - Google Patents
片側ポリシリコン薄膜トランジスタの製造方法Info
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- JPH0645353A JPH0645353A JP5072592A JP7259293A JPH0645353A JP H0645353 A JPH0645353 A JP H0645353A JP 5072592 A JP5072592 A JP 5072592A JP 7259293 A JP7259293 A JP 7259293A JP H0645353 A JPH0645353 A JP H0645353A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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Abstract
(57)【要約】 （修正有）
【目的】 半導体集積回路の薄膜トランジスタを製造す
る方法及びその方法により製造される集積回路が提供す
る。 【構成】 ゲート電極１２を被覆して酸化物層を形成
し、更にその上にポリシリコン層を形成する。ポリシリ
コン層のゲート電極１２の上方の一部をＮ型ドーパント
でドープし、ゲート電極１２の第一端部周りにＰ＋型ド
ーパントでドープし、一方他方の端部周りにはＰ−型ド
ーパントでドープする。このような構成とすることによ
り、電界により強調される接合リークが減少されより安
定した電気的特性を有する反転型トランジスタが提供さ
れる。
る方法及びその方法により製造される集積回路が提供す
る。 【構成】 ゲート電極１２を被覆して酸化物層を形成
し、更にその上にポリシリコン層を形成する。ポリシリ
コン層のゲート電極１２の上方の一部をＮ型ドーパント
でドープし、ゲート電極１２の第一端部周りにＰ＋型ド
ーパントでドープし、一方他方の端部周りにはＰ−型ド
ーパントでドープする。このような構成とすることによ
り、電界により強調される接合リークが減少されより安
定した電気的特性を有する反転型トランジスタが提供さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
技術に関するものであって、更に詳細には、片側ポリシ
リコン薄膜トランジスタの製造方法及び半導体構成体に
関するものである。
技術に関するものであって、更に詳細には、片側ポリシ
リコン薄膜トランジスタの製造方法及び半導体構成体に
関するものである。
【０００２】
【従来の技術】基本的なＳＲＡＭセルは二個の各々がＮ
チャンネル及びＰチャンネルのトランジスタを具備する
交差結合したＣＭＯＳインバータを使用して形成するこ
とが可能である。このセルは、典型的に、スタンダード
のＳＲＡＭセルの場合には、二個のＮチャンネル制御ゲ
ートを使用することにより、且つ２ポートメモリ装置の
場合には四個の制御ゲートを使用することによりアクセ
スされる。物理的なレイアウト空間を節約するために、
Ｐチャンネルトランジスタが抵抗負荷で置換されること
がしばしばである。
チャンネル及びＰチャンネルのトランジスタを具備する
交差結合したＣＭＯＳインバータを使用して形成するこ
とが可能である。このセルは、典型的に、スタンダード
のＳＲＡＭセルの場合には、二個のＮチャンネル制御ゲ
ートを使用することにより、且つ２ポートメモリ装置の
場合には四個の制御ゲートを使用することによりアクセ
スされる。物理的なレイアウト空間を節約するために、
Ｐチャンネルトランジスタが抵抗負荷で置換されること
がしばしばである。
【０００３】しかしながら、ＳＲＡＭセル用の負荷装置
としてＰチャンネルトランジスタを使用することによ
り、より良好な電気的特性を有するセルが得られる。こ
のようなセルは、抵抗性負荷を使用するものよりも一層
高速である。何故ならば、Ｐチャンネルトランジスタ
は、高抵抗装置よりも一層高い駆動電流を提供するから
である。又、Ｐチャンネルトランジスタを使用すること
により、例えばアルファ粒子衝撃及びノイズにより発生
されるようなソフトエラーに対して高い免疫性が与えら
れる。Ｐチャンネル負荷トランジスタを組込んだＳＲＡ
Ｍセルの主要な欠点は、各セルに対するレイアウト面積
が抵抗負荷を使用するものよりも著しく大きいという点
である。このことは、装置の集積度を低下させ且つチッ
プのコストを増加させる。
としてＰチャンネルトランジスタを使用することによ
り、より良好な電気的特性を有するセルが得られる。こ
のようなセルは、抵抗性負荷を使用するものよりも一層
高速である。何故ならば、Ｐチャンネルトランジスタ
は、高抵抗装置よりも一層高い駆動電流を提供するから
である。又、Ｐチャンネルトランジスタを使用すること
により、例えばアルファ粒子衝撃及びノイズにより発生
されるようなソフトエラーに対して高い免疫性が与えら
れる。Ｐチャンネル負荷トランジスタを組込んだＳＲＡ
Ｍセルの主要な欠点は、各セルに対するレイアウト面積
が抵抗負荷を使用するものよりも著しく大きいという点
である。このことは、装置の集積度を低下させ且つチッ
プのコストを増加させる。
【０００４】底部ゲート型ポリシリコンＰＭＯＳトラン
ジスタ、即ち反転した形態のトランジスタが、しばし
ば、ＳＲＡＭセルにおいてＰチャンネルトランジスタ又
は負荷装置として使用される。Ｎチャンネルトランジス
タの上にＰチャンネルトランジスタをスタック即ち積層
させることにより装置の集積度が増加される。現在、ポ
リシリコンＰＭＯＳトランジスタは、例えば、セルの安
定性を改善し且つセルのスタンバイ電流を減少させるた
めに、４メガビットＳＲＡＭにおける負荷装置として使
用されている。これらの負荷装置は、通常薄膜トランジ
スタと呼ばれるものであるが、酸化物層の上に付着形成
した１０乃至１００ナノメータのポリシリコン内に形成
することが可能である。殆どの適用例において、薄膜ト
ランジスタのゲートは、図１に示した従来技術における
如く、酸化物層によりトランジスタ本体の底部において
シールドされている。ゲート５０を形成した後に、ゲー
ト酸化物層を該ゲートの上に形成し、従って該ゲートを
取囲んだ状態とする。ポリシリコンからなる薄膜５２を
付着形成して該ゲートを被覆させる。このポリシリコン
からなる薄膜は、適宜ドープされて、ゲート上にＮチャ
ンネル領域を形成するとともに該ゲートの上方で且つＮ
チャンネル領域に隣接してＰ＋ソース領域及びドレイン
領域を形成する。
ジスタ、即ち反転した形態のトランジスタが、しばし
ば、ＳＲＡＭセルにおいてＰチャンネルトランジスタ又
は負荷装置として使用される。Ｎチャンネルトランジス
タの上にＰチャンネルトランジスタをスタック即ち積層
させることにより装置の集積度が増加される。現在、ポ
リシリコンＰＭＯＳトランジスタは、例えば、セルの安
定性を改善し且つセルのスタンバイ電流を減少させるた
めに、４メガビットＳＲＡＭにおける負荷装置として使
用されている。これらの負荷装置は、通常薄膜トランジ
スタと呼ばれるものであるが、酸化物層の上に付着形成
した１０乃至１００ナノメータのポリシリコン内に形成
することが可能である。殆どの適用例において、薄膜ト
ランジスタのゲートは、図１に示した従来技術における
如く、酸化物層によりトランジスタ本体の底部において
シールドされている。ゲート５０を形成した後に、ゲー
ト酸化物層を該ゲートの上に形成し、従って該ゲートを
取囲んだ状態とする。ポリシリコンからなる薄膜５２を
付着形成して該ゲートを被覆させる。このポリシリコン
からなる薄膜は、適宜ドープされて、ゲート上にＮチャ
ンネル領域を形成するとともに該ゲートの上方で且つＮ
チャンネル領域に隣接してＰ＋ソース領域及びドレイン
領域を形成する。
【０００５】しかしながら、典型的な底部ゲート型薄膜
トランジスタは高いグレイン・接合リーク電流を有して
いる。例えば、Ｐ＋ドレイン領域とＮチャンネル領域と
の間に存在するグレインバウンダリ（粒界）トラップが
フィールド（電界）強調により発生される電流を発生さ
せる。このフィールド強調電流はセルのリーク即ちオフ
状態電流を高いものとさせる。
トランジスタは高いグレイン・接合リーク電流を有して
いる。例えば、Ｐ＋ドレイン領域とＮチャンネル領域と
の間に存在するグレインバウンダリ（粒界）トラップが
フィールド（電界）強調により発生される電流を発生さ
せる。このフィールド強調電流はセルのリーク即ちオフ
状態電流を高いものとさせる。
【０００６】底部ゲート型ポリシリコン薄膜トランジス
タにおけるこのフィールド強調型電流を制御するために
いくつかの方法が提案されている。例えば、Ｉｋｅｄａ
ｅｔ ａｌ．著「大容量ＳＲＡＭ用ポリシリコントラ
ンジスタ技術（Ａ ＰＯＬＹＳＩＬＩＣＯＮ ＴＲＡＮ
ＳＩＳＴＯＲ ＴＥＣＨＮＯＬＯＧＹ ＦＯＲ ＬＡＲ
ＧＥ ＣＡＰＡＣＩＴＹ ＳＲＡＭｓ）」、ＩＥＤＭ
３６９−４７２、１９９０、及びＴ．Ｙａｍａｎａｋａ
ｅｔ ａｌ．著「新しいフェーズシフトリソグラフィ
を使用した５９μｍ2 超低パワーＳＲＡＭセル（Ａ ５
９μｍ2 ＳＵＰＥＲ ＬＯＷ ＰＯＷＥＲ ＳＲＡＭ
ＣＥＬＬ ＵＳＩＮＧ Ａ ＮＥＷ ＰＨＡＳＥ−ＳＨ
ＩＦＴ ＬＩＴＨＯＧＲＡＰＨＹ」）、ＩＥＤＭ ４７
７−４８０、１９９０の文献を参照すると良い。ポリシ
リコンＰＭＯＳトランジスタのゲート対ドレインオフセ
ット構造が提案されており、その場合に、リーク電流及
びメモリセルにとって必要なスタンバイ散逸パワーはよ
り許容可能なレベルへ減少されている。
タにおけるこのフィールド強調型電流を制御するために
いくつかの方法が提案されている。例えば、Ｉｋｅｄａ
ｅｔ ａｌ．著「大容量ＳＲＡＭ用ポリシリコントラ
ンジスタ技術（Ａ ＰＯＬＹＳＩＬＩＣＯＮ ＴＲＡＮ
ＳＩＳＴＯＲ ＴＥＣＨＮＯＬＯＧＹ ＦＯＲ ＬＡＲ
ＧＥ ＣＡＰＡＣＩＴＹ ＳＲＡＭｓ）」、ＩＥＤＭ
３６９−４７２、１９９０、及びＴ．Ｙａｍａｎａｋａ
ｅｔ ａｌ．著「新しいフェーズシフトリソグラフィ
を使用した５９μｍ2 超低パワーＳＲＡＭセル（Ａ ５
９μｍ2 ＳＵＰＥＲ ＬＯＷ ＰＯＷＥＲ ＳＲＡＭ
ＣＥＬＬ ＵＳＩＮＧ Ａ ＮＥＷ ＰＨＡＳＥ−ＳＨ
ＩＦＴ ＬＩＴＨＯＧＲＡＰＨＹ」）、ＩＥＤＭ ４７
７−４８０、１９９０の文献を参照すると良い。ポリシ
リコンＰＭＯＳトランジスタのゲート対ドレインオフセ
ット構造が提案されており、その場合に、リーク電流及
びメモリセルにとって必要なスタンバイ散逸パワーはよ
り許容可能なレベルへ減少されている。
【０００７】図２の従来技術に示した如く、高度にドー
プしたＰ＋ドレイン領域５４はトランジスタゲート５０
からオフセットされている。しかしながら、トランジス
タゲート上方を更に延在する軽度にドープしたＮチャン
ネル領域は、ゲートと同一のドーピング濃度を有してお
り、そのことは幾分かの付加的な電流損失を発生させ
る。
プしたＰ＋ドレイン領域５４はトランジスタゲート５０
からオフセットされている。しかしながら、トランジス
タゲート上方を更に延在する軽度にドープしたＮチャン
ネル領域は、ゲートと同一のドーピング濃度を有してお
り、そのことは幾分かの付加的な電流損失を発生させ
る。
【０００８】
【発明が解決しようとする課題】従って、駆動電流を妥
協することなしにドレイン電界を減少させる改良したオ
フセット構成を提供することが望まれている。更に、ス
タンダードな集積回路処理の流れと共に使用すべく容易
に適合可能な現在の製造技術を使用した改良した構成を
提供することが望ましい。
協することなしにドレイン電界を減少させる改良したオ
フセット構成を提供することが望まれている。更に、ス
タンダードな集積回路処理の流れと共に使用すべく容易
に適合可能な現在の製造技術を使用した改良した構成を
提供することが望ましい。
【０００９】
【課題を解決するための手段】本発明は、半導体装置構
成体を製造する方法及びその場合に製造される半導体装
置構成体に組込むことが可能である。本発明によれば、
最初に、集積回路の一部の上に第一導電性構成体を形成
する。該第一導電性構成体の上に第一絶縁層を形成す
る。次いで該第一絶縁層の上に第一端部及び第二端部を
有するポリシリコン層を形成する。該第一導電性構成体
の実質的に上方において該ポリシリコン層内にチャンネ
ル領域を形成する。チャンネル領域の第一端部に隣接し
てポリシリコン層内にソース領域を形成する。チャンネ
ル領域の第二端部に隣接しポリシリコン層内にＬＤＤ領
域を形成する。ＬＤＤ領域に隣接してポリシリコン層内
にドレイン領域を形成する。
成体を製造する方法及びその場合に製造される半導体装
置構成体に組込むことが可能である。本発明によれば、
最初に、集積回路の一部の上に第一導電性構成体を形成
する。該第一導電性構成体の上に第一絶縁層を形成す
る。次いで該第一絶縁層の上に第一端部及び第二端部を
有するポリシリコン層を形成する。該第一導電性構成体
の実質的に上方において該ポリシリコン層内にチャンネ
ル領域を形成する。チャンネル領域の第一端部に隣接し
てポリシリコン層内にソース領域を形成する。チャンネ
ル領域の第二端部に隣接しポリシリコン層内にＬＤＤ領
域を形成する。ＬＤＤ領域に隣接してポリシリコン層内
にドレイン領域を形成する。
【００１０】
【実施例】以下に説明する処理のステップ及び構成は、
集積回路を製造する完全な処理の流れを構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術に関連して実施することが可能
なものであり、従って本発明の重要な特徴をよりよく理
解するのに必要な処理ステップについて重点的に説明す
る。尚、製造過程中における集積回路の一部を示した概
略断面図は、寸法通りに描いたものではなく、本発明の
重要な特徴をよりよく示すために適宜拡縮して示してあ
る。
集積回路を製造する完全な処理の流れを構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術に関連して実施することが可能
なものであり、従って本発明の重要な特徴をよりよく理
解するのに必要な処理ステップについて重点的に説明す
る。尚、製造過程中における集積回路の一部を示した概
略断面図は、寸法通りに描いたものではなく、本発明の
重要な特徴をよりよく示すために適宜拡縮して示してあ
る。
【００１１】図３を参照すると、絶縁層１０の上に集積
回路装置を形成すべき状態が示されている。ポリシリコ
ンゲート電極１２を基板１０の上に形成する。ポリシリ
コンゲート１２は、例えばボロン等のＰ型ドーパント
か、又は砒素又は燐等Ｎ型ドーパントで適宜ドープされ
ている。ゲート電極１２を封止即ち取囲んで集積回路上
に絶縁層１４を形成する。絶縁層１４は典型的には、酸
化物又は酸化物／窒化物の複合体とすることが可能であ
る。次いで、本装置の上に実質的に平坦なポリシリコン
層１６を形成し、トランジスタのソース／ドレイン領域
及びチャンネル領域を形成する。この構成は、底部ゲー
ト型トランジスタを表わしている。このトランジスタ
は、ソース／ドレイン領域及びチャンネル領域が基板内
に形成されておりゲートが上部に設けられた典型的なト
ランジスタ構成を反転させたものである。この構成は、
底部にゲートが設けられており且つソース／ドレイン領
域及びチャンネル領域がゲートの上側で第二ポリシリコ
ン層内に形成されているポリシリコンＰＭＯＳ薄膜トラ
ンジスタを表わしている。
回路装置を形成すべき状態が示されている。ポリシリコ
ンゲート電極１２を基板１０の上に形成する。ポリシリ
コンゲート１２は、例えばボロン等のＰ型ドーパント
か、又は砒素又は燐等Ｎ型ドーパントで適宜ドープされ
ている。ゲート電極１２を封止即ち取囲んで集積回路上
に絶縁層１４を形成する。絶縁層１４は典型的には、酸
化物又は酸化物／窒化物の複合体とすることが可能であ
る。次いで、本装置の上に実質的に平坦なポリシリコン
層１６を形成し、トランジスタのソース／ドレイン領域
及びチャンネル領域を形成する。この構成は、底部ゲー
ト型トランジスタを表わしている。このトランジスタ
は、ソース／ドレイン領域及びチャンネル領域が基板内
に形成されておりゲートが上部に設けられた典型的なト
ランジスタ構成を反転させたものである。この構成は、
底部にゲートが設けられており且つソース／ドレイン領
域及びチャンネル領域がゲートの上側で第二ポリシリコ
ン層内に形成されているポリシリコンＰＭＯＳ薄膜トラ
ンジスタを表わしている。
【００１２】ポリシリコン層１６は、スレッシュホール
ド電圧を所望の値に調節するために、例えば燐等のＮ型
ドーパントか又はボロン等のＰ型ドーパントで適宜ドー
プされている。スレッシュホールド電圧を調節するため
に使用されるドーパントは、ゲート１２の上側に位置す
るＮチャンネル領域１８を形成する。次いで、ポリシリ
コン層１６の上に酸化物層を形成し、パターン形成し、
且つエッチングしてスクリーン酸化物領域２０を形成す
る。このスクリーン酸化物２０は、Ｎチャンネル領域１
８を形成するＮ型ドーパントでドープされたままとなる
べきポリシリコン層１６の領域の上側に形成される。こ
のスクリーン酸化物層２０は約１５００乃至３０００Å
の間の厚さを有している。一方、スクリーン酸化物層
は、酸化物／窒化物の積層体を有することが可能であ
る。スクリーン酸化物層２０の目的は、Ｎチャンネル領
域を爾後のイオン注入から保護することである。図３に
おいて矢印で示した如く全体にわたって一様なＰ型不純
物のイオン注入を行なって、Ｎチャンネル領域１８の両
側に軽度にドープしたドレイン（ＬＤＤ）のＰ型領域２
２を形成する。
ド電圧を所望の値に調節するために、例えば燐等のＮ型
ドーパントか又はボロン等のＰ型ドーパントで適宜ドー
プされている。スレッシュホールド電圧を調節するため
に使用されるドーパントは、ゲート１２の上側に位置す
るＮチャンネル領域１８を形成する。次いで、ポリシリ
コン層１６の上に酸化物層を形成し、パターン形成し、
且つエッチングしてスクリーン酸化物領域２０を形成す
る。このスクリーン酸化物２０は、Ｎチャンネル領域１
８を形成するＮ型ドーパントでドープされたままとなる
べきポリシリコン層１６の領域の上側に形成される。こ
のスクリーン酸化物層２０は約１５００乃至３０００Å
の間の厚さを有している。一方、スクリーン酸化物層
は、酸化物／窒化物の積層体を有することが可能であ
る。スクリーン酸化物層２０の目的は、Ｎチャンネル領
域を爾後のイオン注入から保護することである。図３に
おいて矢印で示した如く全体にわたって一様なＰ型不純
物のイオン注入を行なって、Ｎチャンネル領域１８の両
側に軽度にドープしたドレイン（ＬＤＤ）のＰ型領域２
２を形成する。
【００１３】図４を参照すると、本装置の上にホトレジ
スト層２４を形成し且つパターン形成してスクリーン酸
化物層２０の一部及びポリシリコン層１６内の一方のソ
ース領域２２を露出させる。図４内において矢印で示し
た如くイオン注入を行って高度にドープしたＰ＋ソース
領域２６を形成する。この高度にドープしたソース領域
を形成するために使用するドーパントは１０20／ｃｍ3
の濃度で弗化ボロン（ＢＦ2 ）とすることが可能であ
る。このＰ＋ソース領域は、典型的に、Ｖｃｃへ接続さ
れており、且つゲートの上方に設けられており、従って
直列抵抗に貢献することはない。
スト層２４を形成し且つパターン形成してスクリーン酸
化物層２０の一部及びポリシリコン層１６内の一方のソ
ース領域２２を露出させる。図４内において矢印で示し
た如くイオン注入を行って高度にドープしたＰ＋ソース
領域２６を形成する。この高度にドープしたソース領域
を形成するために使用するドーパントは１０20／ｃｍ3
の濃度で弗化ボロン（ＢＦ2 ）とすることが可能であ
る。このＰ＋ソース領域は、典型的に、Ｖｃｃへ接続さ
れており、且つゲートの上方に設けられており、従って
直列抵抗に貢献することはない。
【００１４】図５を参照すると、ホトレジスト層２４が
除去されている。本装置の上に酸化物層を付着形成す
る。次いで、その酸化物層をエッチバックすることによ
り側壁酸化物スペーサ２６を形成する。矢印で示した如
く一様にＰ＋イオン注入を行って、ゲート１２からオフ
セットした位置においてポリシリコン層１６内に高度に
ドープしたＰ＋ドレイン領域２８を形成する。側壁スペ
ーサ２６の長さは、Ｐ型のＬＤＤ領域２２の長さを決定
する。トランジスタのリーク電流は、ＬＤＤ領域２２の
長さに比例する。従って、Ｐ型のＬＤＤ領域２２が長け
れば長いほど、リーク電流はより小さいものとなる。
除去されている。本装置の上に酸化物層を付着形成す
る。次いで、その酸化物層をエッチバックすることによ
り側壁酸化物スペーサ２６を形成する。矢印で示した如
く一様にＰ＋イオン注入を行って、ゲート１２からオフ
セットした位置においてポリシリコン層１６内に高度に
ドープしたＰ＋ドレイン領域２８を形成する。側壁スペ
ーサ２６の長さは、Ｐ型のＬＤＤ領域２２の長さを決定
する。トランジスタのリーク電流は、ＬＤＤ領域２２の
長さに比例する。従って、Ｐ型のＬＤＤ領域２２が長け
れば長いほど、リーク電流はより小さいものとなる。
【００１５】図６を参照すると、スクリーン酸化物領域
２０及び側壁スペーサ２６が除去されている。ポリシリ
コン層１６をエッチストップとして使用してウエットエ
ッチプロセスを使用することが可能である。スクリーン
酸化物は除去されているので、もはやトポグラフィ即ち
地形的構成に影響することはない。一般的な平坦化プロ
セスを実施し、次いでコンタクトビア（接触貫通孔）及
びメタリゼーションプロセスを実施することが可能であ
る。伝統的なポリシリコンＰＭＯＳ薄膜トランジスタで
開始してオフセットしたゲート対ドレイン構成が形成さ
れる。Ｐ＋ソース／ドレイン領域及びＮチャンネル領域
が形成される。しかしながら、本発明においては、Ｐ−
型のＬＤＤ領域がＮチャンネルと一層高度にドープされ
たＰ＋ドレインとの間に形成されている。この構成は、
フィールド強調型接合リークを減少させる。トランジス
タのリーク即ちオフ状態電流は最小とされ、より安定な
電気的特性を提供している。
２０及び側壁スペーサ２６が除去されている。ポリシリ
コン層１６をエッチストップとして使用してウエットエ
ッチプロセスを使用することが可能である。スクリーン
酸化物は除去されているので、もはやトポグラフィ即ち
地形的構成に影響することはない。一般的な平坦化プロ
セスを実施し、次いでコンタクトビア（接触貫通孔）及
びメタリゼーションプロセスを実施することが可能であ
る。伝統的なポリシリコンＰＭＯＳ薄膜トランジスタで
開始してオフセットしたゲート対ドレイン構成が形成さ
れる。Ｐ＋ソース／ドレイン領域及びＮチャンネル領域
が形成される。しかしながら、本発明においては、Ｐ−
型のＬＤＤ領域がＮチャンネルと一層高度にドープされ
たＰ＋ドレインとの間に形成されている。この構成は、
フィールド強調型接合リークを減少させる。トランジス
タのリーク即ちオフ状態電流は最小とされ、より安定な
電気的特性を提供している。
【００１６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これらの特定の実施例に
限定されるべきものではなく、本発明の技術的範囲を逸
脱することなしに種々の変形が可能であることは勿論で
ある。
詳細に説明したが、本発明は、これらの特定の実施例に
限定されるべきものではなく、本発明の技術的範囲を逸
脱することなしに種々の変形が可能であることは勿論で
ある。
【図１】 従来の底部ゲート型ポリシリコンをＰＭＯＳ
トランジスタを示した概略図。
トランジスタを示した概略図。
【図２】 従来のポリシリコンＰＭＯＳトランジスタの
オフセットしたゲート対ドレイン構成を示した概略図。
オフセットしたゲート対ドレイン構成を示した概略図。
【図３】 本発明の一実施例に基づいて半導体装置構成
体を製造する一段階における状態を示した概略断面図。
体を製造する一段階における状態を示した概略断面図。
【図４】 本発明の一実施例に基づいて半導体装置構成
体を製造する一段階における状態を示した概略断面図。
体を製造する一段階における状態を示した概略断面図。
【図５】 本発明の一実施例に基づいて半導体装置構成
体を製造する一段階における状態を示した概略断面図。
体を製造する一段階における状態を示した概略断面図。
【図６】 本発明の一実施例に基づいて半導体装置構成
体を製造する一段階における状態を示した概略断面図。
体を製造する一段階における状態を示した概略断面図。
１０ 絶縁層（基板） １２ ポリシリコンゲート電極 １４ 絶縁層 １６ ポリシリコン層 １８ Ｎチャンネル領域 ２０ スクリーン酸化物層 ２２ ソース領域 ２４ ホトレジスト層 ２６ Ｐ＋ソース領域 ２８ Ｐ＋ドレイン領域
Claims (19)
- 【請求項１】 半導体集積回路の薄膜トランジスタの製
造方法において、 集積回路の一部の上に第一導電性構成体を形成し、 前記第一導電性構成体上に第一絶縁層を形成し、 前記第一絶縁層上に第一ドーパントを有するポリシリコ
ン層を形成し、 実質的に前記第一導電性構成体上の前記ポリシリコン層
の一部の上に第二絶縁層を形成し、 前記第二絶縁層により被覆されていない前記ポリシリコ
ン層を第二ドーパントでドーピングし、 前記第二絶縁層の一部の上及び前記ポリシリコン層の一
部の上にホトレジスト層を形成し、 前記第二絶縁層及び前記ホトレジスト層により被覆され
ていない前記ポリシリコン層を第三ドーパントでドーピ
ングし、 前記ホトレジスト層を除去し、 前記第二絶縁層に隣接した前記ポリシリコン層の一部を
被覆しかつ前記第二絶縁層に隣接して酸化物側壁スペー
サを形成し、 前記第二絶縁層及び前記側壁スペーサにより被覆されて
いない前記ポリシリコン層を第三ドーパントでドーピン
グする、 上記各ステップを有することを特徴とする方法。 - 【請求項２】 請求項１において、前記第一導電性構成
体が電界効果装置のゲート電極を有することを特徴とす
る方法。 - 【請求項３】 請求項１において、前記第一導電性構成
体が約１０００乃至２５００Åの間の厚さを有している
ことを特徴とする方法。 - 【請求項４】 請求項１において、前記第一絶縁層が約
２００乃至４００Åの間の厚さを有するゲート酸化膜を
有することを特徴とする方法。 - 【請求項５】 請求項１において、前記第一絶縁層が約
２００乃至４００Åの間の厚さを有する酸化物／窒化物
の複合体を有することを特徴とする方法。 - 【請求項６】 請求項１において、前記第一ドーパント
がＮ型ドーパントを有することを特徴とする方法。 - 【請求項７】 請求項１において、前記第二絶縁層が酸
化物を有することを特徴とする方法。 - 【請求項８】 請求項１において、前記第二ドーパント
がＰ型ドーパントを有することを特徴とする方法。 - 【請求項９】 請求項１において、前記ポリシリコン層
が約３００乃至８００Åの間の厚さを有することを特徴
とする方法。 - 【請求項１０】 請求項１において、前記第三ドーパン
トがＰ＋型ドーパントを有することを特徴とする方法。 - 【請求項１１】 半導体集積回路の薄膜トランジスタの
製造方法において、 集積回路の一部の上に第一ポリシリコンゲート電極を形
成し、 前記ゲート電極上にゲート酸化物層を形成し、 前記ゲート酸化物層の上及び集積回路の一部の上に適合
性ポリシリコン層を形成し、 前記ゲート電極上にチャンネル領域を形成するために前
記ポリシリコン層をＮ型ドーパントでドーピングし、 実質的に前記ゲート電極の上で前記ポリシリコン層の一
部の上にスクリーン酸化物層を形成し、 チャンネル領域の両側に軽度にドープしたドレイン領域
を形成するために前記スクリーン酸化物層上より被覆さ
れていない前記ポリシリコン層を前記スクリーン酸化物
層の一部の上及び前記軽度にドープしたドレイン領域の
うちの一方の上にホトレジスト層を形成し、 前記ホトレジスト層に被覆されていないポリシリコン層
をＰ＋型ドーパントでドーピングし、 前記ホトレジスト層を除去し、 集積回路上に適合性酸化物層を形成し、 前記適合性酸化物層をパターン形成すると共にエッチン
グして前記スクリーン酸化物層に隣接するポリシリコン
層及び前記スクリーン酸化物層の側部上に側壁スペーサ
を形成し、 前記スクリーン酸化物層又は前記側壁酸化物スペーサで
被覆されていないポリシリコン層をＰ＋型ドーパントで
ドーピングし、 前記スクリーン酸化物層及び側壁酸化物スペーサを除去
する、 上記各ステップを有することを特徴とする方法。 - 【請求項１２】 請求項１１において、前記Ｎ型ドーパ
ントが燐を有することを特徴とする方法。 - 【請求項１３】 請求項１１において、前記Ｐ型ドーパ
ントがＢＦ2 を有しており、前記ポリシリコンが約１０
12乃至１０13／ｃｍ2 の間のドーパント濃度を有するこ
とを特徴とする方法。 - 【請求項１４】 請求項１１において、前記Ｐ＋型ドー
パントがＢＦ2 を有しており、前記ポリシリコンが約１
０15／ｃｍ2 のドーパント濃度を有することを特徴とす
る方法。 - 【請求項１５】 集積回路の一部を構成する構成体にお
いて、 ゲート電極、 前記ゲート電極上に配設したゲート酸化物層、 前記ゲート電極上の実質的に中心に位置したＮチャンネ
ルポリシリコン領域、 前記Ｎチャンネル領域の第一端部に隣接したＰ＋型ソー
ス領域、 前記Ｎチャンネル領域の第二端部に隣接したＰ型の軽度
にドープしたドレイン領域、 前記Ｐ型の軽度にドープしたドレイン領域に隣接したＰ
＋型ドレイン領域、 を有することを特徴とする構成体。 - 【請求項１６】 請求項１５において、前記Ｐチャンネ
ル領域が燐を有することを特徴とする構成体。 - 【請求項１７】 請求項１６において、前記Ｐ型の軽度
にドープしたドレイン領域が、約１０12乃至１０13／ｃ
ｍ2 の間のドーパント濃度を有するＢＦ2 を有すること
を特徴とする構成体。 - 【請求項１８】 請求項１５において、前記Ｐ＋型領域
が、約１０15／ｃｍ2 のドーパント濃度を有するＢＦ2
を有することを特徴とする構成体。 - 【請求項１９】 半導体集積回路の薄膜トランジスタの
製造方法において、 集積回路の一部の上に第一導電性構成体を形成し、 前記第一導電性構成体の上に第一絶縁層を形成し、 前記第一絶縁層の上に第一端部及び第二端部を有するポ
リシリコン層を形成し、 実質的に前記第一導電性構成体の上で前記ポリシリコン
層内にチャンネル領域を形成し、 前記チャンネル領域の第一端部に隣接して前記ポリシリ
コン層内にソース領域を形成し、 前記チャンネル領域の第二端部に隣接して前記ポリシリ
コン層内にＬＤＤ領域を形成し、 前記ＬＤＤ領域に隣接して前記ポリシリコン層内にドレ
イン領域を形成する、上記各ステップを有することを特
徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US86098392A | 1992-03-31 | 1992-03-31 | |
| US860983 | 1992-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645353A true JPH0645353A (ja) | 1994-02-18 |
Family
ID=25334553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5072592A Pending JPH0645353A (ja) | 1992-03-31 | 1993-03-31 | 片側ポリシリコン薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6753576B1 (ja) |
| EP (1) | EP0565231A3 (ja) |
| JP (1) | JPH0645353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08501015A (ja) * | 1993-11-03 | 1996-02-06 | ターゲット セラピュウティクス，インコーポレイテッド | 血管内塞栓用具のための電気分解的分離可能な接合部 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716879A (en) * | 1994-12-15 | 1998-02-10 | Goldstar Electron Company, Ltd. | Method of making a thin film transistor |
| US5780329A (en) * | 1997-04-03 | 1998-07-14 | Symbios, Inc. | Process for fabricating a moderate-depth diffused emitter bipolar transistor in a BICMOS device without using an additional mask |
| US6281552B1 (en) * | 1999-03-23 | 2001-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having ldd regions |
| US6337260B1 (en) | 1999-09-24 | 2002-01-08 | Advanced Micro Devices, Inc. | Use of knocked-on oxygen atoms for reduction of transient enhanced diffusion |
| KR100501700B1 (ko) | 2002-12-16 | 2005-07-18 | 삼성에스디아이 주식회사 | 엘디디/오프셋 구조를 구비하고 있는 박막 트랜지스터 |
| TW582118B (en) * | 2003-04-10 | 2004-04-01 | Au Optronics Corp | Asymmetry thin film transistor |
| US20060246637A1 (en) * | 2004-04-23 | 2006-11-02 | Sharp Laboratories Of America, Inc. | Sidewall gate thin-film transistor |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52156576A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Production of mis semiconductor device |
| JPS57132365A (en) * | 1981-02-10 | 1982-08-16 | Toshiba Corp | Nonvolatile semiconductor memory storage |
| US4581623A (en) * | 1984-05-24 | 1986-04-08 | Motorola, Inc. | Interlayer contact for use in a static RAM cell |
| US4686758A (en) * | 1984-06-27 | 1987-08-18 | Honeywell Inc. | Three-dimensional CMOS using selective epitaxial growth |
| JPS63260162A (ja) * | 1987-04-17 | 1988-10-27 | Nec Corp | 積層型ｃｍｏｓ半導体装置 |
| JP2541259B2 (ja) * | 1987-12-30 | 1996-10-09 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| FR2627184B1 (fr) * | 1988-02-17 | 1990-07-13 | Elf Aquitaine | Procede de preparation de dithiols |
| JP2700320B2 (ja) * | 1988-02-23 | 1998-01-21 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPH07105448B2 (ja) * | 1988-03-14 | 1995-11-13 | 日本電気株式会社 | Ｍｏｓ型集積回路 |
| JPH01260857A (ja) * | 1988-04-12 | 1989-10-18 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JPH0294478A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 絶縁ゲート型トランジスタ |
| JPH02197173A (ja) * | 1989-01-26 | 1990-08-03 | Fujitsu Ltd | 半導体装置 |
| JPH03260162A (ja) * | 1990-03-06 | 1991-11-20 | Toyobo Co Ltd | しわ検反装置 |
| JP2502787B2 (ja) * | 1990-04-27 | 1996-05-29 | シャープ株式会社 | Ｍｏｓ型薄膜トランジスタの製造方法 |
| US5198379A (en) * | 1990-04-27 | 1993-03-30 | Sharp Kabushiki Kaisha | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
| US5112764A (en) * | 1990-09-04 | 1992-05-12 | North American Philips Corporation | Method for the fabrication of low leakage polysilicon thin film transistors |
| JPH04322469A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | 薄膜電界効果素子およびその製造方法 |
| US5151374A (en) * | 1991-07-24 | 1992-09-29 | Industrial Technology Research Institute | Method of forming a thin film field effect transistor having a drain channel junction that is spaced from the gate electrode |
| JP3144056B2 (ja) * | 1992-05-08 | 2001-03-07 | ヤマハ株式会社 | 薄膜トランジスタの製法 |
| US5266507A (en) * | 1992-05-18 | 1993-11-30 | Industrial Technology Research Institute | Method of fabricating an offset dual gate thin film field effect transistor |
| US5348897A (en) * | 1992-12-01 | 1994-09-20 | Paradigm Technology, Inc. | Transistor fabrication methods using overlapping masks |
| JP2710191B2 (ja) * | 1993-03-30 | 1998-02-10 | 日鉱亜鉛株式会社 | 金属製品鋳造装置 |
| KR960012583B1 (en) * | 1993-06-21 | 1996-09-23 | Lg Semicon Co Ltd | Tft (thin film transistor )and the method of manufacturing the same |
| US5385854A (en) * | 1993-07-15 | 1995-01-31 | Micron Semiconductor, Inc. | Method of forming a self-aligned low density drain inverted thin film transistor |
| KR970006260B1 (ko) * | 1994-01-07 | 1997-04-25 | 금성일렉트론 주식회사 | 박막트랜지스터 제조방법 |
| KR0136931B1 (ko) * | 1994-05-12 | 1998-04-24 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
-
1993
- 1993-03-04 EP EP93301646A patent/EP0565231A3/en not_active Withdrawn
- 1993-03-31 JP JP5072592A patent/JPH0645353A/ja active Pending
-
1994
- 1994-02-09 US US08/193,725 patent/US6753576B1/en not_active Expired - Lifetime
-
1995
- 1995-04-24 US US08/426,851 patent/US5554548A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08501015A (ja) * | 1993-11-03 | 1996-02-06 | ターゲット セラピュウティクス，インコーポレイテッド | 血管内塞栓用具のための電気分解的分離可能な接合部 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6753576B1 (en) | 2004-06-22 |
| EP0565231A2 (en) | 1993-10-13 |
| US5554548A (en) | 1996-09-10 |
| EP0565231A3 (en) | 1996-11-20 |
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