JPH05129325A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH05129325A JPH05129325A JP28602491A JP28602491A JPH05129325A JP H05129325 A JPH05129325 A JP H05129325A JP 28602491 A JP28602491 A JP 28602491A JP 28602491 A JP28602491 A JP 28602491A JP H05129325 A JPH05129325 A JP H05129325A
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- Japan
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- drain
- source
- mos transistor
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造を基本としながらも、その欠点を
回避し、トラジスタの駆動能力の低下を引き起こすこと
なく、しかもパターン設計上において何らの制限を受け
ることのないＭＯＳトランジスタを提供することを目的
とする。 【構成】 半導体基板２の表面に、離隔した状態でソー
ス部３とドレイン部４が配され、更に、それらの中間部
分にあたる該半導体基板２の表面上に、酸化被膜５０を
介してゲート部５が配されたＭＯＳトランジスタ１にお
いて、前記ソース部３及びドレイン部４を高不純物濃度
領域とすると共に、該ドレイン部４近傍に低不純物濃度
領域を設ける一方、前記ゲート部５の表面にゲート保護
膜５２を設けると共に、同ゲート部５の片側面に、該ゲ
ート保護膜５２とは異なる材質からなるサイドウォール
部７を設けたことを特徴としている。
回避し、トラジスタの駆動能力の低下を引き起こすこと
なく、しかもパターン設計上において何らの制限を受け
ることのないＭＯＳトランジスタを提供することを目的
とする。 【構成】 半導体基板２の表面に、離隔した状態でソー
ス部３とドレイン部４が配され、更に、それらの中間部
分にあたる該半導体基板２の表面上に、酸化被膜５０を
介してゲート部５が配されたＭＯＳトランジスタ１にお
いて、前記ソース部３及びドレイン部４を高不純物濃度
領域とすると共に、該ドレイン部４近傍に低不純物濃度
領域を設ける一方、前記ゲート部５の表面にゲート保護
膜５２を設けると共に、同ゲート部５の片側面に、該ゲ
ート保護膜５２とは異なる材質からなるサイドウォール
部７を設けたことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスとして
のＭＯＳトランジスタの改良構造に関する。
のＭＯＳトランジスタの改良構造に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタは、半導体（通常Ｓ
ｉ）基板の表面に酸化被膜（通常ＳｉＯ2 ）が設けら
れ、更にその上に金属電極板を設けたＭＯＳ構造を基本
構造とし、該酸化被膜を介して電圧を印加することによ
り、半導体基板中のキャリアを制御することができる性
質を持つ。
ｉ）基板の表面に酸化被膜（通常ＳｉＯ2 ）が設けら
れ、更にその上に金属電極板を設けたＭＯＳ構造を基本
構造とし、該酸化被膜を介して電圧を印加することによ
り、半導体基板中のキャリアを制御することができる性
質を持つ。
【０００３】更に詳しくは、半導体基板であるＳｉ基板
の表面に、離隔した状態でソース領域とドレイン領域が
設けられると共に、これらソース、ドレイン間にあたる
Ｓｉ基板表面上にはゲートＳｉＯ2 膜を介して導電性ゲ
ート電極が配設される。そして、該導電性ゲート電極に
バイアス電圧を印加することにより、Ｓｉ基板表面に
は、ソースやドレイン領域と同導電性の反転層（チャネ
ル）が誘起され、その結果、ソースとドレイン間に電流
を流すことができるようになる。なお、かかるチャネル
が誘起されなければソースとドレイン間には導通は起こ
らない。
の表面に、離隔した状態でソース領域とドレイン領域が
設けられると共に、これらソース、ドレイン間にあたる
Ｓｉ基板表面上にはゲートＳｉＯ2 膜を介して導電性ゲ
ート電極が配設される。そして、該導電性ゲート電極に
バイアス電圧を印加することにより、Ｓｉ基板表面に
は、ソースやドレイン領域と同導電性の反転層（チャネ
ル）が誘起され、その結果、ソースとドレイン間に電流
を流すことができるようになる。なお、かかるチャネル
が誘起されなければソースとドレイン間には導通は起こ
らない。
【０００４】一方、ソースとドレイン間が導通した場合
に発生するホットキャリヤ（半導体基板である固体内に
おいて、結晶格子と熱平衡していない電子又は正孔のキ
ャリヤであって、比較的高いエネルギーをもっている）
によるトランジスタの特性変動を少なくするため、上記
ドレインの構造については、種々の構造が提案されてい
る。その基本となる考え方は、ドレイン近傍における電
界を緩和させることにより、基板の電流を減少させよう
とするものである。即ち、ドレイン近傍における不純物
濃度を低くすることにより、プロファイルを緩やかに
し、電界が集中することを避けて、ホットキャリアの発
生を減少させようとする。その具体的方法の一つとし
て、ドレイン及びソース領域を高濃度不純物領域と低濃
度不純物領域の二重構造としたＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造をとる方法が紹介され
ている。その詳細については、下記文献に詳しく記載さ
れている。 〔文献〕西沢潤一 編：半導体研究 第２６巻、「超Ｌ
ＳＩ技術 デバイスとプロセス その１１」 （工業調
査会 発行） なお、基板を形成する半導体材料に、少量の不純物を添
加することにより、半導体の特性を改質しようとするこ
とをドーピングといい、その方法としては、ガス拡散法
やイオン注入法、或いはサーモマイグレーション法等が
ある。
に発生するホットキャリヤ（半導体基板である固体内に
おいて、結晶格子と熱平衡していない電子又は正孔のキ
ャリヤであって、比較的高いエネルギーをもっている）
によるトランジスタの特性変動を少なくするため、上記
ドレインの構造については、種々の構造が提案されてい
る。その基本となる考え方は、ドレイン近傍における電
界を緩和させることにより、基板の電流を減少させよう
とするものである。即ち、ドレイン近傍における不純物
濃度を低くすることにより、プロファイルを緩やかに
し、電界が集中することを避けて、ホットキャリアの発
生を減少させようとする。その具体的方法の一つとし
て、ドレイン及びソース領域を高濃度不純物領域と低濃
度不純物領域の二重構造としたＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造をとる方法が紹介され
ている。その詳細については、下記文献に詳しく記載さ
れている。 〔文献〕西沢潤一 編：半導体研究 第２６巻、「超Ｌ
ＳＩ技術 デバイスとプロセス その１１」 （工業調
査会 発行） なお、基板を形成する半導体材料に、少量の不純物を添
加することにより、半導体の特性を改質しようとするこ
とをドーピングといい、その方法としては、ガス拡散法
やイオン注入法、或いはサーモマイグレーション法等が
ある。
【０００５】
【発明が解決しようとする課題】ところが、かかるＬＤ
Ｄ構造においては、ホットキャリヤの低減には直接関係
のないソース側近傍に、低濃度不純物領域が存在するた
め、ソース、ドレインを共に高濃度不純物領域とするだ
けのシングルドレイン構造と比べて、そのトラジスタの
駆動能力が低下するという欠点がある。また、かかる欠
点を回避するために、斜めイオン注入方法を用いること
によって、ドレイン側のみをＬＤＤ構造とする方法もあ
る。しかし、このような方法をとる場合には、トランジ
スタのソース側とドレイン側の向きを揃えて配置する必
要があるため、パターン設計上の制約が大きくなるとい
う欠点がある。
Ｄ構造においては、ホットキャリヤの低減には直接関係
のないソース側近傍に、低濃度不純物領域が存在するた
め、ソース、ドレインを共に高濃度不純物領域とするだ
けのシングルドレイン構造と比べて、そのトラジスタの
駆動能力が低下するという欠点がある。また、かかる欠
点を回避するために、斜めイオン注入方法を用いること
によって、ドレイン側のみをＬＤＤ構造とする方法もあ
る。しかし、このような方法をとる場合には、トランジ
スタのソース側とドレイン側の向きを揃えて配置する必
要があるため、パターン設計上の制約が大きくなるとい
う欠点がある。
【０００６】本発明は、かかる現状に鑑みてなされたも
のであり、ＬＤＤ構造を基本としながらも、その欠点を
回避し、トラジスタの駆動能力の低下を引き起こすこと
なく、しかもパターン設計上において何らの制限を受け
ることのないＭＯＳトランジスタを提供することを目的
としている。
のであり、ＬＤＤ構造を基本としながらも、その欠点を
回避し、トラジスタの駆動能力の低下を引き起こすこと
なく、しかもパターン設計上において何らの制限を受け
ることのないＭＯＳトランジスタを提供することを目的
としている。
【０００７】
【課題を解決するための手段】本発明は、半導体基板表
面に、離隔した状態でソース部とドレイン部が配され、
更に、それらの中間部分にあたる該半導体基板表面上
に、酸化被膜を介してゲート部が配されたＭＯＳトラジ
スタにおいて、前記ソース部及びドレイン部を高不純物
濃度領域とすると共に、該ドレイン部近傍に低不純物濃
度領域を設ける一方、前記ゲート部表面にゲート保護膜
を設けると共に、同ゲート部の片側面に、該ゲート保護
膜とは異なる材質からなるサイドウォール部を設けたこ
とを特徴としている。
面に、離隔した状態でソース部とドレイン部が配され、
更に、それらの中間部分にあたる該半導体基板表面上
に、酸化被膜を介してゲート部が配されたＭＯＳトラジ
スタにおいて、前記ソース部及びドレイン部を高不純物
濃度領域とすると共に、該ドレイン部近傍に低不純物濃
度領域を設ける一方、前記ゲート部表面にゲート保護膜
を設けると共に、同ゲート部の片側面に、該ゲート保護
膜とは異なる材質からなるサイドウォール部を設けたこ
とを特徴としている。
【０００８】
【作用】上記構成によれば、ＭＯＳトランジスタの基板
表面におけるソース部とドレイン部は、高不純物濃度を
もった領域として形成される。また、かかるドレイン部
の近傍には、低不純物濃度である領域が形成される。ま
た、ソース部とドレイン部の中間位置にあたる基板表面
の上部にはゲート部が形成され、ゲート部の表面にはゲ
ート保護膜が形成される。
表面におけるソース部とドレイン部は、高不純物濃度を
もった領域として形成される。また、かかるドレイン部
の近傍には、低不純物濃度である領域が形成される。ま
た、ソース部とドレイン部の中間位置にあたる基板表面
の上部にはゲート部が形成され、ゲート部の表面にはゲ
ート保護膜が形成される。
【０００９】更に、ゲート部の片側面には、ゲート保護
膜とは異なる材質からなるサイドウォール部が形成され
る。その結果、ホットキャリヤの耐圧を損なわずに、ソ
ース・ドレイン間の抵抗を減少できることなり、トラジ
スタの駆動能力が向上する。また、斜めイオン注入法に
よる片側ＬＤＤ構造のように、素子の向きを揃える必要
もない。
膜とは異なる材質からなるサイドウォール部が形成され
る。その結果、ホットキャリヤの耐圧を損なわずに、ソ
ース・ドレイン間の抵抗を減少できることなり、トラジ
スタの駆動能力が向上する。また、斜めイオン注入法に
よる片側ＬＤＤ構造のように、素子の向きを揃える必要
もない。
【００１０】
【実施例】以下、本発明の一実施例を図面に従って具体
的に説明する。図１は、本発明にかかるＭＯＳトランジ
スタの構造を示す側面断面図である。このＭＯＳトラン
ジスタ１は、基板２の上面部に離隔した状態でソース部
３とドレイン部４（いずれも斜線を施して示す）が配さ
れ、更に、ソース部３とドレイン部４の間であって、基
板２の上面部には、ゲート部５が配されている。また、
ゲート部５は、基板２の表面と接する部分に、ゲート酸
化膜５０が、その上面に導電性電極となるゲート５１
が、更にその上面に電極を保護するためのゲート保護膜
５２が配されている。加えて、基板２内において、ドレ
イン部４の近傍には低不純物濃度部６が、そして、ゲー
ト部５の片側面部であって、ドレイン部の斜め上方に
は、サイドウォールスペーサ部７が夫々配されている。
的に説明する。図１は、本発明にかかるＭＯＳトランジ
スタの構造を示す側面断面図である。このＭＯＳトラン
ジスタ１は、基板２の上面部に離隔した状態でソース部
３とドレイン部４（いずれも斜線を施して示す）が配さ
れ、更に、ソース部３とドレイン部４の間であって、基
板２の上面部には、ゲート部５が配されている。また、
ゲート部５は、基板２の表面と接する部分に、ゲート酸
化膜５０が、その上面に導電性電極となるゲート５１
が、更にその上面に電極を保護するためのゲート保護膜
５２が配されている。加えて、基板２内において、ドレ
イン部４の近傍には低不純物濃度部６が、そして、ゲー
ト部５の片側面部であって、ドレイン部の斜め上方に
は、サイドウォールスペーサ部７が夫々配されている。
【００１１】図２は、図１に示す構造をなすＭＯＳトラ
ンジスタの作製プロセスを示す説明図である。図面上、
（１）→・・・・・→（７）の順に、その作製工程が進
むようになっている。（１）では、本発明にかかるＭＯ
Ｓトランジスタを作製するためのウエハ１０が準備され
る。図面で示すように、このウエハ１０は、基板２の上
面にソース部３とドレイン部４が、また、それらの間で
あって、基板２の上部にゲート部５が形成されている。
そして、この状態において、イオン注入が行われてソー
ス部３及びドレイン部４の各内側端部近傍に低不純物濃
度領域６０及び６が形成される。
ンジスタの作製プロセスを示す説明図である。図面上、
（１）→・・・・・→（７）の順に、その作製工程が進
むようになっている。（１）では、本発明にかかるＭＯ
Ｓトランジスタを作製するためのウエハ１０が準備され
る。図面で示すように、このウエハ１０は、基板２の上
面にソース部３とドレイン部４が、また、それらの間で
あって、基板２の上部にゲート部５が形成されている。
そして、この状態において、イオン注入が行われてソー
ス部３及びドレイン部４の各内側端部近傍に低不純物濃
度領域６０及び６が形成される。
【００１２】次に、（２）では、上記ウエハ１０の上部
表面全体をマスクすべく、ポリシリコン膜１１（なお、
この材質については、ゲート部５とは異なる材質である
ことが必要である）が形成される。続いて、（３）で
は、エッチング操作（フォトリトグラフィーを使用す
る）によって、ゲート部５の両側面部にサイドウォール
スペーサ部７、８が形成される。更に、（４）では、片
側のサイドウォールスペーサ部７のみを残すため、レジ
スト材９でその部分がマスクされる。そして、（５）で
は、片側のサイドウォールスペーサ部８のみが、エッチ
ング除去される。ひき続き、（６）で、レジスト材９が
エッチング除去された後、（７）において、ソース部３
及びドレイン部４に対してイオン注入が行われ、夫々高
不純物濃度領域３０及び４０ととなる。この際、ドレイ
ン部４近傍に存在する低不純物濃度領域６については、
サイドウォールスペース部７の存在により、イオン注入
が阻止される。このようにして、本発明にかかるＭＯＳ
トランジスタの作製が行われることになる。
表面全体をマスクすべく、ポリシリコン膜１１（なお、
この材質については、ゲート部５とは異なる材質である
ことが必要である）が形成される。続いて、（３）で
は、エッチング操作（フォトリトグラフィーを使用す
る）によって、ゲート部５の両側面部にサイドウォール
スペーサ部７、８が形成される。更に、（４）では、片
側のサイドウォールスペーサ部７のみを残すため、レジ
スト材９でその部分がマスクされる。そして、（５）で
は、片側のサイドウォールスペーサ部８のみが、エッチ
ング除去される。ひき続き、（６）で、レジスト材９が
エッチング除去された後、（７）において、ソース部３
及びドレイン部４に対してイオン注入が行われ、夫々高
不純物濃度領域３０及び４０ととなる。この際、ドレイ
ン部４近傍に存在する低不純物濃度領域６については、
サイドウォールスペース部７の存在により、イオン注入
が阻止される。このようにして、本発明にかかるＭＯＳ
トランジスタの作製が行われることになる。
【００１３】図３は、本発明にかかるＭＯＳトランジス
タを組み込んだ回路例である。ＭＯＳトランジスタは、
入力ゲート電圧に関し、しきい値特性を有しているた
め、レベルシフト回路なしにディジタル回路構成がで
き、集積化に当たっても、分離拡散を必要としないこと
と相まって、基本ゲート回路の面積が小さくてすむた
め、ディジタル集積回路の構成によく適している。更
に、ＭＯＳトランジスタは、バイポーラトラジスタより
も応答速度が遅いものの、入力電力が小さくて消費電力
が少なく、電圧駆動形で動作するする特徴を持つ。
タを組み込んだ回路例である。ＭＯＳトランジスタは、
入力ゲート電圧に関し、しきい値特性を有しているた
め、レベルシフト回路なしにディジタル回路構成がで
き、集積化に当たっても、分離拡散を必要としないこと
と相まって、基本ゲート回路の面積が小さくてすむた
め、ディジタル集積回路の構成によく適している。更
に、ＭＯＳトランジスタは、バイポーラトラジスタより
も応答速度が遅いものの、入力電力が小さくて消費電力
が少なく、電圧駆動形で動作するする特徴を持つ。
【００１４】また、ＭＯＳディジタル回路はエンハンス
メントＭＯＳトランジスタを用い、入力信号を反転させ
るインバータ回路をその基本構成原理としている。即
ち、入力電圧ＶinがＭＯＳトランジスタのしきい値電圧
より大きいＨレベル入力に対してオンし、出力電圧Ｖ
out をＬレベルとするのに対し、逆にＶinがしきい値電
圧より低いＬレベル入力に対してオフし、Ｖout をＨレ
ベルとする。
メントＭＯＳトランジスタを用い、入力信号を反転させ
るインバータ回路をその基本構成原理としている。即
ち、入力電圧ＶinがＭＯＳトランジスタのしきい値電圧
より大きいＨレベル入力に対してオンし、出力電圧Ｖ
out をＬレベルとするのに対し、逆にＶinがしきい値電
圧より低いＬレベル入力に対してオフし、Ｖout をＨレ
ベルとする。
【００１５】なお、かかるインバータ回路は、その負荷
ＭＯＳ及び入力ゲートＭＯＳトラジスタの動作モード並
びに導電形によって分類され、図で示す回路は、負荷Ｍ
ＯＳトランジスタをｐ−ＭＯＳ、入力ゲートＭＯＳトラ
ンジスタをｎ−ＭＯＳとし、これらによる相補償形のエ
ンハンスメント形ＭＯＳトランジスタを用いたＣーＭＯ
Ｓ回路を示している。
ＭＯＳ及び入力ゲートＭＯＳトラジスタの動作モード並
びに導電形によって分類され、図で示す回路は、負荷Ｍ
ＯＳトランジスタをｐ−ＭＯＳ、入力ゲートＭＯＳトラ
ンジスタをｎ−ＭＯＳとし、これらによる相補償形のエ
ンハンスメント形ＭＯＳトランジスタを用いたＣーＭＯ
Ｓ回路を示している。
【００１６】
【発明の効果】以上の本発明によれば、半導体デバイス
であるＭＯＳトランジスタにおいて、そのドレイン側が
高不純物濃度領域と低不純物濃度領域の二重構造となっ
ているため、電界を緩和することができ、これに対し、
ソース側が高不純物濃度領域のみで構成されているた
め、ソース近傍の抵抗を従来のＬＤＤ構造よりもはるか
に減少させることができる。従って、トラジスタの駆動
能力が向上する。その結果、ソース・ドレイン電極の固
定したトラジスタ回路における、その動作速度を格段に
向上させることが可能となる。
であるＭＯＳトランジスタにおいて、そのドレイン側が
高不純物濃度領域と低不純物濃度領域の二重構造となっ
ているため、電界を緩和することができ、これに対し、
ソース側が高不純物濃度領域のみで構成されているた
め、ソース近傍の抵抗を従来のＬＤＤ構造よりもはるか
に減少させることができる。従って、トラジスタの駆動
能力が向上する。その結果、ソース・ドレイン電極の固
定したトラジスタ回路における、その動作速度を格段に
向上させることが可能となる。
【００１７】また、本発明にかかるＭＯＳトランジスタ
を作製するにあたっては、ドレイン側のみをＬＤＤ構造
とする場合における従来方法のようにパターンレイアウ
トの向きを揃えるという工程が必要でなくなり、パター
ン設計上でのかかる制約を何ら受けることがないという
副次的効果も奏する。
を作製するにあたっては、ドレイン側のみをＬＤＤ構造
とする場合における従来方法のようにパターンレイアウ
トの向きを揃えるという工程が必要でなくなり、パター
ン設計上でのかかる制約を何ら受けることがないという
副次的効果も奏する。
【図１】本発明にかかるＭＯＳトランジスタの構造を示
す側面断面図である。
す側面断面図である。
【図２】本発明にかかるＭＯＳトランジスタの作製プロ
セスを示す説明図である。
セスを示す説明図である。
【図３】本発明にかかるＭＯＳトランジスタを組み込ん
だ回路例である。
だ回路例である。
１ ＭＯＳトランジスタ ２ 基板 ３ ソース部 ４ ドレイン部 ５ ゲート部 ６ 低不純物濃度部 ７ サイドウォールスペーサ部
Claims (1)
- 【請求項１】 半導体基板表面に、離隔した状態でソー
ス部とドレイン部が配され、更に、それらの中間部分に
あたる該半導体基板表面上に、酸化被膜を介してゲート
部が配されたＭＯＳトラジスタにおいて、 前記ソース部及びドレイン部を高不純物濃度領域とする
と共に、該ドレイン部近傍に低不純物濃度領域を設ける
一方、 前記ゲート部表面にゲート保護膜を設けると共に、同ゲ
ート部の片側面に、該ゲート保護膜とは異なる材質から
なるサイドウォール部を設けたことを特徴とするＭＯＳ
トラジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28602491A JPH05129325A (ja) | 1991-10-31 | 1991-10-31 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28602491A JPH05129325A (ja) | 1991-10-31 | 1991-10-31 | 半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129325A true JPH05129325A (ja) | 1993-05-25 |
Family
ID=17698994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28602491A Pending JPH05129325A (ja) | 1991-10-31 | 1991-10-31 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129325A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5439839A (en) * | 1994-07-13 | 1995-08-08 | Winbond Electronics Corporation | Self-aligned source/drain MOS process |
| US5501991A (en) * | 1994-07-13 | 1996-03-26 | Winbond Electronics Corporation | Process for making a bipolar junction transistor with a self-aligned base contact |
| US5580804A (en) * | 1994-12-15 | 1996-12-03 | Advanced Micro Devices, Inc. | Method for fabricating true LDD devices in a MOS technology |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
-
1991
- 1991-10-31 JP JP28602491A patent/JPH05129325A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5439839A (en) * | 1994-07-13 | 1995-08-08 | Winbond Electronics Corporation | Self-aligned source/drain MOS process |
| US5501991A (en) * | 1994-07-13 | 1996-03-26 | Winbond Electronics Corporation | Process for making a bipolar junction transistor with a self-aligned base contact |
| US5525833A (en) * | 1994-07-13 | 1996-06-11 | Winbond Electronics Corporation | Process for making a bipolar junction transistor with a self-aligned base contact |
| US5580804A (en) * | 1994-12-15 | 1996-12-03 | Advanced Micro Devices, Inc. | Method for fabricating true LDD devices in a MOS technology |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
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