JPH11284174A - トレンチ技術を使用したフィ―ルド結合型パワ―ｍｏｓｆｅｔバスア―キテクチャ - Google Patents
トレンチ技術を使用したフィ―ルド結合型パワ―ｍｏｓｆｅｔバスア―キテクチャInfo
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- JPH11284174A JPH11284174A JP11019040A JP1904099A JPH11284174A JP H11284174 A JPH11284174 A JP H11284174A JP 11019040 A JP11019040 A JP 11019040A JP 1904099 A JP1904099 A JP 1904099A JP H11284174 A JPH11284174 A JP H11284174A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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-
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Abstract
(57)【要約】
【課題】 トレンチ技術を使用した改良したパワーＭＯ
ＳＦＥＴバスアーキテクチャを提供する。 【解決手段】 マスク製造プロセスを減少させるために
トレンチ技術を使用したパワー金属・酸化物・半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）装置を提供する。
本パワーＭＯＳＦＥＴ装置は、従来同様の装置を製造す
る場合に必要とされていたマスク数より少ない数のマス
クを使用して形成した複数個のゲートトレンチを具備す
るゲート信号バスを有している。トレンチの二次元挙動
が有益的な電界結合効果を与え、それがゲートポリシリ
コン下側において一般的に使用される二酸化シリコンか
らなる厚い層を必要とすることなしにホットキャリヤの
発生を抑圧する。パワーＭＯＳＦＥＴの製造において容
易に制御可能なシリコントレンチエッチングを使用する
ことによって、安定であり低コストで且つ歩留りの高い
製造技術が得られる。
ＳＦＥＴバスアーキテクチャを提供する。 【解決手段】 マスク製造プロセスを減少させるために
トレンチ技術を使用したパワー金属・酸化物・半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）装置を提供する。
本パワーＭＯＳＦＥＴ装置は、従来同様の装置を製造す
る場合に必要とされていたマスク数より少ない数のマス
クを使用して形成した複数個のゲートトレンチを具備す
るゲート信号バスを有している。トレンチの二次元挙動
が有益的な電界結合効果を与え、それがゲートポリシリ
コン下側において一般的に使用される二酸化シリコンか
らなる厚い層を必要とすることなしにホットキャリヤの
発生を抑圧する。パワーＭＯＳＦＥＴの製造において容
易に制御可能なシリコントレンチエッチングを使用する
ことによって、安定であり低コストで且つ歩留りの高い
製造技術が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、パワー半導体装置
の技術分野に関するものであって、更に詳細には、本発
明は、電界効果トランジスタ（ＦＥＴ）装置を製造する
ために使用する二重拡散金属・酸化物・半導体（ＤＭＯ
Ｓ）型技術を使用した半導体装置に関するものである。
更には、本発明は、この様な装置を実現するためにトレ
ンチＤＭＯＳ−ＦＥＴ技術を使用する構成体に関するも
のである。更に詳細には、本発明は、再設計されたゲー
ト信号バスを提供し、その場合に、ＭＯＳトレンチがト
レンチ間での電界結合を発生させるために並列形態に配
列され、ゲート信号バスの周りの区域内におけるピーク
電界を減少させる技術を提供している。
の技術分野に関するものであって、更に詳細には、本発
明は、電界効果トランジスタ（ＦＥＴ）装置を製造する
ために使用する二重拡散金属・酸化物・半導体（ＤＭＯ
Ｓ）型技術を使用した半導体装置に関するものである。
更には、本発明は、この様な装置を実現するためにトレ
ンチＤＭＯＳ−ＦＥＴ技術を使用する構成体に関するも
のである。更に詳細には、本発明は、再設計されたゲー
ト信号バスを提供し、その場合に、ＭＯＳトレンチがト
レンチ間での電界結合を発生させるために並列形態に配
列され、ゲート信号バスの周りの区域内におけるピーク
電界を減少させる技術を提供している。
【０００２】
【従来の技術】ＭＯＳ装置、特に、ＭＯＳ電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）は、現在の電子システムの基
本的なコンポーネントを表わしている。パワーＭＯＳＦ
ＥＴは０. ５Ｗを超えるパワーを散逸することが可能で
あり且つ物理的には典型的なＭＯＳＦＥＴよりも一層大
きいという点において、ＭＯＳＦＥＴはパワーＭＯＳＦ
ＥＴと異なっている。ドレイン対ソース電圧が１５０Ｖ
より小さなパワーＭＯＳＦＥＴは、通常、低電圧パワー
ＭＯＳＦＥＴとして識別され、且つ、典型的に、「パワ
ー管理」適用例において使用される。この様な適用例と
しては、これらに制限されるべきものではないが、パワ
ースイッチ、スイッチングレギュレータ、リニアレギュ
レータなどがある。本発明の中心となるものはこのタイ
プのパワーＭＯＳＦＥＴである。
ンジスタ（ＭＯＳＦＥＴ）は、現在の電子システムの基
本的なコンポーネントを表わしている。パワーＭＯＳＦ
ＥＴは０. ５Ｗを超えるパワーを散逸することが可能で
あり且つ物理的には典型的なＭＯＳＦＥＴよりも一層大
きいという点において、ＭＯＳＦＥＴはパワーＭＯＳＦ
ＥＴと異なっている。ドレイン対ソース電圧が１５０Ｖ
より小さなパワーＭＯＳＦＥＴは、通常、低電圧パワー
ＭＯＳＦＥＴとして識別され、且つ、典型的に、「パワ
ー管理」適用例において使用される。この様な適用例と
しては、これらに制限されるべきものではないが、パワ
ースイッチ、スイッチングレギュレータ、リニアレギュ
レータなどがある。本発明の中心となるものはこのタイ
プのパワーＭＯＳＦＥＴである。
【０００３】パワーＭＯＳＦＥＴの一つのタイプは、Ｄ
ＭＯＳトランジスタとも呼ばれる二重拡散型ＦＥＴであ
る。ＤＭＯＳトランジスタを製造する場合にはトランジ
スタチャンネル領域を形成するために拡散を使用する。
パワーＭＯＳＦＥＴは、基本的に、ユニットセルとして
のＤＭＯＳトランジスタを多数配列させた大きなアレイ
であり、ゲート動作信号を均一に分布させ且つ装置ブレ
ークダウン電圧を制御するために幾つかの付加的な要素
を有している。ＤＭＯＳ装置は低パワー散逸及び高速能
力を提供する利点を有している。従って、ＤＭＯＳ技術
は今日のハイパワー集積回路適用例の高電圧回路におい
て望ましいものである。この様なＤＭＯＳ技術を使用す
るパワーＭＯＳＦＥＴが使用される適用例は、高電圧遠
距離通信回路からパソコンにおいて使用される３. ３Ｖ
のＤＣ・ＤＣ変換器の範囲に亘っている。ＤＭＯＳ技術
を使用する装置はほぼ２０年に亘りこれらの適用例にお
いて一般的なものとなっている。装置の製造及び装置の
特性に関してのＤＭＯＳ技術における多くの進展もこの
期間の間になされている。現在のところ、パワーＭＯＳ
ＦＥＴは３番目に最も速い成長市場を表わしている。性
能の向上はセル密度を増加させることによって達成さ
れ、そのことはユニットセル即ち単位セルの寸法を減少
させることを意味している。パワーＭＯＳＦＥＴは量が
多く且つ競争の激しい製品であるから、安定で、低コス
トで、且つ歩留りの高い製造プロセスとなる製造上の革
新にプレミアムが付けられている。
ＭＯＳトランジスタとも呼ばれる二重拡散型ＦＥＴであ
る。ＤＭＯＳトランジスタを製造する場合にはトランジ
スタチャンネル領域を形成するために拡散を使用する。
パワーＭＯＳＦＥＴは、基本的に、ユニットセルとして
のＤＭＯＳトランジスタを多数配列させた大きなアレイ
であり、ゲート動作信号を均一に分布させ且つ装置ブレ
ークダウン電圧を制御するために幾つかの付加的な要素
を有している。ＤＭＯＳ装置は低パワー散逸及び高速能
力を提供する利点を有している。従って、ＤＭＯＳ技術
は今日のハイパワー集積回路適用例の高電圧回路におい
て望ましいものである。この様なＤＭＯＳ技術を使用す
るパワーＭＯＳＦＥＴが使用される適用例は、高電圧遠
距離通信回路からパソコンにおいて使用される３. ３Ｖ
のＤＣ・ＤＣ変換器の範囲に亘っている。ＤＭＯＳ技術
を使用する装置はほぼ２０年に亘りこれらの適用例にお
いて一般的なものとなっている。装置の製造及び装置の
特性に関してのＤＭＯＳ技術における多くの進展もこの
期間の間になされている。現在のところ、パワーＭＯＳ
ＦＥＴは３番目に最も速い成長市場を表わしている。性
能の向上はセル密度を増加させることによって達成さ
れ、そのことはユニットセル即ち単位セルの寸法を減少
させることを意味している。パワーＭＯＳＦＥＴは量が
多く且つ競争の激しい製品であるから、安定で、低コス
トで、且つ歩留りの高い製造プロセスとなる製造上の革
新にプレミアムが付けられている。
【０００４】パワーＭＯＳＦＥＴの製造分野において、
使用されているその他の多様なプロセスが存在してい
る。ＤＭＯＳパワーＭＯＳＦＥＴに対する支配的な装置
構造を製造するためには、所謂「プレーナープロセス」
製造方法が存在していた。プレーナープロセスはＭＯＳ
ＦＥＴチャンネル及びゲート構造がシリコンウエハ表面
と同一面状であることからその名前が由来している。図
１において、従来のＤＭＯＳ構造がプレーナープロセス
によって製造したプレーナーＤＭＯＳ構成１０の形態で
示してある。このプレーナー構成はＤＭＯＳパワーＭＯ
ＳＦＥＴの主流な製造において支配的なものである。図
１において、ＤＭＯＳ構成体１０はチャンネル１２とゲ
ート構成体１３とを有している。チャンネル１２及びゲ
ート構成体１３の両方共シリコンウエハ表面１１に対し
て同一面状にある。プレーナープロセスは何年にも亘り
洗練化されたものであるが、それはかなりのスケーリン
グ上の制限を有している。この様な制限は、プレーナー
プロセスが所謂小型セル寸法へスケーリングされる場合
に特に顕著なものとなる。パワーＭＯＳＦＥＴにおける
性能上の向上がセル密度を増加させることによって、従
って単位セル寸法を減少させることによって達成される
場合には、この様なプレーナーＤＭＯＳ装置に対するプ
レーナープロセスアプローチにおける制限が製造装置の
ホトリソグラフィ上の制限よりもかなり速く表われる。
この問題はパワーＭＯＳＦＥＴのチャンネル特性を制御
するために使用されるポリシリコンゲートから発生する
ものである。基本的には、与えられた接合深さに対する
ゲート寸法は、所謂ＪＦＥＴ抵抗を強制的に重要なパラ
メータである装置の全体的なＯＮ状態抵抗の支配的な構
成要素とさせることなしに無制限に減少させることは不
可能である。ＪＦＥＴ抵抗は接合電界効果トランジスタ
（ＪＦＥＴ）動作からその名前が由来しており且つ層間
の構造上の接合の特性から発生する。
使用されているその他の多様なプロセスが存在してい
る。ＤＭＯＳパワーＭＯＳＦＥＴに対する支配的な装置
構造を製造するためには、所謂「プレーナープロセス」
製造方法が存在していた。プレーナープロセスはＭＯＳ
ＦＥＴチャンネル及びゲート構造がシリコンウエハ表面
と同一面状であることからその名前が由来している。図
１において、従来のＤＭＯＳ構造がプレーナープロセス
によって製造したプレーナーＤＭＯＳ構成１０の形態で
示してある。このプレーナー構成はＤＭＯＳパワーＭＯ
ＳＦＥＴの主流な製造において支配的なものである。図
１において、ＤＭＯＳ構成体１０はチャンネル１２とゲ
ート構成体１３とを有している。チャンネル１２及びゲ
ート構成体１３の両方共シリコンウエハ表面１１に対し
て同一面状にある。プレーナープロセスは何年にも亘り
洗練化されたものであるが、それはかなりのスケーリン
グ上の制限を有している。この様な制限は、プレーナー
プロセスが所謂小型セル寸法へスケーリングされる場合
に特に顕著なものとなる。パワーＭＯＳＦＥＴにおける
性能上の向上がセル密度を増加させることによって、従
って単位セル寸法を減少させることによって達成される
場合には、この様なプレーナーＤＭＯＳ装置に対するプ
レーナープロセスアプローチにおける制限が製造装置の
ホトリソグラフィ上の制限よりもかなり速く表われる。
この問題はパワーＭＯＳＦＥＴのチャンネル特性を制御
するために使用されるポリシリコンゲートから発生する
ものである。基本的には、与えられた接合深さに対する
ゲート寸法は、所謂ＪＦＥＴ抵抗を強制的に重要なパラ
メータである装置の全体的なＯＮ状態抵抗の支配的な構
成要素とさせることなしに無制限に減少させることは不
可能である。ＪＦＥＴ抵抗は接合電界効果トランジスタ
（ＪＦＥＴ）動作からその名前が由来しており且つ層間
の構造上の接合の特性から発生する。
【０００５】上述した従来技術のプレーナープロセスの
発展と時期を同じくして、ＪＦＥＴ抵抗が支配的な構成
要素となることを防止する目的でその他の技術が開発さ
れている。より詳細に説明すると、パワーＭＯＳＦＥＴ
を製造する場合の新しい技術では、エッチトレンチの側
壁に沿って装置のチャンネルを形成することによってＪ
ＦＥＴ問題を回避している。この別の従来技術の構成を
図２に示してあり、且つトレンチＤＭＯＳ構成体２０を
有している。トレンチＤＭＯＳ構成体２０はゲート２３
のそばのトレンチ２４の側壁２５に沿ってゲートチャン
ネル２２を有している。トレンチ２４はシリコンウエハ
表面２１内にエッチング形成されており、従ってチャン
ネル２２はシリコンウエハ表面２１に対して垂直に位置
されている。このタイプの製造プロセスは「トレンチＤ
ＭＯＳ技術」又は単に「トレンチ技術」と呼ばれてい
る。このトレンチ技術の利点は、事実上ＪＦＥＴ問題を
取除くことである。このことはセル密度を数桁増加させ
ることを可能とし、その場合の制限事項は製造装置によ
って課されるもののみとなる。
発展と時期を同じくして、ＪＦＥＴ抵抗が支配的な構成
要素となることを防止する目的でその他の技術が開発さ
れている。より詳細に説明すると、パワーＭＯＳＦＥＴ
を製造する場合の新しい技術では、エッチトレンチの側
壁に沿って装置のチャンネルを形成することによってＪ
ＦＥＴ問題を回避している。この別の従来技術の構成を
図２に示してあり、且つトレンチＤＭＯＳ構成体２０を
有している。トレンチＤＭＯＳ構成体２０はゲート２３
のそばのトレンチ２４の側壁２５に沿ってゲートチャン
ネル２２を有している。トレンチ２４はシリコンウエハ
表面２１内にエッチング形成されており、従ってチャン
ネル２２はシリコンウエハ表面２１に対して垂直に位置
されている。このタイプの製造プロセスは「トレンチＤ
ＭＯＳ技術」又は単に「トレンチ技術」と呼ばれてい
る。このトレンチ技術の利点は、事実上ＪＦＥＴ問題を
取除くことである。このことはセル密度を数桁増加させ
ることを可能とし、その場合の制限事項は製造装置によ
って課されるもののみとなる。
【０００６】典型的なパワーＭＯＳＦＥＴ構成において
は、空乏領域の幅がその領域を横断して存在する電界、
従って電圧降下を決定する。従って、この大きさを超え
る印加電圧は薄いゲート酸化物層を横断して部分的に降
下されねばならない。このことが大きくなりすぎると、
ホットエレクトロンが発生される場合があり、そのこと
は不可逆的な装置ブレークダウンを発生する場合があ
る。典型的に、このことはポリシリコンゲートの下側に
熱的に成長された二酸化シリコンからなる厚い層（例え
ば、８５００Å）を配置させることによって緩和され
る。この付加的な酸化物層は些細なことではない。それ
は、実効的には、一つ乃至三つの付加的なホトマスクス
テップを表わしており、且つそれを成長させるための熱
サイクルは比較的長いものである。ある場合には、９時
間もの熱サイクルが必要とされる。更に、この付加的な
酸化物層は顕著なイオン汚染の発生源であることが一般
的である。この様な汚染は与えられた装置の信頼性に悪
影響を与える場合がある。本発明のパワーＭＯＳＦＥＴ
構成体におけるトレンチ技術の使用はこの付加的な酸化
物層に対する必要性を取除いている。
は、空乏領域の幅がその領域を横断して存在する電界、
従って電圧降下を決定する。従って、この大きさを超え
る印加電圧は薄いゲート酸化物層を横断して部分的に降
下されねばならない。このことが大きくなりすぎると、
ホットエレクトロンが発生される場合があり、そのこと
は不可逆的な装置ブレークダウンを発生する場合があ
る。典型的に、このことはポリシリコンゲートの下側に
熱的に成長された二酸化シリコンからなる厚い層（例え
ば、８５００Å）を配置させることによって緩和され
る。この付加的な酸化物層は些細なことではない。それ
は、実効的には、一つ乃至三つの付加的なホトマスクス
テップを表わしており、且つそれを成長させるための熱
サイクルは比較的長いものである。ある場合には、９時
間もの熱サイクルが必要とされる。更に、この付加的な
酸化物層は顕著なイオン汚染の発生源であることが一般
的である。この様な汚染は与えられた装置の信頼性に悪
影響を与える場合がある。本発明のパワーＭＯＳＦＥＴ
構成体におけるトレンチ技術の使用はこの付加的な酸化
物層に対する必要性を取除いている。
【０００７】トレンチ技術は、これまで、充分完全に使
用されているものではない。トレンチ技術が使用されて
いない一つの分野はパワーＭＯＳＦＥＴバスアーキテク
チャにおけるものである。トレンチ又はその他の技術を
使用する現在のパワーＭＯＳＦＥＴの製造は、ホットエ
レクトロンの注入を抑圧するためにポリシリコンゲート
バス構成体の下側に厚いフィールド酸化物層を設けるこ
とを必要とする。この問題に対処するその他の方法は、
ゲートバス内に不純物接合を形成することを包含してお
り、そのことは、フィールド結合メカニズムを暗示して
いる。しかしながら、このことはゲートバスに対してよ
り多くの面積を必要とする。なぜならば、注入したイオ
ンがシリコン表面下側に入ることを可能とするためにポ
リシリコンバス内に孔をエッチング形成せねばならない
からである。更に、これらの接合は電気的にフローティ
ングしており、従って、良好に画定された電圧を有する
ものではない。このことは動的性能を劣化させる場合が
ある。なぜならば、接合近くの多数のキャリヤがあるバ
イアス条件下において変調される場合があるからであ
る。
用されているものではない。トレンチ技術が使用されて
いない一つの分野はパワーＭＯＳＦＥＴバスアーキテク
チャにおけるものである。トレンチ又はその他の技術を
使用する現在のパワーＭＯＳＦＥＴの製造は、ホットエ
レクトロンの注入を抑圧するためにポリシリコンゲート
バス構成体の下側に厚いフィールド酸化物層を設けるこ
とを必要とする。この問題に対処するその他の方法は、
ゲートバス内に不純物接合を形成することを包含してお
り、そのことは、フィールド結合メカニズムを暗示して
いる。しかしながら、このことはゲートバスに対してよ
り多くの面積を必要とする。なぜならば、注入したイオ
ンがシリコン表面下側に入ることを可能とするためにポ
リシリコンバス内に孔をエッチング形成せねばならない
からである。更に、これらの接合は電気的にフローティ
ングしており、従って、良好に画定された電圧を有する
ものではない。このことは動的性能を劣化させる場合が
ある。なぜならば、接合近くの多数のキャリヤがあるバ
イアス条件下において変調される場合があるからであ
る。
【０００８】従って、従来技術ではトレンチ技術を効率
的に利用することが可能なＭＯＳＦＥＴバスアーキテク
チャを提供するものではない。従って、ＭＯＳＦＥＴ装
置の要素、即ちゲート信号バスを再設計するためにトレ
ンチ技術を使用するＭＯＳＦＥＴ装置の製造方法が必要
とされている。又、下側に存在するエピタキシャル層に
よってサポートされる最大値までの電圧に耐えることの
可能なＭＯＳＦＥＴバス構成体を形成するＭＯＳＦＥＴ
装置の製造技術が必要とされている。更に、製造プロセ
スが短縮化され従ってコストがより低いその様な製造方
法が必要とされている。トレンチ技術を使用することを
望ましいものとさせるものは効果的なバスアーキテクチ
ャを効率的に製造する能力である。
的に利用することが可能なＭＯＳＦＥＴバスアーキテク
チャを提供するものではない。従って、ＭＯＳＦＥＴ装
置の要素、即ちゲート信号バスを再設計するためにトレ
ンチ技術を使用するＭＯＳＦＥＴ装置の製造方法が必要
とされている。又、下側に存在するエピタキシャル層に
よってサポートされる最大値までの電圧に耐えることの
可能なＭＯＳＦＥＴバス構成体を形成するＭＯＳＦＥＴ
装置の製造技術が必要とされている。更に、製造プロセ
スが短縮化され従ってコストがより低いその様な製造方
法が必要とされている。トレンチ技術を使用することを
望ましいものとさせるものは効果的なバスアーキテクチ
ャを効率的に製造する能力である。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、トレンチ技術を使用するパワーＭＯＳＦＥ
Ｔバスアーキテクチャを提供することを目的とする。本
発明の別の目的とするところは、その様なバスアーキテ
クチャを製造する方法を提供することである。本発明の
更に別の目的とするところは、向上させた空乏領域幅を
持ったＭＯＳトレンチを具備するその様なバスアーキテ
クチャを提供することである。本発明の更に別の目的と
するところは、バス装置の下側に存在するエピタキシャ
ル層によってサポートされる最大値までの電圧に耐える
ことの可能なバス装置を提供することである。本発明の
更に別の目的とするところは、トレンチ技術を使用して
同等の従来技術装置よりもより迅速に且つコスト効果的
に製造されるその様なバス装置を提供することである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、トレンチ技術を使用するパワーＭＯＳＦＥ
Ｔバスアーキテクチャを提供することを目的とする。本
発明の別の目的とするところは、その様なバスアーキテ
クチャを製造する方法を提供することである。本発明の
更に別の目的とするところは、向上させた空乏領域幅を
持ったＭＯＳトレンチを具備するその様なバスアーキテ
クチャを提供することである。本発明の更に別の目的と
するところは、バス装置の下側に存在するエピタキシャ
ル層によってサポートされる最大値までの電圧に耐える
ことの可能なバス装置を提供することである。本発明の
更に別の目的とするところは、トレンチ技術を使用して
同等の従来技術装置よりもより迅速に且つコスト効果的
に製造されるその様なバス装置を提供することである。
【００１０】
【課題を解決するための手段】本発明はパワーＭＯＳＦ
ＥＴ装置のゲート信号バスを再設計するためにトレンチ
技術を使用することを一つの特徴としている。バスアー
キテクチャにおける革新は、トレンチの空乏領域幅を互
いに結合させるような態様で配置させたＭＯＳトレンチ
を使用することによって達成される。この様な配置は下
側に存在するエピタキシャル層によってサポートされる
最大値までの電圧に耐えることの可能な構成を形成す
る。全てのＭＯＳ構造の特性である空乏層の発生は本発
明のこのアプローチが有効なものであるために重要なも
のである。各空乏領域の性質及び本発明において空乏領
域幅を結合させる手段はＭＯＳシステムを横断しての印
加電圧と半導体ドーパント濃度の両方に依存する。これ
らのファクタはそのＭＯＳシステムを使用する装置によ
って必要とされる仕様によって決定される。トレンチ間
の間隔は空乏領域幅結合における重要なファクタであ
る。従って、トレンチの間隔は最終的な装置の要求によ
って影響される。
ＥＴ装置のゲート信号バスを再設計するためにトレンチ
技術を使用することを一つの特徴としている。バスアー
キテクチャにおける革新は、トレンチの空乏領域幅を互
いに結合させるような態様で配置させたＭＯＳトレンチ
を使用することによって達成される。この様な配置は下
側に存在するエピタキシャル層によってサポートされる
最大値までの電圧に耐えることの可能な構成を形成す
る。全てのＭＯＳ構造の特性である空乏層の発生は本発
明のこのアプローチが有効なものであるために重要なも
のである。各空乏領域の性質及び本発明において空乏領
域幅を結合させる手段はＭＯＳシステムを横断しての印
加電圧と半導体ドーパント濃度の両方に依存する。これ
らのファクタはそのＭＯＳシステムを使用する装置によ
って必要とされる仕様によって決定される。トレンチ間
の間隔は空乏領域幅結合における重要なファクタであ
る。従って、トレンチの間隔は最終的な装置の要求によ
って影響される。
【００１１】本発明において使用されるトレンチプロセ
スは、パワーＭＯＳＦＥＴ装置を製造するのに必要なマ
スク数を減少させる。現在の技術は、一般的に、装置を
製造するために最大で９個の「ホト」マスクステップを
必要とする。本発明は必要とされるマスクステップを一
つだけ減少させる。それは、更に、比較的長期間の熱酸
化膜形成プロセスを取除く。
スは、パワーＭＯＳＦＥＴ装置を製造するのに必要なマ
スク数を減少させる。現在の技術は、一般的に、装置を
製造するために最大で９個の「ホト」マスクステップを
必要とする。本発明は必要とされるマスクステップを一
つだけ減少させる。それは、更に、比較的長期間の熱酸
化膜形成プロセスを取除く。
【００１２】このタイプの「マスクを減少させた」装置
の独特の特徴は電流導通経路である。従来のプレーナー
ＭＯＳ装置におけるように横方向ではなく、本発明のＭ
ＯＳ装置における電流導通経路は垂直な経路であって、
それはエピタキシャル層と基板とを介して延在してい
る。更に、本発明においては、チャンネル接合はポリシ
リコン及びトレンチに対して自己整合されている。初期
的なシミュレーション及び実験では１ミクロンの幅で２
ミクロンの深さのトレンチ寸法によって適切な結果が得
られた。初期的なシミュレーションはＭＥＤＩＣＩ二次
元装置シミュレータで行い且つエッジ終端構造でプロト
タイプを構成した。マスクを減少させることを可能とす
るフィールド結合効果はトレンチ技術の二次元挙動の結
果である。シリコントレンチエッチングを製造において
極めて容易に制御することが可能であるという事実は、
本発明を、パワーＭＯＳＦＥＴバス装置製造のための貴
重なアプローチとしている。
の独特の特徴は電流導通経路である。従来のプレーナー
ＭＯＳ装置におけるように横方向ではなく、本発明のＭ
ＯＳ装置における電流導通経路は垂直な経路であって、
それはエピタキシャル層と基板とを介して延在してい
る。更に、本発明においては、チャンネル接合はポリシ
リコン及びトレンチに対して自己整合されている。初期
的なシミュレーション及び実験では１ミクロンの幅で２
ミクロンの深さのトレンチ寸法によって適切な結果が得
られた。初期的なシミュレーションはＭＥＤＩＣＩ二次
元装置シミュレータで行い且つエッジ終端構造でプロト
タイプを構成した。マスクを減少させることを可能とす
るフィールド結合効果はトレンチ技術の二次元挙動の結
果である。シリコントレンチエッチングを製造において
極めて容易に制御することが可能であるという事実は、
本発明を、パワーＭＯＳＦＥＴバス装置製造のための貴
重なアプローチとしている。
【００１３】ゲートバスを形成する各トレンチの空乏領
域の結合を介して向上された電圧保護が本発明において
発生する。与えられたゲートバス内において、単一のポ
リシリコン表面構成体の下側に複数個のトレンチを形成
する。各トレンチは拡張された空乏領域を形成するため
に、隣接するゲートトレンチ間のＮ−エピタキシャル基
板物質の各空間内における空乏領域に貢献する。その結
果得られる集合的な空乏領域における増加が通常動作条
件期間中において増加された電圧をサポートする能力を
有するゲートバスを提供する。この様に向上された過剰
電圧保護は、トレンチの構造的配列を介して達成され且
つ任意の与えられた適用例に対しての間隔を決定するこ
とによって容易に制御される。
域の結合を介して向上された電圧保護が本発明において
発生する。与えられたゲートバス内において、単一のポ
リシリコン表面構成体の下側に複数個のトレンチを形成
する。各トレンチは拡張された空乏領域を形成するため
に、隣接するゲートトレンチ間のＮ−エピタキシャル基
板物質の各空間内における空乏領域に貢献する。その結
果得られる集合的な空乏領域における増加が通常動作条
件期間中において増加された電圧をサポートする能力を
有するゲートバスを提供する。この様に向上された過剰
電圧保護は、トレンチの構造的配列を介して達成され且
つ任意の与えられた適用例に対しての間隔を決定するこ
とによって容易に制御される。
【００１４】
【発明の実施の形態】図３において、本発明の好適実施
例に基づく電圧保護に関して向上させたメカニズムが示
されている。特に、図３はトレンチ技術を使用したパワ
ーＭＯＳＦＥＴゲート信号バス３０（簡単化して示して
ある）を示している。ゲート信号バス３０はトレンチ３
１，３２，３３を有している。これらのトレンチ３１，
３２，３３は互いに並列されており且つ距離Ｘだけ離隔
されてＮ＋基板内に配置されている。この様な態様でト
レンチ３１，３２，３３を形成すると、隣接するトレン
チ３１，３２及び３２，３３の間に空乏領域オーバーラ
ップ部３４が形成され、従って空乏領域３１ａは空乏領
域３２ａと結合され且つ空乏領域３２ａは空乏領域３３
ａと結合される。この様に、ゲート信号バス３０は下側
に存在するエピタキシャル層３５によってサポート即ち
支持される最大値までの電圧に耐えることが可能であ
る。空乏領域３１ａ，３２ａ，３３ａの発生は、全ての
ＭＯＳ構造の特性であり、且つ、この場合には、本発明
の実現にとって重要なことである。空乏領域３１ａ，３
２ａ，３３ａの特性はよく理解されており且つＭＯＳシ
ステムを横断しての印加電圧と半導体ドーパント濃度と
に依存することが知られている。従って、トレンチ３
１，３２，３３の間の間隔距離Ｘは任意の与えられた最
終装置が必要とする所要の仕様に関連している。
例に基づく電圧保護に関して向上させたメカニズムが示
されている。特に、図３はトレンチ技術を使用したパワ
ーＭＯＳＦＥＴゲート信号バス３０（簡単化して示して
ある）を示している。ゲート信号バス３０はトレンチ３
１，３２，３３を有している。これらのトレンチ３１，
３２，３３は互いに並列されており且つ距離Ｘだけ離隔
されてＮ＋基板内に配置されている。この様な態様でト
レンチ３１，３２，３３を形成すると、隣接するトレン
チ３１，３２及び３２，３３の間に空乏領域オーバーラ
ップ部３４が形成され、従って空乏領域３１ａは空乏領
域３２ａと結合され且つ空乏領域３２ａは空乏領域３３
ａと結合される。この様に、ゲート信号バス３０は下側
に存在するエピタキシャル層３５によってサポート即ち
支持される最大値までの電圧に耐えることが可能であ
る。空乏領域３１ａ，３２ａ，３３ａの発生は、全ての
ＭＯＳ構造の特性であり、且つ、この場合には、本発明
の実現にとって重要なことである。空乏領域３１ａ，３
２ａ，３３ａの特性はよく理解されており且つＭＯＳシ
ステムを横断しての印加電圧と半導体ドーパント濃度と
に依存することが知られている。従って、トレンチ３
１，３２，３３の間の間隔距離Ｘは任意の与えられた最
終装置が必要とする所要の仕様に関連している。
【００１５】更に、図３を参照して説明すると、空乏領
域３１ａ，３２ａ，３３ａの各々は空乏領域幅Ｙを有す
るものとして示されている。この空乏領域幅Ｙはその領
域を横断して存在する電界、従って電圧降下を決定す
る。従って、この大きさを超える任意の印加電圧は薄い
ゲート酸化物層３６を横断して部分的に降下されねばな
らない。このことが余り大きくなりすぎると、ホットエ
レクトロンが発生する場合があり、そのことは不可逆的
な装置のブレークダウンを発生する場合がある。熱的に
成長させた二酸化シリコンからなる厚い層（不図示）
が、典型的に、プレーナー構造及び単一トレンチ構造に
おいてこの様なブレークダウンを防止するためにゲート
酸化物層３６の下側に配置されるが、この様な付加的な
層は、典型的に、製造に時間がかかると共にコスト高と
なる。このエキストラな層は図３に示したように本発明
においては必要なものではない。なぜならば、空乏領域
幅のオーバーラップ部３４が、実効的に、トレンチ電界
結合に起因して図３ａに示したように、空間電荷境界３
７を拡張させるからである。
域３１ａ，３２ａ，３３ａの各々は空乏領域幅Ｙを有す
るものとして示されている。この空乏領域幅Ｙはその領
域を横断して存在する電界、従って電圧降下を決定す
る。従って、この大きさを超える任意の印加電圧は薄い
ゲート酸化物層３６を横断して部分的に降下されねばな
らない。このことが余り大きくなりすぎると、ホットエ
レクトロンが発生する場合があり、そのことは不可逆的
な装置のブレークダウンを発生する場合がある。熱的に
成長させた二酸化シリコンからなる厚い層（不図示）
が、典型的に、プレーナー構造及び単一トレンチ構造に
おいてこの様なブレークダウンを防止するためにゲート
酸化物層３６の下側に配置されるが、この様な付加的な
層は、典型的に、製造に時間がかかると共にコスト高と
なる。このエキストラな層は図３に示したように本発明
においては必要なものではない。なぜならば、空乏領域
幅のオーバーラップ部３４が、実効的に、トレンチ電界
結合に起因して図３ａに示したように、空間電荷境界３
７を拡張させるからである。
【００１６】図４ａ乃至４ｆは本発明の好適実施例に基
づいてトレンチ技術を使用して電界結合型パワーＭＯＳ
ＦＥＴバスを製造する一連のステップを示した概略図で
ある。図４ａにおいて、シリコン表面４０が離隔された
トレンチ４１が形成された状態で示されている。例えば
異方性エッチングと共にホトレジストマスク付着などの
任意の適宜の製造方法を使用することが可能である。特
に、好適実施例に関しては、密接して整合させたトレン
チ４１からなる中央のグループ４２が形成されている。
この中央のグループ４２はゲートバスを形成するために
必要とされる初期的な構成である。中央のグループ４２
内の各トレンチ４１は図３を参照して上に説明したよう
に、所定の距離Ｘだけ互いに離隔されている。この距離
Ｘは電気的特性（即ち、そのブレークダウン電圧値）に
よって決定される。図４ｂにおいて、ゲート酸化物層４
３がシリコン表面４０の露出した上部部分の上に形成さ
れている状態が示されている。ゲート酸化物層４３は二
酸化シリコンからなる比較的薄い層（好適には、４００
Å）である。ゲート酸化物層４３の上部端部から底部ト
レンチ端部への全体的な深さ４４は、この場合において
は、約２. ０ミクロンであるが、装置のブレークダウン
電圧に依存し、従ってそれと共に変化することが可能で
ある。トレンチ４１がエッチングによって形成されてお
り且つゲート酸化物層４３が任意の公知の方法、例えば
ホトマスク及び熱サイクリングによって、シリコン表面
４０上に一様に成長されている。
づいてトレンチ技術を使用して電界結合型パワーＭＯＳ
ＦＥＴバスを製造する一連のステップを示した概略図で
ある。図４ａにおいて、シリコン表面４０が離隔された
トレンチ４１が形成された状態で示されている。例えば
異方性エッチングと共にホトレジストマスク付着などの
任意の適宜の製造方法を使用することが可能である。特
に、好適実施例に関しては、密接して整合させたトレン
チ４１からなる中央のグループ４２が形成されている。
この中央のグループ４２はゲートバスを形成するために
必要とされる初期的な構成である。中央のグループ４２
内の各トレンチ４１は図３を参照して上に説明したよう
に、所定の距離Ｘだけ互いに離隔されている。この距離
Ｘは電気的特性（即ち、そのブレークダウン電圧値）に
よって決定される。図４ｂにおいて、ゲート酸化物層４
３がシリコン表面４０の露出した上部部分の上に形成さ
れている状態が示されている。ゲート酸化物層４３は二
酸化シリコンからなる比較的薄い層（好適には、４００
Å）である。ゲート酸化物層４３の上部端部から底部ト
レンチ端部への全体的な深さ４４は、この場合において
は、約２. ０ミクロンであるが、装置のブレークダウン
電圧に依存し、従ってそれと共に変化することが可能で
ある。トレンチ４１がエッチングによって形成されてお
り且つゲート酸化物層４３が任意の公知の方法、例えば
ホトマスク及び熱サイクリングによって、シリコン表面
４０上に一様に成長されている。
【００１７】図４ｃにおいては、図４ｂのシリコン表面
４０に対して更に二つの付着物が付加されている。第一
に、各トレンチ４１はＮ型ポリシリコン４５で埋め戻さ
れている。第二に、表面構成体４６ａ，４６ｂ，４６ｃ
がＮ型ポリシリコン４５から形成されている。表面構成
体４６ｂはトレンチ４２からなる中央のグループの上方
に一様に整合されるように形成されている。中央のグル
ープ４２の上方に形成されているこの表面構成体４６ｂ
は二つの横方向に配置された表面構成体４６ａ及び４６
ｃからギャップ４７だけ離されている。これらの表面構
成体４６ａ，４６ｂ，４６ｃは、各表面構成体対、即ち
４６ａと４６ｂとの間及び４６ｂと４６ｃとの間の区域
内に整合されている１個のトレンチ４１と共に形成され
ている。図４ｄはギャップ４７を介してのウエルを形成
する状態を示している。イオン注入が矢印４８によって
示してある。図２に示したものと同様のウエルの形成に
おいて、Ｐ型ウエル４９（Ｐウエル）及びＮ型ウエル５
０（Ｎウエル）を形成するためにドーパントを分布させ
且つ欠陥を除去するための熱拡散と共にイオン注入４８
が使用される。一般的に使用されるボロン注入物及び砒
素注入物をウエルを形成する場合に使用し、任意の適宜
の従来技術の方法を使用することが可能である。Ｐ型ウ
エル４９はチャンネル（Ｐ−）及び高濃度のボディー
（Ｐ＋）物質を有している（図２にも詳細が示されてい
る）。Ｎ型ウエル５０はソース（Ｎ＋）物質として形成
される。図４ｅにおいて、表面構成体４６ａ，４６ｂ，
４６ｃの各々を取囲むようにシリコン表面４０上に層間
誘電体５１が付着形成されている。誘電体５１は、好適
には、ボロン・リン酸ガラス（ＢＰＳＧ）であるが、別
法としてリン酸ガラス（ＰＳＧ）を使用することも可能
である。誘電体５１をソース金属コンタクト領域５２ａ
及び５２ｂを形成するような態様でパターン形成する。
上部金属５３を付着形成し、それによって、図４ｆに示
したようにソース５４ａ及び５４ｂを形成する。ソース
５４ａと５４ｂとの間にはゲート５８によって形成され
るトレンチゲート信号バス領域５５が形成されている。
上部金属５３が各ＤＭＯＳセルアレイを並列的に接続さ
せる。本発明の重要な特徴は、矢印５９によって示され
る電流導通経路である。従来のＭＯＳＦＥＴ構成におけ
る典型的な横方向導通経路と対比して、本発明の電流導
通経路５９はエピタキシャル層及び基板を介して垂直方
向に整合されている。チャンネル接合はポリシリコン及
びトレンチに対して自己整合されている。
４０に対して更に二つの付着物が付加されている。第一
に、各トレンチ４１はＮ型ポリシリコン４５で埋め戻さ
れている。第二に、表面構成体４６ａ，４６ｂ，４６ｃ
がＮ型ポリシリコン４５から形成されている。表面構成
体４６ｂはトレンチ４２からなる中央のグループの上方
に一様に整合されるように形成されている。中央のグル
ープ４２の上方に形成されているこの表面構成体４６ｂ
は二つの横方向に配置された表面構成体４６ａ及び４６
ｃからギャップ４７だけ離されている。これらの表面構
成体４６ａ，４６ｂ，４６ｃは、各表面構成体対、即ち
４６ａと４６ｂとの間及び４６ｂと４６ｃとの間の区域
内に整合されている１個のトレンチ４１と共に形成され
ている。図４ｄはギャップ４７を介してのウエルを形成
する状態を示している。イオン注入が矢印４８によって
示してある。図２に示したものと同様のウエルの形成に
おいて、Ｐ型ウエル４９（Ｐウエル）及びＮ型ウエル５
０（Ｎウエル）を形成するためにドーパントを分布させ
且つ欠陥を除去するための熱拡散と共にイオン注入４８
が使用される。一般的に使用されるボロン注入物及び砒
素注入物をウエルを形成する場合に使用し、任意の適宜
の従来技術の方法を使用することが可能である。Ｐ型ウ
エル４９はチャンネル（Ｐ−）及び高濃度のボディー
（Ｐ＋）物質を有している（図２にも詳細が示されてい
る）。Ｎ型ウエル５０はソース（Ｎ＋）物質として形成
される。図４ｅにおいて、表面構成体４６ａ，４６ｂ，
４６ｃの各々を取囲むようにシリコン表面４０上に層間
誘電体５１が付着形成されている。誘電体５１は、好適
には、ボロン・リン酸ガラス（ＢＰＳＧ）であるが、別
法としてリン酸ガラス（ＰＳＧ）を使用することも可能
である。誘電体５１をソース金属コンタクト領域５２ａ
及び５２ｂを形成するような態様でパターン形成する。
上部金属５３を付着形成し、それによって、図４ｆに示
したようにソース５４ａ及び５４ｂを形成する。ソース
５４ａと５４ｂとの間にはゲート５８によって形成され
るトレンチゲート信号バス領域５５が形成されている。
上部金属５３が各ＤＭＯＳセルアレイを並列的に接続さ
せる。本発明の重要な特徴は、矢印５９によって示され
る電流導通経路である。従来のＭＯＳＦＥＴ構成におけ
る典型的な横方向導通経路と対比して、本発明の電流導
通経路５９はエピタキシャル層及び基板を介して垂直方
向に整合されている。チャンネル接合はポリシリコン及
びトレンチに対して自己整合されている。
【００１８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、上述した説明においては、本発明をＰチャ
ンネルパワーＭＯＳＦＥＴについて説明したが、本発明
はＮチャンネルパワーＭＯＳＦＥＴ及びそれらの関連す
る製造方法に対しても適用可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、上述した説明においては、本発明をＰチャ
ンネルパワーＭＯＳＦＥＴについて説明したが、本発明
はＮチャンネルパワーＭＯＳＦＥＴ及びそれらの関連す
る製造方法に対しても適用可能であることは勿論であ
る。
【図１】 従来のプレーナーＤＭＯＳユニットセル構成
を示した概略図。
を示した概略図。
【図２】 従来のトレンチＤＭＯＳ装置を示した概略
図。
図。
【図３】 本発明の好適実施例に基づいてトレンチを使
用したゲート信号バスを示しており且つ向上させた電圧
保護のためのメカニズムを示した概略図。
用したゲート信号バスを示しており且つ向上させた電圧
保護のためのメカニズムを示した概略図。
【図３ａ】 トレンチ間隔に関する向上させた電圧保護
のためのメカニズムを示した図３に示したもののゲート
信号バスを部分的に拡大して示した概略図。
のためのメカニズムを示した図３に示したもののゲート
信号バスを部分的に拡大して示した概略図。
【図４ａ】 本発明に基づくゲート信号バス製造におい
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
【図４ｂ】 本発明に基づくゲート信号バス製造におい
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
【図４ｃ】 本発明に基づくゲート信号バス製造におい
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
【図４ｄ】 本発明に基づくゲート信号バス製造におい
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
【図４ｅ】 本発明に基づくゲート信号バス製造におい
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
【図４ｆ】 本発明に基づくゲート信号バス製造におい
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
て使用されるトレンチプロセスの一つの段階における状
態を示した概略図。
３０ パワーＭＯＳＦＥＴゲート信号バス ３１，３２，３３ トレンチ ３４ 空乏領域オーバーラップ部 ３１ａ，３２ａ，３３ａ 空乏領域 ３６ 薄いゲート酸化物層 ３７ 空間電荷境界
Claims (13)
- 【請求項１】 金属・酸化物・半導体（ＭＯＳ）構成体
において、 （ａ）上表面と内側領域とを具備する基板が設けられて
おり、前記上表面はその中に位置されている複数個のト
レンチを有しており且つ前記内側領域へ向かって延在し
ており、 （ｂ）前記複数個のトレンチの中でその壁の上及び前記
基板の前記上表面の上の両方に一様に酸化物層が位置さ
れており、 （ｃ）前記酸化物層の上に表面構成体が形成されてお
り、前記複数個のトレンチ内へ延在している前記表面構
成体の部分によって複数個のゲートが形成されている、
ことを特徴とするＭＯＳ構成体。 - 【請求項２】 請求項１において、前記複数個のトレン
チが４個以上設けられており、且つ前記複数個のトレン
チが所定の幅だけ離隔されていることを特徴とするＭＯ
Ｓ構成体。 - 【請求項３】 請求項２において、前記所定の幅が拡張
された空間電荷境界を与えるためにトレンチフィールド
結合を形成するのに充分な大きさであることを特徴とす
るＭＯＳ構成体。 - 【請求項４】 請求項１において、前記ゲートがある距
離だけ互いに離隔されており、前記距離が予め定められ
ており且つ前記ＭＯＳ構成体を横断しての印加電圧と前
記基板のドーパント濃度の両方に依存するものであるこ
とを特徴とするＭＯＳ構成体。 - 【請求項５】 請求項３において、前記ＭＯＳ構成体が
ゲート信号バスであることを特徴とするＭＯＳ構成体。 - 【請求項６】 請求項４において、前記ＭＯＳ構成体が
ゲート信号バスであることを特徴とするＭＯＳ構成体。 - 【請求項７】 金属・酸化物・半導体（ＭＯＳ）装置に
おいて、 （ａ）上表面と内側領域とを具備する基板、 （ｂ）前記基板内に位置されているゲート信号バスであ
って、前記上表面内に位置されており且つ前記内側領域
へ向かって延在する複数個のトレンチと、前記複数個の
トレンチ内でその壁の上及び前記基板の前記上表面の上
の両方に一様に位置されている酸化物層と、前記酸化物
層の上に形成されている表面構成体と、複数個のゲート
を形成するために前記複数個のトレンチ内へ延在する前
記表面構成体の一部とを有しているゲート信号バス、 （ｃ）前記基板内に位置されており且つ前記表面構成体
の両側に配設されている少なくとも２個のＰ型物質から
なるＰウエル、 （ｄ）前記表面構成体の下側に位置されており各々が前
記少なくとも二つのＰウエルの一方の上方に配設されて
いる少なくとも２個のＮ型物質からなるＮウエル、 （ｅ）前記表面構成体の上に付着形成されている誘電体
層、 （ｆ）前記誘電体層の上に付着形成されている上部金
属、を有することを特徴とするＭＯＳ装置。 - 【請求項８】 請求項７において、前記酸化物層の上の
前記表面構成体が前記複数個のトレンチのうちの４個又
はそれ以上の上方に形成されており、且つ前記複数個の
トレンチが所定の幅だけ離隔されていることを特徴とす
るＭＯＳ装置。 - 【請求項９】 請求項８において、前記所定の幅が拡張
空間電荷境界を与えるためにトレンチフィールド結合を
形成するのに充分な大きさであることを特徴とするＭＯ
Ｓ装置。 - 【請求項１０】 ゲート信号バスを製造するためのトレ
ンチ方法において、 （ａ）基板の上表面内に複数個のトレンチをエッチング
形成し、 （ｂ）前記基板の前記上表面及び前記複数個のトレンチ
の全ての露出された表面上に酸化物層を一様に付着形成
し、 （ｃ）前記基板の前記表面に至るまで前記複数個のトレ
ンチをＮ＋型物質で充填し、 （ｄ）前記複数個のトレンチのうちの少なくとも二つの
上方において前記酸化物層の上にＮ＋型物質から表面構
成体を形成し、 （ｅ）前記基板内にＰ型イオンからなる少なくとも１個
のＰウエルを前記表面構成体のそばに位置させて形成
し、 （ｆ）前記基板内にＮ型イオンからなる少なくとも１個
のＮウエルを前記表面構成体のそばに位置させ且つ前記
少なくとも１個のＰウエルの上方に位置させて形成し、 （ｇ）前記表面構成体の各々の上にソースコンタクト用
のギャップをそれらの間に残存させながら誘電体層を付
着形成し、 （ｈ）前記誘電体層及び前記ギャップの両方の上に上部
金属を付着形成する、上記各ステップを有することを特
徴とするトレンチ方法。 - 【請求項１１】 請求項１０において、前記酸化物層の
上に前記表面構成体を形成するステップを前記複数個の
トレンチのうちの４個又はそれ以上の上方において実施
し、且つ前記複数個のトレンチが所定の幅だけ離隔され
ていることを特徴とするトレンチ方法。 - 【請求項１２】 請求項１１において、前記所定の幅が
拡張空間電荷境界を与えるためにトレンチフィールド結
合を形成するのに充分な大きさであることを特徴とする
トレンチ方法。 - 【請求項１３】 請求項１０において、前記少なくとも
１個のＰウエルを形成するステップを、前記基板内にＰ
型イオンを注入することによって行い、且つ前記少なく
とも１個のＮウエルを形成するステップを前記基板内に
Ｎ型イオンを注入することによって行うことを特徴とす
るトレンチ方法。
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