KR100245814B1 - 정전기 보호 트랜지스터와 이를 가진 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명의 정전기 보호 트랜지스터는 제 1 전도형의 반도체 기판과, 채널영역을 한정하기 위해 상기 반도체 기판상에 형성된 필드산화막과, 상기 채널영역상에 형성된 게이트 산화막과, 상기 게이트산화막상에 형성된 게이트전극과, 상기 게이트전극의 측벽에 형성된 스페이서와, 상기 게이트전극의 표면상에 형성된 저저항금속층과, 상기 게이트전극의 양단에 인접한 상기 필드산화막에 형성된 홈의 하방의 반도체기판의 표면근방에 형성되고 상기 게이트전극의 엣지까지 확산된 제 2 전도형의 불순물영역을 포함한다.
Description
본 발명은 반도체 장치의 정전기 보호 트랜지스터 및 그 제조방법에 관한 것으로서, 특히 성능이 향상되고 공정이 단순한 정전기 보호 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 칩은 반도체소자의 고집적화 및 미세화 추세에 따라 게이트 산화막의 박막화로 정전기에 무척 약하다. 패키지된 칩의 단자를 통하여 정전기가 내부회로에 인가될 경우에 회로를 구성하는 반도체 소자가 파괴된다. 이렇게 파괴된 반도체소자는 칩전체 또는 회로시스템의 동작에 악영향을 줄 수도 있다.
반도체 칩의 레이아웃 디자인룰이 1.2㎛이상의 채널길이를 가질 때에는 트랜지스터의 소스/드레인구조가 싱글 드레인구조로 되어 있어 정전기에 그리 약하지 않다. 그렇지만, 채널길이가 1.2㎛이하로 작아지면서 트랜지스터의 소스/드레인간 항복(breakdown )내압을 크게 하고 드레인의 전기장에 대한 내성을 높이기 위하여 드레인구조를 더블 드레인(DDD;Double Doped Drain/source )구조 또는 LDD(Lightly Doped Drain/source )구조를 채용하고 있다. DDD 또는 LDD구조에서는 정전기에 취약하게 된다.
따라서, 반도체 칩에서는 내부회로와 단자 사이에 형성된 입출력회로에 정전기 보호 소자 또는 회로를 구성하여 외부로부터 유입되는 정전기를 반도체 기판 또는 구동전원전압으로 바이패스시켜서 내부회로를 보호하고 있다.
일반적으로 내부회로와 입출력회로를 가진 반도체장치는 전체 공정을 단순화하기 위하여 내부회로의 트랜지스터와 입출력회로에 형성된 정전기 보호 트랜지스터를 동일 공정에 의해 형성하게 된다.
따라서, 내부회로의 트랜지스터는 상술한 바와 같이 소자의 신뢰성 및 성능을 향상시키기 위하여 DDD 또는 LDD구조로 구성하고, 또한 소스/드레인영역의 면저항 및 콘택저항을 줄이기 위하여 고융점 실리사이드층을 소스/드레인영역 상에 형성하게 된다. 그러므로, 동일 공정에 의해 형성되는 입출력회로의 정전기 보호 트랜지스터도 DDD, LDD구조와 고융점 실리사이드층을 가지게 된다.
그러나, DDD, LDD 구조는 정전기에 약하고, 고융점 실리사이드층은 결과적으로 게이트와 소스/드레인 콘택 사이의 거리를 좁히게 되므로 정전기 보호 에 악영향을 주게 된다.
그러므로, 관련 기술분야에서는 일단 내부회로 및 입출력회로의 트랜지스터를 동일 공정으로 형성한 다음에 입출력회로의 정전기 보호 트랜지스터에 대해서만 소스/드레인을 DDD 또는 LDD구조에서 다시 싱글 드레인구조로 만들기 위하여 플러그 이온주입공정을 실행하고 이어서, 소스/드레인영역상에 형성된 고융점 실리사이드층을 제거하기 위하여 사진식각공정을 실행하고 있다.
따라서, 이러한 추가공정에 의해 공정 단순화가 방해받게 되며 소스/드레인여역상의 고용점 실리사이드층의 식각공정에 의해 소스/드레인영역의 표면이 고칠어지게 되므로 그만큼 누설전류의 양이 증가하게 되므로 정전기 보호 트랜지스터, 즉 플러그 트랜지스터의 성능이 떨어지는 문제가 있었다.
본 발명의 목적은 이와같은 관련 기술분야의 문제점을 해결하기 위하여 성능이 향상되고 공정 단순화를 이룰 수 있는 반도체장치의 정전기 보호 트랜지스터와 그 제조방법을 제공하고자 한다.
상기 목적을 달성하기 위하여 본 발명의 정전기 보호 트랜지스터는 제 1 전도형의 반도체 기판과, 채널영역을 한정하기 위해 상기 반도체 기판상에 형성된 필드산화막과, 상기 채널영역상에 형성된 게이트 산화막과, 상기 게이트산화막상에 형성된 게이트전극과, 상기 게이트전극의 측벽에 형성된 스페이서와, 상기 게이트전극의 표면상에 형성된 저저항금속층과, 상기 게이트전극의 양단에 인접한 상기 필드산화막에 형성된 홈의 하방의 반도체기판의 표면근방에 형성되고 상기 게이트전극의 엣지까지 확산된 제 2 전도형의 불순물영역을 포함한다.
또한, 본 발명의 반도체장치의 제조방법은 제 1 도전형의 반도체 기판의 입출력회로영역의 플러그 트랜지스터의 채널영역과 내부회로영역의 액티브영역을 제외한 소자분리영역에 필드산화막을 형성하는 단계와, 상기 액티브영역과 채널영역상에 게이트절연막을 형성하는 단계와, 상기 액티브영역의 중앙부와 상기 채널영역의 게이트 절연막상에 게이트전극을 형성하는 단계와, 상기 게이트전극을 이온주입 마스크로 사용하여 저농도의 제 2 도전형의 불순물을 이온주입하는 단계와, 상기 게이트전극의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 이온주입 마스크로 사용하여 고농도의 제 2 도전형의 불순물을 이온주입하는 단계와, 상기 게이트전극의 표면 및 상기 액티브영역의 노출된 부분에 고융점 금속 실리사이드층을 형성하는 단계와, 상기 입출력회로영역의 플러그 트랜지스터의 소스/드레인영역에 대응하는 필드산화막에 소정 깊이의 홈을 형성하는 단계와, 상기 홈을 통하여 고농도의 제 2 도전형의 불순물을 이온주입하는 단계와, 결과물 상에 절연막을 덮고 절연막에 콘택홀을 형성한 다음에 금속배선을 형성하는 단계를 포함한다.
도 1은 본 발명에 의한 반도체장치의 단면구성을 나타낸 도면.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 제조공정순서를 나타낸 도면.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 1은 본 발명에 의한 반도체장치의 단면구조를 나타낸다.
도 1의 반도체장치는 내부회로영역(100)의 트랜지스터와 입출력회로영역(200)의 정전기 보호 트랜지스터, 즉 플러그 트랜지스터를 포함한다. 플러그 트랜지스터는 제 1 전도형, 피형의 반도체 기판(10)과, 채널영역을 한정하기 위해 상기 반도체 기판상에 형성된 필드산화막(12)과, 상기 채널영역상에 형성된 게이트 산화막(14)과, 상기 게이트산화막(14)상에 형성된 게이트전극(16)과, 상기 게이트전극(16)의 측벽에 형성된 스페이서(18)와, 상기 게이트전극(16)의 표면상에 형성된 저저항금속층, 즉 고융점 금속 실리사이드층(18)과, 상기 게이트전극(16)의 양단에 인접한 상기 필드산화막(12)에 형성된 홈의 하방의 반도체기판(10)의 표면근방에 형성되고 상기 게이트전극(16)의 엣지까지 확산된 제 2 전도형, 엔형의 불순물영역(26)을 포함한다. 미설명부호 28은 절연층, 30은 콘택플러그, 32는 금속층이다.
즉, 본 발명의 플러그 트랜지스터는 내부회로영역(100)의 트랜지스터와 비교하여 다른 점은 소스/드레인영역(26)이 필드산화막(12)의 하방에 형성되므로 그 표면에 고융점 금속 실리사이드층이 형성되지 않는다는 것이다. 따라서, 플러그 트랜지스터에는 소스/드레인영역상에 고융점 금속 실리사이드층이 형성되지 않으므로 정전기에 강한 구조를 가지게 된다.
도 2 내지 도 6을 참조하여 본 발명에 의한 반도체장치의 제조공정을 설명하면 다음과 같다.
도 2를 참조하면, 통상의 반도체 제조공정에 따라 피형 반도체 기판(10)에 패드산화막을 100~300Å두께로 형성한다. 패드산화막 위에 질화막을 1000~2000Å두께로 형성한다. 질화막상에 포토레지스트를 도포하고 사진공정을 통하여 액티브영역을 제외한 소자분리영역을 오픈시킨다. 오픈된 소자분리영역의 질화막을 식각한다. 열산화에 의해 소자분리영역에 3000~5500Å 두께의 필드산화막을 성장시킨다. 액티브영역상에 남아 있는 포토레지스터를 제거하고 이어서 인산으로 남아 있는 질화막을 제거한다. 액티브영역상에 열산화에 의해 희생산화막을 120~240Å두께로 성장시킨다. 트랜지스터의 문턱전압값을 조정하기 위하여 액티브영역에 채널이온주입을 한다. 습식식각공정에 의해 액티브영역상의 산화막을 제거하고 게이트산화막(14)을 40~160Å두께로 형성한다. 결과물상에 폴리실리콘층을 형성하고 폴리실리콘층상에 포토레지스트를 도포한다. 사진공정에 의해 게이트전극부분만 남기고 나머지 부분의 포토레지스터를 제거한다. 남겨진 포토레지스터를 식각마스크로 사용하여 오픈된 폴리실리콘을 건식식각으로 제거하여 게이트전극(16)을 형성한다.
여기서, 도 2에 도시한 바와같이 내부회로영역(100)의 트랜지스터는 필드산화막(12)와 게이트전극(16)의 사이에 소스/드레인영역의 표면이 확보되어 있지만 입출력회로영역(200)의 플러그 트랜지스터의 게이트전극(16)과 필드산화막(12)은 엣지부분이 서로 얼라인되도록 형성된다. 바람직하기로는 게이트전극의 엣지와 필드산화막의 엣지가 서로 0.1~0.2㎛정도로 중첩되도록 한다.
남겨진 포토레지스터를 제거하고 내부회로영역(100)의 트랜지스터의 저농도의 소스/드레인영역(20)을 형성하기 위하여 게이트전극(16)을 이온주입마스크로 사용하여 액티브영역에 저농도의 엔형 불순물을 이온주입한다. 입출력회로영역(200)의 플러그 트랜지스터의 소스/드레인영역이 될 부분은 필드산화막으로 가려져 있으므로 이온주입이 되지 않는다.
도 3를 참조하면, 결과물상에 질화막를 침적한 다음에 에치백공정에 의해 게이트전극의 측벽에 스페이서(18)를 형성한다. 이때, 스페이서는 내부회로영역(100)과 입출력회로영역(200)의 게이트전극(14)의 측벽에 동시에 형성된다.
도 4을 참조하면, 내부회로영역(100)의 트랜지스터의 고농도의 소스/드레인영역(22)을 형성하기 위하여 형성된 스페이서(18)를 이온주입마스크로 사용하여 액티브영역에 고농도의 엔형불순물을 이온주입한다.
도 5를 참조하면, 결과물상에 티타늄 또는 코발트와 같은 고융점금속을 200~500Å 두께로 침적한 다음에 RTA(Rapid Temperature Anneal )공정 또는 튜브 어닐링공정에 의해 침적된 고융점금속을 실리사이드화시킨다. 이때, 고융점금속 실리사이드층(24)의 두께는 300~800Å로 된다. 실리사이드화가 안된 고융점금속을 제거하면 소스/드레인영역의 표면과 게이트전극(16) 상에만 고융점금속 실리사이드층(24)이 남게된다. 마찬가지로 입출력회로영역(200)의 플러그 트랜지스터의 게이트전극(16)상에는 고융점 금속 실리사이드층(24)이 형성되지만 소스/드레인영역은 필드산화막으로 덮어져 있으므로 고융점 금속 실리사이드층이 형성되지 않는다.
도 6을 참조하면, 결과물상에 포토레지스트를 덮고 사진공정을 통하여 입출력회로영역(200)의 플러그 트랜지스터의 영역만 오픈시킨다. 남겨진 포토레지스트와 측벽스페이서(18)를 가진 게이트전극(16)을 식각마스크로 사용하여 실리콘기판의 표면으로부터 80~150Å정도의 두께로 남도록 오픈된 영역의 필드산화막(12)을 건식식각공정에 의해 식각한다.
식각후에는 플러그 트랜지스터의 소스/드레인영역(26)을 형성하기 위하여 필드산화막의 식각된 부분을 통하여 엔형 불순물,예컨대 인(Phosphorus )을 에너지 80KeV, 불순물농도 1.5E15~3.0E15/㎠조건으로 이온주입한다.
이와같이 내부회로와 입출력회로의 트랜지스터를 형성한 다음에는 도 1에 도시한 바와같이, 결과물상에 절연층(28)을 덮고 절연층(28)에 소스/드레인 콘텍홀을 형성하고 통상의 텅스텐 플러그형성공정에 의해 콘택홀내에 텡스텐 플러그(30)를 형성하고 금속공정을 통하여 금속층(32)을 형성한다.
이상과 같이 본 발명에서는 내부회로의 트랜지스터와 입출력회로의 정전기 보호 용 플러그 트랜지스터를 형성함에 있어서, 플러그 트랜지스터의 소스/드레인영역은 필드산화막을 식각하고 플러그 이온주입을 통하여 형성함으로써 내부회로의 트랜지스터의 제조시 형성되는 고융점 금속 실리사이드층이 플러그 트랜지스터의 소스/드레인영역에 형성되지 않게 되므로 3000V정도의 정전기에도 견딜 수 있는 고성능의 플러그 트랜지스터를 형성할 수 있다.
Claims (6)
- 제 1 전도형의 반도체 기판;채널영역을 한정하기 위해 상기 반도체 기판상에 형성된 필드산화막;상기 채널영역상에 형성된 게이트 산화막;상기 게이트산화막상에 형성된 게이트전극;상기 게이트전극의 측벽에 형성된 스페이서;상기 게이트전극의 표면상에 형성된 저저항금속층; 및상기 게이트전극의 양단에 인접한 상기 필드산화막에 형성된 홈의 하방의 반도체기판의 표면근방에 형성되고 상기 게이트전극의 엣지까지 확산된 제 2 전도형의 불순물영역을 포함하는 것을 특징으로 하는 반도체장치의 정전기 보호 트랜지스터.
- 제 1 항에 있어서, 상기 필드산화막과 게이트전극은 엣지부분이 0.1~0.2㎛정도 중첩되는 것을 특징으로 하는 반도체장치의 정전기 보호 트랜지스터.
- 제 1 도전형의 반도체 기판의 입출력회로영역의 플러그 트랜지스터의 채널영역과 내부회로영역의 액티브영역을 제외한 소자분리영역에 필드산화막을 형성하는 단계;상기 액티브영역과 채널영역상에 게이트절연막을 형성하는 단계;상기 액티브영역의 중앙부와 상기 채널영역의 게이트 절연막상에 게이트전극을 형성하는 단계;상기 게이트전극을 이온주입 마스크로 사용하여 저농도의 제 2 도전형의 불순물을 이온주입하는 단계;상기 게이트전극의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 이온주입 마스크로 사용하여 고농도의 제 2 도전형의 불순물을 이온주입하는 단계;상기 게이트전극의 표면 및 상기 액티브영역의 노출된 부분에 고융점 금속 실리사이드층을 형성하는 단계;상기 입출력회로영역의 플러그 트랜지스터의 소스/드레인영역에 대응하는 필드산화막에 소정 깊이의 홈을 형성하는 단계;상기 홈을 통하여 고농도의 제 2 도전형의 불순물을 이온주입하는 단계;결과물 상에 절연막을 덮고 절연막에 콘택홀을 형성한 다음에 금속배선을 형성하는 단계를 구비하는 것을 특징으로 하는 정전기 보호 트랜지스터를 가진 반도체장치의 제조방법.
- 제 3 항에 있어서, 상기 홈바닥과 반도체 기판의 표면과의 두께는 80~150Å인 것을 특징으로 하는 특징으로 하는 정전기 보호 트랜지스터를 가진 반도체장치의 제조방법.
- 제 3 항에 있어서, 상기 고융점 금속은 코발트 또는 티타늄인 것을 특징으로 하는 특징으로 하는 정전기 보호 트랜지스터를 가진 반도체장치의 제조방법.
- 제 3 항에 있어서, 상기 홈을 통한 이온주입공정은 인(Phosphorus )을 에너지 80KeV, 불순물농도 1.5E15~3.0E15/㎠조건으로 이온주입하는 것을 특징으로 하는 정전기 보호 트랜지스터를 가진 반도체장치의 제조방법.
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