JP2502787B2 - Ｍｏｓ型薄膜トランジスタの製造方法 - Google Patents
Ｍｏｓ型薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、MOS型薄膜トランジスタの製造方法に関
し、さらに詳しくは、ポリシリコンとSOI構造を用いたM
OS型薄膜トランジスタの製造方法に関するものである。
この発明により製造された薄膜トランジスタは、ことに
スタティックRAMでの負荷用素子として有用である。
し、さらに詳しくは、ポリシリコンとSOI構造を用いたM
OS型薄膜トランジスタの製造方法に関するものである。
この発明により製造された薄膜トランジスタは、ことに
スタティックRAMでの負荷用素子として有用である。
（ロ）従来の技術及び発明が解決しようとする課題 MOS型薄膜トランジスタ（MOS−TFT）は大面積LSIの液
晶表示素子（LCD）や大容量LSIのスタティックRAMの負
荷素子に広く用いられている。これらの素子は、ポリシ
リコンの薄膜が蒸着（deposition）によって作製されて
いるため通常、非常に高い密度の欠陥を有している。そ
の結果、これらの膜において形成されるｐ−ｎ接合での
リーク電流は、単結晶による場合に比して非常に大き
い。
晶表示素子（LCD）や大容量LSIのスタティックRAMの負
荷素子に広く用いられている。これらの素子は、ポリシ
リコンの薄膜が蒸着（deposition）によって作製されて
いるため通常、非常に高い密度の欠陥を有している。そ
の結果、これらの膜において形成されるｐ−ｎ接合での
リーク電流は、単結晶による場合に比して非常に大き
い。
第５図（ａ）〜（ｃ）に、通常のポリシリコンMOS−T
FTの基本構造及びドレイン電流−ゲート電圧特性（Id−
Vgs）を示した。図中、Ｓはソース、Ｇはゲート、Ｄは
ドレインを示す。ここで、ゲート電圧がゼロ（Vgs＝
０）でドレイン−ソース電圧が通常の設定（Vds＝Vdd）
の場合のドレイン電流（Id）をオフ電流（I OFF）と
し、ゲート電圧及びドレイン電圧が共に通常の設定（Vg
d＝Vds＝Vdd）の場合のドレイン電流（Id）をオン電流
（ION）とした。
FTの基本構造及びドレイン電流−ゲート電圧特性（Id−
Vgs）を示した。図中、Ｓはソース、Ｇはゲート、Ｄは
ドレインを示す。ここで、ゲート電圧がゼロ（Vgs＝
０）でドレイン−ソース電圧が通常の設定（Vds＝Vdd）
の場合のドレイン電流（Id）をオフ電流（I OFF）と
し、ゲート電圧及びドレイン電圧が共に通常の設定（Vg
d＝Vds＝Vdd）の場合のドレイン電流（Id）をオン電流
（ION）とした。
オフ電流すなわちリーク電流はドレインのデプリーシ
ョン領域での再結合−生成機構（recombination−gener
ation mechanism）に複雑にからんでいる。さらに加え
ポリシリコンの様な結晶欠陥が高い半導体膜において
は、この機構はデプリーション層内でドレイン−ゲート
間の電界によって増強される。オフ電流の依存性は下式
によって示すことができる。
ョン領域での再結合−生成機構（recombination−gener
ation mechanism）に複雑にからんでいる。さらに加え
ポリシリコンの様な結晶欠陥が高い半導体膜において
は、この機構はデプリーション層内でドレイン−ゲート
間の電界によって増強される。オフ電流の依存性は下式
によって示すことができる。
IOFF＝qkTπσVthn1(NTS/Sg)Wtp（ε1SEo/qNd）exp（Em
/Eo） ……［Ｉ］ （式中、ｑは電荷、 ｋはボルツマン定数、 Ｔは絶対温度、 NTSはトラップ密度（eV/cm2） Ｗはトランジスタのチャンネル幅、 εｓはシリコンでの誘電率、 Ndはドナー濃度、 σは有効捕獲断面、 Vthは熱速度、 niは固有半導体担体濃度、 Sgはポリシリコンの粒径、 Eoは定数（１×105V/cm）、 Emはデプリーション層の最大電界） 上記最大電界（Em）は下式で表わすことができる。
/Eo） ……［Ｉ］ （式中、ｑは電荷、 ｋはボルツマン定数、 Ｔは絶対温度、 NTSはトラップ密度（eV/cm2） Ｗはトランジスタのチャンネル幅、 εｓはシリコンでの誘電率、 Ndはドナー濃度、 σは有効捕獲断面、 Vthは熱速度、 niは固有半導体担体濃度、 Sgはポリシリコンの粒径、 Eoは定数（１×105V/cm）、 Emはデプリーション層の最大電界） 上記最大電界（Em）は下式で表わすことができる。
Em＝E1＋E2 E2＝α［（Cox/ε1S）（Vgs−Vds−VFB）］ ここでαは外縁電界因子（〜0.5）、Coxはトランジス
タの単位面積当りのゲート酸化膜容量である。また、電
界Emの効果は、指数関数的エンハンスメント因子Fe＝ex
p（Em/Eo）によって与えられ、この指数関数的依存性は
ゲート及びドレイン電圧と共に素子のオフ電流を著しく
増加させる。
タの単位面積当りのゲート酸化膜容量である。また、電
界Emの効果は、指数関数的エンハンスメント因子Fe＝ex
p（Em/Eo）によって与えられ、この指数関数的依存性は
ゲート及びドレイン電圧と共に素子のオフ電流を著しく
増加させる。
ところで、バッテリーで作動するスタティックRAMを
必要とする用途において、待機（standby）電力の消費
を非常に低くすることが重要である。このような用途の
ために、スタティックRAMのセル中の負荷素子として、
第６図（ａ）〜（ｄ）に示すようなポリシリコンPMOS T
FTが提案されている。図中、（ａ）は平面図、（ｂ）は
Ｙ−Ｙ′断面図、（ｃ）はＸ−Ｘ′断面図を各々示すも
のであり、（ｄ）は等価回路図である。そして、図中、
21は第１層間酸化膜、22は第２層間酸化膜、23は第３ポ
リシリコン層、24は第２ポリシリコン層、25は第１ポリ
シリコン層、26はWSi4層、27はＰ−MOS FETを各々示す
ものであり、Q1〜Q6は素子構成部位を各々示すものであ
る。
必要とする用途において、待機（standby）電力の消費
を非常に低くすることが重要である。このような用途の
ために、スタティックRAMのセル中の負荷素子として、
第６図（ａ）〜（ｄ）に示すようなポリシリコンPMOS T
FTが提案されている。図中、（ａ）は平面図、（ｂ）は
Ｙ−Ｙ′断面図、（ｃ）はＸ−Ｘ′断面図を各々示すも
のであり、（ｄ）は等価回路図である。そして、図中、
21は第１層間酸化膜、22は第２層間酸化膜、23は第３ポ
リシリコン層、24は第２ポリシリコン層、25は第１ポリ
シリコン層、26はWSi4層、27はＰ−MOS FETを各々示す
ものであり、Q1〜Q6は素子構成部位を各々示すものであ
る。
しかしながら、1Mビットを越える容量の高集積度のメ
モリにおいては、待機電流は合計１μＡ以下が要求され
る。従って、ポリシリコンPMOS TFTのオフ電流は0.1pA
未満であることが要求される。この要求を満足するため
に、上記式［Ｉ］に基づいて、粒径が大きく（Sg〜１μ
ｍ）なるような気相成長技術を用いて材料の品質の改善
がなされている。そして最近、非常に薄い膜（tp〜10n
m）が用いられている。
モリにおいては、待機電流は合計１μＡ以下が要求され
る。従って、ポリシリコンPMOS TFTのオフ電流は0.1pA
未満であることが要求される。この要求を満足するため
に、上記式［Ｉ］に基づいて、粒径が大きく（Sg〜１μ
ｍ）なるような気相成長技術を用いて材料の品質の改善
がなされている。そして最近、非常に薄い膜（tp〜10n
m）が用いられている。
しかしながらかかる薄い膜は、大量生産上、製造及び
制御が非常に困難である。
制御が非常に困難である。
一方、オフ電流を減少させる技術として、第７図
（ａ）及び（ｂ）に示すごときドレインオフセット構造
が提案されている。この場合ゲート電極がTFTチャンネ
ル又は素子本体の下に位置するため、TFTチャンネルは
フォトレジストマスクによって設定される。かかる技術
における問題点は、高集積スタティックRAMに要求され
るようなサブミクロンサイズの素子においてゲート電極
を下方に配した状態でチャンネルをこの（下方）のゲー
ト電極に重ね合わせながら形成する難しさである。第７
図（ｃ）に示されるように、バルクNMOSトランジスタの
チャンネル長は最小寸法であり、位置合わせの許容誤差
はほぼDM＝Ln/2である。従って、ポリシリコンPMOSトラ
ンジスタにおいてゲート制御されうるチャネル長は、０
〜Lnの間で変動することとなる（第７図（ｄ）、（ｅ）
参照）。
（ａ）及び（ｂ）に示すごときドレインオフセット構造
が提案されている。この場合ゲート電極がTFTチャンネ
ル又は素子本体の下に位置するため、TFTチャンネルは
フォトレジストマスクによって設定される。かかる技術
における問題点は、高集積スタティックRAMに要求され
るようなサブミクロンサイズの素子においてゲート電極
を下方に配した状態でチャンネルをこの（下方）のゲー
ト電極に重ね合わせながら形成する難しさである。第７
図（ｃ）に示されるように、バルクNMOSトランジスタの
チャンネル長は最小寸法であり、位置合わせの許容誤差
はほぼDM＝Ln/2である。従って、ポリシリコンPMOSトラ
ンジスタにおいてゲート制御されうるチャネル長は、０
〜Lnの間で変動することとなる（第７図（ｄ）、（ｅ）
参照）。
また、オフ電流を減少してON/OFF比を改善すべく、第
８図（ａ）、（ｂ）のごときソース及びドレインオフセ
ット（Rs,Rd）を有するLDD（Low Doped Drain）構造も
提案されている。この構造は、ソース、ドレイン共に低
いドープ領域であって、対称構造である。従って、ソー
ス電極の直列抵抗が生じ、それによりトランジスタのオ
ン電流の減少をもたらす。
８図（ａ）、（ｂ）のごときソース及びドレインオフセ
ット（Rs,Rd）を有するLDD（Low Doped Drain）構造も
提案されている。この構造は、ソース、ドレイン共に低
いドープ領域であって、対称構造である。従って、ソー
ス電極の直列抵抗が生じ、それによりトランジスタのオ
ン電流の減少をもたらす。
この発明は、かかる状況下なされたものであり、製造
困難な非常に薄い膜を要することなく、オフ電流の小さ
な新しい自己整合非対称オフセット構造のMOS型薄膜ト
ランジスタの製造方法を提供しようとするものである。
困難な非常に薄い膜を要することなく、オフ電流の小さ
な新しい自己整合非対称オフセット構造のMOS型薄膜ト
ランジスタの製造方法を提供しようとするものである。
（ハ）課題を解決するための手段及び作用 かくしてこの発明によれば、表面に絶縁層が設けられ
た基板上又は絶縁性基板上に、所定の形状のポリシリコ
ン層を形成し、全面に絶縁膜を形成した後、該絶縁膜に
ソース電極及びドレイン電極とコンタクトをとる領域を
開口する第１の工程と、該開口部から不純物を導入し、
上記ポリシリコン層に第１のソース領域及びドレイン領
域を形成する第２の工程と、上記絶縁膜上に上記ソース
電極と上記ドレイン電極と上記ソース電極及び上記ドレ
イン領域に対してオフセットを有するゲート電極とを形
成した後、該ゲート電極と上記ドレイン電極との間の領
域上にレジストパターンを形成する第３の工程と、上記
ゲート電極、上記ソース電極、上記ドレイン電極及び上
記レジストパターンをマスクとして、上記第１のソース
領域を形成する不純物と同じ導電型の不純物を注入し、
上記第１のソース領域と電気的に接続するように第２の
ソース領域を形成する第４の工程を有することを特徴と
する、MOS型薄膜トランジスタの製造方法及び、上記第
４の工程の後、第４の工程で注入された不純物と同じ導
電型で且つ、より低濃度の不純物を上記ゲート電極、上
記ソース電極、上記ドレイン電極をマスクとしてイオン
注入する第５の工程を有することを特徴とする、請求項
１記載のMOS型薄膜トランジスタの製造方法が提供され
る。
た基板上又は絶縁性基板上に、所定の形状のポリシリコ
ン層を形成し、全面に絶縁膜を形成した後、該絶縁膜に
ソース電極及びドレイン電極とコンタクトをとる領域を
開口する第１の工程と、該開口部から不純物を導入し、
上記ポリシリコン層に第１のソース領域及びドレイン領
域を形成する第２の工程と、上記絶縁膜上に上記ソース
電極と上記ドレイン電極と上記ソース電極及び上記ドレ
イン領域に対してオフセットを有するゲート電極とを形
成した後、該ゲート電極と上記ドレイン電極との間の領
域上にレジストパターンを形成する第３の工程と、上記
ゲート電極、上記ソース電極、上記ドレイン電極及び上
記レジストパターンをマスクとして、上記第１のソース
領域を形成する不純物と同じ導電型の不純物を注入し、
上記第１のソース領域と電気的に接続するように第２の
ソース領域を形成する第４の工程を有することを特徴と
する、MOS型薄膜トランジスタの製造方法及び、上記第
４の工程の後、第４の工程で注入された不純物と同じ導
電型で且つ、より低濃度の不純物を上記ゲート電極、上
記ソース電極、上記ドレイン電極をマスクとしてイオン
注入する第５の工程を有することを特徴とする、請求項
１記載のMOS型薄膜トランジスタの製造方法が提供され
る。
この発明によって製造されるTFT構造によれば、イ）
ゲートとドレインとの間のドレインオフセットによって
ドレインにおける反転バイアス接合デプリーション領域
での最大電界を減少でき、ロ）電界エンハンスメント因
子及びオフ電流を減少させることができる。また、自己
整合的ソース形成によってソースの寄生抵抗によるオン
電流の低下を伴うことなくゲート電圧の直接印加がで
き、さらにハ）ドレインオフセットが自己整合され、上
部ゲートとドレイン電極との分離が正確に設定されるた
め、製造も簡略化される。
ゲートとドレインとの間のドレインオフセットによって
ドレインにおける反転バイアス接合デプリーション領域
での最大電界を減少でき、ロ）電界エンハンスメント因
子及びオフ電流を減少させることができる。また、自己
整合的ソース形成によってソースの寄生抵抗によるオン
電流の低下を伴うことなくゲート電圧の直接印加がで
き、さらにハ）ドレインオフセットが自己整合され、上
部ゲートとドレイン電極との分離が正確に設定されるた
め、製造も簡略化される。
この発明の自己整合非対称ドレインオフセット構造の
MOS薄膜トランジスタのうち、シングルゲート構造のも
のを第１図及び第２図に示した。もちろんこの発明のMO
SSTFTは、第３図に示されるようにダブルゲート構造の
ものであってもよい。
MOS薄膜トランジスタのうち、シングルゲート構造のも
のを第１図及び第２図に示した。もちろんこの発明のMO
SSTFTは、第３図に示されるようにダブルゲート構造の
ものであってもよい。
またこの発明のトランジスタは、NMOS型であってもPM
OS型であってもよいが、以下、第２図に示すPMOS型を代
表して説明する。
OS型であってもよいが、以下、第２図に示すPMOS型を代
表して説明する。
図に示されるごとく、この発明の一実施例のPMOSTFT
において、石英のごとき絶縁体又は半導体からなる基板
１上に、絶縁層２が成長又は堆積される。そして、この
絶縁層２上に半導体薄膜トランジスタ主要部３が蒸着形
成され、次いでMOSゲート酸化膜４がCVD法又は熱酸化に
よって形成される。酸化膜４にはコンタクトホール5,
5′が開口され、薄膜トランジスタ主要部３は、これら
コンタクトホールの位置においては高濃度のｐ型（P+）
にドープされている。
において、石英のごとき絶縁体又は半導体からなる基板
１上に、絶縁層２が成長又は堆積される。そして、この
絶縁層２上に半導体薄膜トランジスタ主要部３が蒸着形
成され、次いでMOSゲート酸化膜４がCVD法又は熱酸化に
よって形成される。酸化膜４にはコンタクトホール5,
5′が開口され、薄膜トランジスタ主要部３は、これら
コンタクトホールの位置においては高濃度のｐ型（P+）
にドープされている。
ポリシリコン又は金属からなる上部電極層は蒸着及び
パターン形成されて、ゲート、ソース及びドレイン電極
6,7,8を構成している。ゲート及びドレイン電極に重な
るようなフォトレジストマスクを用いることにより、ボ
ロンのイオン注入が行われ、第２図に示されるように自
己整合されたソースＳ及びドレインオフセット領域９が
形成される。そして、フォトレジストを除去し、さらに
低濃度のボロンのイオン注入を行うことにより、第１図
に示すように非対称LDDオフセット構造（LDD領域10）が
形成される。
パターン形成されて、ゲート、ソース及びドレイン電極
6,7,8を構成している。ゲート及びドレイン電極に重な
るようなフォトレジストマスクを用いることにより、ボ
ロンのイオン注入が行われ、第２図に示されるように自
己整合されたソースＳ及びドレインオフセット領域９が
形成される。そして、フォトレジストを除去し、さらに
低濃度のボロンのイオン注入を行うことにより、第１図
に示すように非対称LDDオフセット構造（LDD領域10）が
形成される。
かかるTFT構造の特徴は、イ）上部電極形状、ロ）ゲ
ートとドレイン間の低濃度ｐ型又はｎ型ドーピングのオ
フセット領域、ハ）コンタクトホールを介してのドレイ
ンの高濃度ドーピング及びニ）高濃度ドープのソースを
伴うソース−ゲートの自己整合構造による、ソースの直
列抵抗の減少、である。
ートとドレイン間の低濃度ｐ型又はｎ型ドーピングのオ
フセット領域、ハ）コンタクトホールを介してのドレイ
ンの高濃度ドーピング及びニ）高濃度ドープのソースを
伴うソース−ゲートの自己整合構造による、ソースの直
列抵抗の減少、である。
（ニ）実施例 以下、この発明の自己整合非対称ドレインオフセット
MOSTFTについてダブルゲートTFTの製造実施例（第４図
（ａ）〜（ｇ））を参照して詳しく説明する。
MOSTFTについてダブルゲートTFTの製造実施例（第４図
（ａ）〜（ｇ））を参照して詳しく説明する。
まず、第４図（ａ）に示されるように、シリコン基板
1A上に絶縁酸化膜層2Aが成長又は堆積され、次いでTFT
下部ゲート電極6A（ポリシリコン）が堆積されフォトエ
ッチングによりパターン形成される。
1A上に絶縁酸化膜層2Aが成長又は堆積され、次いでTFT
下部ゲート電極6A（ポリシリコン）が堆積されフォトエ
ッチングによりパターン形成される。
次いで、第４図（ｂ）に示されるように、酸化膜4Aが
熱酸化又はCVD堆積により形成されてTFT下部ゲート電極
6Aの誘電体が構成され、フォトエッチングによりコンタ
クトホール５′が開口される。そして、第４図（ｃ）に
示されるように、第２のポリシリコン層3Aが堆積されフ
ォトエッチングによりパターン形成されてポリシリコン
薄膜トランジスタ本体が構成される。
熱酸化又はCVD堆積により形成されてTFT下部ゲート電極
6Aの誘電体が構成され、フォトエッチングによりコンタ
クトホール５′が開口される。そして、第４図（ｃ）に
示されるように、第２のポリシリコン層3Aが堆積されフ
ォトエッチングによりパターン形成されてポリシリコン
薄膜トランジスタ本体が構成される。
次いで、酸化膜4Bが熱酸化成長又はCVD堆積されて上
部電極の絶縁膜が構成され、他方のコンタクトホール５
がフォトエッチングにより開口される。このエッチング
後、第４図（ｄ）に示されるように、このフォトレジス
ト11をマスクとして、イオン注入が行われ、典型的には
ボロンの注入量５×1015cm-2程度のドーピングがドレイ
ン領域Ｄとソース領域の一部になされる。このイオン注
入の後、フォトレジスト11は除去される。
部電極の絶縁膜が構成され、他方のコンタクトホール５
がフォトエッチングにより開口される。このエッチング
後、第４図（ｄ）に示されるように、このフォトレジス
ト11をマスクとして、イオン注入が行われ、典型的には
ボロンの注入量５×1015cm-2程度のドーピングがドレイ
ン領域Ｄとソース領域の一部になされる。このイオン注
入の後、フォトレジスト11は除去される。
ただし、ドレインの高濃度ドーピングのためのイオン
注入は、酸化膜4Bのエッチングの前に行うことができ、
この場合酸化層を介してのイオン注入はチャンネリング
の防止に役立つ。
注入は、酸化膜4Bのエッチングの前に行うことができ、
この場合酸化層を介してのイオン注入はチャンネリング
の防止に役立つ。
次いで、第４図（ｅ）に示すように、金属又は第３の
ポリシリコン層が堆積されフォトエッチングによってパ
ターン化されて上部ゲート電極6B、ソース電極７、ドレ
イン電極８が形成される。そして、第９図（ｆ）に示さ
れるようにドレイン−オフセット領域９上にフォトレジ
ストマスク12が形成され、高濃度のイオン注入（〜５×
1015cm-2）が行われて自己整合ソース領域Ｓが形成され
る（第４図（ｈ′））。その後、フォトレジストマスク
12が除去され、これにより、この発明の自己整合非対称
ドレインオフセットTFTの形成が完了する。
ポリシリコン層が堆積されフォトエッチングによってパ
ターン化されて上部ゲート電極6B、ソース電極７、ドレ
イン電極８が形成される。そして、第９図（ｆ）に示さ
れるようにドレイン−オフセット領域９上にフォトレジ
ストマスク12が形成され、高濃度のイオン注入（〜５×
1015cm-2）が行われて自己整合ソース領域Ｓが形成され
る（第４図（ｈ′））。その後、フォトレジストマスク
12が除去され、これにより、この発明の自己整合非対称
ドレインオフセットTFTの形成が完了する。
なお、この実施例においては、自己整合非対称LDDTFT
構造を構成するため、上記フォトレジストの除去工程に
続いて、第９図（ｇ）に示されるごとく、低濃度のイオ
ン注入がさらに行われている。この注入量は素子特性に
適合すべく調整され、通常、ボロンの場合、〜1013cm-2
程度である。
構造を構成するため、上記フォトレジストの除去工程に
続いて、第９図（ｇ）に示されるごとく、低濃度のイオ
ン注入がさらに行われている。この注入量は素子特性に
適合すべく調整され、通常、ボロンの場合、〜1013cm-2
程度である。
（ホ）発明の効果 ポリシリコンTFTは安価で生産出来る素子であり、LC
D、SRAM及び３−Ｄ集積回路等で広く用いられている。
しかし、材料の欠陥密度の高さによって、単結晶半導体
によるトランジスタに比して非常にリークしやすい。ポ
リシリコンMOS−TFTにおけるこの電流リークの一つの原
因は、ゲート電極から容量的に結合された高電界に依る
ドレインＰ−Ｎ接合での電界増強生成−再結合リークで
ある。この発明により製造された自己整合非対称LDD構
造及び自己整合非対称ドレイン構造により、この接合電
界及びオフ電流が低減されることとなる。
D、SRAM及び３−Ｄ集積回路等で広く用いられている。
しかし、材料の欠陥密度の高さによって、単結晶半導体
によるトランジスタに比して非常にリークしやすい。ポ
リシリコンMOS−TFTにおけるこの電流リークの一つの原
因は、ゲート電極から容量的に結合された高電界に依る
ドレインＰ−Ｎ接合での電界増強生成−再結合リークで
ある。この発明により製造された自己整合非対称LDD構
造及び自己整合非対称ドレイン構造により、この接合電
界及びオフ電流が低減されることとなる。
上部ゲート電極は、自己整合ソース領域を形成させ、
トランジスタのオン（駆動）電流を減少させるソースの
寄生直列抵抗を排除する。
トランジスタのオン（駆動）電流を減少させるソースの
寄生直列抵抗を排除する。
さらにゲート及びドレイン電極に重なるフォトレジス
ト用マスクにより、ドレインオフセット領域は容易にか
つ正確に設定される。
ト用マスクにより、ドレインオフセット領域は容易にか
つ正確に設定される。
要約するに、この発明により製造されるTFT構造によ
り、オフ電流が小さくON/OFF比が大きく素子特性の制御
性のよいポリシリコンMOSTFTの実現により歩留りの改善
と低コスト化を可能とする。
り、オフ電流が小さくON/OFF比が大きく素子特性の制御
性のよいポリシリコンMOSTFTの実現により歩留りの改善
と低コスト化を可能とする。
第１図〜第３図は、各々この発明により製造される薄膜
トランジスタの実施例を示す構成説明図、第４図は同じ
く製造工程を示す構成説明図、第５図は従来のMOS型薄
膜トランジスタの基本構造を示す説明図、第６図〜第８
図は同じく従来のMOS型薄膜トランジスタの具体的構造
を各々示す説明図である。 １……基板、1A……シリコン基板、２……絶縁膜層、2A
……絶縁酸化膜層、３……半導体薄膜トランジスタボデ
ィー、3A……第２ポリシリコン層、４……酸化膜、4A,4
B……酸化膜、5,5′……コンタクトホール、６……ゲー
ト電極、6A……TFT下部ゲート電極、6B……TFT上部ゲー
ト電極、７……ソース電極、８……ドレイン電極、９…
…ドレイン−オフセット領域、10……LDD領域、11……
フォトレジスト、12……フォトレジストマスク。
トランジスタの実施例を示す構成説明図、第４図は同じ
く製造工程を示す構成説明図、第５図は従来のMOS型薄
膜トランジスタの基本構造を示す説明図、第６図〜第８
図は同じく従来のMOS型薄膜トランジスタの具体的構造
を各々示す説明図である。 １……基板、1A……シリコン基板、２……絶縁膜層、2A
……絶縁酸化膜層、３……半導体薄膜トランジスタボデ
ィー、3A……第２ポリシリコン層、４……酸化膜、4A,4
B……酸化膜、5,5′……コンタクトホール、６……ゲー
ト電極、6A……TFT下部ゲート電極、6B……TFT上部ゲー
ト電極、７……ソース電極、８……ドレイン電極、９…
…ドレイン−オフセット領域、10……LDD領域、11……
フォトレジスト、12……フォトレジストマスク。
Claims (2)
- 【請求項１】表面に絶縁層が設けられた基板上又は絶縁
性基板上に、所定の形状のポリシリコン層を形成し、全
面に絶縁膜を形成した後、該絶縁膜にソース電極及びド
レイン電極とコンタクトをとる領域を開口する第１の工
程と、 該開口部から不純物を導入し、上記ポリシリコン層に第
１のソース領域及びドレイン領域を形成する第２の工程
と、 上記絶縁膜上に上記ソース電極と上記ドレイン電極と上
記ソース電極及び上記ドレイン領域に対してオフセット
を有するゲート電極とを形成した後、該ゲート電極と上
記ドレイン電極との間の領域上にレジストパターンを形
成する第３の工程と、 上記ゲート電極、上記ソース電極、上記ドレイン電極及
び上記レジストパターンをマスクとして、上記第１のソ
ース領域を形成する不純物と同じ導電型の不純物を注入
し、上記第１のソース領域と電気的に接続するように第
２のソース領域を形成する第４の工程を有することを特
徴とする、MOS型薄膜トランジスタの製造方法。 - 【請求項２】上記第４の工程の後、第４の工程で注入さ
れた不純物と同じ導電型で且つ、より低濃度の不純物を
上記ゲート電極、上記ソース電極、上記ドレイン電極を
マスクとしてイオン注入する第５の工程を有することを
特徴とする、請求項１記載のMOS型薄膜トランジスタの
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11383390A JP2502787B2 (ja) | 1990-04-27 | 1990-04-27 | Ｍｏｓ型薄膜トランジスタの製造方法 |
| DE1991614906 DE69114906T2 (de) | 1990-04-27 | 1991-04-11 | Dünnfilmtransistor mit einer Drainversatzzone. |
| EP19910303246 EP0457434B1 (en) | 1990-04-27 | 1991-04-11 | MOS thin film transistor having a drain offset region |
| US07/899,932 US5198379A (en) | 1990-04-27 | 1992-06-17 | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11383390A JP2502787B2 (ja) | 1990-04-27 | 1990-04-27 | Ｍｏｓ型薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410660A JPH0410660A (ja) | 1992-01-14 |
| JP2502787B2 true JP2502787B2 (ja) | 1996-05-29 |
Family
ID=14622189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11383390A Expired - Fee Related JP2502787B2 (ja) | 1990-04-27 | 1990-04-27 | Ｍｏｓ型薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0457434B1 (ja) |
| JP (1) | JP2502787B2 (ja) |
| DE (1) | DE69114906T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100238193B1 (ko) * | 1992-03-14 | 2000-01-15 | 윤종용 | 박막 트랜지스터와 그 제조 방법 |
| EP0565231A3 (en) * | 1992-03-31 | 1996-11-20 | Sgs Thomson Microelectronics | Method of fabricating a polysilicon thin film transistor |
| JP3254007B2 (ja) * | 1992-06-09 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 薄膜状半導体装置およびその作製方法 |
| DE69327028T2 (de) * | 1992-09-25 | 2000-05-31 | Sony Corp | Flüssigkristall-Anzeigevorrichtung |
| US5348897A (en) * | 1992-12-01 | 1994-09-20 | Paradigm Technology, Inc. | Transistor fabrication methods using overlapping masks |
| US5374572A (en) * | 1993-07-22 | 1994-12-20 | Motorola, Inc. | Method of forming a transistor having an offset channel section |
| US5344790A (en) * | 1993-08-31 | 1994-09-06 | Sgs-Thomson Microelectronics, Inc. | Making integrated circuit transistor having drain junction offset |
| JPH10275914A (ja) | 1997-03-31 | 1998-10-13 | Nec Corp | 半導体装置 |
| JP4618948B2 (ja) * | 2001-08-24 | 2011-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置の評価方法 |
| FR2911004B1 (fr) * | 2006-12-28 | 2009-05-15 | Commissariat Energie Atomique | Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat |
| KR101773641B1 (ko) * | 2010-01-22 | 2017-09-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9960278B2 (en) | 2011-04-06 | 2018-05-01 | Yuhei Sato | Manufacturing method of semiconductor device |
| US11233131B2 (en) | 2018-03-22 | 2022-01-25 | National Institute Of Advanced Industrial Science And Technology | Tunnel field-effect transistor and method for designing same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4232327A (en) * | 1978-11-13 | 1980-11-04 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
| US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
| US4751196A (en) * | 1985-04-01 | 1988-06-14 | Motorola Inc. | High voltage thin film transistor on PLZT and method of manufacture thereof |
-
1990
- 1990-04-27 JP JP11383390A patent/JP2502787B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-11 EP EP19910303246 patent/EP0457434B1/en not_active Expired - Lifetime
- 1991-04-11 DE DE1991614906 patent/DE69114906T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69114906T2 (de) | 1996-05-23 |
| EP0457434A1 (en) | 1991-11-21 |
| EP0457434B1 (en) | 1995-11-29 |
| JPH0410660A (ja) | 1992-01-14 |
| DE69114906D1 (de) | 1996-01-11 |
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