JP4618948B2 - 半導体装置の評価方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、薄膜トランジスタ(TFT)の特性を評価するための、複数の評価用素子からなる評価用素子群(TEG:Test Element Group)に関する。また該TEGの作製方法、該TEGを用いた半導体装置における電気的特性の評価方法及び該TEGを用いて評価した半導体装置に関する。
【0002】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を形成する技術が注目されている。その理由は、半導体装置の一つであるアクティブマトリクス型の半導体表示装置の需要が高まってきたことによる。アクティブマトリクス型の半導体表示装置には、代表的には液晶ディスプレイ、OLED(Organic Light Emitting Device)ディスプレイ、DMD(Digital Micromirror Device)等が含まれる。
【0003】
活性層に結晶構造を有する半導体膜を用いたTFT(結晶質TFT)は高い移動度が得られることから、同一基板上に機能回路を集積させて高精細な画像表示を行うアクティブマトリクス型の半導体表示装置を実現することが可能である。
【0004】
ところで、結晶質TFTは様々な製造工程を経て完成する。代表的には、基板内の不純物が半導体膜に侵入するのを防ぐための下地膜の成膜、半導体膜の成膜及び結晶化と、半導体膜のパターン形成と、ゲート絶縁膜の形成と、半導体膜への導電型を与える不純物の添加によるソース/ドレイン領域の形成と、ゲート電極の形成と、ソース/ドレイン領域に接続する電極の形成とを、主に有している。
【0005】
上述した作製工程を、同じ条件のもと、同じ装置を用いて行っても、その時の装置内の不純物濃度や、装置自体のコンディション等の偶発的原因によって、オン電流、移動度、S値、閾値、オフ電流等のTFTの特性が異なってしまうことがある。最悪の場合は、上述したプロセスのいずれか1つに不具合が生じ、TFTの特性が著しく劣化してしまうこともある。
【0006】
そのため、製品として完成する前に、早い段階でパネルが有するTFTの特性を把握することが、コスト削減のためには重要である。TFTの特性をより早く把握することができれば、作製条件を見直したり、TFTの特性を向上させるための別のプロセスを追加したりすることができる。また、TFTの特性が著しく劣化しており、パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、歩留まりを改善させることができる。
【0007】
TFTの作製工程における特性の評価は、一般的にTEGを用いて行われる。TEGは、評価専用の分離独立した素子である。TEGを用いることにより、素子の特性をより詳細に調べることができ、さらに実際のパネルでは不可能な高ストレス印加による破壊試験をも行うことができる。
【0008】
また、様々な作製条件のもとに作製されたTEGの特性を調べることで、パネルとして用いられるTFT(実パネルのTFT)の作製工程における最適な条件を模索することが可能である。
【0009】
【発明が解決しようとする課題】
上述したように、TEGによって得られた評価を、実パネルのTFTの作製工程にフィードバックさせることは、コスト削減という観点から見て、非常に有効な手段である。
【0010】
しかし、TEGとして用いられるTFTは、一般的に実パネルのTFTとほぼ同じプロセスで作製される。そのため、TEGを用いて実パネルのTFT特性を評価するためには、実パネルのTFTもTEGのTFTと同じく、その特性を評価することができる程度に完成させておく必要がある。
【0011】
よって、例えば半導体膜の結晶化の時点で何らかの不具合が生じても、実パネルのTFTを完成させるまでは、特性を評価することができず、パネルの作製工程に費やす時間とコストを抑えることができない。
【0012】
また、様々な作製条件のもとに作製されたTEGの特性を調べることで、実パネルの作製工程における最適な条件を模索する場合も、TEGの検査結果を実パネルの作製工程に即フィードバックさせることが重要である。
【0013】
本発明は上述した問題に鑑み、評価内容の早期フィードバックが可能なTEGの提供及び該TEGを用いた評価方法の提供を目的とする。
【0014】
【課題を解決するための手段】
本発明者は、実パネルのTFTと全く同じ工程を用いなくとも、実パネルのTFT特性を評価できるTEGを作製することができるのではないかと考えた。そして、実パネルのTFTの作製工程のうち、特性のばらつきの原因となりやすい工程、及びTFTを作製するのに最低限必要な工程を用いて、実パネルのTFTとは異なる基板上にTEGのTFTを作製することを考えた。
【0015】
本発明のTEGの作製工程は、具体的には、半導体膜を成膜する工程と、ゲート絶縁膜を成膜する工程と、半導体膜に一導電型を与える不純物を添加する工程と、ゲート電極を形成する工程とを有する。さらに本発明のTEGは、半導体膜に形成された不純物領域に接続する電極(ソース電極、ドレイン電極)を、ゲート電極と同じ導電膜を用いて形成するために、ゲート電極を形成する前にゲート絶縁膜をエッチングして、不純物領域となる半導体膜の一部を露出させる工程を有する。
【0016】
よって、実パネルのTFTと、TEGのTFTは、形状、半導体膜中の不純物の濃度などの構成が異なってしまい、特性が異なる可能性が高い。しかし、特性のばらつきの原因となりやすい工程は共通なので、TEGのTFTの特性のばらつきから、実パネルのTFTのばらつきを予測することができる。
【0017】
また、実パネルよりも工程数が少ないので、実パネルよりも早くTEGのTFTを完成させることが可能であり、TEGのTFT特性の評価をより早く実パネルの作製工程にフィードバックすることが可能になる。よって、パネルの作製工程にかかる時間とコストを抑えることができる。
【0018】
また、本発明では実パネルとしてのパネル内にTEGを設けても良いし、実パネルとは異なる基板上にTEGを設けても良い。実パネルとしてのパネル内にTEGを設けることで、TEGの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。また、実パネルとは異なる基板にTEGを設けることで、TEGが実パネルに占める面積を考慮する必要がなく、コストを抑えることができる。
【0019】
【発明の実施の形態】
次に、本発明のTEGに用いるTFTの構造及びその作製方法について、図1及び図2を用いて説明する。なお、図1はTEGの作製工程を示す上面図であり、図2はA−A’における断面図である。
【0020】
図1(A)及び図2(A)に示すように、基板100上に半導体膜101を成膜する。基板100は、後の工程の処理温度に耐えうる材料であれば良い。TEGの基板は実パネルの基板と同じ材料を用いる必要はない。ただし同じ材料を用いることで、よりTEGの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとを一致させることができる。
【0021】
また、実パネルにおいて、基板内の有害な不純物が半導体膜へ拡散することを防ぐために、基板上に絶縁膜である下地膜を設けてから半導体膜を成膜する場合がある。この場合、TEGにおいても下地膜を成膜し、TEGの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとを、より一致させるようにしてもよい。
【0022】
TEGの半導体膜は、実パネルにおける半導体膜と同じ材料を用い、そして同じ成膜条件のもと、同じ装置を用い、同じ成膜方法で成膜する。上記構成により、TEGの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。
【0023】
なお、実パネルにおいて、成膜した非単結晶半導体膜の結晶性を高める工程が設けられている場合がある。この場合、TEGにおいても同じ条件のもと、同じ装置を用い、同じ結晶化方法を用いて結晶性を高める工程を行い、TEGの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとを、より一致させるようにしてもよい。
【0024】
また、実パネルにおいて、しきい値電圧を制御するために、半導体膜101に導電型を付与する不純物を添加する工程を設けている場合、TEGにおいても同じ工程を設けるようにしても良い。
【0025】
そして半導体膜101上に、絶縁膜103を成膜する。絶縁膜103は、実パネルのゲート絶縁膜と同じ材料を用い、同じ成膜条件のもと、同じ装置を用い、同じ成膜方法で成膜する。上記構成により、TEGの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。
【0026】
次に図1(B)及び図2(B)に示すように、マスク105を用いて絶縁膜103をパターニングし、ゲート絶縁膜104を形成する。このパターニングにより、半導体膜101の一部が露出される。なお、半導体膜101のチャネル形成領域となる部分はゲート絶縁膜104で覆っておくようにする。
【0027】
そして、図1(C)及び図2(C)に示すように、マスク105を用いて半導体膜101に導電型を付与する不純物を添加する。上記工程により、半導体膜101の露出した部分から不純物が添加され、ソース領域106とドレイン領域107が形成される。なお、不純物を添加する工程は、実パネルにおいて不純物を添加する工程と同じ条件で行うのが望ましいが、全く同じ条件で行わなくとも良い。
【0028】
なお、実パネルにおいて、ソース/ドレイン領域よりも不純物濃度が低いLDD領域を形成するために、半導体膜に不純物を添加する工程が複数設けられている場合がある。この場合、実パネルにおける不純物を添加する工程を、必ずしも全てTEGにおいて行わなくとも良い。TEGにおいては、最も不純物の添加量が多い工程を少なくとも行っておけば良い。実パネルにおける不純物を添加する工程の幾つかを、TEGにおいて行う場合、実パネルのTFTと、TEGのTFTとでは、ソース領域106とドレイン領域107の不純物濃度が異なるため、特性も互いに異なってしまう。しかし、実パネルのTFTと、TEGのTFTとの共通のプロセスに起因する特性のばらつきに関しては、その相対的な変化を一致させることができる。
【0029】
次に、マスク105を除去した後、ゲート絶縁膜104、ソース領域106及びドレイン領域107を覆うように導電膜を成膜する。導電膜は、実パネルのゲート電極と同じ材料を用い、同じ成膜条件のもと、同じ装置を用い、同じ成膜方法で成膜する。上記構成により、TEGの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。
【0030】
そして、図1(D)及び図2(D)に示すように、導電膜をパターニングすることで、ゲート絶縁膜104に接するゲート電極108と、ソース領域106に接するソース電極109と、ドレイン領域107に接するドレイン電極110が形成される。なお、実パネルでは、ゲート電極と同時にソース電極及びドレイン電極を形成する必要はなく、後の工程において、別の導電膜を用いてソース電極とドレイン電極を形成するようしても良い。
【0031】
なお、図1(D)及び図2(D)では、ソース電極109とドレイン電極110がゲート絶縁膜104に接していないが、ソース電極109とドレイン電極110が一部ゲート絶縁膜104上に乗るように形成されていても良い。この場合、ソース電極109とドレイン電極110をそのままTEGの測定用の端子として用いることが可能である。
【0032】
また、ゲート電極108がソース領域106及びドレイン領域107と接することのないように、マスクのずれを考慮して、オフセット領域を形成しても良い。
【0033】
また、ソース電極とドレイン電極を形成した後に、不純物元素を熱処理などの活性化するための工程を設けても良い。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法(RTA法)で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において300〜700℃、好ましくは350〜550℃、ここでは450℃、2時間の処理を行った。
【0034】
この熱処理の工程において、水素によって半導体層中やその界面に残留する欠陥が補償されることで、TFTの特性を向上させるために、窒素雰囲気中に3〜90%の水素を添加しておいても良い。また、熱処理の工程の後に、さらに3〜100%の水素雰囲気中で150〜500℃、好ましくは300〜450℃で2〜12時間の水素化処理の工程を行っても良い。または、150〜500℃、好ましくは200〜450℃の基板温度で水素プラズマ処理をしても良い。
【0035】
上記工程が終了すると、本発明のTEGが完成する。TEGの完成後、ゲート電極108、ソース電極109、ドレイン電極110にプローブを立てて、電流を流したり、電圧を印加したりし、TEGのTFTの特性を検査する。
【0036】
なお、TEGの作製工程は、実パネルの何をモニターしたいのかという目的よって変えるのが望ましい。例えば、実パネルのTFTの移動度をモニターする場合において、移動度を左右すると考えられる半導体膜の結晶化工程が実パネルの作製工程に含まれていたら、TEGの作製工程にもこの工程を追加するのが望ましい。このとき、TEGにおける半導体膜の結晶化工程は、実パネルのTFTと同じ条件で行う。また例えば、実パネルのTFTの閾値をモニターする場合において、閾値を左右すると考えられるチャネル形成領域への不純物の添加工程が実パネルの作製工程に含まれていたら、TEGの作製工程にもこの工程を追加するのが望ましい。
【0037】
なお図1及び図2では1つの単位素子についてのみ示したが、図1及び図2に示した工程により、1つの基板上に同時に複数の単位素子としてのTFTを形成することができる。図3に1つの基板上に複数の単位素子としてのTFTを形成したTEGの斜視図を示す。図3では単位素子としてのTFT110が複数設けられており、各単位素子110はソース電極106、ドレイン電極107、ゲート電極108をそれぞれ有している。
【0038】
また、図3では、各単位素子のチャネル幅及びチャネル長等のサイズを同じ大きさに設定してあるが、検査対象となる実パネルのTFTのサイズや、検査の目的に合わせて、これらのサイズを設計者が任意に設定することは可能である。
【0039】
次に、実パネルとTEGのプロセスと、特性の比較の仕方について説明する。図4に、本発明の実パネルとTEGのプロセスの相対関係を示す。横軸は時間を示す。
【0040】
図4では、実パネルにおいてはソース電極とドレイン電極が完成するまでA〜Jの10の工程が設けられていると仮定する。なお、ここでは説明を簡単にするために実パネルにおいては10の工程が設けられている例について説明するが、実際の実パネルの工程数はこれに限定されない。
【0041】
そして、TEGにおいては、実パネルと共通のA、C、D、E、Gの4つの工程によって、ソース電極とドレイン電極まで完成する。なお、本実施の形態では、具体的には、工程Aにおいて半導体膜を成膜し、工程Cにおいてゲート絶縁膜となる絶縁膜を成膜し、工程Dにおいて該絶縁膜をエッチングしてゲート絶縁膜を形成し、なおかつ半導体膜の一部を露出させ、工程Eにおいて半導体膜の露出した部分に一導電型を与える不純物を添加することで、不純物領域を形成し、工程Gにおいてゲート電極、ソース電極、ドレイン電極を形成する。
【0042】
なお、図4では、実パネルにおいては、工程Gによってゲート電極のみが形成され、ソース電極及びドレイン電極は形成されない。
【0043】
なお、実際には、上記工程に加えて、マスクの形成、マスクの除去、基板の洗浄等の工程が、実パネルと同様に設けられているが、本実施の形態では説明を簡単にするために他の工程は省略し、上記A、C、D、E、Gの工程のみ示した。また、上記工程に加えて、下地膜の成膜、閾値を制御するための不純物の添加、半導体膜の結晶化等の別の工程が、実パネルと同様に設けられていても良い。
【0044】
なお、本実施の形態では、説明を簡単にするために、導電膜を成膜する工程と、導電膜を成膜した後、該導電膜をエッチングすることでゲート電極、ソース電極、ドレイン電極を形成する工程とを、合わせて1つの工程Gとして示した。
【0045】
なお図4において、各パネルに付されている番号はロットの番号を示している。ロットとは、工程の流れに沿って一緒に移動・加工されるパネルの集まりであり、生産や出荷の単位を意味する。なお、各TEGに付されている番号もロットの番号を意味しており、同じ番号が付された実パネルとTEGは、同じロットに属している。
【0046】
そして、各パネルに設けられた工程A〜Jは、各ロットごとに区別するために、例えばm番のパネルの場合、工程A〜Jを工程m−A〜m−Jと示している。そして、例えばTEGmは、パネルmと同じ工程m−A、m−C、m−D、m−E、m−Gが設けられている。
【0047】
図4においては、各ロットにおいて工程Gが終了した時点で、各TEGのTFTの特性を検査する工程が行われる。そして、検査されたTEGの特性が他のTEGと著しくずれているロットがある場合、該ロットに属する実パネルの特性が他のパネルと著しくずれていると予測することができる。
【0048】
図5に、各TEGのTFTの閾値Vthを示す。横軸はロット番号を示しており、縦軸は各TEGのTFTのVthを示す。なお、各TEGに異なるサイズのTFTを複数設けている場合、各TFTごとにVthが異なってしまうと考えられるが、図5は、各TEGが有する同じ設計のTFTについてのみ、Vthを検査した場合を想定した図である。
【0049】
図5では、5番のTEGのVthが、他のTEGと著しく異なっており、よって5番のロットの実パネルにおいても、他の実パネルと比較して特性が著しく異なっていると予測することができる。なお、図5ではTFTの特性としてVthにのみ着目したが、Vth以外の他の特性、例えばオン電流、移動度、S値、オフ電流等を比較するようにしてもよい。なお、特性が著しく異なっていると判断する基準は、実施者が適宜設定することが可能である。
【0050】
なお、TEGにおける絶対的な特性のずれと、実パネルにおける絶対的な特性のずれは、必ずしも同じになるとは限らない。しかし、相対的にずれの大きいロットは、TEGと実パネルとでほぼ一致していると考えることができるので、TEGの特性を検査することで、実パネルの特性を予測することができる。なお、予め、TEGと実パネルの特性のずれの相関関係を調べておくことで、より確実にTEGの特性から実パネルの特性を予測することが可能である。
【0051】
検査において予測された実パネルの特性に問題がないと判断された場合、工程Gの後の工程H、I、Jをそのまま続行すれば良い。実パネルの特性に問題があると判断された場合、実パネルのTFTの特性を向上させるために、工程H、I、Jとは別のプロセスを追加することができ、歩留まりを高くすることができる。また該実パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、作製工程にかかる時間とコストを抑えることができる。さらに、検査において予測された実パネルの特性が、全て好ましくなかった場合、すぐに後のロットの実パネルにフィードバックさせることができる。具体的には、後のロットの作製条件を見直したり、TFTの特性を向上させるための別のプロセスを追加したりすることができる。
【0052】
なお、図4では各ロットごとにTEGを設けていたが、本発明は必ずしもこの構成に限定されない。図6に、図4とは異なる実パネルとTEGのプロセスの相対関係を示す。横軸は時間を示す。
【0053】
図6では図4と同様に、実パネルにおいてはソース電極とドレイン電極が完成するまでA〜Jの10の工程が設けられていると仮定する。なお、ここでは説明を簡単にするために実パネルにおいては10の工程が設けられている例について説明するが、実際の実パネルの工程数はこれに限定されない。
【0054】
そして、TEGにおいては、実パネルと共通のA、C、D、E、Gの4つの工程によって、ソース電極とドレイン電極まで完成する。なお、各工程の内容は、図4と同じである。
【0055】
なお、図6においても図4と同様に、実パネルにおいては、工程Gによってゲート電極のみが形成され、ソース電極及びドレイン電極は形成されない。
【0056】
なお、実際には、上記工程に加えて、マスクの形成、マスクの除去、基板の洗浄等の工程が、実パネルと同様に設けられているが、本実施の形態では説明を簡単にするために他の工程は省略し、上記A、C、D、E、Gの工程のみ示した。また、上記工程に加えて、下地膜の成膜、閾値を制御するための不純物の添加、半導体膜の結晶化等の別の工程が、実パネルと同様に設けられていても良い。
【0057】
図4と同様に図6において、各パネルに付されている番号はロットの番号を意味している。
【0058】
図6においては、図4の場合とは異なり、各TEGに付されている番号はロットの番号に対応しておらず、TEGの工程によって属するロットが異なる。例えば図6では、例えばTEGmは、パネルm+2と同じ工程m+2−Aと、パネルm+1と同じ工程m+1−C、m+1−D、m+1−Eと、パネルmと同じ工程m−Gとを有している。
【0059】
なお、図6では工程m+2−A、m+1−C、m+1−D、m+1−E、m−Gは時間的に連続して行われているが、TEGが有する工程は必ずしも時間的に連続している必要はない。
【0060】
図6では、TEGmについては工程m−Gが終了した時点で、TFTの特性を検査する工程が行われる。なお、図6に示した工程で作製されるTEGの場合、1つのTEGの特性が、必ずしも1つのロットの実パネルに対応しているとはいえない。例えば図6では、TEGmはm+2、m+1、m番目の3つのロットに対応している。
【0061】
しかし、最適な条件を求めるために、特定の工程において各ロットごとに条件を変えた場合、実パネルの特性をTEGから予測することができるので、早い段階で後のロットの作製条件を決めることができる。例えば、図6のTEGの場合、工程Cにおけるゲート絶縁膜となる絶縁膜の最適な成膜条件を求めるために、各ロットごとに工程Cの成膜条件を変えて成膜する。そして、例えば2番目のロットの実パネル(パネル2)と、TEG1はゲート絶縁膜の成膜条件が同じであるので、TEG1の特性からパネル2の特性を予測することができる。
【0062】
なお、TEGにおける絶対的な特性と、実パネルにおける絶対的な特性とは、必ずしも一致するとは限らない。しかし、作製条件の違いによる相対的な特性のずれは、TEGと実パネルとでほぼ一致していると考えることができるので、TEGの特性を検査することで、実パネルの特性を予測することができる。なお、予め、TEGと実パネルの特性のずれの相関関係を調べておくことで、より確実にTEGの特性から実パネルの特性を予測することが可能である。
【0063】
なお図6に示した作製工程で作製されたTEGは、図4に示した作製工程において作製されたTEGよりも、作製工程における無駄な時間をより少なくすることができる。よって、検査結果をより早く実パネルにフィードバックさせることができる。
【0064】
【実施例】
以下、本発明の実施例について説明する。
(実施例1)実施の形態1
本実施例は、実パネルのTFTと、TEGのTFTを作製する方法について説明する。なお、実パネルはnチャネル型TFTとpチャネル型TFTの作製方法について示し、TEGはnチャネル型TFTの作製方法について示す。なお、本実施例ではnチャネル型TFTのTEGについて示すが、pチャネル型TFTのTEGも作製することが可能である。
【0065】
基板201と基板301を用意する。基板201は実パネル用であり、基板301はTEG用である。本実施例で示す実パネルとTEGは、同じロットに属していても良いし、工程によっては別のロットに属していても良い。
【0066】
基板201及び基板301は、ガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板を用いることも可能である。
【0067】
そして、基板201のTFTが形成される主表面には、窒化シリコン膜から成る下地膜202と、酸化シリコン膜から成る下地膜203が形成される。また、基板301のTFTが形成される主表面には、窒化シリコン膜から成る下地膜302と、酸化シリコン膜から成る下地膜303が形成される。
【0068】
これらの下地膜202、203、301、302はプラズマCVD法やスパッタ法で形成されるものであり、基板201及び基板301からTFTにとって有害な不純物が半導体層へ拡散することを防ぐために設けてある。そのために、窒化シリコン膜からなる下地膜202、302を20〜100nm、代表的には50nmの厚さに形成し、さらに酸化シリコン膜からなる下地膜203、303を50〜500nm、代表的には150〜200nmの厚さに形成すれば良い。
【0069】
勿論、下地膜を窒化シリコン膜からなる下地膜202、302または、酸化シリコン膜ならなる下地膜203、303のどちらか一方のみでも良いが、TFTの信頼性を考慮すると2層構造とすることが最も望ましかった。
【0070】
次に、下地膜203に接する非晶質半導体膜を、プラズマCVD法、減圧CVD法、スパッタ法などの成膜法を用いて形成する。また、下地膜303に接する非晶質半導体膜を形成する。非晶質半導体膜は10〜100nm、代表的には50nmの厚さで形成される。
【0071】
非晶質半導体膜は、シリコン(Si)、ゲルマニウム(Ge)、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【0072】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜202と下地膜203と、さらに非晶質半導体膜を連続形成すると良い。この場合、下地膜302と下地膜303と、さらに非晶質半導体膜も連続形成する。それぞれの膜が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。その結果、TFTの特性バラツキを発生させる要因の一つをなくすことができる。
【0073】
次に、非晶質半導体膜を公知の結晶化技術を用いて結晶化させ、下地膜203に接する結晶質半導体膜204を形成する。また同様に、非晶質半導体膜を公知の結晶化技術を用いて結晶化させ、下地膜303に接する結晶質半導体膜304とを形成する(図7(A))。
【0074】
プラズマCVD法で作製される非晶質半導体膜には10〜40atom%の割合で膜中に水素が含まれているが、結晶化の工程に先立って400〜500℃の熱処理の工程を行い、水素を膜中から脱離させて含有水素量を5atom%以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【0075】
非晶質半導体膜を結晶化する工程は、公知のレーザーアニールまたは熱アニール等の固相成長法で結晶化すれば良い。また、触媒元素を用いた熱アニールの技術により結晶質半導体膜を用いることもできる。さらに、触媒元素を用いた熱アニールの技術により形成された結晶質半導体膜に対して、ゲッタリングの工程を加えて、前記触媒元素を除去すると優れたTFT特性を得ることができる。
【0076】
さらに、結晶質半導体膜の結晶化率を高め、結晶粒内に残される欠陥を補修するための第1のレーザー光(XeCl:波長308nm)の照射を大気中、または酸素雰囲気中で行っても良い。レーザー光には波長400nm以下のエキシマレーザ光や、YAGレーザの第2高調波、第3高調波を用いる。いずれにしても、繰り返し周波数10〜1000Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて100〜500mJ/cm2に集光し、90〜95%のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数30Hz、エネルギー密度393mJ/cm2で第1のレーザー光の照射を大気中で行う。なお、大気中、または酸素雰囲気中で行うため、第1のレーザー光の照射により表面に酸化膜が形成される。そして、第1のレーザー光の照射により形成された酸化膜を希フッ酸で除去した後、第2のレーザー光の照射を窒素雰囲気、或いは真空中で行い、結晶質半導体膜表面を平坦化する。このレーザー光(第2のレーザー光)には波長400nm以下のエキシマレーザー光や、YAGレーザーの第2高調波、第3高調波を用いる。第2のレーザー光のエネルギー密度は、第1のレーザー光のエネルギー密度より大きくし、好ましくは30〜60mJ/cm2大きくする。ここでは、繰り返し周波数30Hz、エネルギー密度453mJ/cm2で第2のレーザー光の照射を行ない、結晶質半導体膜表面における凹凸のP―V値が5nm以下となる。
【0077】
なお、レーザーは、パルス発振だけに限定されない。連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。前記気体レーザとして、エキシマレーザ、Arレーザ、Krレーザなどがあり、前記固体レーザとして、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザなどが挙げられる。
【0078】
次に、実パネルにおいて、結晶質半導体膜204をマスクを使用してドライエッチングし、島状半導体膜205、206を形成した(図7(B))。
【0079】
次に、島状半導体膜205、206の表面に、酸化シリコンまたは窒化シリコンを主成分とする第1の絶縁膜207を形成する。また、結晶質半導体膜304の表面に、酸化シリコンまたは窒化シリコンを主成分とする第1の絶縁膜307を形成する。第1の絶縁膜207、307は、プラズマCVD法やスパッタ法で形成し、その厚さを10〜200nm、好ましくは50〜150nmとして形成すれば良い(図7(C))。
【0080】
そして、島状半導体膜205と、島状半導体膜206のチャネル形成領域と重なるマスク208を形成した。また、結晶質半導体膜304のソース/ドレイン領域以外の領域(チャネル形成領域を含む)と重なるマスク308を形成した。このとき、図示しないが、配線を形成する領域にもマスクを形成しておいても良い。
【0081】
次に、マスク208を用いて、第1の絶縁膜207をエッチングして第2の絶縁膜209、210を形成し、島状半導体膜210のソース/ドレイン領域となる部分を露出させる。また同様に、マスク308を用いて、第1の絶縁膜307をエッチングして第2の絶縁膜309、310を形成し、結晶質半導体膜304のソース/ドレイン領域となる部分を露出させる(図7(D))。
【0082】
そして、マスク208を用いて、n型を付与する不純物元素を島状半導体膜210に添加することにより、n型の不純物領域213、214を形成した。また、マスク308を用いて、n型を付与する不純物元素を結晶質半導体膜304に添加することにより、n型の不純物領域313、314を形成した。
【0083】
半導体にn型を付与する不純物元素は、リン(P)、砒素(As)、アンチモン(Sb)などが知られているが、ここでは、リンをフォスフィン(PH3)として添加するイオンドープ法を行った。この工程では、島状半導体膜210及び結晶質半導体膜304の露出した部分からリンが添加される。リンの濃度は、1×1019〜1×1021atoms/cm3とするのが好ましく、ここでは1×1020atoms/cm3とした(図8(A))。
【0084】
次に、マスク208を除去する。同様に、マスク308も除去する。マスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、アッシング法を用いても良い。アッシング法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストであるマスクをさらして除去する方法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的にレジストを除去することができる。
【0085】
そして、第2の絶縁膜209、210及び島状半導体膜205、206を覆って、基板201上に第1の導電膜217を形成する。また、第2の絶縁膜309、310及び結晶質半導体膜304を覆って、基板301上に導電膜317を形成する。
【0086】
導電膜217、317は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。例えば、WMo、TaN、MoTa、WSix(x=2.4<X<2.7)などの化合物を用いることができる。そして、第1の導電膜217、317の厚さは10〜100nm、好ましくは150〜400nmで形成すれば良い(図8(B))。
【0087】
なお本実施例では1層の膜からなる導電膜を用いているが、本実施例はこの構成に限定されない。2層の導電膜を1つの導電膜として用いても良い。この場合、2層の導電膜を形成する導電性材料としてはTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。具体的には、窒化タンタル膜、タングステン膜を順次積層した導電膜を用いることができる。また、第1の導電膜及び第2の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、、AgPdCu合金を用いてもよい。
【0088】
また、2層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金(Al−Si)膜、窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。
【0089】
なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である。
【0090】
次に、実パネルにおいて、マスク208を形成した。マスク208は島状半導体膜205のチャネル形成領域となる部分と、島状半導体膜206全体と重なっている。
【0091】
そして、マスク218を用いて、第1の導電膜217をエッチングし、ゲート電極219、第2の導電膜220を形成する(図8(C))。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良い。なお、マスク218と重なっていない第2の絶縁膜209の露出している部分をエッチングし、島状半導体膜206を露出させるようにしても良い。
【0092】
そして、マスク218をそのまま残して、pチャネル型TFTが形成される島状半導体膜206の一部に、p型を付与する不純物元素を添加してp型の不純物領域221、222を形成した(図8(D))。p型を付与する不純物元素は、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)が知られているが、ここではボロンをジボラン(B2H6)としてイオンドープ法で添加した。なお第2の絶縁膜209を通して島状半導体膜に不純物を添加する場合、加速電圧をやや高めにする。本実施例では加速電圧80keVとして、2×1020atoms/cm3の濃度になるようボロンを添加した。
【0093】
マスク218を除去した後、島状半導体膜206のチャネル形成領域と重なる位置にマスク223を形成し、マスク223を用いて第2の導電膜220をエッチングし、ゲート電極226を形成する。また、TEGにおいても結晶質半導体膜304のソース/ドレイン領域以外の領域(チャネル形成領域を含む)と重なるマスク323を形成し、マスク323を用いて第1の導電膜317をエッチングし、ゲート電極324、ソース電極325、ドレイン電極326を形成する(図9(A))。
【0094】
そして、マスク218を除去することで、実パネルにおいてnチャネル型TFT230、pチャネル型TFT231が完成する。また、マスク324を除去することで、TEGにおいてnチャネル型TFT330が完成する(図9(B))。なお図9(C)は図9(B)の状態における上面図であり、破線A−A’における断面図と、破線B−B’における断面図が図9(B)の断面図に相当する。なお、構造をより明確に示すために、pチャネル型TFT231において第2の絶縁膜209は省略して示す。
【0095】
なお、図9(B)の工程が終了したら、TEGのnチャネル型TFT330において、ゲート電極324、ソース電極325、ドレイン電極326にプローブを立てて、電流を流したり、電圧を印加したりして特性を検査する。
【0096】
そして検査の結果、好ましい特性が得られなかった場合、実パネルのTFTの特性を向上させるために、別のプロセスを追加し、歩留まりを高くすることができる。また該実パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、作製工程にかかる時間とコストを抑えることができる。また、TEGの特性を後のロットの実パネルにフィードバックさせることができる。具体的には、後のロットの作製条件を見直したり、TFTの特性を向上させるための別のプロセスを追加したりすることができる。
【0097】
検査において予測された実パネルの特性に問題がないと判断された場合、後の工程をそのまま続行すれば良い。
【0098】
(実施例2)
本実施例では、実施例1とは異なる作製方法について、図10を用いて説明する。
【0099】
まず、実施例1の記載に従って、図8(B)の状態まで作製する。なお、図8(B)は、本実施例の図10(A)の状態に相当する。
【0100】
図10(A)に示したように第1の導電膜217を成膜したら、島状半導体膜205のチャネル形成領域と、島状半導体膜206のチャネル形成領域と重なるように、第1の導電膜217上にマスク240を形成する。また、結晶質半導体膜304のチャネル形成領域と重なるように、導電膜217上にマスク340を形成する。
【0101】
そして、マスク240を用いて第1の導電膜217をエッチングし、ゲート電極241、242を形成する。また、マスク340を用いて第1の導電膜317をエッチングし、ゲート電極341、ソース電極342、343を形成する(図10(B))。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良い。
【0102】
次に、実パネルにおいてマスク240を除去し、島状半導体膜206を覆ってマスク243を形成する。そして、pチャネル型TFTが形成される島状半導体膜206の一部に、ゲート電極241をマスクとして、p型を付与する不純物元素を添加し、p型の不純物領域244、245を形成した(図10(C))。p型を付与する不純物元素は、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)が知られているが、ここではボロンをジボラン(B2H6)としてイオンドープ法で添加した。なお第2の絶縁膜209を通して島状半導体膜に不純物を添加する場合、加速電圧をやや高めにする。本実施例では加速電圧80keVとして、2×1020atoms/cm3の濃度になるようボロンを添加した。
【0103】
次に、実パネルにおいてマスク243を除去することで、nチャネル型TFT250、pチャネル型TFT251が完成する。また、マスク340を除去することで、TEGにおいてnチャネル型TFT350が完成する。
【0104】
TEGが完成したら、TEGのnチャネル型TFT350において、ゲート電極341、ソース電極342、ドレイン電極343にプローブを立てて、電流を流したり、電圧を印加したりして特性を検査する。
【0105】
そして検査の結果、好ましい特性が得られなかった場合、実パネルのTFTの特性を向上させるために、別のプロセスを追加し、歩留まりを高くすることができる。また該実パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、作製工程にかかる時間とコストを抑えることができる。また、TEGの特性を後のロットの実パネルにフィードバックさせることができる。具体的には、後のロットの作製条件を見直したり、TFTの特性を向上させるための別のプロセスを追加したりすることができる。
【0106】
検査において予測された実パネルの特性に問題がないと判断された場合、後の工程をそのまま続行すれば良い。
【0107】
(実施例3)
本実施例では、実施例1、実施例2とは異なる作製方法について、図11、図12を用いて説明する。
【0108】
まず、実施例1の記載に従って、図7(C)の状態まで作製する。なお、図7(C)は、本実施例の図11(A)の状態に相当する。
【0109】
図11(A)に示したように第1の絶縁膜207を成膜したら、実パネルにおいて、島状半導体膜205のチャネル形成領域と、島状半導体膜206全体と重なるように、第1の絶縁膜207上にマスク260を形成する。
【0110】
そして、マスク260を用いて、pチャネル型TFTが形成される島状半導体膜206の一部に、p型を付与する不純物元素を添加してp型の不純物領域261、262を形成した(図11(B))。p型を付与する不純物元素は、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)が知られているが、ここではボロンをジボラン(B2H6)としてイオンドープ法で添加した。なお第1の絶縁膜207を通して島状半導体膜に不純物を添加するため、加速電圧をやや高めにする。本実施例では加速電圧80keVとして、2×1020atoms/cm3の濃度になるようボロンを添加した。
【0111】
マスク260を除去した後、島状半導体膜205のチャネル形成領域と、島状半導体膜206のチャネル形成領域と重なるように、第1の絶縁膜207上にマスク263を形成する。また、結晶質半導体膜304のソース/ドレイン領域以外の領域(チャネル形成領域を含む)と重なるマスク363を形成する。
【0112】
そして、マスク263を用いて、第1の絶縁膜207をエッチングして第2の絶縁膜264、265を形成し、島状半導体膜205と島状半導体膜206のマスク263と重なっていない部分を露出させる。
また、マスク363を用いて、第1の絶縁膜307をエッチングして第2の絶縁膜364、365を形成し、結晶質半導体膜304のマスク363と重なっていない部分を露出させる(図11(C))。
【0113】
次に、マスク263を除去し、島状半導体膜205全体と、島状半導体膜206のチャネル形成領域と重なるマスク266を形成する。また、マスク363を除去し、結晶質半導体膜304のソース/ドレイン領域以外の領域(チャネル形成領域を含む)と重なるマスク366を形成する。
【0114】
そして、マスク266を用いてn型を付与する不純物元素を島状半導体膜206に添加することにより、n型の不純物領域267、268を形成した。また、マスク363を用いて、n型を付与する不純物元素を結晶質半導体膜304に添加することにより、n型の不純物領域367、368を形成した。
【0115】
半導体にn型を付与する不純物元素は、リン(P)、砒素(As)、アンチモン(Sb)などが知られているが、ここでは、リンをフォスフィン(PH3)として添加するイオンドープ法を行った。この工程では、島状半導体膜206及び結晶質半導体膜304の露出した部分からリンが添加される。リンの濃度は、1×1019〜1×1021atoms/cm3とするのが好ましく、ここでは1×1020atoms/cm3とした(図11(D))。
【0116】
そして、マスク266を除去し、島状半導体膜205、206及び第2の絶縁膜264、265を覆って、基板201上に第1の導電膜269を形成する。また、マスク366を除去し、結晶質半導体膜304及び第2の絶縁膜364、365を覆って、基板301上に第1の導電膜369を形成する(図12(A))。
【0117】
第1の導電膜の材料については、実施例1に記載した材料を用いることができる。
【0118】
次に、島状半導体膜205、206のチャネル形成領域に重なるように、第1の導電膜269上にマスク270を形成する。また、結晶質半導体膜304のソース/ドレイン領域以外の領域(チャネル形成領域を含む)に重なるように、第1の導電膜369上にマスク370を形成する。
【0119】
そして、マスク270を用いて、第1の導電膜269をエッチングし、ゲート電極271、272を形成する。また、マスク370を用いて、第1の導電膜369をエッチングし、ゲート電極371、ソース電極372、ドレイン電極373を形成する(図12(B))。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良い。
【0120】
次に、実パネルにおいてマスク270を除去することで、nチャネル型TFT280、pチャネル型TFT281が完成する。また、マスク370を除去することで、TEGにおいてnチャネル型TFT380が完成する。
【0121】
TEGが完成したら、TEGのnチャネル型TFT380において、ゲート電極371、ソース電極372、ドレイン電極373にプローブを立てて、電流を流したり、電圧を印加したりして特性を検査する。
【0122】
そして検査の結果、好ましい特性が得られなかった場合、実パネルのTFTの特性を向上させるために、別のプロセスを追加し、歩留まりを高くすることができる。また該実パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、作製工程にかかる時間とコストを抑えることができる。また、TEGの特性を後のロットの実パネルにフィードバックさせることができる。具体的には、後のロットの作製条件を見直したり、TFTの特性を向上させるための別のプロセスを追加したりすることができる。
【0123】
検査において予測された実パネルの特性に問題がないと判断された場合、後の工程をそのまま続行すれば良い。
【0124】
(実施例4)
本実施例では、触媒元素を用いた熱結晶化法により半導体膜を結晶化させる工程について説明する。
【0125】
触媒元素を用いる場合、特開平7−130652号公報、特開平8−78329号公報で開示された技術を用いることが望ましい。
【0126】
ここで、特開平7−130652号公報に開示されている技術を用いた半導体膜の結晶化の様子を図13に示す。
【0127】
まず、基板1251上に下地膜1253を形成し、その上に非晶質半導体膜1254を形成した。さらに、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層1255を形成した(図13(A))。なお、下地膜1253は必ずしも設ける必要はない。
【0128】
次に、500℃、1時間の脱水素工程の後、500〜650℃で4〜12時間、例えば550℃、8時間の熱処理を行い、結晶質半導体膜1256を形成した。こうして得られた結晶質半導体膜1256は非常に優れた結晶性を有した。(図13(B))
【0129】
また、特開平8−78329号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を用いた半導体膜の結晶化の様子を、図14に示す。
【0130】
まず、ガラス基板1301上に下地膜1303を設け、その上に非晶質半導体膜1304を形成した。なお、下地膜1303は必ずしも設ける必要はない。そして、非晶質半導体膜1304の上に酸化シリコン膜1305を連続的に形成した。この時、酸化シリコン膜1305の厚さは150nmとした。
【0131】
次に酸化シリコン膜1305をパターニングして、選択的にコンタクトホール1306を形成し、その後、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層1307が形成され、ニッケル含有層1307はコンタクトホール1306の底部のみで非晶質半導体膜1304と接触した。(図14(A))
【0132】
次に、500〜650℃で4〜24時間、例えば570℃、14時間の熱処理を行い、結晶質半導体膜1308を形成した。この結晶化の過程では、ニッケルが接した非晶質半導体膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質半導体膜1308は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図14(B))
【0133】
尚、上記2つの技術において使用可能な触媒元素は、ニッケル(Ni)の以外にも、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)、といった元素を用いても良い。
【0134】
以上のような技術を用いて結晶質半導体膜を形成し、パターニングを行えば、結晶質TFTの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたTFTは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本発明のTFT構造を採用することで、本実施例の技術を最大限に生かしたTFTを作製することが可能となった。
【0135】
次に、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例について、図15を用いて説明する。本実施例ではその方法として、特開平10−135468号公報または特開平10−135469号公報に記載された技術を用いた。
【0136】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を1×1017atms/cm3以下、好ましくは1×1016atms/cm3にまで低減することができる。
【0137】
ここではコーニング社の1737基板に代表される無アルカリガラス基板を用いた。図15(A)では、基板1401上に下地膜1403を設け、その上に非晶質半導体膜1404を形成した。なお、下地膜1403は必ずしも設ける必要はない。
【0138】
そして、結晶質半導体膜1404の表面にマスク用の酸化シリコン膜1405が150nmの厚さに形成され、パターニングによりコンタクトホールが設けられ、結晶質半導体膜を一部露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質半導体膜にリンが添加された領域1406が設けられた。
【0139】
この状態で、窒素雰囲気中で550〜800℃、5〜24時間、例えば600℃、12時間の熱処理を行うと、結晶質半導体膜にリンが添加された領域1406がゲッタリングサイトとして働き、結晶質半導体膜1404に残存していた触媒元素はリンが添加されたゲッタリング領域1406に偏析させることができた。
【0140】
そして、マスク用の酸化シリコン膜1405と、リンが添加された領域1406とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を1×1017atms/cm3以下にまで低減された結晶質半導体膜を得ることができた。この結晶質半導体膜を用いてTFTを形成することができた。
【0141】
本実施例は、実施例1〜3と組み合わせて実施することが可能である。
【0142】
(実施例5)
本実施例では、ソース/ドレイン領域間の抵抗をモニターするためのTEGについて説明する。
【0143】
図16に本実施例のTEGの上面図及び断面図を示す。図16(A)の上面図の破線A−A’における断面図が、図16(B)の断面図に相当する。
【0144】
図16に示したTEGは、基板401上に半導体膜402が形成されている。
半導体膜402は導電型を付与する不純物が添加されている不純物領域403が形成されている。
【0145】
また半導体膜402に接するように絶縁膜404が形成されており、絶縁膜404は不純物領域403が露出するように一部エッチングされて、開口部が形成されている。
【0146】
不純物領域403が露出している部分において、不純物領域403に接するようにソース電極405と、ドレイン電極406が形成されている。
【0147】
なお、本実施例に示したTEGは、実パネルにおけるソース/ドレイン領域間の抵抗をモニターするためのものである。そのため、実パネルの薄膜トランジスタの作製工程のうち、ソース/ドレイン領域間の抵抗を大きく左右すると考えられる工程、具体的には半導体膜を結晶化させる工程と、半導体膜に不純物を添加して不純物領域を形成する工程については、実パネルとTEGとで同じ作成条件にするのが望ましい。上記工程を実パネルとTEGとで同じ作成条件にすることで、TEGの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。
【0148】
本実施例は、実施例1〜4と組み合わせて実施することが可能である。
【0149】
(実施例6)
本実施例では、本発明のTEGの、実際の上図面について示す。
【0150】
図17(A)に、本実施例のTEGの上図面を示す。501はゲート電極に電圧を印加するためのパッド(端子)であり、502、503は、ソースまたはドレインに電圧を印加するためのパッドである。パッドに測定用のプローブを立てて、電圧を印加する。
【0151】
図17(A)の破線で囲んだ部分の504の拡大図を、図17(B)に示す。図17(B)において、501aはパッド501に電気的に接続されているゲート電極である。502a、503aは、それぞれパッド502、503に電気的に接続されているソース電極、ドレイン電極である。
【0152】
図17(B)の破線A−A’における断面図を、図17(C)に示す。ソース電極502a、ドレイン電極503aは、それぞれソース領域505、ドレイン領域506に接している。チャネル形成領域507はソース領域505とドレイン領域506に挟まれている。ゲート電極501aとチャネル形成領域507は、間にゲート絶縁膜508を挟んで重なり合っている。
【0153】
なお、本実施例では、チャネル形成領域507と、ソース領域505、ドレイン領域506との間に、ゲート電極508とは重なっていない領域(オフセット領域)509、510が存在する。オフセット領域は必ずしも設ける必要はないが、設けることで、ゲート電極501aがマスクずれにより、ソース領域505またはドレイン領域506と接触してしまうのを防ぐことができる。
【0154】
本実施例は、実施例1〜5と組み合わせて実施することが可能である。
【発明の効果】
本発明のTEGは、実パネルよりも少ない工程数で作製することが可能であるので、実パネルよりも早くTEGのTFTを完成させることが可能であり、TEGのTFT特性の評価をより早く実パネルの作製工程にフィードバックすることが可能になる。よって、パネルの作製工程にかかる時間とコストを抑えることができる。
【図面の簡単な説明】
【図1】 本発明のTEGの作製工程を示す図。
【図2】 本発明のTEGの作製工程を示す図。
【図3】 本発明のTEGの斜視図を示す図。
【図4】 TEGと実パネルの作製工程の順序を示す図。
【図5】 TEGの閾値がずれている様子を示すグラフ。
【図6】 TEGと実パネルの作製工程の順序を示す図。
【図7】 TEGと実パネルの作製工程を示す図。
【図8】 TEGと実パネルの作製工程を示す図。
【図9】 TEGと実パネルの作製工程を示す図。
【図10】 TEGと実パネルの作製工程を示す図。
【図11】 TEGと実パネルの作製工程を示す図。
【図12】 TEGと実パネルの作製工程を示す図。
【図13】 半導体膜の結晶化の工程を示す図。
【図14】 半導体膜の結晶化の工程を示す図。
【図15】 半導体膜の結晶化の工程を示す図。
【図16】 ソース/ドレイン間の抵抗を測定するためのTEGの構成を示す図。
【図17】 TEGのマスク図面。
Claims (6)
- 第1のパネルが有する第1の薄膜トランジスタの特性から、第2のパネルに形成される半導体装置が有する第2の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第1の薄膜トランジスタは、前記第2の薄膜トランジスタよりも少ない工程数で形成されており、
前記第1の薄膜トランジスタの作製工程及び前記第2の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記半導体膜の一部を露出させる工程と、
前記半導体膜の露出している部分から不純物を前記半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第1の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
前記第1のパネルが有する第1の薄膜トランジスタの特性のばらつきから、前記第2のパネルが有する第2の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。 - 第1のパネルが有する第1の薄膜トランジスタの特性から、第2のパネルに形成される半導体装置が有する第2の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第1の薄膜トランジスタは、前記第2の薄膜トランジスタよりも少ない工程数で形成されており、
前記第1の薄膜トランジスタの作製工程及び前記第2の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜を結晶化する工程と、
前記結晶化された半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記結晶化された半導体膜の一部を露出させる工程と、
前記結晶化された半導体膜の露出している部分から不純物を前記結晶化された半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前結晶化された記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第1の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
前記第1のパネルが有する第1の薄膜トランジスタの特性のばらつきから、前記第2のパネルが有する第2の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。 - 請求項1または請求項2において、
前記共に有する工程において、前記第1のパネルは前記第2パネルと同じロットに属することを特徴とする半導体装置の評価方法。 - 半導体装置に含まれる第1の薄膜トランジスタの特性から、前記半導体装置に含まれる第2の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第1の薄膜トランジスタと前記第2の薄膜トランジスタは同一基板上に形成されており、
前記第1の薄膜トランジスタは、前記第2の薄膜トランジスタよりも少ない工程数で形成されており、
前記第1の薄膜トランジスタの作製工程及び前記第2の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記半導体膜の一部を露出させる工程と、
前記半導体膜の露出している部分から不純物を前記半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第1の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
第1の薄膜トランジスタの特性のばらつきから、前記第2の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。 - 半導体装置に含まれる第1の薄膜トランジスタの特性から、前記半導体装置に含まれる第2の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第1の薄膜トランジスタと前記第2の薄膜トランジスタは同一基板上に形成されており、
前記第1の薄膜トランジスタは、前記第2の薄膜トランジスタよりも少ない工程数で形成されており、
前記第1の薄膜トランジスタの作製工程及び前記第2の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜を結晶化する工程と、
前記結晶化された半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記結晶化された半導体膜の一部を露出させる工程と、
前記結晶化された半導体膜の露出している部分から不純物を前記結晶化された半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前結晶化された記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第1の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
第1の薄膜トランジスタの特性のばらつきから、前記第2の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。 - 請求項1乃至請求項5のいずれか一において、
前記第1の薄膜トランジスタは、前記第2の薄膜トランジスタよりも少ない工程数で前記ソース電極及び前記ドレイン電極まで完成していることを特徴とする半導体装置の評価方法。
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