JP2003069027A

JP2003069027A - 評価用素子群、評価用素子群の作製方法、半導体装置の評価方法及び半導体装置

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Publication number: JP2003069027A
Application number: JP2001254685A
Authority: JP
Inventors: Osamu Nakamura; 理中村; Mai Akiba; 麻衣秋葉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-08-24
Filing date: 2001-08-24
Publication date: 2003-03-07
Anticipated expiration: 2021-08-24
Also published as: US6887724B2; US20050017239A1; US7525118B2; US20030049874A1; JP4618948B2

Abstract

(57)【要約】【課題】評価内容の早期フィードバックが可能なＴＥ
Ｇの提供及び該ＴＥＧを用いた評価方法の提供を目的と
する。【解決手段】実パネルのＴＦＴの作製工程のうち、特
性のばらつきの原因となりやすい工程、及びＴＦＴを作
製するのに最低限必要な工程を用いて、実パネルのＴＦ
Ｔとは異なる基板上にＴＥＧのＴＦＴを作製する。実パ
ネルよりも工程数が少ないので、実パネルよりも早くＴ
ＥＧのＴＦＴを完成させることが可能であり、ＴＥＧの
ＴＦＴ特性の評価をより早く実パネルの作製工程にフィ
ードバックすることが可能になる。よって、パネルの作
製工程にかかる時間とコストを抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）の特性を評価するための、複数の評価用素子
からなる評価用素子群（ＴＥＧ：Test Element Group）
に関する。また該ＴＥＧの作製方法、該ＴＥＧを用いた
半導体装置における電気的特性の評価方法及び該ＴＥＧ
を用いて評価した半導体装置に関する。

【０００２】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体膜（厚さ数〜数百ｎｍ程度）を用いて薄膜ト
ランジスタ（ＴＦＴ）を形成する技術が注目されてい
る。その理由は、半導体装置の一つであるアクティブマ
トリクス型の半導体表示装置の需要が高まってきたこと
による。アクティブマトリクス型の半導体表示装置に
は、代表的には液晶ディスプレイ、ＯＬＥＤ（Organic
Light Emitting Device）ディスプレイ、ＤＭＤ（Digit
al Micromirror Device）等が含まれる。

【０００３】活性層に結晶構造を有する半導体膜を用い
たＴＦＴ（結晶質ＴＦＴ）は高い移動度が得られること
から、同一基板上に機能回路を集積させて高精細な画像
表示を行うアクティブマトリクス型の半導体表示装置を
実現することが可能である。

【０００４】ところで、結晶質ＴＦＴは様々な製造工程
を経て完成する。代表的には、基板内の不純物が半導体
膜に侵入するのを防ぐための下地膜の成膜、半導体膜の
成膜及び結晶化と、半導体膜のパターン形成と、ゲート
絶縁膜の形成と、半導体膜への導電型を与える不純物の
添加によるソース／ドレイン領域の形成と、ゲート電極
の形成と、ソース／ドレイン領域に接続する電極の形成
とを、主に有している。

【０００５】上述した作製工程を、同じ条件のもと、同
じ装置を用いて行っても、その時の装置内の不純物濃度
や、装置自体のコンディション等の偶発的原因によっ
て、オン電流、移動度、Ｓ値、閾値、オフ電流等のＴＦ
Ｔの特性が異なってしまうことがある。最悪の場合は、
上述したプロセスのいずれか１つに不具合が生じ、ＴＦ
Ｔの特性が著しく劣化してしまうこともある。

【０００６】そのため、製品として完成する前に、早い
段階でパネルが有するＴＦＴの特性を把握することが、
コスト削減のためには重要である。ＴＦＴの特性をより
早く把握することができれば、作製条件を見直したり、
ＴＦＴの特性を向上させるための別のプロセスを追加し
たりすることができる。また、ＴＦＴの特性が著しく劣
化しており、パネルが製品として使用するに耐えられな
いと判断された場合は、そのパネルに関しては後の工程
を省略することが可能であり、歩留まりを改善させるこ
とができる。

【０００７】ＴＦＴの作製工程における特性の評価は、
一般的にＴＥＧを用いて行われる。ＴＥＧは、評価専用
の分離独立した素子である。ＴＥＧを用いることによ
り、素子の特性をより詳細に調べることができ、さらに
実際のパネルでは不可能な高ストレス印加による破壊試
験をも行うことができる。

【０００８】また、様々な作製条件のもとに作製された
ＴＥＧの特性を調べることで、パネルとして用いられる
ＴＦＴ（実パネルのＴＦＴ）の作製工程における最適な
条件を模索することが可能である。

【０００９】

【発明が解決しようとする課題】上述したように、ＴＥ
Ｇによって得られた評価を、実パネルのＴＦＴの作製工
程にフィードバックさせることは、コスト削減という観
点から見て、非常に有効な手段である。

【００１０】しかし、ＴＥＧとして用いられるＴＦＴ
は、一般的に実パネルのＴＦＴとほぼ同じプロセスで作
製される。そのため、ＴＥＧを用いて実パネルのＴＦＴ
特性を評価するためには、実パネルのＴＦＴもＴＥＧの
ＴＦＴと同じく、その特性を評価することができる程度
に完成させておく必要がある。

【００１１】よって、例えば半導体膜の結晶化の時点で
何らかの不具合が生じても、実パネルのＴＦＴを完成さ
せるまでは、特性を評価することができず、パネルの作
製工程に費やす時間とコストを抑えることができない。

【００１２】また、様々な作製条件のもとに作製された
ＴＥＧの特性を調べることで、実パネルの作製工程にお
ける最適な条件を模索する場合も、ＴＥＧの検査結果を
実パネルの作製工程に即フィードバックさせることが重
要である。

【００１３】本発明は上述した問題に鑑み、評価内容の
早期フィードバックが可能なＴＥＧの提供及び該ＴＥＧ
を用いた評価方法の提供を目的とする。

【００１４】

【課題を解決するための手段】本発明者は、実パネルの
ＴＦＴと全く同じ工程を用いなくとも、実パネルのＴＦ
Ｔ特性を評価できるＴＥＧを作製することができるので
はないかと考えた。そして、実パネルのＴＦＴの作製工
程のうち、特性のばらつきの原因となりやすい工程、及
びＴＦＴを作製するのに最低限必要な工程を用いて、実
パネルのＴＦＴとは異なる基板上にＴＥＧのＴＦＴを作
製することを考えた。

【００１５】本発明のＴＥＧの作製工程は、具体的に
は、半導体膜を成膜する工程と、ゲート絶縁膜を成膜す
る工程と、半導体膜に一導電型を与える不純物を添加す
る工程と、ゲート電極を形成する工程とを有する。さら
に本発明のＴＥＧは、半導体膜に形成された不純物領域
に接続する電極（ソース電極、ドレイン電極）を、ゲー
ト電極と同じ導電膜を用いて形成するために、ゲート電
極を形成する前にゲート絶縁膜をエッチングして、不純
物領域となる半導体膜の一部を露出させる工程を有す
る。

【００１６】よって、実パネルのＴＦＴと、ＴＥＧのＴ
ＦＴは、形状、半導体膜中の不純物の濃度などの構成が
異なってしまい、特性が異なる可能性が高い。しかし、
特性のばらつきの原因となりやすい工程は共通なので、
ＴＥＧのＴＦＴの特性のばらつきから、実パネルのＴＦ
Ｔのばらつきを予測することができる。

【００１７】また、実パネルよりも工程数が少ないの
で、実パネルよりも早くＴＥＧのＴＦＴを完成させるこ
とが可能であり、ＴＥＧのＴＦＴ特性の評価をより早く
実パネルの作製工程にフィードバックすることが可能に
なる。よって、パネルの作製工程にかかる時間とコスト
を抑えることができる。

【００１８】また、本発明では実パネルとしてのパネル
内にＴＥＧを設けても良いし、実パネルとは異なる基板
上にＴＥＧを設けても良い。実パネルとしてのパネル内
にＴＥＧを設けることで、ＴＥＧの特性の相対的なばら
つきと、実パネルの特性の相対的なばらつきとをより一
致させることができる。また、実パネルとは異なる基板
にＴＥＧを設けることで、ＴＥＧが実パネルに占める面
積を考慮する必要がなく、コストを抑えることができ
る。

【００１９】

【発明の実施の形態】次に、本発明のＴＥＧに用いるＴ
ＦＴの構造及びその作製方法について、図１及び図２を
用いて説明する。なお、図１はＴＥＧの作製工程を示す
上面図であり、図２はＡ−Ａ’における断面図である。

【００２０】図１（Ａ）及び図２（Ａ）に示すように、
基板１００上に半導体膜１０１を成膜する。基板１００
は、後の工程の処理温度に耐えうる材料であれば良い。
ＴＥＧの基板は実パネルの基板と同じ材料を用いる必要
はない。ただし同じ材料を用いることで、よりＴＥＧの
特性の相対的なばらつきと、実パネルの特性の相対的な
ばらつきとを一致させることができる。

【００２１】また、実パネルにおいて、基板内の有害な
不純物が半導体膜へ拡散することを防ぐために、基板上
に絶縁膜である下地膜を設けてから半導体膜を成膜する
場合がある。この場合、ＴＥＧにおいても下地膜を成膜
し、ＴＥＧの特性の相対的なばらつきと、実パネルの特
性の相対的なばらつきとを、より一致させるようにして
もよい。

【００２２】ＴＥＧの半導体膜は、実パネルにおける半
導体膜と同じ材料を用い、そして同じ成膜条件のもと、
同じ装置を用い、同じ成膜方法で成膜する。上記構成に
より、ＴＥＧの特性の相対的なばらつきと、実パネルの
特性の相対的なばらつきとをより一致させることができ
る。

【００２３】なお、実パネルにおいて、成膜した非単結
晶半導体膜の結晶性を高める工程が設けられている場合
がある。この場合、ＴＥＧにおいても同じ条件のもと、
同じ装置を用い、同じ結晶化方法を用いて結晶性を高め
る工程を行い、ＴＥＧの特性の相対的なばらつきと、実
パネルの特性の相対的なばらつきとを、より一致させる
ようにしてもよい。

【００２４】また、実パネルにおいて、しきい値電圧を
制御するために、半導体膜１０１に導電型を付与する不
純物を添加する工程を設けている場合、ＴＥＧにおいて
も同じ工程を設けるようにしても良い。

【００２５】そして半導体膜１０１上に、絶縁膜１０３
を成膜する。絶縁膜１０３は、実パネルのゲート絶縁膜
と同じ材料を用い、同じ成膜条件のもと、同じ装置を用
い、同じ成膜方法で成膜する。上記構成により、ＴＥＧ
の特性の相対的なばらつきと、実パネルの特性の相対的
なばらつきとをより一致させることができる。

【００２６】次に図１（Ｂ）及び図２（Ｂ）に示すよう
に、マスク１０５を用いて絶縁膜１０３をパターニング
し、ゲート絶縁膜１０４を形成する。このパターニング
により、半導体膜１０１の一部が露出される。なお、半
導体膜１０１のチャネル形成領域となる部分はゲート絶
縁膜１０４で覆っておくようにする。

【００２７】そして、図１（Ｃ）及び図２（Ｃ）に示す
ように、マスク１０５を用いて半導体膜１０１に導電型
を付与する不純物を添加する。上記工程により、半導体
膜１０１の露出した部分から不純物が添加され、ソース
領域１０６とドレイン領域１０７が形成される。なお、
不純物を添加する工程は、実パネルにおいて不純物を添
加する工程と同じ条件で行うのが望ましいが、全く同じ
条件で行わなくとも良い。

【００２８】なお、実パネルにおいて、ソース／ドレイ
ン領域よりも不純物濃度が低いＬＤＤ領域を形成するた
めに、半導体膜に不純物を添加する工程が複数設けられ
ている場合がある。この場合、実パネルにおける不純物
を添加する工程を、必ずしも全てＴＥＧにおいて行わな
くとも良い。ＴＥＧにおいては、最も不純物の添加量が
多い工程を少なくとも行っておけば良い。実パネルにお
ける不純物を添加する工程の幾つかを、ＴＥＧにおいて
行う場合、実パネルのＴＦＴと、ＴＥＧのＴＦＴとで
は、ソース領域１０６とドレイン領域１０７の不純物濃
度が異なるため、特性も互いに異なってしまう。しか
し、実パネルのＴＦＴと、ＴＥＧのＴＦＴとの共通のプ
ロセスに起因する特性のばらつきに関しては、その相対
的な変化を一致させることができる。

【００２９】次に、マスク１０５を除去した後、ゲート
絶縁膜１０４、ソース領域１０６及びドレイン領域１０
７を覆うように導電膜を成膜する。導電膜は、実パネル
のゲート電極と同じ材料を用い、同じ成膜条件のもと、
同じ装置を用い、同じ成膜方法で成膜する。上記構成に
より、ＴＥＧの特性の相対的なばらつきと、実パネルの
特性の相対的なばらつきとをより一致させることができ
る。

【００３０】そして、図１（Ｄ）及び図２（Ｄ）に示す
ように、導電膜をパターニングすることで、ゲート絶縁
膜１０４に接するゲート電極１０８と、ソース領域１０
６に接するソース電極１０９と、ドレイン領域１０７に
接するドレイン電極１１０が形成される。なお、実パネ
ルでは、ゲート電極と同時にソース電極及びドレイン電
極を形成する必要はなく、後の工程において、別の導電
膜を用いてソース電極とドレイン電極を形成するようし
ても良い。

【００３１】なお、図１（Ｄ）及び図２（Ｄ）では、ソ
ース電極１０９とドレイン電極１１０がゲート絶縁膜１
０４に接していないが、ソース電極１０９とドレイン電
極１１０が一部ゲート絶縁膜１０４上に乗るように形成
されていても良い。この場合、ソース電極１０９とドレ
イン電極１１０をそのままＴＥＧの測定用の端子として
用いることが可能である。

【００３２】また、ゲート電極１０８がソース領域１０
６及びドレイン領域１０７と接することのないように、
マスクのずれを考慮して、オフセット領域を形成しても
良い。

【００３３】また、ソース電極とドレイン電極を形成し
た後に、不純物元素を熱処理などの活性化するための工
程を設けても良い。この工程は、電気加熱炉を用いた熱
アニール法や、前述のエキシマレーザーを用いたレーザ
ーアニール法や、ハロゲンランプを用いたラピットサー
マルアニール法（ＲＴＡ法）で行えば良い。しかし、レ
ーザーアニール法は低い基板加熱温度で活性をすること
ができるが、ゲート電極の下にかくれる領域まで活性化
させることは困難であった。従って、ここでは熱アニー
ル法で活性化の工程を行った。加熱処理は、窒素雰囲気
中において３００〜７００℃、好ましくは３５０〜５５
０℃、ここでは４５０℃、２時間の処理を行った。

【００３４】この熱処理の工程において、水素によって
半導体層中やその界面に残留する欠陥が補償されること
で、ＴＦＴの特性を向上させるために、窒素雰囲気中に
３〜９０％の水素を添加しておいても良い。また、熱処
理の工程の後に、さらに３〜１００％の水素雰囲気中で
１５０〜５００℃、好ましくは３００〜４５０℃で２〜
１２時間の水素化処理の工程を行っても良い。または、
１５０〜５００℃、好ましくは２００〜４５０℃の基板
温度で水素プラズマ処理をしても良い。

【００３５】上記工程が終了すると、本発明のＴＥＧが
完成する。ＴＥＧの完成後、ゲート電極１０８、ソース
電極１０９、ドレイン電極１１０にプローブを立てて、
電流を流したり、電圧を印加したりし、ＴＥＧのＴＦＴ
の特性を検査する。

【００３６】なお、ＴＥＧの作製工程は、実パネルの何
をモニターしたいのかという目的よって変えるのが望ま
しい。例えば、実パネルのＴＦＴの移動度をモニターす
る場合において、移動度を左右すると考えられる半導体
膜の結晶化工程が実パネルの作製工程に含まれていた
ら、ＴＥＧの作製工程にもこの工程を追加するのが望ま
しい。このとき、ＴＥＧにおける半導体膜の結晶化工程
は、実パネルのＴＦＴと同じ条件で行う。また例えば、
実パネルのＴＦＴの閾値をモニターする場合において、
閾値を左右すると考えられるチャネル形成領域への不純
物の添加工程が実パネルの作製工程に含まれていたら、
ＴＥＧの作製工程にもこの工程を追加するのが望まし
い。

【００３７】なお図１及び図２では１つの単位素子につ
いてのみ示したが、図１及び図２に示した工程により、
１つの基板上に同時に複数の単位素子としてのＴＦＴを
形成することができる。図３に１つの基板上に複数の単
位素子としてのＴＦＴを形成したＴＥＧの斜視図を示
す。図３では単位素子としてのＴＦＴ１１０が複数設け
られており、各単位素子１１０はソース電極１０６、ド
レイン電極１０７、ゲート電極１０８をそれぞれ有して
いる。

【００３８】また、図３では、各単位素子のチャネル幅
及びチャネル長等のサイズを同じ大きさに設定してある
が、検査対象となる実パネルのＴＦＴのサイズや、検査
の目的に合わせて、これらのサイズを設計者が任意に設
定することは可能である。

【００３９】次に、実パネルとＴＥＧのプロセスと、特
性の比較の仕方について説明する。図４に、本発明の実
パネルとＴＥＧのプロセスの相対関係を示す。横軸は時
間を示す。

【００４０】図４では、実パネルにおいてはソース電極
とドレイン電極が完成するまでＡ〜Ｊの１０の工程が設
けられていると仮定する。なお、ここでは説明を簡単に
するために実パネルにおいては１０の工程が設けられて
いる例について説明するが、実際の実パネルの工程数は
これに限定されない。

【００４１】そして、ＴＥＧにおいては、実パネルと共
通のＡ、Ｃ、Ｄ、Ｅ、Ｇの４つの工程によって、ソース
電極とドレイン電極まで完成する。なお、本実施の形態
では、具体的には、工程Ａにおいて半導体膜を成膜し、
工程Ｃにおいてゲート絶縁膜となる絶縁膜を成膜し、工
程Ｄにおいて該絶縁膜をエッチングしてゲート絶縁膜を
形成し、なおかつ半導体膜の一部を露出させ、工程Ｅに
おいて半導体膜の露出した部分に一導電型を与える不純
物を添加することで、不純物領域を形成し、工程Ｇにお
いてゲート電極、ソース電極、ドレイン電極を形成す
る。

【００４２】なお、図４では、実パネルにおいては、工
程Ｇによってゲート電極のみが形成され、ソース電極及
びドレイン電極は形成されない。

【００４３】なお、実際には、上記工程に加えて、マス
クの形成、マスクの除去、基板の洗浄等の工程が、実パ
ネルと同様に設けられているが、本実施の形態では説明
を簡単にするために他の工程は省略し、上記Ａ、Ｃ、
Ｄ、Ｅ、Ｇの工程のみ示した。また、上記工程に加え
て、下地膜の成膜、閾値を制御するための不純物の添
加、半導体膜の結晶化等の別の工程が、実パネルと同様
に設けられていても良い。

【００４４】なお、本実施の形態では、説明を簡単にす
るために、導電膜を成膜する工程と、導電膜を成膜した
後、該導電膜をエッチングすることでゲート電極、ソー
ス電極、ドレイン電極を形成する工程とを、合わせて１
つの工程Ｇとして示した。

【００４５】なお図４において、各パネルに付されてい
る番号はロットの番号を示している。ロットとは、工程
の流れに沿って一緒に移動・加工されるパネルの集まり
であり、生産や出荷の単位を意味する。なお、各ＴＥＧ
に付されている番号もロットの番号を意味しており、同
じ番号が付された実パネルとＴＥＧは、同じロットに属
している。

【００４６】そして、各パネルに設けられた工程Ａ〜Ｊ
は、各ロットごとに区別するために、例えばｍ番のパネ
ルの場合、工程Ａ〜Ｊを工程ｍ−Ａ〜ｍ−Ｊと示してい
る。そして、例えばＴＥＧｍは、パネルｍと同じ工程ｍ
−Ａ、ｍ−Ｃ、ｍ−Ｄ、ｍ−Ｅ、ｍ−Ｇが設けられてい
る。

【００４７】図４においては、各ロットにおいて工程Ｇ
が終了した時点で、各ＴＥＧのＴＦＴの特性を検査する
工程が行われる。そして、検査されたＴＥＧの特性が他
のＴＥＧと著しくずれているロットがある場合、該ロッ
トに属する実パネルの特性が他のパネルと著しくずれて
いると予測することができる。

【００４８】図５に、各ＴＥＧのＴＦＴの閾値Ｖｔｈを
示す。横軸はロット番号を示しており、縦軸は各ＴＥＧ
のＴＦＴのＶｔｈを示す。なお、各ＴＥＧに異なるサイ
ズのＴＦＴを複数設けている場合、各ＴＦＴごとにＶｔ
ｈが異なってしまうと考えられるが、図５は、各ＴＥＧ
が有する同じ設計のＴＦＴについてのみ、Ｖｔｈを検査
した場合を想定した図である。

【００４９】図５では、５番のＴＥＧのＶｔｈが、他の
ＴＥＧと著しく異なっており、よって５番のロットの実
パネルにおいても、他の実パネルと比較して特性が著し
く異なっていると予測することができる。なお、図５で
はＴＦＴの特性としてＶｔｈにのみ着目したが、Ｖｔｈ
以外の他の特性、例えばオン電流、移動度、Ｓ値、オフ
電流等を比較するようにしてもよい。なお、特性が著し
く異なっていると判断する基準は、実施者が適宜設定す
ることが可能である。

【００５０】なお、ＴＥＧにおける絶対的な特性のずれ
と、実パネルにおける絶対的な特性のずれは、必ずしも
同じになるとは限らない。しかし、相対的にずれの大き
いロットは、ＴＥＧと実パネルとでほぼ一致していると
考えることができるので、ＴＥＧの特性を検査すること
で、実パネルの特性を予測することができる。なお、予
め、ＴＥＧと実パネルの特性のずれの相関関係を調べて
おくことで、より確実にＴＥＧの特性から実パネルの特
性を予測することが可能である。

【００５１】検査において予測された実パネルの特性に
問題がないと判断された場合、工程Ｇの後の工程Ｈ、
Ｉ、Ｊをそのまま続行すれば良い。実パネルの特性に問
題があると判断された場合、実パネルのＴＦＴの特性を
向上させるために、工程Ｈ、Ｉ、Ｊとは別のプロセスを
追加することができ、歩留まりを高くすることができ
る。また該実パネルが製品として使用するに耐えられな
いと判断された場合は、そのパネルに関しては後の工程
を省略することが可能であり、作製工程にかかる時間と
コストを抑えることができる。さらに、検査において予
測された実パネルの特性が、全て好ましくなかった場
合、すぐに後のロットの実パネルにフィードバックさせ
ることができる。具体的には、後のロットの作製条件を
見直したり、ＴＦＴの特性を向上させるための別のプロ
セスを追加したりすることができる。

【００５２】なお、図４では各ロットごとにＴＥＧを設
けていたが、本発明は必ずしもこの構成に限定されな
い。図６に、図４とは異なる実パネルとＴＥＧのプロセ
スの相対関係を示す。横軸は時間を示す。

【００５３】図６では図４と同様に、実パネルにおいて
はソース電極とドレイン電極が完成するまでＡ〜Ｊの１
０の工程が設けられていると仮定する。なお、ここでは
説明を簡単にするために実パネルにおいては１０の工程
が設けられている例について説明するが、実際の実パネ
ルの工程数はこれに限定されない。

【００５４】そして、ＴＥＧにおいては、実パネルと共
通のＡ、Ｃ、Ｄ、Ｅ、Ｇの４つの工程によって、ソース
電極とドレイン電極まで完成する。なお、各工程の内容
は、図４と同じである。

【００５５】なお、図６においても図４と同様に、実パ
ネルにおいては、工程Ｇによってゲート電極のみが形成
され、ソース電極及びドレイン電極は形成されない。

【００５６】なお、実際には、上記工程に加えて、マス
クの形成、マスクの除去、基板の洗浄等の工程が、実パ
ネルと同様に設けられているが、本実施の形態では説明
を簡単にするために他の工程は省略し、上記Ａ、Ｃ、
Ｄ、Ｅ、Ｇの工程のみ示した。また、上記工程に加え
て、下地膜の成膜、閾値を制御するための不純物の添
加、半導体膜の結晶化等の別の工程が、実パネルと同様
に設けられていても良い。

【００５７】図４と同様に図６において、各パネルに付
されている番号はロットの番号を意味している。

【００５８】図６においては、図４の場合とは異なり、
各ＴＥＧに付されている番号はロットの番号に対応して
おらず、ＴＥＧの工程によって属するロットが異なる。
例えば図６では、例えばＴＥＧｍは、パネルｍ＋２と同
じ工程ｍ＋２−Ａと、パネルｍ＋１と同じ工程ｍ＋１−
Ｃ、ｍ＋１−Ｄ、ｍ＋１−Ｅと、パネルｍと同じ工程ｍ
−Ｇとを有している。

【００５９】なお、図６では工程ｍ＋２−Ａ、ｍ＋１−
Ｃ、ｍ＋１−Ｄ、ｍ＋１−Ｅ、ｍ−Ｇは時間的に連続し
て行われているが、ＴＥＧが有する工程は必ずしも時間
的に連続している必要はない。

【００６０】図６では、ＴＥＧｍについては工程ｍ−Ｇ
が終了した時点で、ＴＦＴの特性を検査する工程が行わ
れる。なお、図６に示した工程で作製されるＴＥＧの場
合、１つのＴＥＧの特性が、必ずしも１つのロットの実
パネルに対応しているとはいえない。例えば図６では、
ＴＥＧｍはｍ＋２、ｍ＋１、ｍ番目の３つのロットに対
応している。

【００６１】しかし、最適な条件を求めるために、特定
の工程において各ロットごとに条件を変えた場合、実パ
ネルの特性をＴＥＧから予測することができるので、早
い段階で後のロットの作製条件を決めることができる。
例えば、図６のＴＥＧの場合、工程Ｃにおけるゲート絶
縁膜となる絶縁膜の最適な成膜条件を求めるために、各
ロットごとに工程Ｃの成膜条件を変えて成膜する。そし
て、例えば２番目のロットの実パネル（パネル２）と、
ＴＥＧ１はゲート絶縁膜の成膜条件が同じであるので、
ＴＥＧ１の特性からパネル２の特性を予測することがで
きる。

【００６２】なお、ＴＥＧにおける絶対的な特性と、実
パネルにおける絶対的な特性とは、必ずしも一致すると
は限らない。しかし、作製条件の違いによる相対的な特
性のずれは、ＴＥＧと実パネルとでほぼ一致していると
考えることができるので、ＴＥＧの特性を検査すること
で、実パネルの特性を予測することができる。なお、予
め、ＴＥＧと実パネルの特性のずれの相関関係を調べて
おくことで、より確実にＴＥＧの特性から実パネルの特
性を予測することが可能である。

【００６３】なお図６に示した作製工程で作製されたＴ
ＥＧは、図４に示した作製工程において作製されたＴＥ
Ｇよりも、作製工程における無駄な時間をより少なくす
ることができる。よって、検査結果をより早く実パネル
にフィードバックさせることができる。

【００６４】

【実施例】以下、本発明の実施例について説明する。（実施例１）実施の形態１本実施例は、実パネルのＴＦＴと、ＴＥＧのＴＦＴを作
製する方法について説明する。なお、実パネルはｎチャ
ネル型ＴＦＴとｐチャネル型ＴＦＴの作製方法について
示し、ＴＥＧはｎチャネル型ＴＦＴの作製方法について
示す。なお、本実施例ではｎチャネル型ＴＦＴのＴＥＧ
について示すが、ｐチャネル型ＴＦＴのＴＥＧも作製す
ることが可能である。

【００６５】基板２０１と基板３０１を用意する。基板
２０１は実パネル用であり、基板３０１はＴＥＧ用であ
る。本実施例で示す実パネルとＴＥＧは、同じロットに
属していても良いし、工程によっては別のロットに属し
ていても良い。

【００６６】基板２０１及び基板３０１は、ガラス基
板、プラスチック基板、セラミックス基板などを用いる
ことができる。また、酸化シリコン膜や窒化シリコン膜
などの絶縁膜を表面に形成したシリコン基板やステンレ
スに代表される金属基板を用いても良い。勿論、石英基
板を用いることも可能である。

【００６７】そして、基板２０１のＴＦＴが形成される
主表面には、窒化シリコン膜から成る下地膜２０２と、
酸化シリコン膜から成る下地膜２０３が形成される。ま
た、基板３０１のＴＦＴが形成される主表面には、窒化
シリコン膜から成る下地膜３０２と、酸化シリコン膜か
ら成る下地膜３０３が形成される。

【００６８】これらの下地膜２０２、２０３、３０１、
３０２はプラズマＣＶＤ法やスパッタ法で形成されるも
のであり、基板２０１及び基板３０１からＴＦＴにとっ
て有害な不純物が半導体層へ拡散することを防ぐために
設けてある。そのために、窒化シリコン膜からなる下地
膜２０２、３０２を２０〜１００ｎｍ、代表的には５０
ｎｍの厚さに形成し、さらに酸化シリコン膜からなる下
地膜２０３、３０３を５０〜５００ｎｍ、代表的には１
５０〜２００ｎｍの厚さに形成すれば良い。

【００６９】勿論、下地膜を窒化シリコン膜からなる下
地膜２０２、３０２または、酸化シリコン膜ならなる下
地膜２０３、３０３のどちらか一方のみでも良いが、Ｔ
ＦＴの信頼性を考慮すると２層構造とすることが最も望
ましかった。

【００７０】次に、下地膜２０３に接する非晶質半導体
膜を、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法な
どの成膜法を用いて形成する。また、下地膜３０３に接
する非晶質半導体膜を形成する。非晶質半導体膜は１０
〜１００ｎｍ、代表的には５０ｎｍの厚さで形成され
る。

【００７１】非晶質半導体膜は、シリコン（Ｓｉ）、ゲ
ルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、
炭化シリコンがあり、その他にガリウム砒素などの化合
物半導体材料を用いることもできる。

【００７２】また、下地膜と非晶質半導体膜とは同じ成
膜法で形成可能であるので、下地膜２０２と下地膜２０
３と、さらに非晶質半導体膜を連続形成すると良い。こ
の場合、下地膜３０２と下地膜３０３と、さらに非晶質
半導体膜も連続形成する。それぞれの膜が形成された
後、その表面が大気雰囲気に触れないことにより、その
表面の汚染を防ぐことができる。その結果、ＴＦＴの特
性バラツキを発生させる要因の一つをなくすことができ
る。

【００７３】次に、非晶質半導体膜を公知の結晶化技術
を用いて結晶化させ、下地膜２０３に接する結晶質半導
体膜２０４を形成する。また同様に、非晶質半導体膜を
公知の結晶化技術を用いて結晶化させ、下地膜３０３に
接する結晶質半導体膜３０４とを形成する（図７
（Ａ））。

【００７４】プラズマＣＶＤ法で作製される非晶質半導
体膜には１０〜４０atom％の割合で膜中に水素が含まれ
ているが、結晶化の工程に先立って４００〜５００℃の
熱処理の工程を行い、水素を膜中から脱離させて含有水
素量を５atom％以下としておくことが望ましい。また、
非晶質シリコン膜をスパッタ法や蒸着法などの他の作製
方法で形成しても良いが、膜中に含まれる酸素、窒素な
どの不純物元素を十分低減させておくことが望ましい。

【００７５】非晶質半導体膜を結晶化する工程は、公知
のレーザーアニールまたは熱アニール等の固相成長法で
結晶化すれば良い。また、触媒元素を用いた熱アニール
の技術により結晶質半導体膜を用いることもできる。さ
らに、触媒元素を用いた熱アニールの技術により形成さ
れた結晶質半導体膜に対して、ゲッタリングの工程を加
えて、前記触媒元素を除去すると優れたＴＦＴ特性を得
ることができる。

【００７６】さらに、結晶質半導体膜の結晶化率を高
め、結晶粒内に残される欠陥を補修するための第１のレ
ーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気
中、または酸素雰囲気中で行っても良い。レーザー光に
は波長４００nm以下のエキシマレーザ光や、ＹＡＧレー
ザの第２高調波、第３高調波を用いる。いずれにして
も、繰り返し周波数１０〜１０００Hz程度のパルスレー
ザー光を用い、当該レーザー光を光学系にて１００〜５
００mJ/cm²に集光し、９０〜９５％のオーバーラップ率
をもって照射し、シリコン膜表面を走査させればよい。
ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度３
９３mJ/cm²で第１のレーザー光の照射を大気中で行う。
なお、大気中、または酸素雰囲気中で行うため、第１の
レーザー光の照射により表面に酸化膜が形成される。そ
して、第１のレーザー光の照射により形成された酸化膜
を希フッ酸で除去した後、第２のレーザー光の照射を窒
素雰囲気、或いは真空中で行い、結晶質半導体膜表面を
平坦化する。このレーザー光（第２のレーザー光）には
波長４００nm以下のエキシマレーザー光や、ＹＡＧレー
ザーの第２高調波、第３高調波を用いる。第２のレーザ
ー光のエネルギー密度は、第１のレーザー光のエネルギ
ー密度より大きくし、好ましくは３０〜６０ｍＪ／ｃｍ
²大きくする。ここでは、繰り返し周波数３０Ｈｚ、エ
ネルギー密度４５３mJ/cm²で第２のレーザー光の照射を
行ない、結晶質半導体膜表面における凹凸のＰ―Ｖ値が
５ｎｍ以下となる。

【００７７】なお、レーザーは、パルス発振だけに限定
されない。連続発振またはパルス発振の気体レーザもし
くは固体レーザを用いることができる。前記気体レーザ
として、エキシマレーザ、Ａｒレーザ、Ｋｒレーザなど
があり、前記固体レーザとして、ＹＡＧレーザ、ＹＶＯ
₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレー
ザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：
サファイアレーザなどが挙げられる。

【００７８】次に、実パネルにおいて、結晶質半導体膜
２０４をマスクを使用してドライエッチングし、島状半
導体膜２０５、２０６を形成した（図７（Ｂ））。

【００７９】次に、島状半導体膜２０５、２０６の表面
に、酸化シリコンまたは窒化シリコンを主成分とする第
１の絶縁膜２０７を形成する。また、結晶質半導体膜３
０４の表面に、酸化シリコンまたは窒化シリコンを主成
分とする第１の絶縁膜３０７を形成する。第１の絶縁膜
２０７、３０７は、プラズマＣＶＤ法やスパッタ法で形
成し、その厚さを１０〜２００ｎｍ、好ましくは５０〜
１５０ｎｍとして形成すれば良い（図７（Ｃ））。

【００８０】そして、島状半導体膜２０５と、島状半導
体膜２０６のチャネル形成領域と重なるマスク２０８を
形成した。また、結晶質半導体膜３０４のソース／ドレ
イン領域以外の領域（チャネル形成領域を含む）と重な
るマスク３０８を形成した。このとき、図示しないが、
配線を形成する領域にもマスクを形成しておいても良
い。

【００８１】次に、マスク２０８を用いて、第１の絶縁
膜２０７をエッチングして第２の絶縁膜２０９、２１０
を形成し、島状半導体膜２１０のソース／ドレイン領域
となる部分を露出させる。また同様に、マスク３０８を
用いて、第１の絶縁膜３０７をエッチングして第２の絶
縁膜３０９、３１０を形成し、結晶質半導体膜３０４の
ソース／ドレイン領域となる部分を露出させる（図７
（Ｄ））。

【００８２】そして、マスク２０８を用いて、ｎ型を付
与する不純物元素を島状半導体膜２１０に添加すること
により、ｎ型の不純物領域２１３、２１４を形成した。
また、マスク３０８を用いて、ｎ型を付与する不純物元
素を結晶質半導体膜３０４に添加することにより、ｎ型
の不純物領域３１３、３１４を形成した。

【００８３】半導体にｎ型を付与する不純物元素は、リ
ン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知
られているが、ここでは、リンをフォスフィン（Ｐ
Ｈ₃）として添加するイオンドープ法を行った。この工
程では、島状半導体膜２１０及び結晶質半導体膜３０４
の露出した部分からリンが添加される。リンの濃度は、
１×１０¹⁹〜１×１０²¹atoms/cm³とするのが好まし
く、ここでは１×１０²⁰atoms/cm³とした（図８
（Ａ））。

【００８４】次に、マスク２０８を除去する。同様に、
マスク３０８も除去する。マスクを除去するためには、
アルカリ性の市販の剥離液を用いても良いが、アッシン
グ法を用いても良い。アッシング法は酸化雰囲気中でプ
ラズマを形成し、そこに硬化したレジストであるマスク
をさらして除去する方法であるが、その雰囲気中に酸素
の他に水蒸気を添加しておくと効果的にレジストを除去
することができる。

【００８５】そして、第２の絶縁膜２０９、２１０及び
島状半導体膜２０５、２０６を覆って、基板２０１上に
第１の導電膜２１７を形成する。また、第２の絶縁膜３
０９、３１０及び結晶質半導体膜３０４を覆って、基板
３０１上に導電膜３１７を形成する。

【００８６】導電膜２１７、３１７は、Ｔａ、Ｗ、Ｔ
ｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元
素を主成分とする合金材料もしくは化合物材料で形成す
る。例えば、ＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx（x=
2.4<X<2.7）などの化合物を用いることができる。そし
て、第１の導電膜２１７、３１７の厚さは１０〜１００
ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い
（図８（Ｂ））。

【００８７】なお本実施例では１層の膜からなる導電膜
を用いているが、本実施例はこの構成に限定されない。
２層の導電膜を１つの導電膜として用いても良い。この
場合、２層の導電膜を形成する導電性材料としてはＴ
ａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材
料で形成する。具体的には、窒化タンタル膜、タングス
テン膜を順次積層した導電膜を用いることができる。ま
た、第１の導電膜及び第２の導電膜としてリン等の不純
物元素をドーピングした多結晶シリコン膜に代表される
半導体膜や、、ＡｇＰｄＣｕ合金を用いてもよい。

【００８８】また、２層構造に限定されず、例えば、タ
ングステン膜、アルミニウムとシリコンの合金（Ａｌ−
Ｓｉ）膜、窒化チタン膜を順次積層した３層構造として
もよい。また、３層構造とする場合、タングステンに代
えて窒化タングステンを用いてもよいし、アルミニウム
とシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウ
ムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、
窒化チタン膜に代えてチタン膜を用いてもよい。

【００８９】なお、導電膜の材料によって、適宜最適な
エッチングの方法や、エッチャントの種類を選択するこ
とが重要である。

【００９０】次に、実パネルにおいて、マスク２０８を
形成した。マスク２０８は島状半導体膜２０５のチャネ
ル形成領域となる部分と、島状半導体膜２０６全体と重
なっている。

【００９１】そして、マスク２１８を用いて、第１の導
電膜２１７をエッチングし、ゲート電極２１９、第２の
導電膜２２０を形成する（図８（Ｃ））。ここで、エッ
チング後残渣が残っている場合には、アッシング処理す
ると良い。なお、マスク２１８と重なっていない第２の
絶縁膜２０９の露出している部分をエッチングし、島状
半導体膜２０６を露出させるようにしても良い。

【００９２】そして、マスク２１８をそのまま残して、
ｐチャネル型ＴＦＴが形成される島状半導体膜２０６の
一部に、ｐ型を付与する不純物元素を添加してｐ型の不
純物領域２２１、２２２を形成した（図８（Ｄ））。ｐ
型を付与する不純物元素は、ボロン（Ｂ）、アルミニウ
ム（Ａｌ）、ガリウム（Ｇａ）が知られているが、ここ
ではボロンをジボラン（Ｂ₂Ｈ₆）としてイオンドープ法
で添加した。なお第２の絶縁膜２０９を通して島状半導
体膜に不純物を添加する場合、加速電圧をやや高めにす
る。本実施例では加速電圧８０ｋｅＶとして、２×１０
²⁰atoms/cm³の濃度になるようボロンを添加した。

【００９３】マスク２１８を除去した後、島状半導体膜
２０６のチャネル形成領域と重なる位置にマスク２２３
を形成し、マスク２２３を用いて第２の導電膜２２０を
エッチングし、ゲート電極２２６を形成する。また、Ｔ
ＥＧにおいても結晶質半導体膜３０４のソース／ドレイ
ン領域以外の領域（チャネル形成領域を含む）と重なる
マスク３２３を形成し、マスク３２３を用いて第１の導
電膜３１７をエッチングし、ゲート電極３２４、ソース
電極３２５、ドレイン電極３２６を形成する（図９
（Ａ））。

【００９４】そして、マスク２１８を除去することで、
実パネルにおいてｎチャネル型ＴＦＴ２３０、ｐチャネ
ル型ＴＦＴ２３１が完成する。また、マスク３２４を除
去することで、ＴＥＧにおいてｎチャネル型ＴＦＴ３３
０が完成する（図９（Ｂ））。なお図９（Ｃ）は図９
（Ｂ）の状態における上面図であり、破線Ａ−Ａ’にお
ける断面図と、破線Ｂ−Ｂ’における断面図が図９
（Ｂ）の断面図に相当する。なお、構造をより明確に示
すために、ｐチャネル型ＴＦＴ２３１において第２の絶
縁膜２０９は省略して示す。

【００９５】なお、図９（Ｂ）の工程が終了したら、Ｔ
ＥＧのｎチャネル型ＴＦＴ３３０において、ゲート電極
３２４、ソース電極３２５、ドレイン電極３２６にプロ
ーブを立てて、電流を流したり、電圧を印加したりして
特性を検査する。

【００９６】そして検査の結果、好ましい特性が得られ
なかった場合、実パネルのＴＦＴの特性を向上させるた
めに、別のプロセスを追加し、歩留まりを高くすること
ができる。また該実パネルが製品として使用するに耐え
られないと判断された場合は、そのパネルに関しては後
の工程を省略することが可能であり、作製工程にかかる
時間とコストを抑えることができる。また、ＴＥＧの特
性を後のロットの実パネルにフィードバックさせること
ができる。具体的には、後のロットの作製条件を見直し
たり、ＴＦＴの特性を向上させるための別のプロセスを
追加したりすることができる。

【００９７】検査において予測された実パネルの特性に
問題がないと判断された場合、後の工程をそのまま続行
すれば良い。

【００９８】（実施例２）本実施例では、実施例１とは
異なる作製方法について、図１０を用いて説明する。

【００９９】まず、実施例１の記載に従って、図８
（Ｂ）の状態まで作製する。なお、図８（Ｂ）は、本実
施例の図１０（Ａ）の状態に相当する。

【０１００】図１０（Ａ）に示したように第１の導電膜
２１７を成膜したら、島状半導体膜２０５のチャネル形
成領域と、島状半導体膜２０６のチャネル形成領域と重
なるように、第１の導電膜２１７上にマスク２４０を形
成する。また、結晶質半導体膜３０４のチャネル形成領
域と重なるように、導電膜２１７上にマスク３４０を形
成する。

【０１０１】そして、マスク２４０を用いて第１の導電
膜２１７をエッチングし、ゲート電極２４１、２４２を
形成する。また、マスク３４０を用いて第１の導電膜３
１７をエッチングし、ゲート電極３４１、ソース電極３
４２、３４３を形成する（図１０（Ｂ））。ここで、エ
ッチング後残渣が残っている場合には、アッシング処理
すると良い。

【０１０２】次に、実パネルにおいてマスク２４０を除
去し、島状半導体膜２０６を覆ってマスク２４３を形成
する。そして、ｐチャネル型ＴＦＴが形成される島状半
導体膜２０６の一部に、ゲート電極２４１をマスクとし
て、ｐ型を付与する不純物元素を添加し、ｐ型の不純物
領域２４４、２４５を形成した（図１０（Ｃ））。ｐ型
を付与する不純物元素は、ボロン（Ｂ）、アルミニウム
（Ａｌ）、ガリウム（Ｇａ）が知られているが、ここで
はボロンをジボラン（Ｂ₂Ｈ₆）としてイオンドープ法で
添加した。なお第２の絶縁膜２０９を通して島状半導体
膜に不純物を添加する場合、加速電圧をやや高めにす
る。本実施例では加速電圧８０ｋｅＶとして、２×１０
²⁰atoms/cm³の濃度になるようボロンを添加した。

【０１０３】次に、実パネルにおいてマスク２４３を除
去することで、ｎチャネル型ＴＦＴ２５０、ｐチャネル
型ＴＦＴ２５１が完成する。また、マスク３４０を除去
することで、ＴＥＧにおいてｎチャネル型ＴＦＴ３５０
が完成する。

【０１０４】ＴＥＧが完成したら、ＴＥＧのｎチャネル
型ＴＦＴ３５０において、ゲート電極３４１、ソース電
極３４２、ドレイン電極３４３にプローブを立てて、電
流を流したり、電圧を印加したりして特性を検査する。

【０１０５】そして検査の結果、好ましい特性が得られ
なかった場合、実パネルのＴＦＴの特性を向上させるた
めに、別のプロセスを追加し、歩留まりを高くすること
ができる。また該実パネルが製品として使用するに耐え
られないと判断された場合は、そのパネルに関しては後
の工程を省略することが可能であり、作製工程にかかる
時間とコストを抑えることができる。また、ＴＥＧの特
性を後のロットの実パネルにフィードバックさせること
ができる。具体的には、後のロットの作製条件を見直し
たり、ＴＦＴの特性を向上させるための別のプロセスを
追加したりすることができる。

【０１０６】検査において予測された実パネルの特性に
問題がないと判断された場合、後の工程をそのまま続行
すれば良い。

【０１０７】（実施例３）本実施例では、実施例１、実
施例２とは異なる作製方法について、図１１、図１２を
用いて説明する。

【０１０８】まず、実施例１の記載に従って、図７
（Ｃ）の状態まで作製する。なお、図７（Ｃ）は、本実
施例の図１１（Ａ）の状態に相当する。

【０１０９】図１１（Ａ）に示したように第１の絶縁膜
２０７を成膜したら、実パネルにおいて、島状半導体膜
２０５のチャネル形成領域と、島状半導体膜２０６全体
と重なるように、第１の絶縁膜２０７上にマスク２６０
を形成する。

【０１１０】そして、マスク２６０を用いて、ｐチャネ
ル型ＴＦＴが形成される島状半導体膜２０６の一部に、
ｐ型を付与する不純物元素を添加してｐ型の不純物領域
２６１、２６２を形成した（図１１（Ｂ））。ｐ型を付
与する不純物元素は、ボロン（Ｂ）、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）が知られているが、ここではボ
ロンをジボラン（Ｂ₂Ｈ₆）としてイオンドープ法で添加
した。なお第１の絶縁膜２０７を通して島状半導体膜に
不純物を添加するため、加速電圧をやや高めにする。本
実施例では加速電圧８０ｋｅＶとして、２×１０²⁰atom
s/cm³の濃度になるようボロンを添加した。

【０１１１】マスク２６０を除去した後、島状半導体膜
２０５のチャネル形成領域と、島状半導体膜２０６のチ
ャネル形成領域と重なるように、第１の絶縁膜２０７上
にマスク２６３を形成する。また、結晶質半導体膜３０
４のソース／ドレイン領域以外の領域（チャネル形成領
域を含む）と重なるマスク３６３を形成する。

【０１１２】そして、マスク２６３を用いて、第１の絶
縁膜２０７をエッチングして第２の絶縁膜２６４、２６
５を形成し、島状半導体膜２０５と島状半導体膜２０６
のマスク２６３と重なっていない部分を露出させる。ま
た、マスク３６３を用いて、第１の絶縁膜３０７をエッ
チングして第２の絶縁膜３６４、３６５を形成し、結晶
質半導体膜３０４のマスク３６３と重なっていない部分
を露出させる（図１１（Ｃ））。

【０１１３】次に、マスク２６３を除去し、島状半導体
膜２０５全体と、島状半導体膜２０６のチャネル形成領
域と重なるマスク２６６を形成する。また、マスク３６
３を除去し、結晶質半導体膜３０４のソース／ドレイン
領域以外の領域（チャネル形成領域を含む）と重なるマ
スク３６６を形成する。

【０１１４】そして、マスク２６６を用いてｎ型を付与
する不純物元素を島状半導体膜２０６に添加することに
より、ｎ型の不純物領域２６７、２６８を形成した。ま
た、マスク３６３を用いて、ｎ型を付与する不純物元素
を結晶質半導体膜３０４に添加することにより、ｎ型の
不純物領域３６７、３６８を形成した。

【０１１５】半導体にｎ型を付与する不純物元素は、リ
ン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知
られているが、ここでは、リンをフォスフィン（Ｐ
Ｈ₃）として添加するイオンドープ法を行った。この工
程では、島状半導体膜２０６及び結晶質半導体膜３０４
の露出した部分からリンが添加される。リンの濃度は、
１×１０¹⁹〜１×１０²¹atoms/cm³とするのが好まし
く、ここでは１×１０²⁰atoms/cm³とした（図１１
（Ｄ））。

【０１１６】そして、マスク２６６を除去し、島状半導
体膜２０５、２０６及び第２の絶縁膜２６４、２６５を
覆って、基板２０１上に第１の導電膜２６９を形成す
る。また、マスク３６６を除去し、結晶質半導体膜３０
４及び第２の絶縁膜３６４、３６５を覆って、基板３０
１上に第１の導電膜３６９を形成する（図１２
（Ａ））。

【０１１７】第１の導電膜の材料については、実施例１
に記載した材料を用いることができる。

【０１１８】次に、島状半導体膜２０５、２０６のチャ
ネル形成領域に重なるように、第１の導電膜２６９上に
マスク２７０を形成する。また、結晶質半導体膜３０４
のソース／ドレイン領域以外の領域（チャネル形成領域
を含む）に重なるように、第１の導電膜３６９上にマス
ク３７０を形成する。

【０１１９】そして、マスク２７０を用いて、第１の導
電膜２６９をエッチングし、ゲート電極２７１、２７２
を形成する。また、マスク３７０を用いて、第１の導電
膜３６９をエッチングし、ゲート電極３７１、ソース電
極３７２、ドレイン電極３７３を形成する（図１２
（Ｂ））。ここで、エッチング後残渣が残っている場合
には、アッシング処理すると良い。

【０１２０】次に、実パネルにおいてマスク２７０を除
去することで、ｎチャネル型ＴＦＴ２８０、ｐチャネル
型ＴＦＴ２８１が完成する。また、マスク３７０を除去
することで、ＴＥＧにおいてｎチャネル型ＴＦＴ３８０
が完成する。

【０１２１】ＴＥＧが完成したら、ＴＥＧのｎチャネル
型ＴＦＴ３８０において、ゲート電極３７１、ソース電
極３７２、ドレイン電極３７３にプローブを立てて、電
流を流したり、電圧を印加したりして特性を検査する。

【０１２２】そして検査の結果、好ましい特性が得られ
なかった場合、実パネルのＴＦＴの特性を向上させるた
めに、別のプロセスを追加し、歩留まりを高くすること
ができる。また該実パネルが製品として使用するに耐え
られないと判断された場合は、そのパネルに関しては後
の工程を省略することが可能であり、作製工程にかかる
時間とコストを抑えることができる。また、ＴＥＧの特
性を後のロットの実パネルにフィードバックさせること
ができる。具体的には、後のロットの作製条件を見直し
たり、ＴＦＴの特性を向上させるための別のプロセスを
追加したりすることができる。

【０１２３】検査において予測された実パネルの特性に
問題がないと判断された場合、後の工程をそのまま続行
すれば良い。

【０１２４】（実施例４）本実施例では、触媒元素を用
いた熱結晶化法により半導体膜を結晶化させる工程につ
いて説明する。

【０１２５】触媒元素を用いる場合、特開平７−１３０
６５２号公報、特開平８−７８３２９号公報で開示され
た技術を用いることが望ましい。

【０１２６】ここで、特開平７−１３０６５２号公報に
開示されている技術を用いた半導体膜の結晶化の様子を
図１３に示す。

【０１２７】まず、基板１２５１上に下地膜１２５３を
形成し、その上に非晶質半導体膜１２５４を形成した。
さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニ
ッケル塩溶液を塗布してニッケル含有層１２５５を形成
した（図１３（Ａ））。なお、下地膜１２５３は必ずし
も設ける必要はない。

【０１２８】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質半導体膜１２５６を
形成した。こうして得られた結晶質半導体膜１２５６は
非常に優れた結晶性を有した。（図１３（Ｂ））

【０１２９】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を用いた半導体膜の結晶化の様子を、図
１４に示す。

【０１３０】まず、ガラス基板１３０１上に下地膜１３
０３を設け、その上に非晶質半導体膜１３０４を形成し
た。なお、下地膜１３０３は必ずしも設ける必要はな
い。そして、非晶質半導体膜１３０４の上に酸化シリコ
ン膜１３０５を連続的に形成した。この時、酸化シリコ
ン膜１３０５の厚さは１５０ｎｍとした。

【０１３１】次に酸化シリコン膜１３０５をパターニン
グして、選択的にコンタクトホール１３０６を形成し、
その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニ
ッケル塩溶液を塗布した。これにより、ニッケル含有層
１３０７が形成され、ニッケル含有層１３０７はコンタ
クトホール１３０６の底部のみで非晶質半導体膜１３０
４と接触した。（図１４（Ａ））

【０１３２】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質半導
体膜１３０８を形成した。この結晶化の過程では、ニッ
ケルが接した非晶質半導体膜の部分が最初に結晶化し、
そこから横方向へと結晶化が進行する。こうして形成さ
れた結晶質半導体膜１３０８は棒状または針状の結晶が
集合して成り、その各々の結晶は巨視的に見ればある特
定の方向性をもって成長しているため、結晶性が揃って
いるという利点がある。(図１４（Ｂ）)

【０１３３】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。

【０１３４】以上のような技術を用いて結晶質半導体膜
を形成し、パターニングを行えば、結晶質ＴＦＴの半導
体層を形成することができる。本実施例の技術を用い
て、結晶質半導体膜から作製されたＴＦＴは、優れた特
性が得られるが、そのため高い信頼性を要求されてあい
た。しかしながら、本発明のＴＦＴ構造を採用すること
で、本実施例の技術を最大限に生かしたＴＦＴを作製す
ることが可能となった。

【０１３５】次に、非晶質半導体膜を初期膜として前記
触媒元素を用いて結晶質半導体膜を形成した後で、その
触媒元素を結晶質半導体膜から除去する工程を行った例
について、図１５を用いて説明する。本実施例ではその
方法として、特開平１０−１３５４６８号公報または特
開平１０−１３５４６９号公報に記載された技術を用い
た。

【０１３６】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³にま
で低減することができる。

【０１３７】ここではコーニング社の１７３７基板に代
表される無アルカリガラス基板を用いた。図１５（Ａ）
では、基板１４０１上に下地膜１４０３を設け、その上
に非晶質半導体膜１４０４を形成した。なお、下地膜１
４０３は必ずしも設ける必要はない。

【０１３８】そして、結晶質半導体膜１４０４の表面に
マスク用の酸化シリコン膜１４０５が１５０ｎｍの厚さ
に形成され、パターニングによりコンタクトホールが設
けられ、結晶質半導体膜を一部露出させた領域を設けて
ある。そして、リンを添加する工程を実施して、結晶質
半導体膜にリンが添加された領域１４０６が設けられ
た。

【０１３９】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質半導体膜にリンが添加された領域１
４０６がゲッタリングサイトとして働き、結晶質半導体
膜１４０４に残存していた触媒元素はリンが添加された
ゲッタリング領域１４０６に偏析させることができた。

【０１４０】そして、マスク用の酸化シリコン膜１４０
５と、リンが添加された領域１４０６とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度を１×１０¹⁷atms/cm³以下にまで低減された結
晶質半導体膜を得ることができた。この結晶質半導体膜
を用いてＴＦＴを形成することができた。

【０１４１】本実施例は、実施例１〜３と組み合わせて
実施することが可能である。

【０１４２】（実施例５）本実施例では、ソース／ドレ
イン領域間の抵抗をモニターするためのＴＥＧについて
説明する。

【０１４３】図１６に本実施例のＴＥＧの上面図及び断
面図を示す。図１６（Ａ）の上面図の破線Ａ−Ａ’にお
ける断面図が、図１６（Ｂ）の断面図に相当する。

【０１４４】図１６に示したＴＥＧは、基板４０１上に
半導体膜４０２が形成されている。半導体膜４０２は導
電型を付与する不純物が添加されている不純物領域４０
３が形成されている。

【０１４５】また半導体膜４０２に接するように絶縁膜
４０４が形成されており、絶縁膜４０４は不純物領域４
０３が露出するように一部エッチングされて、開口部が
形成されている。

【０１４６】不純物領域４０３が露出している部分にお
いて、不純物領域４０３に接するようにソース電極４０
５と、ドレイン電極４０６が形成されている。

【０１４７】なお、本実施例に示したＴＥＧは、実パネ
ルにおけるソース／ドレイン領域間の抵抗をモニターす
るためのものである。そのため、実パネルの薄膜トラン
ジスタの作製工程のうち、ソース／ドレイン領域間の抵
抗を大きく左右すると考えられる工程、具体的には半導
体膜を結晶化させる工程と、半導体膜に不純物を添加し
て不純物領域を形成する工程については、実パネルとＴ
ＥＧとで同じ作成条件にするのが望ましい。上記工程を
実パネルとＴＥＧとで同じ作成条件にすることで、ＴＥ
Ｇの特性の相対的なばらつきと、実パネルの特性の相対
的なばらつきとをより一致させることができる。

【０１４８】本実施例は、実施例１〜４と組み合わせて
実施することが可能である。

【０１４９】（実施例６）本実施例では、本発明のＴＥ
Ｇの、実際の上図面について示す。

【０１５０】図１７（Ａ）に、本実施例のＴＥＧの上図
面を示す。５０１はゲート電極に電圧を印加するための
パッド（端子）であり、５０２、５０３は、ソースまた
はドレインに電圧を印加するためのパッドである。パッ
ドに測定用のプローブを立てて、電圧を印加する。

【０１５１】図１７（Ａ）の破線で囲んだ部分の５０４
の拡大図を、図１７（Ｂ）に示す。図１７（Ｂ）におい
て、５０１ａはパッド５０１に電気的に接続されている
ゲート電極である。５０２ａ、５０３ａは、それぞれパ
ッド５０２、５０３に電気的に接続されているソース電
極、ドレイン電極である。

【０１５２】図１７（Ｂ）の破線Ａ−Ａ’における断面
図を、図１７（Ｃ）に示す。ソース電極５０２ａ、ドレ
イン電極５０３ａは、それぞれソース領域５０５、ドレ
イン領域５０６に接している。チャネル形成領域５０７
はソース領域５０５とドレイン領域５０６に挟まれてい
る。ゲート電極５０１ａとチャネル形成領域５０７は、
間にゲート絶縁膜５０８を挟んで重なり合っている。

【０１５３】なお、本実施例では、チャネル形成領域５
０７と、ソース領域５０５、ドレイン領域５０６との間
に、ゲート電極５０８とは重なっていない領域（オフセ
ット領域）５０９、５１０が存在する。オフセット領域
は必ずしも設ける必要はないが、設けることで、ゲート
電極５０１ａがマスクずれにより、ソース領域５０５ま
たはドレイン領域５０６と接触してしまうのを防ぐこと
ができる。

【０１５４】本実施例は、実施例１〜５と組み合わせて
実施することが可能である。

【発明の効果】本発明のＴＥＧは、実パネルよりも少な
い工程数で作製することが可能であるので、実パネルよ
りも早くＴＥＧのＴＦＴを完成させることが可能であ
り、ＴＥＧのＴＦＴ特性の評価をより早く実パネルの作
製工程にフィードバックすることが可能になる。よっ
て、パネルの作製工程にかかる時間とコストを抑えるこ
とができる。

【図面の簡単な説明】

【図１】本発明のＴＥＧの作製工程を示す図。

【図２】本発明のＴＥＧの作製工程を示す図。

【図３】本発明のＴＥＧの斜視図を示す図。

【図４】ＴＥＧと実パネルの作製工程の順序を示す
図。

【図５】ＴＥＧの閾値がずれている様子を示すグラ
フ。

【図６】ＴＥＧと実パネルの作製工程の順序を示す
図。

【図７】ＴＥＧと実パネルの作製工程を示す図。

【図８】ＴＥＧと実パネルの作製工程を示す図。

【図９】ＴＥＧと実パネルの作製工程を示す図。

【図１０】ＴＥＧと実パネルの作製工程を示す図。

【図１１】ＴＥＧと実パネルの作製工程を示す図。

【図１２】ＴＥＧと実パネルの作製工程を示す図。

【図１３】半導体膜の結晶化の工程を示す図。

【図１４】半導体膜の結晶化の工程を示す図。

【図１５】半導体膜の結晶化の工程を示す図。

【図１６】ソース／ドレイン間の抵抗を測定するため
のＴＥＧの構成を示す図。

【図１７】ＴＥＧのマスク図面。

フロントページの続きＦターム(参考） 2G132 AA00 AC02 AC03 AK00 AL10 4M106 AA01 AA07 AB01 BA01 5F110 AA08 AA24 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE15 FF02 FF03 FF28 FF30 GG01 GG02 GG03 GG04 GG13 GG25 GG42 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ23 HK01 HK02 HK03 HK04 HK06 HK21 HK22 HM14 PP01 PP03 PP04 PP05 PP13 PP23 PP29 PP34 PP35 QQ08 QQ09 QQ11 QQ19 QQ24 QQ25 QQ28

Claims

【特許請求の範囲】

【請求項１】第１のパネルが有する第１の薄膜トランジ
スタの特性から、半導体装置に含まれる第２のパネルが
有する第２の薄膜トランジスタの特性を評価する半導体
装置の評価方法であって、前記第１の薄膜トランジスタは、前記第２の薄膜トラン
ジスタよりも少ない工程数で形成されており、前記第１の薄膜トランジスタの作製工程及び前記第２の
薄膜トランジスタの作製工程は、半導体膜を成膜する工
程と、前記半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記半導体膜の一部を露出
させる工程と、前記半導体膜の露出している部分から不
純物を前記半導体膜に添加し、チャネル形成領域と前記
チャネル形成領域に接する不純物領域を形成する工程
と、前記半導体膜及び前記エッチングされた絶縁膜を覆
って導電膜を形成する工程と、前記導電膜をエッチング
し、前記エッチングされた絶縁膜を間に挟んで前記チャ
ネル形成領域と重なる電極を形成する工程とを共に有
し、前記共に有する工程において、前記第１のパネルは前記
第２パネルと同じロットに属しており、前記第１の薄膜トランジスタは、前記エッチングされた
絶縁膜を間に挟んで前記チャネル形成領域と重なる電極
を形成する工程において、同時に前記不純物領域に接す
る２つの電極が形成されており、前記第１のパネルがそれぞれ有する第１の薄膜トランジ
スタの特性のばらつきから、前記第２のパネルがそれぞ
れ有する第２の薄膜トランジスタの特性のばらつきを評
価することを特徴とする半導体装置の評価方法。
【請求項２】第１のパネルが有する第１の薄膜トランジ
スタの特性から、半導体装置に含まれる第２のパネルが
有する第２の薄膜トランジスタの特性を評価する半導体
装置の評価方法であって、前記第１の薄膜トランジスタは、前記第２の薄膜トラン
ジスタよりも少ない工程数で形成されており、前記第１の薄膜トランジスタの作製工程及び前記第２の
薄膜トランジスタの作製工程は、半導体膜を成膜する工
程と、前記半導体膜を結晶化する工程と、前記結晶化さ
れた半導体膜に接する絶縁膜を形成する工程と、前記絶
縁膜をエッチングして前記結晶化された半導体膜の一部
を露出させる工程と、前記結晶化された半導体膜の露出
している部分から不純物を前記結晶化された半導体膜に
添加し、チャネル形成領域と前記チャネル形成領域に接
する不純物領域を形成する工程と、前結晶化された記半
導体膜及び前記エッチングされた絶縁膜を覆って導電膜
を形成する工程と、前記導電膜をエッチングし、前記エ
ッチングされた絶縁膜を間に挟んで前記チャネル形成領
域と重なる電極を形成する工程とを共に有し、前記共に有する工程において、前記第１のパネルは前記
第２パネルと同じロットに属しており、前記第１の薄膜トランジスタは、前記エッチングされた
絶縁膜を間に挟んで前記チャネル形成領域と重なる電極
を形成する工程において、同時に前記不純物領域に接す
る２つの電極が形成されており、前記第１のパネルがそれぞれ有する第１の薄膜トランジ
スタの特性のばらつきから、前記第２のパネルがそれぞ
れ有する第２の薄膜トランジスタの特性のばらつきを評
価することを特徴とする半導体装置の評価方法。
【請求項３】第１のパネルが有する第１の薄膜トランジ
スタの特性から、半導体装置に含まれる第２のパネルが
有する第２の薄膜トランジスタの特性を評価する半導体
装置の評価方法であって、前記第１の薄膜トランジスタは、前記第２の薄膜トラン
ジスタよりも少ない工程数で形成されており、前記第１の薄膜トランジスタの作製工程及び前記第２の
薄膜トランジスタの作製工程は、半導体膜を成膜する工
程と、前記半導体膜をエッチングして島状の半導体膜を
形成する工程と、前記島状の半導体膜に接する絶縁膜を
形成する工程と、前記絶縁膜をエッチングして前記島状
の半導体膜の一部を露出させる工程と、前記島状の半導
体膜の露出している部分から不純物を前記島状の半導体
膜に添加し、チャネル形成領域と前記チャネル形成領域
に接する不純物領域を形成する工程と、前記島状の半導
体膜及び前記エッチングされた絶縁膜を覆って導電膜を
形成する工程と、前記導電膜をエッチングし、前記エッ
チングされた絶縁膜を間に挟んで前記チャネル形成領域
と重なる電極を形成する工程とを共に有し、前記共に有する工程において、前記第１のパネルは前記
第２パネルと同じロットに属しており、前記第１の薄膜トランジスタは、前記エッチングされた
絶縁膜を間に挟んで前記チャネル形成領域と重なる電極
を形成する工程において、同時に前記不純物領域に接す
る２つの電極が形成されており、前記第１のパネルがそれぞれ有する第１の薄膜トランジ
スタの特性のばらつきから、前記第２のパネルがそれぞ
れ有する第２の薄膜トランジスタの特性のばらつきを評
価することを特徴とする半導体装置の評価方法。
【請求項４】第１のパネルが有する第１の薄膜トランジ
スタの特性から、半導体装置に含まれる第２のパネルが
有する第２の薄膜トランジスタの特性を評価する半導体
装置の評価方法であって、前記第１の薄膜トランジスタは、前記第２の薄膜トラン
ジスタよりも少ない工程数で形成されており、前記第１の薄膜トランジスタの作製工程及び前記第２の
薄膜トランジスタの作製工程は、半導体膜を成膜する工
程と、前記半導体膜を結晶化する工程と、前記結晶化さ
れた半導体膜をエッチングして島状の半導体膜を形成す
る工程と、前記島状の半導体膜に接する絶縁膜を形成す
る工程と、前記絶縁膜をエッチングして前記島状の半導
体膜の一部を露出させる工程と、前記島状の半導体膜の
露出している部分から不純物を前記島状の半導体膜に添
加し、チャネル形成領域と前記チャネル形成領域に接す
る不純物領域を形成する工程と、前記島状の半導体膜及
び前記エッチングされた絶縁膜を覆って導電膜を形成す
る工程と、前記導電膜をエッチングし、前記エッチング
された絶縁膜を間に挟んで前記チャネル形成領域と重な
る電極を形成する工程とを共に有し、前記共に有する工程において、前記第１のパネルは前記
第２パネルと同じロットに属しており、前記第１の薄膜トランジスタは、前記エッチングされた
絶縁膜を間に挟んで前記チャネル形成領域と重なる電極
を形成する工程において、同時に前記不純物領域に接す
る２つの電極が形成されており、前記第１のパネルがそれぞれ有する第１の薄膜トランジ
スタの特性のばらつきから、前記第２のパネルがそれぞ
れ有する第２の薄膜トランジスタの特性のばらつきを評
価することを特徴とする半導体装置の評価方法。
【請求項５】半導体装置に含まれる第１の薄膜トランジ
スタの特性から、前記半導体装置に含まれる第２の薄膜
トランジスタの特性を評価する半導体装置の評価方法で
あって、前記第１の薄膜トランジスタと前記第２の薄膜トランジ
スタは同一基板上に形成されており、前記第１の薄膜トランジスタは、前記第２の薄膜トラン
ジスタよりも少ない工程数で形成されており、前記第１の薄膜トランジスタの作製工程及び前記第２の
薄膜トランジスタの作製工程は、半導体膜を成膜する工
程と、前記半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記半導体膜の一部を露出
させる工程と、前記半導体膜の露出している部分から不
純物を前記半導体膜に添加し、チャネル形成領域と前記
チャネル形成領域に接する不純物領域を形成する工程
と、前記半導体膜及び前記エッチングされた絶縁膜を覆
って導電膜を形成する工程と、前記導電膜をエッチング
し、前記エッチングされた絶縁膜を間に挟んで前記チャ
ネル形成領域と重なる電極を形成する工程とを共に有
し、前記共に有する工程において、前記第１のパネルは前記
第２パネルと同じロットに属しており、前記第１の薄膜トランジスタは、前記エッチングされた
絶縁膜を間に挟んで前記チャネル形成領域と重なる電極
を形成する工程において、同時に前記不純物領域に接す
る２つの電極が形成されており、第１の薄膜トランジスタの特性のばらつきから、前記第
２の薄膜トランジスタの特性のばらつきを評価すること
を特徴とする半導体装置の評価方法。
【請求項６】半導体装置に含まれる第１の薄膜トランジ
スタの特性から、前記半導体装置に含まれる第２の薄膜
トランジスタの特性を評価する半導体装置の評価方法で
あって、前記第１の薄膜トランジスタと前記第２の薄膜トランジ
スタは同一基板上に形成されており、前記第１の薄膜トランジスタは、前記第２の薄膜トラン
ジスタよりも少ない工程数で形成されており、前記第１の薄膜トランジスタの作製工程及び前記第２の
薄膜トランジスタの作製工程は、半導体膜を成膜する工
程と、前記半導体膜を結晶化する工程と、前記結晶化さ
れた半導体膜に接する絶縁膜を形成する工程と、前記絶
縁膜をエッチングして前記結晶化された半導体膜の一部
を露出させる工程と、前記結晶化された半導体膜の露出
している部分から不純物を前記結晶化された半導体膜に
添加し、チャネル形成領域と前記チャネル形成領域に接
する不純物領域を形成する工程と、前結晶化された記半
導体膜及び前記エッチングされた絶縁膜を覆って導電膜
を形成する工程と、前記導電膜をエッチングし、前記エ
ッチングされた絶縁膜を間に挟んで前記チャネル形成領
域と重なる電極を形成する工程とを共に有し、前記共に有する工程において、前記第１のパネルは前記
第２パネルと同じロットに属しており、前記第１の薄膜トランジスタは、前記エッチングされた
絶縁膜を間に挟んで前記チャネル形成領域と重なる電極
を形成する工程において、同時に前記不純物領域に接す
る２つの電極が形成されており、第１の薄膜トランジスタの特性のばらつきから、前記第
２の薄膜トランジスタの特性のばらつきを評価すること
を特徴とする半導体装置の評価方法。
【請求項７】半導体装置に含まれる第１の薄膜トランジ
スタの特性から、前記半導体装置に含まれる第２の薄膜
トランジスタの特性を評価する半導体装置の評価方法で
あって、前記第１の薄膜トランジスタと前記第２の薄膜トランジ
スタは同一基板上に形成されており、前記第１の薄膜トランジスタは、前記第２の薄膜トラン
ジスタよりも少ない工程数で形成されており、前記第１の薄膜トランジスタの作製工程及び前記第２の
薄膜トランジスタの作製工程は、半導体膜を成膜する工
程と、前記半導体膜をエッチングして島状の半導体膜を
形成する工程と、前記島状の半導体膜に接する絶縁膜を
形成する工程と、前記絶縁膜をエッチングして前記島状
の半導体膜の一部を露出させる工程と、前記島状の半導
体膜の露出している部分から不純物を前記島状の半導体
膜に添加し、チャネル形成領域と前記チャネル形成領域
に接する不純物領域を形成する工程と、前記島状の半導
体膜及び前記エッチングされた絶縁膜を覆って導電膜を
形成する工程と、前記導電膜をエッチングし、前記エッ
チングされた絶縁膜を間に挟んで前記チャネル形成領域
と重なる電極を形成する工程とを共に有し、前記共に有する工程において、前記第１のパネルは前記
第２パネルと同じロットに属しており、前記第１の薄膜トランジスタは、前記エッチングされた
絶縁膜を間に挟んで前記チャネル形成領域と重なる電極
を形成する工程において、同時に前記不純物領域に接す
る２つの電極が形成されており、第１の薄膜トランジスタの特性のばらつきから、前記第
２の薄膜トランジスタの特性のばらつきを評価すること
を特徴とする半導体装置の評価方法。
【請求項８】半導体装置に含まれる第１の薄膜トランジ
スタの特性から、前記半導体装置に含まれる第２の薄膜
トランジスタの特性を評価する半導体装置の評価方法で
あって、前記第１の薄膜トランジスタと前記第２の薄膜トランジ
スタは同一基板上に形成されており、前記第１の薄膜トランジスタは、前記第２の薄膜トラン
ジスタよりも少ない工程数で形成されており、前記第１の薄膜トランジスタの作製工程及び前記第２の
薄膜トランジスタの作製工程は、半導体膜を成膜する工
程と、前記半導体膜を結晶化する工程と、前記結晶化さ
れた半導体膜をエッチングして島状の半導体膜を形成す
る工程と、前記島状の半導体膜に接する絶縁膜を形成す
る工程と、前記絶縁膜をエッチングして前記島状の半導
体膜の一部を露出させる工程と、前記島状の半導体膜の
露出している部分から不純物を前記島状の半導体膜に添
加し、チャネル形成領域と前記チャネル形成領域に接す
る不純物領域を形成する工程と、前記島状の半導体膜及
び前記エッチングされた絶縁膜を覆って導電膜を形成す
る工程と、前記導電膜をエッチングし、前記エッチング
された絶縁膜を間に挟んで前記チャネル形成領域と重な
る電極を形成する工程とを共に有し、前記共に有する工程において、前記第１のパネルは前記
第２パネルと同じロットに属しており、前記第１の薄膜トランジスタは、前記エッチングされた
絶縁膜を間に挟んで前記チャネル形成領域と重なる電極
を形成する工程において、同時に前記不純物領域に接す
る２つの電極が形成されており、第１の薄膜トランジスタの特性のばらつきから、前記第
２の薄膜トランジスタの特性のばらつきを評価すること
を特徴とする半導体装置の評価方法。
【請求項９】半導体膜及び前記半導体膜に接する絶縁膜
を共有している複数の評価用素子を備えた評価用素子群
であって、前記複数の評価用素子は、前記半導体膜内に、チャネル
形成領域及び前記チャネル形成領域に接する２つの不純
物領域をそれぞれ有し、前記複数の評価用素子は、前記絶縁膜を間に挟んで前記
チャネル形成領域と重なっている第１の電極をそれぞれ
有しており、前記複数の評価用素子は、前記絶縁膜に形成されたコン
タクトホールにおいて、前記２つの不純物領域の一方に
接続された第２の電極と、他方に接続された第３の電極
とを有しており、前記第１の電極、前記第２の電極及び前記第３の電極
は、同じ導電膜から形成されていることを特徴とする評
価用素子群。
【請求項１０】島状の半導体膜と前記島状の半導体膜に
接する絶縁膜をそれぞれ有している複数の評価用素子を
備えた評価用素子群であって、前記複数の評価用素子は、前記島状の半導体膜内に、チ
ャネル形成領域及び前記チャネル形成領域に接する２つ
の不純物領域をそれぞれ有し、前記複数の評価用素子は、前記絶縁膜を間に挟んで前記
チャネル形成領域と重なっている第１の電極をそれぞれ
有しており、前記複数の評価用素子は、前記絶縁膜に形成されたコン
タクトホールにおいて、前記２つの不純物領域の一方に
接続された第２の電極と、他方に接続された第３の電極
とを有しており、前記第１の電極、前記第２の電極及び前記第３の電極
は、同じ導電膜から形成されていることを特徴とする評
価用素子群。
【請求項１１】半導体膜及び前記半導体膜に接する絶縁
膜を共有している複数の評価用素子を備えた評価用素子
群であって、前記複数の評価用素子は、前記島状の半導体膜内に、チ
ャネル形成領域及び前記チャネル形成領域に接する２つ
の不純物領域をそれぞれ有し、前記複数の評価用素子は、前記絶縁膜を間に挟んで前記
チャネル形成領域と重なっている第１の電極をそれぞれ
有しており、前記複数の評価用素子は、前記絶縁膜に形成されたコン
タクトホールにおいて、前記２つの不純物領域の一方に
接続された第２の電極と、他方に接続された第３の電極
とを有しており、前記第１の電極、前記第２の電極及び前記第３の電極
は、異なる導電膜から形成されていることを特徴とする
評価用素子群。
【請求項１２】半導体膜及び前記半導体膜に接する絶縁
膜を共有している複数の評価用素子と、島状の半導体膜
及び前記島状の半導体膜に接する前記絶縁膜を有する薄
膜トランジスタとを備えた半導体装置であって、前記複数の評価用素子は、前記半導体膜内に、第１のチ
ャネル形成領域及び前記第１のチャネル形成領域に接す
る２つの第１の不純物領域をそれぞれ有し、前記複数の評価用素子は、前記絶縁膜を間に挟んで前記
第１のチャネル形成領域と重なっている第１の電極をそ
れぞれ有しており、前記複数の評価用素子は、前記絶縁膜に形成されたコン
タクトホールにおいて、前記２つの第１の不純物領域の
一方に接続された第２の電極と、他方に接続された第３
の電極とを有しており、前記薄膜トランジスタは、前記島状の半導体膜内に、第
２のチャネル形成領域及び前記第２のチャネル形成領域
に接する２つの第２の不純物領域をそれぞれ有し、前記複数の評価用素子は、前記絶縁膜を間に挟んで前記
第２のチャネル形成領域と重なっている第４の電極をそ
れぞれ有しており、前記複数の評価用素子は、前記絶縁膜に形成されたコン
タクトホールにおいて、前記２つの第２の不純物領域の
一方に接続された第５の電極と、他方に接続された第６
の電極とを有しており、前記第１、第２、第３、第４、第５及び第６の電極は、
同じ導電膜から形成されていることを特徴とする半導体
装置。
【請求項１３】絶縁表面上に半導体膜を成膜し、前記半導体膜に接するように絶縁膜を成膜し、前記絶縁膜上にマスクを形成し、前記マスクを用いて前記絶縁膜をエッチングすること
で、前記半導体膜が露出している部分を複数形成し、前記マスクを用いて前記半導体膜が露出している部分に
導電型を付与する不純物を添加することで、複数のチャ
ネル形成領域と前記複数の各チャネル形成領域に接する
複数の不純物領域とを形成し、前記半導体膜及び前記絶縁膜を覆って導電膜を形成し、前記導電膜をエッチングすることで、前記絶縁膜を間に
挟んで前記チャネル形成領域と重なる複数の第１の電極
と、前記複数の不純物領域にそれぞれ接する複数の第２
の電極及び第３の電極とを形成することを特徴とする評
価用素子群の作製方法。
【請求項１４】絶縁表面上に半導体膜を成膜し、前記半導体膜に結晶性を高める処理を施し、前記結晶性が高められた半導体膜に接するように絶縁膜
を成膜し、前記絶縁膜上にマスクを形成し、前記マスクを用いて前記絶縁膜をエッチングすること
で、前記半導体膜が露出している部分を複数形成し、前記マスクを用いて前記半導体膜が露出している部分に
導電型を付与する不純物を添加することで、複数のチャ
ネル形成領域と前記複数の各チャネル形成領域に接する
複数の不純物領域とを形成し、前記半導体膜及び前記絶縁膜を覆って導電膜を形成し、前記導電膜をエッチングすることで、前記絶縁膜を間に
挟んで前記チャネル形成領域と重なる複数の第１の電極
と、前記複数の不純物領域にそれぞれ接する複数の第２
の電極及び第３の電極とを形成することを特徴とする評
価用素子群の作製方法。