JP4388648B2 - 薄膜トランジスタ、液晶表示装置、およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に液晶表示装置に関し、特に薄膜トランジスタを有するアクティブマトリクス駆動方式の液晶表示装置およびその製造方法に関する。
液晶表示装置は従来より低消費電力で小型の情報表示装置として、いわゆるノートブック型パーソナルコンピュータなど、携帯型の情報処理装置に広く使われている。
【０００２】
一方、液晶表示装置の用途はかかる携帯型の情報処理装置に限定されるものではなく、今日ではいわゆるデスクトップ型の情報処理装置においても、従来のＣＲＴ表示装置を置き換えるようになっている。さらに、液晶表示装置はいわゆるハイビジョン（ＨＤＴＶ）の表示装置としても有望であり、特に投写型ＨＤＴＶ表示装置への応用が研究されている。
【０００３】
これらの高性能大面積液晶表示装置の場合、従来の単純マトリクス駆動方式を使ったのでは応答速度あるいはコントラスト比、さらには色の純度などの点で必要な仕様を満足することができず、このため各々の画素を対応する薄膜トランジスタ（ＴＦＴ）により駆動するアクティブマトリクス駆動方式が使われている。アクティブマトリクス駆動方式の液晶表示装置では、従来よりＴＦＴの活性領域にアモルファスシリコンを使ったアモルファスシリコン液晶表示装置が使われているが、アモルファスシリコンは電子移動度が小さく、前記高性能液晶表示装置で要求される仕様を満足することができない。このため、これらの高性能液晶表示装置ではＴＦＴとしてポリシリコンＴＦＴを使うのが望ましい。
【０００４】
【従来の技術】
図１は、従来のアクティブマトリクス駆動型液晶表示装置の概略的な構成を示す。
図１を参照するに、液晶表示装置は多数のＴＦＴおよびこれに協働する透明画素電極を担持するＴＦＴガラス基板１Ａと、前記ＴＦＴ基板１Ａ上に形成された対向ガラス基板１Ｂとよりなり、基板１Ａと１Ｂとの間には液晶層１が、シール部材１Ｃにより封入されている。図示の液晶表示装置では、前記透明画素電極を対応するＴＦＴを介して選択的に駆動することにより、液晶層中において、前記選択された画素電極に対応して、液晶分子の配向を選択的に変化させる。さらに、前記ガラス基板１Ａおよび１Ｂの外側には、それぞれ図示しないが偏光板が、直交ニコル状態で配設されている。また、ガラス基板１Ａおよび１Ｂの内側には、図示を省略したが前記液晶層１に接するように分子配向膜が形成され、液晶分子の配向方向を規制する。
【０００５】
図２は、図１の液晶表示装置の断面を示す。
図２を参照するに、前記ＴＦＴガラス基板１Ａ上には多数の画素ＴＦＴ１１およびこれを駆動する周辺回路１PRが形成されており、また接続端子ないしパッド電極１ｃが、シール１Ｃの外側に形成されている。前記周辺回路１PRもＴＦＴより構成されており、さらに前記ＴＦＴガラス基板１Ａ上には、前記シール１Ｃで囲まれた領域内において前記周辺回路１PRおよび画素ＴＦＴ１１を覆うように、層間絶縁膜１AIが形成されている。前記層間絶縁膜１AI上には、前記画素ＴＦＴ１１の各々にコンタクトするように多数の画素電極１４が形成されており、さらに前記画素電極を覆うように、前記層間絶縁膜１AI上には分子配向膜１MOが、前記封入された液晶層１に接するように形成される。
【０００６】
また、前記対向ガラス基板１Ｂ上には前記画素電極１４に対応して多数のカラーフィルタパターン１CFが形成されており、また前記カラーフィルタパターン１CFの間の部分には遮光パターン１BMが形成されている。さらに前記対向ガラス基板１Ｂ上には、前記カラーフィルタパターン１CFおよび遮光パターン１BMを覆うように平坦化絶縁膜１BIが形成され、前記平坦化絶縁膜１BI上には一様に対向透明電極１ITO が形成されている。さらに前記対向透明電極１ITO は別の分子配向膜１MOにより覆われ、前記別の分子配向膜１MOが前記液晶層１に接する。前記ＴＦＴ基板１Ａ上の分子配向膜１MOと前記対向基板１Ｂ上の分子配向膜１MOとは、前記液晶層１中の液晶分子の配向方向を規制する。
【０００７】
さらに、前記ＴＦＴガラス基板１Ａの下面には第１の偏光フィルタ膜１PLが、また前記対向ガラス基板１Ｂの上面には、第２の偏光フィルタ膜１ALが、偏光軸の方向が互いに直交するような関係に形成されている。
図３は前記ＴＦＴガラス基板１Ａの一部を拡大して示す。
図３を参照するに、前記ガラス基板１Ａ上には走査信号を供給される多数のパッド電極１３Ａおよびこれから延在する多数の走査電極１３と、ビデオ信号を供給される多数のパッド電極１２Ａおよびこれから延在する多数の信号電極１２とが、走査電極１３の延在方向と信号電極１２の延在方向とが略直交するように形成されており、前記走査電極１３と前記信号電極１２との交点には、前記ＴＦＴ１１が形成されている。さらに、前記基板１Ａ上には、各々のＴＦＴ１１に対応して先に説明した透明画素電極１４が形成されており、各々のＴＦＴ１１は対応する走査電極１３上の走査信号により選択され、対応する信号電極１２上のビデオ信号により、協働する透明画素電極１４を駆動する。図３では、前記パッド電極１２Ａ，１３Ａが図２のパッド電極１ｃに対応する。
【０００８】
ところで、このような絶縁性のガラス基板には、ＴＦＴの製造工程の際に様々な原因で静電気が発生することがある。例えば、前記基板を様々な加工装置や搬送装置、治具、さらには基板ホルダ等に装着あるいは取り外した場合に、外部から基板に静電気が侵入する場合がある。また、前記基板上においてＴＦＴを製造する際に使われる様々なプラズマ工程、例えばプラズマＣＶＤ工程、スパッタリング工程、さらにはＲＩＥ工程に起因して、基板内部において静電気が蓄積する場合がある。このようなプラズマ工程では、基板上の導体パターンあるいは拡散領域がアンテナとして作用するが、その際のアンテナの実効的な面積の違いにより、基板上に電位差が誘起される。基板自身は絶縁性であるため、このようにして誘起された電位差は解消されず、ＴＦＴに回復不能な永久的破壊、部分的に回復可能な半永久的破壊、しきい値電圧の変動による暴走や移動度の低下による特性劣化、さらには潜在的欠陥に起因する長期信頼性の低下等が引き起こされる。その結果、液晶表示装置の歩留まりが低下してしまう。
【０００９】
このような問題点を回避するために、従来より複数のパネル領域を含む共通ガラス基板上に、各々のパネル領域を囲むように周辺部短絡リングを形成し、前記パネル領域中のＴＦＴをこの周辺部短絡リングに接続することにより、基板上における電荷の蓄積を解消することが行われている。
図４は、各々のパネル領域に周辺部短絡リングを形成した共通ガラス基板１００の例を示す。ただし図４中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１０】
図４を参照するに、前記共通ガラス基板１００上には点線で示したスクライブラインＳＬを含むスクライブ領域により画成された複数のパネル領域１００Ａが形成されており、前記パネル領域１００Ａ中には図２に示したＴＦＴ１１よりりなるＴＦＴアレイが形成されている。前記パネル領域１００Ａ中には、さらに前記ＴＦＴアレイに協働し走査電極１３の一つを選択する走査側周辺回路１３Ｂと、前記ＴＦＴアレイに協働し信号電極１２の一つを選択する信号側周辺回路１２Ｂとが形成されている。前記走査側周辺回路１３Ｂおよび信号側周辺回路１２Ｂは、先に図２で説明した周辺回路１PRに対応する。
【００１１】
さらに、前記パネル領域１００Ａ中には、前記ＴＦＴアレイおよびこれに協働する前記周辺回路１２Ｂ，１３Ｂを囲むように、前記スクライブ領域に沿って周辺部短絡リング１５Ｓが形成され、前記ＴＦＴアレイ中の各々の信号電極１２および走査電極１３は前記短絡リング１５Ｓに接続されている。また、前記パネル領域の外周部に沿って形成される、前記パッド電極１３Ａおよびパッド電極１２Ａ（図示せず）も、端子ショートバー１３Ｓを介して前記周辺短絡リング１５Ｓに電気的に接続されている。
【００１２】
このような構成により、前記表示領域中に発生する静電気は、前記信号電極１２および走査電極１３を介して、またさらに前記ショートバー１３Ｓを介して前記周辺部短絡リング１５Ｓに逃がされ、前記表示領域中に形成される素子に静電破壊が生じるのが回避される。かかる周辺部短絡リング１５Ｓは、前記共通ガラス基板を個々の表示パネルに前記スクライブ領域を切断することにより分割する際に、除去される。
【００１３】
【発明が解決しようとする課題】
一方、図４に示す従来の構成では、液晶セルを駆動する画素電極１４、あるいはこれに並列に挿入される蓄積容量Ｃは、前記周辺部短絡リング１５Ｓに対してＴＦＴ１１を介して接続されるため、液晶パネルの製造工程において前記画素電極１４あるいは蓄積容量Ｃに帯電が生じた場合には、前記周辺部短絡リング１５Ｓを設けていてもＴＦＴ１１の静電破壊を効果的に抑止することができない。同様に、ＴＦＴ内部に静電気が発生した場合にも、前記短絡リング１５Ｓでは帯電を解消することができない。
【００１４】
ところで、このような従来の液晶表示装置の製造工程では、図５（Ａ）に示すように各々のコンタクトパッド１２Ａあるいは１３Ａと対応する周辺回路１２Ｂあるいは１３Ｂとの間に試験用の端子１６を設け、製造工程中の表示パネルに対して様々な電気的検査が行われる。その際、前記コンタクトパッド１２Ａあるいは１３Ａは先に説明したように前記短絡リング１５Ｓに接続されているため、前記電気的検査が可能なように、前記コンタクトパッド１２Ａあるいは１３Ａと前記短絡リング１５Ｓとの間には、抵抗ｒ0 が挿入されている。
【００１５】
従来、前記抵抗ｒ0 は、プロセスに起因する変動を除けば実質的に一定の抵抗値、例えば１００ｋΩを有するように形成されており、例えば図５（Ｂ）に示すように前記コンタクトパッド１３ＡにはクロックＴ1 ，＋電源電圧Ｔ2 ，−電源電圧Ｔ3 等が供給され、これらの信号あるいは電源電圧は、前記周辺回路１３Ｂを構成するＣＭＯＳインバータ回路にさらに供給される。コンタクトパッド１２Ａおよび周辺回路１２Ｂについても同様な構成が設けられる。
【００１６】
図５（Ｃ）は、このようなコンタクトパッド１２Ａおよび周辺回路１２Ｂ，さらに周辺部短絡リング１５Ｓを含む部分の等価回路図を示す。
図５（Ｃ）を参照するに、前記ＣＭＯＳインバータ回路は大きな入力インピーダンスを有するため、前記クロックＴ1 が入力されるコンタクトパッド１３Ａのインピーダンス（ｒin）は前記抵抗ｒ0 よりもはるかに大きくなる（ｒin≧ｒ0 ）のに対し、前記＋電源電圧が供給されるコンタクトパッド１３Ａと前記−電源電圧が供給されるコンタクトパッド１３Ａとの間のインピーダンスＲは、前記ＣＭＯＳインバータ回路の内部抵抗をｒinとして、前記抵抗ｒ0 と（ｒ0 ＋ｒin）の並列接続に対応して
Ｒ＝ｒ0 ×（ｒ0 ＋ｒin）／［ｒ0 ＋（ｒ0 ＋ｒin）］
で与えられる。このような場合、前記内部抵抗ｒinの値はｒ0 よりも小さく、しかもｒinの値はコンタクトパッド１３Ａ毎に異なる可能性がある。これは、前記コンタクトパッド１３Ａと周辺部短絡リング１５Ｓとの間の見かけの抵抗値が、コンタクトパッド１３Ａ毎に変化する可能性があることを意味する。一方、このように前記抵抗Ｒの値がコンタクトパッド１３Ａ毎に変化した場合、前記クロックが供給されるコンタクトパッド１３Ａ，前記＋電源が供給されるコンタクトパッド１３Ａ、さらに前記−電源が供給されるコンタクトパッド１３Ａとの間に大きな電位差が生じる可能性があり、かかる大きな電位差により前記ＣＭＯＳインバータ回路を構成するＭＯＳトランジスタが静電破壊する実質的な危険が存在する。
【００１７】
そこで、本発明は上記の課題を解決した、新規で有用な液晶表示装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、周辺部短絡リングを使って行なうアクティブマトリクス型液晶表示装置の製造工程中において、ガラス基板上のＴＦＴ内部に発生する帯電により前記ＴＦＴに生じる静電破壊の問題を解消できる液晶表示装置の製造方法、およびかかる液晶表示装置を提供することにある。
【００１８】
本発明の別の課題は、周辺部短絡リングを使って行なうアクティブマトリクス型液晶表示装置の製造工程中において、画素電極形状、配線面積、回路構成等の接続状態に起因してガラス基板上のＴＦＴ間に生じる電位差を解消でき、信頼性の向上した液晶表示装置の製造方法、およびかかる液晶表示装置を提供することにある。
【００１９】
本発明の別の課題は、静電気によるＴＦＴのしきい値変動を解消したＣＭＯＳ回路を備えた液晶表示装置を提供することにある。
さらに本発明の課題は、ＴＦＴ回路を周辺部短絡リングに抵抗を介して接続して行なうアクティブマトリクス型液晶表示装置の製造工程中において、ＴＦＴ回路における電位差の発生を抑制できる液晶表示装置の製造方法、およびかかる液晶表示装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は上記の課題を、絶縁性基板上への薄膜トランジスタの製造方法において、前記絶縁性基板上に、ｐ型またはｎ型の導電型を有する第１の領域と、前記第１の導電型を有する第２の領域と、前記第１の領域と前記第２の領域とを連結する第１の架橋領域と、前記第１の領域と前記第２の領域とを連結する第２の架橋領域とを有する形状のポリシリコンパターンを形成する工程と、前記第２の架橋領域に導電性を付与する工程と、前記絶縁性基板上に、前記ポリシリコンパターンを覆うように、絶縁膜を形成する工程と、前記絶縁膜上にゲート電極パターンを、前記ゲート電極パターンが前記第１の架橋領域を覆うように形成する工程と、前記第１の領域に第１の配線パターンを前記第１の配線パターンが前記第１の領域にコンタクトするように、また前記第２の領域に第２の配線パターンを前記第２の配線パターンが前記第２の領域にコンタクトするように形成する工程と、前記第１および第２の配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程とを含むことを特徴とする薄膜トランジスタの製造方法により、解決する。
本発明はまた上記の課題を、絶縁性基板と、前記絶縁性基板上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、前記チャネル領域を覆うゲート絶縁膜と、前記チャネル領域上に形成されたゲート電極パターンとよりなる薄膜トランジスタにおいて、前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有し、前記第１の延出部と前記第２の延出部とは、前記第１の先端部および前記第２の先端部において切断されていることを特徴とする薄膜トランジスタにより、解決する。
本発明はまた上記の課題を、第１のガラス基板と、前記第１のガラス基板に対向するように、隙間を隔てて配設された第２のガラス基板と、前記隙間中に封入された液晶層と、前記第１のガラス基板の、前記第２のガラス基板に対面する側の表面に形成された薄膜トランジスタとよりなる液晶表示装置であって、前記薄膜トランジスタは、前記表面上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、前記チャネル領域を覆うゲート絶縁膜と、前記チャネル領域上に形成されたゲート電極パターンとよりなり、前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有し、前記第１の延出部と前記第２の延出部とは、前記第１の先端部および前記第２の先端部において切断されていることを特徴とする液晶表示装置により、解決する。
【００２１】
本発明の他の特徴によれば、パネル領域を画成されたガラス基板と、前記ガラス基板上の前記パネル領域中に、前記パネル領域の境界に沿って連続的に形成された導電性の周辺部短絡リングと、前記ガラス基板上の前記パネル領域中に形成された、複数の薄膜トランジスタを含み複数の接続端子を備えた内部回路とよりなる薄膜トランジスタ基板において、前記薄膜トランジスタ基板の製造工程中における前記内部回路の試験のため、前記ガラス基板上の前記パネル領域中に、各々前記複数の接続端子の一を前記周辺部短絡リングに電気的に接続するように形成された複数の抵抗要素の抵抗値を、前記接続端子と前記周辺部短絡リングとの間で見た抵抗値が、いずれの接続端子であっても実質的に一定になるような値に設定することにより、前記内部回路中に、前記接続端子と前記周辺部短絡リングとの間の抵抗値の違いに起因して誘起される電圧差が解消され、前記内部回路を構成する薄膜トランジスタの静電破壊、あるいは劣化の問題を解消することが可能になる。
【００２２】
【発明の実施の形態】
［第１実施例］
図６（Ａ）〜（Ｄ）は、本発明の第１実施例によるＴＦＴの製造工程を示す図である。このうち、図６（Ｂ）は図６（Ａ）の構成の等価回路図を、図６（Ｄ）は図６（Ｃ）の構成の等価回路図を示す。
【００２３】
図６（Ａ）を参照するに、ガラス等の絶縁性基板１０上にはソース領域１１Ｓ，ドレイン領域１１Ｄ、およびこれらを連結するチャネル領域１１Ｃを含むポリシリコンパターン１１が形成されており、前記ポリシリコンパターン１１上には図示を省略したゲート酸化膜を隔ててＡｌＮｄ等よりなるゲート電極パターン１２Ｇが、前記チャネル領域１１Ｃを覆うように形成されている。さらに、前記ソース領域１１Ｓおよびドレイン領域１１Ｄは、前記ゲート電極パターン１２Ｇを自己整合マスクに、ｎ型あるいはｐ型のドーパントによりドーピングされている。また、図示の状態では、前記ポリシリコンパターン１１およびゲート電極パターン１２Ｇは図示を省略した絶縁膜で覆われ、前記絶縁膜上には前記ソース領域１１Ｓ上に対応してソース電極１２Ｓが、また前記ドレイン領域１１Ｄ上に対応してドレイン電極１２Ｄが形成され、前記ソース電極１２Ｓおよびドレイン電極１２Ｄは、それぞれ前記絶縁膜中に形成されたコンタクトホール１１ｓおよび１１ｄを介して前記ソース領域１１Ｓおよび１１Ｄにコンタクトする。また、前記図示しない絶縁膜中には、前記ゲート電極パターン１２Ｇを露出するコンタクトホール１２が形成されている。
【００２４】
さらに、図６（Ａ）の構成では、前記ポリシリコンパターン１１は、前記ソース領域１１Ｓとドレイン領域１１Ｄとを連結するパターン１１Ｒを含み、前記パターン１１Ｒは導電性を付与されて、図６（Ｂ）の等価回路図に示すように前記ソース領域１１Ｓとドレイン領域１１Ｄとを短絡する抵抗Ｒを形成する。前記パターン１１Ｒは、前記ソース領域１１Ｓあるいはドレイン領域１１Ｄと同一のドーパントにより、同一の導電型にドープすると好都合である。
【００２５】
図６（Ｂ）の等価回路図に示すように、図６（Ａ）の状態では前記ＴＦＴのソース領域１１Ｓとドレイン領域１１Ｄとが前記パターン１１Ｒにより接続されているため、前記ドレイン電極１２Ｄあるいはソース電極１２Ｓに接続された配線パターンにプラズマ処理に伴う帯電、あるいはアンテナ効果等に起因する電位が生じても、前記ＴＦＴが静電破壊を生じることはない。
【００２６】
また、このように前記短絡パターン１１Ｒを形成することにより、前記ドレイン電極１２Ｄあるいはソース電極１２Ｓから前記ポリシリコンパターン１１に電荷が蓄積されることが無くなるため、前記ドレイン領域１１Ｄあるいはソース領域１１Ｓとゲート電極パターン１２Ｇとの間においてゲート酸化膜に大きな電気的ストレスが印加されることがなくなり、形成されるＴＦＴのしきい値特性が変動する問題が解消される。
【００２７】
さらに、前記短絡パターン１１Ｒを形成することにより、前記ＴＦＴの製造工程の際に外部から電気ショックが印加されても、ＴＦＴが永久的に、あるいは半永久的に破壊されることがなくなる。また、かかる電気ショックに起因して生じやすい潜在的欠陥の形成もなくなり、得られるＴＦＴは優れた長期信頼性を示す。また、前記短絡パターン１１Ｒは、特に異なったチャネル長あるいはチャネル幅のＴＦＴが前記絶縁基板１０上に多数個形成されるような場合に、かかるサイズの差異に起因して生じる不均一な帯電、およびこれに伴う静電破壊の問題を解消するのに非常に有効である。
【００２８】
図６（Ａ），（Ｂ）の工程の後、図６（Ｃ）の工程において前記絶縁膜中には前記ポリシリコンパターン１１Ｒを露出する開口部１３Ｒが形成され、前記開口部１３Ｒにおいて前記ポリシリコンパターン１１Ｒを切断することにより、図６（Ｄ）の等価回路図に示すように前記ソース領域１１Ｓとドレイン領域１１Ｄの短絡が解消される。このように、図６（Ｃ）のＴＦＴにおいては、前記ソース領域１１Ｓから延出し先端部が前記開口部１３Ｒにより画成された第１のポリシリコンパターン１１Ｒ1 と、前記ドレイン領域１１Ｄから延出し先端部が前記開口部１３Ｒにより画成された第２のポリシリコンパターン１１Ｒ2 が含まれるのが特徴的である。
［第２実施例］
図７（Ａ）は、本発明の第２実施例によるＴＦＴを使ったＣＭＯＳ回路の構成を示す図、また図７（Ｂ）はその等価回路図である。後で説明するように、本実施例のＣＭＯＳ回路は液晶表示装置の様々な駆動回路、例えば図４の信号側周辺回路１２Ｂあるいは走査側周辺回路１３Ｂに適用可能である。
【００２９】
図７（Ａ）を参照するに、前記ＣＭＯＳ回路は、先に図１〜３で説明したＴＦＴガラス基板１Ａに対応する絶縁基板２０上に形成され、前記絶縁基板２０上にはｐチャネルＴＦＴ（ｐ−ｃｈＴＦＴ）およびｎチャネルＴＦＴ（ｎ−ｃｈＴＦＴ）を構成するポリシリコンパターン２１が形成されている。前記ポリシリコンパターン２１は、前記ｐチャネルＴＦＴのソース領域となる部分２１ＰＳおよび前記ｐチャネルＴＦＴのドレイン領域となる部分２１ＰＤ、さらに前記ｐチャネルＴＦＴのチャネル領域となる部分２１ＰＣとを含み、前記チャネル領域２１ＰＣは、前記ソース領域２１ＰＳと前記ドレイン領域２１ＰＤとを連結して形成されている。
【００３０】
同様に、前記ポリシリコンパターン２１は、前記ｎチャネルＴＦＴのソース領域となる部分２１ＮＳおよび前記ｎチャネルＴＦＴのドレイン領域となる部分２１ＮＤと、さらに前記ｎチャネルＴＦＴのちゃねる領域となる部分２１ＮＣとを含み、前記チャネル領域２１ＮＣは、前記ソース領域２１ＮＳと前記ドレイン領域２１ＮＤとを連結して形成されている。
【００３１】
前記ポリシリコンパターン２１は、図示していないゲート酸化膜で覆われ、前記ゲート酸化膜上には、前記ｐチャネルＴＦＴのチャネル領域２１ＰＣを覆うゲート電極２２ＰＧおよび前記ｎチャネルＴＦＴのチャネル領域２１ＮＣを覆うゲート電極２２ＮＧを有するＡｌＮｄゲート電極パターン２２Ｇが形成される。さらに、前記ポリシリコンパターン２１およびその上のゲート電極パターン２２Ｇは、図７（Ａ）には図示していない絶縁膜２３により覆われ、さらに前記絶縁膜２３上には、前記ソース領域２１ＰＳに対応してソース電極パターン２４ＰＳが、前記絶縁膜２３中に形成されたコンタクトホール２３ＰＳを介して前記ソース領域２１ＰＳにコンタクトするように形成される。同様に、前記絶縁膜２３上には、前記ソース領域２１ＮＳに対応してソース電極パターン２４ＮＳが、前記絶縁膜２３中に形成されたコンタクトホール２３ＮＳを介して前記ソース領域２１ＮＳにコンタクトするように形成される。さらに前記絶縁膜２３上には、前記ドレイン領域２１ＰＳおよび２１ＮＳに対応してドレイン電極パターン２４Ｄが、前記絶縁膜２３中に形成されたコンタクトホール２３ＰＳを介して前記ドレイン領域２１ＰＤにコンタクトするように、また前記絶縁膜２３中に形成されたコンタクトホール２３ＮＳを介して前記ドレイン領域２１ＮＤにコンタクトするように形成される。さらに、前記絶縁膜２３上には、コンタクトホール２３Ｇを介して前記ゲート電極パターン２２Ｇにコンタクトするゲート配線パターン２４Ｇが形成される。
【００３２】
前記ドレイン電極パターン２４Ｄを設けることにより前記ｐチャネルＴＦＴとｎチャネルＴＦＴとは、図７（Ｂ）の等価回路に示すように直列接続され、ＣＭＯＳ回路が形成される。ただし、前記ｐチャネルＴＦＴのソース領域２１ＰＳおよびドレイン領域２１ＰＤは、前記ゲート電極２１ＰＣを自己整合マスクとしたイオン注入工程によりｐ型にドープされ、一方前記ｎチャネルＴＦＴのソース領域２１ＮＳおよびドレイン領域２１ＮＤは、前記ゲート電極２１ＮＣを自己整合マスクとしたイオン注入工程によりｎ型にドープされる。また、後程製造工程に関連して説明するように、前記ｐチャネルＴＦＴおよびｎチャネルＴＦＴは、いずれもＬＤＤ構造を有している。
【００３３】
図７（Ａ）の状態では、前記ポリシリコンパターン２１は、さらに前記ソース領域２１ＰＳ，ドレイン領域２１ＰＤ，ドレイン領域２１ＮＤおよびソース領域２１ＮＳを連結する短絡パターン２１Ｓを含み、前記短絡パターン２１Ｓのうち、前記ソース領域２１ＰＳとドレイン領域２１ＰＤとを連結する部分Ｓ1 は、前記ソース領域２１ＰＳあるいはドレイン領域２１ＰＤと同様にｐ型にドープされている。これに対し、前記短絡パターン２１Ｓのうち、前記ソース領域２１ＮＳとドレイン領域２１ＮＤとを連結する部分Ｓ2 は、前記ソース領域２１ＮＳあるいはドレイン領域２１ＮＤと同様に、ｎ型にドープされている。
【００３４】
図７（Ａ）のＣＭＯＳ回路では、前記ＣＭＯＳ回路の完成後、さらに前記短絡パターン２１が、前記絶縁膜２３中に前記短絡パターン２１を露出するように形成された開口部２３Ｓにおいてエッチングにより除去され、前記ソース領域２１ＰＳ，ドレイン領域２１ＰＤ，ドレイン領域２１ＮＤおよびソース領域２１ＮＳの短絡が解除される。
【００３５】
図８（Ａ）〜９（Ｋ）は、図７（Ａ），（Ｂ）のＴＦＴ−ＣＭＯＳ回路の製造工程を示す図である。ただし、図８（Ａ）〜９（Ｋ）は、図７（Ａ）中ラインＡ−Ａ’に沿った断面図を示す。
図８（Ａ）を参照するに、前記ガラス基板２０は例えばコーニング＃１７３７等のガラススラブよりなり、前記基板２０上には表面の洗浄を行なった後、ＳｉＯ2 膜（図示せず）が１５０〜３００ｎｍ、好ましくは約２００ｎｍの厚さにプラズマＣＶＤ法により堆積される。さらに前記ＳｉＯ2 膜上にＳｉＮ膜を同じくプラズマＣＶＤ法により、約５０ｎｍの厚さに堆積した後、アモルファスＳｉ膜２１０ａをＰＣＶＤ法により、典型的には２０〜１００ｎｍ、好ましくは４０〜５０ｎｍの厚さに一様に堆積する。
【００３６】
さらに図８（Ｂ）の工程において、前記基板２０をＮ2 雰囲気中、約４５０°Ｃの温度で１時間熱処理し、前記アモルファスＳｉ膜２１０ａ中のＨ（水素）を除去した後、波長が３０８ｎｍのエキシマレーザを前記アモルファスＳｉ膜２１０ａに３００〜４００ｍＪ／ｃｍ2 、好ましくは３２０〜３５０ｍＪ／ｃｍ2 のエネルギ密度で照射し、前記アモルファスＳｉ膜２１０を結晶化する。結晶化の結果、前記アモルファスＳｉ膜２１０ａはポリシリコン膜２１０ｐに変換される。なお、前記アモルファスＳｉ膜２１０ａ中のＨの含有量が１％以下と少ない場合には、前記Ｎ2 雰囲気中での熱処理は省略してもよい。
【００３７】
次に、図８（Ｃ）の工程において、前記ポリシリコン膜２１０をＲＩＥ法によりパターニングし、図７（Ａ）で説明したポリシリコンパターン２１を形成する。先にも説明したように、前記ポリシリコンパターン２１は短絡パターン２１Ｓを含んでいる。
さらに図８（Ｄ）の工程において図８（Ｃ）の構造上にＳｉＯ2 膜２１２をプラズマＣＶＤ法により、前記ポリシリコンパターン２１を覆うように１００〜１５０ｎｍ、好ましくは約１２０ｎｍの厚さに、ゲート酸化膜として堆積し、さらにその上にＡｌＮｄ合金よりなるゲート電極層２２を、スパッタリングにより、３００〜４００ｎｍ、好ましくは約３５０ｎｍの厚さに堆積する。
【００３８】
次に、図８（Ｅ）の工程において前記ゲート電極層２２をレジストマスクを使ったウェットエッチングによりパターニングして前記ｐチャネルＴＦＴの領域にゲート電極パターン２２ＰＧを、また前記ｎチャネルＴＦＴの領域にゲート電極パターン２２ＮＧを形成する。また、前記レジストマスクを残したまま前記ゲート酸化膜２１２を、ＣＨＦ3 を使ったドライエッチングによりパターニングし、前記ゲート電極パターン２２ＰＧ，２２ＮＧに対応してゲート酸化膜パターン２１２Ｇを前記ｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領域に形成する。図８（Ｅ）の工程では、さらに前記ゲート酸化膜パターン２１２Ｇのパターニングの後、前記レジストパターンを残したまま前記ゲート電極パターン２２ＰＧおよび２２ＮＧをウェットエッチングによりラテラルエッチングし、前記ゲート電極２２ＰＧあるいは２２ＮＧの大きさを、前記ゲート酸化膜パターン２１２Ｇの大きさよりも多少縮小する。その結果、前記ゲート酸化膜パターン２１２は前記ゲート電極パターン２２ＰＧあるいは２２ＮＧの側壁面よりも０．５〜１．５μｍ程度、好ましくは約０．８μｍ程度、側方に突出する。
【００３９】
次に図８（Ｆ）の工程において前記レジストマスクを除去し、図８（Ｅ）の構造上に、ＲＦ放電あるいはＤＣ放電をイオン源としたプラズマドーピング装置を使い、１〜５％のＰＨ3 希釈ガス中においてＰ+ のドーピングを、前記ポリシリコンパターン２１の全面に対して行なう。その際、第１回目のドーピングを加速電圧１０ｋｅＶ下において５×１０14〜１×１０15ｃｍ-2程度のドーズ量で行ない、引き続いて第２回目のドーピングを、加速電圧７０ｋｅＶ、ドーズ量５×１０12〜５×１０13ｃｍ-2程度の条件で行なうことにより、前記ポリシリコンパターン２１上にＬＤＤ構造を有するｎチャネルＴＦＴが、前記ポリシリコンパターン２１のｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領域の両方に形成される。これに伴い、前記ポリシリコンパターン２１中、前記ゲート電極パターン２２ＮＧの両側に、ｎ+ 型のソース領域２１ＮＳおよびドレイン領域２１ＮＤが形成される。また図８（Ｆ）よりわかるように、前記ソース領域２１ＮＳあるいはドレイン領域２１ＮＤと前記チャネル領域２１ＮＣとの間には、ｎ- 型のＬＤＤ領域が形成される。また、前記イオン注入工程により、図８（Ｅ）の状態では前記ポリシリコン短絡パターン２１は一様にｎ+ 型にドープされる。
【００４０】
次に、図８（Ｇ）の工程において、前記ｎチャネルＴＦＴの形成領域および前記ポリシリコン短絡パターン２１Ｓのうち、ｎ+ 型領域を覆うようにレジストパターンＲＧを形成し、前記ポリシリコンパターン２１のうち、前記レジストパターンＲＧで保護されていない部分にＢ+ のイオン注入を、先の場合と同様な２段階で実行し、前記ゲート電極パターン２２ＰＧの両側に、ｐ- 型のＬＤＤ領域により隔てられて、前記ｐ+ 型のソース領域２１ＰＳおよびｐ+ 型のドレイン領域２１ＰＤが形成される。また、前記Ｂ+ のイオン注入により、前記ポリシリコン短絡パターン２１Ｓのうち、前記レジストパターンＲＧで保護されていない部分２１Ｓ1 が、ｐ+ 型にドープされる。前記Ｂ+ のイオン注入も、ＲＦ放電あるいはＤＣ放電をイオン源としたプラズマドーピング装置を使い、例えば１〜５％のＢ2 Ｈ6 希釈ガス中において、１回目の加速電圧を１０ｋｅＶ、ドーズ量を１×１０14〜５×１０15ｃｍ-2に設定し、２回目の加速電圧を６０ｋｅＶ、ドーズ量を１×１０13〜１×１０14ｃｍ-2程度に設定して行われる。実際の製造工程では、図８（Ｇ）のイオン注入工程の後、図８（Ｇ）の構造にはエキシマレーザあるいはハロゲンランプを使った熱処理工程が施され、その結果前記図８（Ｆ）あるいは８（Ｇ）の工程で導入されたＰあるいはＢが、前記ポリシリコンパターン２１中において活性化される。かかるイオン注入工程および熱処理工程の結果、前記ソース領域２１ＮＳあるいは２１ＰＳ、前記ドレイン領域２１ＮＤあるいは２１ＰＤ、さらに前記ｐ+ 型あるいはｎ+ 型の短絡パターン部分２１Ｓ1 ，２１Ｓ2 のシート抵抗は、５ｋΩ／□以下、好ましくは１ｋΩ／□以下に設定される。一方、前記ｎ- 型あるいはｐ- 型のＬＤＤ領域のシート抵抗は、１×１０4 〜５×１０6 Ω／□程度、好ましくは５×１０4 〜１×１０6 Ω／□程度に設定される。
【００４１】
次に、図９（Ｈ）の工程において、前記図８（Ｇ）の構造上にＳｉＮよりなる層間絶縁膜２３がプラズマＣＶＤ法により、３００〜６００ｎｍ、好ましくは約４００ｎｍの厚さに堆積され、さらにこれを通常のフォトリソグラフィー工程とＣＦ4 およびＳＦ6 を使ったＲＩＥ工程によりパターニングすることにより、前記ＳｉＮ膜２３中に先に図７（Ａ）で説明したコンタクトホール２３ＰＳ，２３ＰＤ，２３ＮＤおよび２３ＮＳを形成する。また、図９（Ｈ）の断面図には示されないが、前記コンタクトホール２３ＰＧおよび２３ＮＧも同時に形成される。
【００４２】
図９（Ｈ）の工程では、さらに前記コンタクトホール２３ＰＳ，２３ＰＤ等と同時に、前記ＳｉＮ膜２３中に前記開口部２３Ｓが形成され、前記開口部２３Ｓにおいて前記短絡パターン２１Ｓが露出される。
次に図９（Ｉ）の工程において図９（Ｈ）の構造上に、典型的には２００ｎｍの厚さのＡｌ層を１００ｎｍの厚さのＴｉ層で挟んだ構成の導電膜２４が、前記コンタクトホール２３ＰＳ，２３ＰＤ，２３ＮＤおよび２３ＮＳを埋めるように、またさらに前記開口部２３Ｓを埋めるように、スパッタリングにより形成され、さらに図９（Ｊ）の工程において前記導電膜２４をレジストパターンを使った塩素系エッチングガスによるＲＩＥ工程によりパターニングして、図７（Ａ）に示すソース電極２４ＰＳ，２４ＮＳおよび共通ドレイン電極２４Ｄ、さらにゲート配線パターン２４Ｇが形成される。
【００４３】
図９（Ｊ）のフォトリソグラフィー工程では、前記開口部２３Ｓにおいても前記導電膜２４が除去され、前記ポリシリコン短絡パターン２１Ｓが露出される。さらに前記レジストパターンを残したまま前記ポリシリコン短絡パターン２１ＳをＲＩＥ法によりドライエッチングすることにより、前記開口部２３Ｓにおいて前記ポリシリコン短絡パターン２１Ｓが分断される。
【００４４】
次に、図９（Ｋ）の工程において、図９（Ｊ）の構造上に３００〜５００ｎｍ、好ましくは約３５０ｎｍの厚さのＳｉＮよりなる絶縁膜２５を形成して、所望のＴＦＴ−ＣＭＯＳ回路が完成する。
前記ＴＦＴ−ＣＭＯＳ回路が液晶表示装置の駆動回路である場合には、さらにこの後の工程で、前記絶縁膜２５上に、次の実施例で説明する画素電極形成工程を行なう。
［第３実施例］
次に、本発明の第３実施例による液晶表示装置の製造方法を、図１０および図１１（Ａ）〜図１２（Ｇ）を参照しながら説明する。ただし、図１０は製造途中のＴＦＴ基板の平面図を示す。
【００４５】
図１０を参照するに、図１のＴＦＴガラス基板１Ａに相当する前記ＴＦＴガラス基板４０上には、前記画素ＴＦＴ１１を構成するポリシリコンパターン４１と、周辺回路ＴＦＴ３１を構成するポリシリコンパターン６１とが形成されており、前記ポリシリコンパターン４１はｎ+ 型にドープされたソース領域４１Ｓと、同じくｎ+ 型にドープされたドレイン領域４１Ｄと、前記ソース領域４１Ｓとドレイン領域４１Ｄとを互いに連結するチャネル領域４１Ｃとを含んでいる。すなわち、前記画素ＴＦＴ１１はｎチャネル型ＴＦＴである。
【００４６】
同様に、前記ポリシリコンパターン６１はｎ+ 型にドープされたソース領域６１Ｓと、同じくｎ+ 型にドープされたドレイン領域６１Ｄと、前記ソース領域６１Ｓとドレイン領域６１Ｄとを互いに連結するチャネル領域６１Ｃとを含み、前記周辺回路、例えば図４の信号側周辺回路１２Ｂを構成するｎチャネルＴＦＴの一部を形成する。
【００４７】
前記ポリシリコンパターン４１および６１は、前記ガラス基板４０上に形成されたゲート酸化膜に４２（図１０の平面図には図示せず）より覆われ、前記ゲート酸化膜上には、前記チャネル領域４１Ｃを覆うようにゲート電極４３Ｇが、また前記チャネル領域６１Ｃを覆うようにゲート電極６３Ｇが形成される。さらに、前記ゲート電極４３Ｇ，６３Ｇ、およびポリシリコンパターン４１，６１は層間絶縁膜４４（図１０の平面図には図示せず）により覆われ、前記層間絶縁膜４４上には、前記ソース領域４１Ｓに対応してソース電極４５Ｓが、前記ドレイン領域４１Ｄに対応してドレイン電極４５Ｄが、前記ソース領域６１Ｓに対応してソース電極６５Ｓが、さらに前記ドレイン領域６１Ｄに対応してドレイン電極６５Ｄが、それぞれ前記層間絶縁膜４４中に形成されたコンタクトホール４４Ｓ，４４Ｄ，６４Ｓおよび６４Ｄを介して対応するソース領域４１Ｓ，６１Ｓあるいはドレイン領域４１Ｄ，６１Ｄにコンタクトするように形成される。また、前記層間絶縁膜４４上には、ゲート配線パターン４５Ｇが前記ゲート電極４３Ｇに対応して、またゲート電極パターン６５Ｇが前記ゲート電極６５Ｇに対応して、それぞれ前記層間絶縁膜４４中に形成されたコンタクトホール４４Ｇおよび６４Ｇを介してコンタクトするように形成される。
【００４８】
さらに、図示の状態では、前記ドレイン領域４１Ｄ，ソース領域４１Ｓ，ドレイン領域６１Ｄおよびソース領域６１Ｓが、前記ガラス基板４０上に形成されたポリシリコン短絡パターン４１ＳＣにより短絡されており、その結果、前記層間絶縁膜４４の堆積工程、あるいは前記絶縁膜中へのコンタクトホール４４Ｓ，６４Ｓ，４４Ｄ，６４Ｄ，４４Ｇあるいは６４Ｇのパターニング工程、さらには前記電極パターン４５Ｓ，６５Ｄ，４５Ｄ，６５Ｄ，４５Ｇあるいは６５Ｇのパターニング工程においてプラズマ処理を行なっても、前記ＴＦＴ１１とＴＦＴ３１との間に、またＴＦＴ１１あるいはＴＦＴ３１の内部に電位差が生じることはない。
【００４９】
本実施例では、この状態のまま、すなわち前記ポリシリコン短絡パターン４１ＳＣを残したまま、前記ソース電極４５Ｓ，６５Ｓ、ドレイン電極４５Ｄ，６５Ｄ、さらにゲート配線パターン４５Ｇ，６５Ｇを覆うように次の層間絶縁膜４６（図１０の平面図には図示せず）を形成し、さらに前記次の層間絶縁膜４６上に、前記ＴＦＴ１１のドレイン領域４１Ｄにコンタクトするように、透明画素電極を形成するが、その際に前記ポリシリコン短絡パターン４１ＳＣが、図１０に示す前記層間絶縁膜４６中に形成された開口部４６Ａにおいて除去され、これにより前記ポリシリコン短絡パターン４１ＳＣによる短絡が解消される。
【００５０】
図１１（Ａ）〜図１２（Ｇ）は、上記本発明の第３実施例による液晶表示装置の製造工程を示す、図１０中ラインＡ−Ａ’に沿った断面図である。
図１１（Ａ）を参照するに、前記ポリシリコンパターン４１は、前記ＴＦＴ１１および３１の形成の後、プラズマＣＶＤ法により形成された３００〜６００ｎｍ、好ましくは約４００ｎｍの厚さのＳｉＮ層間絶縁膜４４により覆われ、図１１（Ｂ）の工程において、前記層間絶縁膜４４中に、前記ソース領域４１Ｓ，６１Ｓ，ドレイン領域４１Ｄ，６１Ｄをそれぞれ露出するコンタクトホール４４Ｓ，６４Ｓ，４４Ｄおよび６４Ｄが形成される。前記コンタクトホールの形成工程では、同時に前記ポリシリコン短絡パターン４１ＳＣを露出する開口部４４Ａが形成される。なお、前記ＴＦＴ１１および３１は、説明は省略するが、先の実施例で説明したＴＦＴ同様にＬＤＤ構造を有している。
【００５１】
次に図１１（Ｃ）の工程において、前記層間絶縁膜４４上には前記コンタクトホール４４Ｓ，６４Ｓ、４４Ｄ，６４Ｄ、および前記開口部４４Ａを埋めるように、Ｔｉ／Ａｌ／Ｔｉ積層構造を有する導体膜４５がスパッタリングにより堆積され、図１１（Ｄ）の工程で前記導体膜４５を、典型的にはＣＦ4 とＳＦ6 とＯ2 の混合ガスをエッチングガスとして使ったＲＩＥ法によりパターニングすることにより、前記層間絶縁膜４４上に、前記ソース電極４５Ｓ，６５Ｓ、ドレイン電極４５Ｄ，６５Ｄが形成される。図１１（Ｃ）および１１（Ｄ）の断面図では、厳密には前記ゲートコンタクトホール４４Ｇあるいは６４Ｇは前記Ａ−Ａ’断面上には含まれないが、便宜上これらも図示してある。前記導電膜４５のパターニングの結果、前記コンタクトホール４４Ｇあるいは６４Ｇ上には、ゲート配線パターン４５Ｇあるいは６５Ｇが形成される。
【００５２】
図１１（Ｄ）の工程では、前記導電膜４５のパターニングの際に、前記開口部４４Ａにおいても前記導電膜４５が除去され、その結果前記開口部４４Ａにおいてはポリシリコン短絡パターン４１ＳＣが露出される。ただし、本実施例では、先の実施例と異なり、図１１（Ｄ）の段階では、前記ポリシリコン短絡パターン４１ＳＣは分断されない。
【００５３】
次に、図１２（Ｅ）の工程において、図１１（Ｄ）の構造上にＳｉＮ層間絶縁膜４６が、プラズマＣＶＤ法により３００〜５００ｎｍ、好ましくは３５０ｎｍの厚さに堆積され、さらにこのようにして形成された層間絶縁膜４６中に、前記開口部４４Ａを露出する開口部４６Ａおよび前記ドレイン電極４５Ｄを露出するコンタクトホール４６Ｂが形成される。本実施例では、前記開口部４６Ａを形成する工程において、前記ポリシリコン短絡パターン４１ＳＣが前記開口部４４Ａにおいて分断され、その結果前記ポリシリコン短絡パターン４１ＳＣは、前記周辺回路ＴＦＴ３１から延出し前記開口部４４Ａで先端が画成されたポリシリコンパターン４１ＳＣ1 と、前記画素ＴＦＴ１１から延出し、前記開口部４４Ａで先端が画成されたポリシリコンパターン４１ＳＣ2 とに分割される。
【００５４】
本実施例では、図１２（Ｅ）の工程で前記層間絶縁膜４６をプラズマＣＶＤ法で堆積するまでは、前記ＴＦＴ３１とＴＦＴ１１とが、前記ポリシリコン短絡パターン４１ＳＣにより電気的に絶続されているため、様々なプラズマ処理に伴い、内部電荷が誘起されても前記ＴＦＴ３１あるいは１１が静電破壊するおそれはない。
【００５５】
さらに、図１２（Ｆ）の工程で、前記層間絶縁膜４６上には、前記コンタクトホール４６Ｂにおいて前記ドレイン電極４５Ｄにコンタクトするように、ＩＴＯ（Ｉｎ2 Ｏ3 ・ＳｎＯ2 ）よりなる透明画素電極４７が形成され、さらに図１２（Ｇ）の工程において、前記層間絶縁膜４６上に、前記透明画素電極４７を覆うように分子配向膜４８がスピンコーティングにより形成される。
【００５６】
先にも説明したように、本実施例では前記ポリシリコン短絡パターン４１ＳＣの切断が、前記層間絶縁膜４６の形成工程の後で行われるため、前記層間絶縁膜４６をプラズマＣＶＤ法により形成しても、前記ＴＦＴ１１あるいは３１が静電破壊するおそれはない。
［第４実施例］
図１３（Ａ）〜（Ｃ）は、本発明の第４実施例による、液晶表示装置の製造工程を示す。ただし、図１３（Ａ）は先の実施例の図１１（Ｄ）の工程に続く工程であり、図１２（Ｅ）の工程に対応する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５７】
図１３（Ａ）を参照するに、本実施例では前記層間絶縁膜４６に開口部４６Ａをドライエッチングを使ったＲＩＥ法により形成する際に、前記ポリシリコン短絡パターン４１ＳＣが除去されないような条件下でドライエッチングを実行する。その結果、前記開口部４６Ａ中に露出された開口部４４Ａにおいては、ポリシリコン短絡パターン４１ＳＣが露出される。
【００５８】
次に、図１２（Ｆ）に対応する図１３（Ｂ）の工程において前記層間絶縁膜４６上に透明画素電極４７をＩＴＯ層のプラズマＣＶＤ法による堆積およびＲＩＥ法によるパターニングにより形成し、次に図１２（Ｇ）に対応する図１３（Ｃ）の工程において、前記開口部４４Ａにおいて前記ポリシリコン短絡パターン４１ＳＣを分断する。さらに分断の後、前記層間絶縁膜４６上に前記透明画素電極４７を覆うように分子配向膜４８が形成される。
【００５９】
本実施例の工程では、図１３（Ｃ）の工程において前記ポリシリコン短絡パターン４１ＳＣを分断するのに、先の実施例に対して追加の工程が必要になるが、前記分断が透明画素電極４７の後で実行されるため、液晶表示装置の製造工程中に前記ＴＦＴ１１あるいは３１が静電破壊する危険が、実質的に除去できる。
［第５実施例］
先の実施例では、前記液晶表示装置の製造の際に、画素ＴＦＴ１１と周辺回路のＴＦＴ３１とをポリシリコン短絡パターン４１ＳＣで接続することにより、ＴＦＴの破壊を回避したが、図１４に示すように表示領域中の画素ＴＦＴ１１の各々にポリシリコン短絡パターンを形成することも可能である。ただし図１４中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６０】
図１４を参照するに、液晶表示装置の表示領域中に配列されたＴＦＴ１１の各々は、ｎ+ 型あるいはｐ+ 型のソース領域４１Ｓと、これと同じ導電型を有するドレイン領域４１Ｄとを短絡するポリシリコン短絡パターン４１ＳＣを有する。前記ポリシリコン短絡パターン４１ＳＣは開口部４４Ａおよびそれを露出する開口部４６Ａにより露出され、図１２（Ｅ）に対応する透明画素電極４７のためのコンタクトホールを層間絶縁膜４６中に形成する工程の後、あるいは前記透明画素電極４７のパターニングの後で分断される。特に前記ポリシリコン短絡パターン４１ＳＣの分断を、大面積を有する透明画素電極４７のパターニングの後で行なうことにより、ＲＩＥ法を使った前記パターニングの際にアンテナ効果により大きな電位差が前記ソース領域４１Ｓとドレイン領域４１Ｄとの間に誘起されても、かかる電位差は前記ポリシリコン短絡パターン４１ＳＣにより直ちに解消するため、前記ＴＦＴ１１に静電破壊が生じることはない。
［第６実施例］
以下、本発明を液晶表示装置のＴＦＴ基板に適用した他の例を説明する。
【００６１】
図１５は、先の図４に対応した、本発明の第６実施例による液晶表示装置のＴＦＴ基板の構成を示す。図１５中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１５を参照するに、前記ＴＦＴ基板１Ａ上の表示領域は、複数の領域（１Ａ）1 〜（１Ａ）10に分割されており、一方前記信号側周辺回路１２Ｂは前記ＴＦＴガラス基板１Ａに対して外付けされる構成を有し、前記複数の領域（１Ａ）1 〜（１Ａ）10に対応した段数のシフトレジスタ１２1 と、前記シフトレジスタ１２1 の各段の出力信号を供給されるバッファ回路１２2 と、前記複数の領域（１Ａ）1 〜（１Ａ）10の各々において信号線１２の選択を行なう選択回路１２3 とを含む。前記シフトレジスト１２1 の各段の出力は、前記ＴＦＴ基板１Ａ上に設けられ前記各々の信号線１２に接続されたＴＦＴ−ＣＭＯＳ回路よりなるアナログスイッチ回路１２4 に供給され、前記アナログスイッチ回路１２4 は、前記選択回路１２3 からの選択信号に応じて、前記シフトレジスタ１２1 の出力信号を、各領域（１Ａ）1 〜（１Ａ）10毎に、選択された信号線１２に供給する。
【００６２】
また、図１５の構成では、前記走査側周辺回路１３Ｂは、前記ＴＦＴ基板１Ａ上に形成されている。
図１６は、図１５の走査側周辺回路１３Ｂの構成を示す。
図１６を参照するに、前記走査側周辺回路１３Ｂは、ｐチャネルＴＦＴとｎチャネルＴＦＴとを組み合わせた双方向スイッチ部１３1 と、Ｄ型フリップフロップおよびＮＡＮＤゲートにインバータを組み合わせたシフトレジスタ部１３2 と、ＮＡＮＤゲートよりなるマルチプレクサ部１３3 と、インバータよりなる出力バッファ回路１３4 とよりなるが、前記双方向スイッチ部１３1 を構成するｐチャネルＴＦＴおよびｎチャネルＴＦＴには、ソース領域とドレイン領域とを短絡するように、先のポリシリコン短絡パターン２１Ｓあるいは４１ＳＣに相当する内部短絡パターンが形成されている。
【００６３】
図１７は、図１６中のＤ型フリップフロップの構成を示す。
図１７を参照するに、前記Ｄ型フィリップフロップは先の実施例で説明したようなＴＦＴ−ＣＭＯＳ回路を含み、これらのＣＭＯＳ回路を構成するＴＦＴには、前記ポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な、ソースドレイン間を短絡する短絡パターンが形成されている。
【００６４】
図１８は、図１６中の出力バッファ部１３4 の一部を示す。
図１８を参照するに、前記出力バッファ部１３4 も先の実施例で説明したようなＴＦＴ−ＣＭＯＳ回路より構成されているが、前記ＣＭＯＳ回路を構成するＴＦＴのソースドレイン間には、前記ポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な短絡パターンが形成されている。
【００６５】
図１９は、さらに図１６中のＮＡＮＤ回路の構成を示す。
図１９を参照するに、前記ＮＡＮＤ回路を構成するｐチャネルＴＦＴあるいはｎチャネルＴＦＴのソースドレイン間には、先のポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な短絡パターンが形成されている。
図２０は、図１５のアナログスイッチ回路１２4 の構成を示す。
【００６６】
図２０を参照するに、前記アナログスイッチ回路１２4 を構成するｐチャネルＴＦＴあるいはｎチャネルＴＦＴは、ソースドレインには、先のポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な短絡パターンが形成されている。
さらに図２１は、図４の構成に対応するメモリセルの構成を示す。
図２１を参照するに、画素ＴＦＴのソースドレイン間には、先のポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な短絡パターンが形成されている。
【００６７】
図１６〜図２１の構成においては、前記短絡パターンは、先の実施例で説明したように、ＴＦＴへの配線パターンが形成されると同時に、あるいはその後で除去される。
［第７実施例］
ところで、先に図５（Ａ）〜（Ｃ）でも説明したが、液晶表示装置の製造工程では、従来より製造中のＴＦＴ基板の試験が可能なように、各々の接続パッド１２Ａあるいは１３Ａと周辺短絡リング１５Ｓとの間に抵抗要素ｒ0 を挿入することが行われている。しかしこのような構成では、先に説明したように、前記接続パッド１２Ａあるいは１３Ａに接続されている内部抵抗に差がある場合、接続パッド毎に電位差が生じ、その結果前記前記接続パッドに接続されている内部回路を構成するＴＦＴが静電破壊してしまうおそれがある。
【００６８】
そこで、本実施例では図２２に示すように、前記接続パッド１２Ａおよび１３Ａを前記周辺短絡リング１５Ｓに接続する抵抗要素の抵抗値を、前記接続パッド１２Ａあるいは１３Ａに接続される内部回路の内部抵抗値に応じて変化させ、図２３に示すように前記接続パッド１２Ａあるいは１３Ａにおける見かけの抵抗Ｒisの値を一定に揃える。
【００６９】
図２３を参照するに、前記接続パッド１２Ａあるいは１３Ａに接続される内部回路の内部抵抗の値をｒin（ｉ）（ｉ＝１，２，３，・・・）とした場合、前記見かけの抵抗Ｒisの値は、
Ｒis＝ｒi ×ｒin（ｉ）／［ｒi ＋ｒin（ｉ）］
で与えられる。ただし、ｒi は、前記接続パッド１２Ａあるいは１３Ａと前記周辺短絡リング１５Ｓとの間に挿入された抵抗要素の抵抗値を示す。本実施例では、前記Ｒisの値を、各接続パッドに共通の値に設定する。
【００７０】
図２４は、前記図２３の構成の具体例を示す。
図２４を参照するに、コンタクトパッド１２Ａ1 と周辺短絡リング１５Ｓとの間には、抵抗値がｒ1 の抵抗要素が挿入されるが、前記コンタクトパッド１２Ａ1 が接続される内部回路は大きな入力インピーダンスｒin（１）（ｒin（１）＞＞ｒ1 ）を有するため、前記コンタクトパッド１２Ａにおける見かけの抵抗値Ｒ1sの値は実質的に前記ｒ1 の値に等しくなる（Ｒ1s＝ｒ1 ）。
【００７１】
これに対し、前記コンタクトパッド１２Ａ2 とコンタクトパッド１２Ａ3 との間の内部抵抗ｒ23の値は前記ｒin（１）の値よりも実質的に低く、このため前記コンタクトパッド１２Ａ2 あるいは１２Ａ3 における見かけの抵抗値Ｒ2s，Ｒ3sは、
Ｒ2s＝ｒ2 ×ｒin（２）／［ｒ2 ＋ｒin（２）］
Ｒ3s＝ｒ3 ×ｒin（３）／［ｒ3 ＋ｒin（３）］
で与えられる。ただし、ｒin（２）＝ｒ23＋ｒ3 ，ｒin（３）＝ｒ23＋ｒ2 である。そこで、本実施例では、前記Ｒ2s，Ｒ3sの値が前記Ｒ1sの値と同じになるように、前記抵抗要素ｒ2 ，ｒ3 の抵抗値を設定する。
【００７２】
図２５は、かかる最適な抵抗要素ｒ2 ，ｒ3 の抵抗値の設定の例を示す。
図２５中、●は、Ｒ2s＝Ｒ3s＝Ｒ1s（＝１．０×１０5 Ω）の条件を満足する、最適な抵抗要素ｒ2 ，ｒ3 の値を、前記内部抵抗ｒ23の関数として示す。これに対し、□は、図５の場合に対応し、前記抵抗要素ｒ1 ，ｒ2 およびｒ3 が同一の値を有する従来の場合を示す。
【００７３】
図２５を参照するに、前記内部抵抗ｒ23の値が大きければ、本実施例と従来技術との食い違いはわずかであるが、前記内部抵抗ｒ23の値が減少すると、食い違いは増大する。液晶表示装置のように、ＴＦＴ−ＣＭＯＳ回路を使った装置では、前記の食い違いの問題は深刻になるが、本実施例はかかる問題を効果的に解決することができる。
［第８実施例］
図２６は本発明の第８実施例による、図２２の構成における抵抗要素ｒ1 〜ｒn の構成例を示す。
【００７４】
図２６を参照するに、各々の抵抗要素は前記周辺短絡リング１５Ｓに接続された導電性ポリシリコンパターンｒｐ1 ，ｒｐ2 ，ｒｐ3 ，・・・よりなり、前記ポリシリコンパターンｒｐ1 は長さがＬ1 ，幅がＷ1 を有する。同様に、前記ポリシリコンパターンｒｐ2 は長さがＬ2 ，幅がＷ2 、また前記ポリシリコンパターンｒｐ3 は長さがＬ3 ，幅がＷ3 を有する。
【００７５】
図示の例では、前記周辺短絡リング１５Ｓと前記コンタクトパッド１２Ａ1 〜１２Ａ3 の位置関係より、前記長さＬ1 ，Ｌ2 およびＬ3 は共通に設定されているが、前記幅Ｗ1 ，Ｗ2 ，Ｗ3 の値は各パターンで変化させられている。本実施例では、前記幅Ｗ1 ，Ｗ2 ，Ｗ3 を、各ポリシリコンパターンｒｐ1 〜ｒｐ3 が先の図２５の関係を満足するように設定する。
［第９実施例］
図２７（Ａ）は、本発明の第９実施例による、前記抵抗要素ｒ1 〜ｒn の構成を示す。
【００７６】
図２７（Ａ）を参照するに前記抵抗要素ｒ1 は、方向を互いに逆にして並列接続されたダイオードＤ1aおよびＤ1bよりなり、同様に前記抵抗要素ｒ2 は、方向を互いに逆にして並列接続されたダイオードＤ2aおよびＤ2bよりなる。さらに、前記抵抗要素ｒ3 は、方向を互いに逆にして並列接続されたダイオードＤ3aおよびＤ3bよりなるが、本実施例では図２５で説明した抵抗値ｒ1 ，ｒ2 ，ｒ3 の設定を、図２８（Ａ），（Ｂ）に示すような構成により実現する。
【００７７】
図２８（Ｂ）の等価回路図よりわかるように、図２８（Ａ）の構成はダイオード接続された二つのゲート長がＬのＴＦＴ1 ，ＴＦＴ2 を並列に接続した構成を有し、ＴＦＴ1 とＴＦＴ2 とでチャネル幅Ｗ1 ，Ｗ2 を変化させることで、所望の抵抗値の設定を実現する。
図２７（Ｂ）は、図２７（Ａ）の構成の一変形例であり、接続されるＴＦＴダイオードの段数を変化させることで所望の抵抗値の設定を実現する。
［第１０実施例］
図２９（Ａ）〜（Ｂ）は、本発明の第１０実施例による、前記抵抗要素ｒ1 〜ｒn の構成を示す。
【００７８】
図２９（Ｂ）の等価回路図を参照するに、本実施例では前記抵抗要素をダイオードの直列接続により実現しており、図２９（Ａ）に示すように、いずれもダイオード接続されたｎチャネルＴＦＴとｐチャネルＴＦＴとを直列に接続した構成を有する。かかる構成では、ＴＦＴのしきい値電圧の変動に伴う、ダイオード特性の変動を効果的に補償することができる。
【００７９】
さらに、前記抵抗要素ｒ1 〜ｒn として、図３０に示すマルチプルゲート構造のＴＦＴをダイオード接続して使うことも可能である。
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
［付記］
本発明は以下のように要約される。
（１） 絶縁性基板上への薄膜トランジスタの製造方法において、
前記絶縁性基板上に、第１の導電型を有する第１の領域と、前記第１の導電型を有する第２の領域と、前記第１の領域と前記第２の領域とを連結する第１の架橋領域と、前記第１の領域と前記第２の領域とを連結する第２の架橋領域とを有する形状のポリシリコンパターンを形成する工程と、
前記絶縁性基板上に、前記ポリシリコンパターンを覆うように、絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極パターンを、前記ゲート電極パターンが前記第１の架橋領域を覆うように形成する工程と、
前記第１の領域に、配線パターンを前記配線パターンが前記第１の領域にコンタクトするように形成する工程と、
前記配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程とを含むことを特徴とする薄膜トランジスタの製造方法。
（２） 前記ポリシリコンパターンを形成する工程は、さらに前記第２の架橋領域に導電性を付与する工程を含むことを特徴とする（１）記載の薄膜トランジスタの製造方法。
（３） 前記ポリシリコンパターンを形成する工程は、前記第１および第２の領域に前記第１の導電型を付与する工程を含み、前記第２の架橋領域に導電性を付与する工程は、前記第１および第２の領域に前記第１の導電型を付与する工程と同時に実行されることを特徴とする（２）記載の薄膜トランジスタの製造方法。
（４） さらに、前記ゲート電極パターンを形成する工程の後、前記配線パターンを形成する工程よりも前に、前記絶縁性基板上に前記ゲート電極パターンを覆うように絶縁膜を堆積する工程と、前記絶縁膜中に前記第２の架橋領域を露出する開口部を形成する工程とを含み、前記第２の架橋領域を切断する工程は、前記開口部において前記第２の架橋領域を除去する工程よりなることを特徴とする（１）〜（３）のうち、いずれか一項記載の薄膜トランジスタの製造方法。
（５） 前記配線パターンを形成する工程は、前記絶縁膜上に前記配線パターンが形成されるように実行され、さらに前記配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程よりも前に、前記絶縁膜上に別の絶縁膜を、前記別の絶縁膜が前記配線パターンを覆うように堆積する工程と、前記別の絶縁膜中に、前記開口部を露出するように別の開口部を形成する工程とを含み、前記第２の架橋領域を切断する工程は、前記別の開口部により露出された前記開口部において、前記第２の架橋領域を除去する工程よりなることを特徴とする（４）記載の薄膜トランジスタの製造方法。
（６） 前記第２の架橋領域を切断する工程は、前記別の開口部を形成する工程と、実質的に同時に実行されることを特徴とする（５）記載の薄膜トランジスタの製造方法。
（７） 前記第２の架橋領域を切断する工程は、前記別の絶縁膜中に前記配線パターンを露出するコンタクトホールを形成する工程の後で実行されることを特徴とする（５）記載の薄膜トランジスタの製造方法。
（８） ガラス基板上に形成された薄膜トランジスタを有する液晶表示装置の製造方法において、
前記ガラス基板上に、第１の導電型を有する第１の領域と、前記第１の導電型を有する第２の領域と、前記第１の領域と前記第２の領域とを連結する第１の架橋領域と、前記第１の領域と前記第２の領域とを連結する第２の架橋領域とを有する形状のポリシリコンパターンを形成する工程と、
前記ガラス基板上に、前記ポリシリコンパターンを覆うように、絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極パターンを、前記ゲート電極パターンが前記第１の架橋領域を覆うように形成する工程と、
前記第１の領域に、配線パターンを前記配線パターンが前記第１の領域にコンタクトするように形成する工程と、
前記配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程とを含むことを特徴とする液晶表示装置の製造方法。
（９） 前記ポリシリコンパターンを形成する工程は、さらに前記第２の架橋領域に導電性を付与する工程を含むことを特徴とする（８）記載の液晶表示装置の製造方法。
（１０） 前記ポリシリコンパターンを形成する工程は、前記第１および第２の領域に前記第１の導電型を付与する工程を含み、前記第２の架橋領域に導電性を付与する工程は、前記第１および第２の領域に前記第１の導電型を付与する工程と同時に実行されることを特徴とする（９）記載の液晶表示装置の製造方法。
（１１） さらに、前記ゲート電極パターンを形成する工程の後、前記配線パターンを形成する工程よりも前に、前記絶縁性基板上に前記ゲート電極パターンを覆うように絶縁膜を堆積する工程と、前記絶縁膜中に前記第２の架橋領域を露出する開口部を形成する工程とを含み、前記第２の架橋領域を切断する工程は、前記開口部において前記第２の架橋領域を除去する工程よりなることを特徴とする（８）〜（１０）のうち、いずれか一項記載の液晶表示装置の製造方法。
（１２） 前記配線パターンを形成する工程は、前記絶縁膜上に前記配線パターンが形成されるように実行され、さらに前記配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程よりも前に、前記絶縁膜上に別の絶縁膜を、前記別の絶縁膜が前記配線パターンを覆うように堆積する工程と、前記別の絶縁膜中に、前記開口部を露出するように別の開口部を形成する工程とを含み、前記第２の架橋領域を切断する工程は、前記別の開口部により露出された前記開口部において、前記第２の架橋領域を除去する工程よりなることを特徴とする（１１）記載の液晶表示装置の製造方法。
（１３） 前記第２の架橋領域を切断する工程は、前記別の開口部を形成する工程と、実質的に同時に実行されることを特徴とする（１２）記載の液晶表示装置の製造方法。
（１４） 前記第２の架橋領域を切断する工程は、前記別の絶縁膜中に前記配線パターンを露出するコンタクトホールを形成する工程の後で実行されることを特徴とする（１２）記載の液晶表示装置の製造方法。
（１５） 絶縁性基板と、
前記絶縁性基板上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、
前記チャネル領域を覆うゲート絶縁膜と、
前記チャネル領域上に形成されたゲート電極パターンとよりなる薄膜トランジスタにおいて、
前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有することを特徴とする薄膜トランジスタ。
（１６） 前記第１および第２の延出部は、同一の導電型を有することを特徴とする（１５）記載の薄膜トランジスタ。
（１７） 前記薄膜トランジスタは、さらに前記絶縁性基板上に前記ポリシリコンパターンおよび前記ゲート電極パターンを覆うように形成された絶縁膜を有し、前記絶縁膜中には、前記第１の延出部および前記第２の延出の間に対応して、前記第１の先端部および前記第２の先端部で画成された開口部が形成されていることを特徴とする（１５）または（１６）記載の薄膜トランジスタ。
（１８） 第１のガラス基板と、
前記第１のガラス基板に対向するように、隙間を隔てて配設された第２のガラス基板と、
前記隙間中に封入された液晶層と、
前記第１のガラス基板の、前記第２のガラス基板に対面する側の表面に形成された薄膜トランジスタとよりなる液晶表示装置であって、
前記薄膜トランジスタは、前記表面上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、
前記チャネル領域を覆うゲート絶縁膜と、
前記チャネル領域上に形成されたゲート電極パターンとよりなり、
前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有することを特徴とする液晶表示装置。
（１９） 前記第１および第２の延出部は、同一の導電型を有することを特徴とする（１８）記載の液晶表示装置。
（２０） 前記薄膜トランジスタは、さらに前記表面上に前記ポリシリコンパターンおよび前記ゲート電極パターンを覆うように形成された絶縁膜を有し、前記絶縁膜中には、前記第１の延出部および前記第２の延出の間に対応して、前記第１の先端部および前記第２の先端部で画成された開口部が形成されていることを特徴とする（１８）または（１９）記載の液晶表示装置。
（２１） 前記絶縁膜中には、前記第１の領域と前記第２の領域と前記ゲート電極パターンとをそれぞれ露出する第１、第２および第３のコンタクトホールが形成されており、前記絶縁膜上には、前記第１、第２および第３のコンタクトホールにおいて前記第１の領域、前記第２の領域および前記ゲート電極パターンと電気的に接続される第１の配線パターン、第２の配線パターンおよび第３の配線パターンがそれぞれ形成されており、
前記液晶表示装置は、さらに前記絶縁膜上に前記第１、第２および第３の配線パターンを覆うように形成された別の絶縁膜と、前記別の絶縁膜上に形成された画素電極と、前記別の絶縁膜上に、前記画素電極を覆うように形成され、前記液晶層と接触する分子配向膜とを備え、前記画素電極は、前記別の絶縁膜中に形成されたコンタクトホールを介して前記第１の配線パターンに接続されており、前記分子配向膜は、前記別の絶縁膜中に、前記開口部を露出するように形成された別の開口部を介して、前記開口部を充填することを特徴とする（２０）記載の液晶表示装置。
（２２） パネル領域を画成されたガラス基板と、
前記ガラス基板上の前記パネル領域中に、前記パネル領域の境界に沿って連続的に形成された、導電性の周辺短絡リングと、
前記ガラス基板上の前記パネル領域中に形成され、前記ガラス基板上に形成された複数の薄膜トランジスタを含み、複数の接続端子を備えた内部回路と、
前記ガラス基板上の前記パネル領域中に形成され、各々前記複数の接続端子の一を前記周辺短絡リングに電気的に接続する複数の抵抗要素とよりなる薄膜トランジスタ基板において、
前記複数の抵抗要素の各々は、前記接続端子と前記周辺短絡リングとの間で見た抵抗値が、いずれの接続端子であっても実質的に一定になるような値に抵抗値を設定されていることを特徴とする薄膜トランジスタ基板。
【００８０】
【発明の効果】
本発明によれば、液晶表示装置の製造等において絶縁性基板上に薄膜トランジスタを形成する際に、前記薄膜トランジスタのソース領域、ドレイン領域およびこれらを架橋するチャネル領域を構成するポリシリコンパターンに、さらに前記ソース領域およびドレイン領域を架橋する架橋領域を加えることにより、従来使われている周辺部短絡リングでは解消できなかった、前記薄膜トランジスタ内部において生じる帯電の問題、あるいは電極形状・面積等の差異に起因する電位差の不均一の問題を解消することが可能になる。その際、前記架橋領域を切断する工程を、前記薄膜トランジスタへのコンタクトホールの形成工程と同時に行なうことで、工程数の増加を回避することができる。本発明は、プラズマ処理を多用するアクティブマトリクス駆動方式の液晶表示装置の製造工程において、特に有用である。
【図面の簡単な説明】
【図１】従来の液晶表示装置を示す概観図である。
【図２】従来の液晶表示装置の構成を示す断面図である。
【図３】図１の液晶表示装置の一部を拡大して示す図である。
【図４】図３のＴＦＴ基板における、従来の帯電防止構成を示す図である。
【図５】（Ａ）〜（Ｃ）は、図３のＴＦＴ基板における、別の帯電防止構成を示す図である。
【図６】（Ａ），（Ｂ）は、本発明の第１実施例によるＴＦＴの製造工程を示す図である。
【図７】（Ａ），（Ｂ）は、本発明の第２実施例によるＴＦＴ−ＣＭＯＳ回路の構成を示す図である。
【図８】（Ａ）〜（Ｇ）は、図７のＴＦＴ−ＣＭＯＳ回路の製造工程を示す図（その１）である。
【図９】（Ｈ）〜（Ｋ）は、図７のＴＦＴ−ＣＭＯＳ回路の製造工程を示す図（その２）である。
【図１０】本発明の第３実施例による、液晶表示装置の画素ＴＦＴの構成を示す図である。
【図１１】（Ａ）〜（Ｄ）は、図１０の画素ＴＦＴを含む液晶表示装置の製造工程を示す図（その１）である。
【図１２】（Ｅ）〜（Ｇ）は、図１０の画素ＴＦＴを含む液晶表示装置の製造工程を示す図（その２）である。
【図１３】（Ａ）〜（Ｃ）は、本発明の第４実施例による、画素ＴＦＴを含む液晶表示装置の製造工程を示す図である。
【図１４】本発明の第５実施例による画素ＴＦＴの構成を示す図である。
【図１５】本発明の第６実施例による液晶表示装置の周辺回路の構成を示す図である。
【図１６】図１５の構成の一部を詳細に示す図である。
【図１７】図１６の構成の一部を詳細に示す図である。
【図１８】図１６の構成の一部を詳細に示す図である。
【図１９】図１６の構成の一部を詳細に示す図である。
【図２０】図１５の液晶表示装置の一部を詳細に示す図である。
【図２１】図１５の液晶表示装置の一部を詳細に示す図である。
【図２２】本発明の第７実施例による液晶表示装置の構成を示す図である。
【図２３】図２２の実施例の原理を説明する図である。
【図２４】図２２の構成の一例を示す図である。
【図２５】本発明の第７実施例による抵抗値の最適化を示す図である。
【図２６】本発明の第８実施例を示す図である。
【図２７】（Ａ），（Ｂ）は、本発明の第９実施例を示す図である。
【図２８】（Ａ），（Ｂ）は、本発明の第９実施例を示す別の図である。
【図２９】（Ａ），（Ｂ）は、本発明の第１０実施例を示す図である。
【図３０】本発明のさらに別の実施例を示す図である。
【符号の説明】
１ 液晶層
１Ａ ＴＦＴ基板
（１Ａ）1 〜（１Ａ）10 領域
１ＡＩ 層間絶縁膜
１ＡＬ 偏光板
１Ｂ 対抗基板
１ＢＩ 平坦化膜
１ＢＭ 遮光膜
１Ｃ シールリング
１ＣＦ カラーフィルタ
１ｃ 引き出し端子
１ＩＴＯ 画素電極
１ＭＯ 分子配向膜
１０ ガラス基板
１１ 画素ＴＦＴ
１１Ｃ ポリシリコンチャネル領域
１１Ｄ ポリシリコンドレイン領域
１１Ｓ ポリシリコンソース領域
１１Ｒ ポリシリコン短絡パターン
１１Ｒ1 ，１１Ｒ2 ポリシリコンパターン延出部
１２ 信号電極
１２1 シフトレジスタ回路
１２2 バッファ回路
１２3 外付選択回路
１２4 ＴＦＴ−ＣＭＯＳアナログスイッチ回路
１２Ａ，１２Ａ1 〜１２Ａ3 ，１３Ａ 接続端子
１２Ｂ 信号側周辺回路
１２Ｄ ドレイン電極
１２ｄ ドレイン側コンタクトホール
１２Ｇ ゲート電極
１２ｇ ゲートコンタクトホール
１２Ｓ ソース電極
１２ｓ ソース側コンタクトホール
１３ 走査電極
１３1 双方向スイッチ回路
１３2 シフトレジスタ回路
１３3 マルチプレクサ回路
１３4 出力バッファ回路
１３Ｂ 走査側周辺回路
１３Ｒ 短絡パターン分断領域
１３Ｓ 端子短絡パターン
１４ 画素電極
１５Ｓ 周辺部短絡リング
１６ 試験パッド
２０ ガラス基板
２１，４１，６１ ポリシリコンパターン
２１ＮＣ ｎ型ＴＦＴチャネル領域
２１ＮＤ ｎ型ドレイン領域
２１ＮＳ ｎ型ソース領域
２１ＰＣ ｐ型ＴＦＴチャネル領域
２１ＰＤ ｐ型ドレイン領域
２１ＰＳ ｐ型ソース領域
２１Ｓ ポリシリコン短絡パターン
２１Ｓ1 ，２１Ｓ2 ポリシリコンパターン延出部
２２ Ａｌ電極
２２Ｇ，２２ＮＧ，２２ＰＧ，４３Ｇ，６３Ｇ ゲート電極
２３Ｇ ゲートコンタクトホール
２３ＮＤ ｎ型ドレインコンタクトホール
２３ＮＳ ｎ型ソースコンタクトホール
２３ＰＤ ｐ型ドレインコンタクトホール
２３ＰＳ ｐ型ソースコンタクトホール
２３Ｓ 開口部
２４，４５ 導電膜
２４Ｄ ドレイン電極
２４Ｇ，４５Ｇ，６５Ｇ ゲート配線パターン
２４ＮＳ ｎ型ソース電極
２４ＰＳ ｐ型ソース電極
３１ 周辺回路ＴＦＴ
４０ ＴＦＴ基板
４１Ｄ，６１Ｄ ポリシリコンドレイン領域
４１Ｓ，６１Ｓ ポリシリコンソース領域
４１ＳＣ ポリシリコン短絡パターン
４３Ｇ，６３Ｇ ゲート酸化膜
４４Ｄ，４４Ｇ，４４Ｓ，６４Ｄ，６４Ｇ，６４Ｓ コンタクトホール
４５Ｄ，６５Ｄ ドレイン領域
４５Ｓ，６５Ｓ ソース領域
４４Ａ，４６Ａ 開口部
４７ 透明画素電極
４８ 分子配向膜
２１０ アモルファスＳｉ膜
２１０ｐ ポリシリコン膜
２１２，２１２Ｇ ゲート 絶縁膜
【発明の属する技術分野】
本発明は一般に液晶表示装置に関し、特に薄膜トランジスタを有するアクティブマトリクス駆動方式の液晶表示装置およびその製造方法に関する。
液晶表示装置は従来より低消費電力で小型の情報表示装置として、いわゆるノートブック型パーソナルコンピュータなど、携帯型の情報処理装置に広く使われている。
【０００２】
一方、液晶表示装置の用途はかかる携帯型の情報処理装置に限定されるものではなく、今日ではいわゆるデスクトップ型の情報処理装置においても、従来のＣＲＴ表示装置を置き換えるようになっている。さらに、液晶表示装置はいわゆるハイビジョン（ＨＤＴＶ）の表示装置としても有望であり、特に投写型ＨＤＴＶ表示装置への応用が研究されている。
【０００３】
これらの高性能大面積液晶表示装置の場合、従来の単純マトリクス駆動方式を使ったのでは応答速度あるいはコントラスト比、さらには色の純度などの点で必要な仕様を満足することができず、このため各々の画素を対応する薄膜トランジスタ（ＴＦＴ）により駆動するアクティブマトリクス駆動方式が使われている。アクティブマトリクス駆動方式の液晶表示装置では、従来よりＴＦＴの活性領域にアモルファスシリコンを使ったアモルファスシリコン液晶表示装置が使われているが、アモルファスシリコンは電子移動度が小さく、前記高性能液晶表示装置で要求される仕様を満足することができない。このため、これらの高性能液晶表示装置ではＴＦＴとしてポリシリコンＴＦＴを使うのが望ましい。
【０００４】
【従来の技術】
図１は、従来のアクティブマトリクス駆動型液晶表示装置の概略的な構成を示す。
図１を参照するに、液晶表示装置は多数のＴＦＴおよびこれに協働する透明画素電極を担持するＴＦＴガラス基板１Ａと、前記ＴＦＴ基板１Ａ上に形成された対向ガラス基板１Ｂとよりなり、基板１Ａと１Ｂとの間には液晶層１が、シール部材１Ｃにより封入されている。図示の液晶表示装置では、前記透明画素電極を対応するＴＦＴを介して選択的に駆動することにより、液晶層中において、前記選択された画素電極に対応して、液晶分子の配向を選択的に変化させる。さらに、前記ガラス基板１Ａおよび１Ｂの外側には、それぞれ図示しないが偏光板が、直交ニコル状態で配設されている。また、ガラス基板１Ａおよび１Ｂの内側には、図示を省略したが前記液晶層１に接するように分子配向膜が形成され、液晶分子の配向方向を規制する。
【０００５】
図２は、図１の液晶表示装置の断面を示す。
図２を参照するに、前記ＴＦＴガラス基板１Ａ上には多数の画素ＴＦＴ１１およびこれを駆動する周辺回路１PRが形成されており、また接続端子ないしパッド電極１ｃが、シール１Ｃの外側に形成されている。前記周辺回路１PRもＴＦＴより構成されており、さらに前記ＴＦＴガラス基板１Ａ上には、前記シール１Ｃで囲まれた領域内において前記周辺回路１PRおよび画素ＴＦＴ１１を覆うように、層間絶縁膜１AIが形成されている。前記層間絶縁膜１AI上には、前記画素ＴＦＴ１１の各々にコンタクトするように多数の画素電極１４が形成されており、さらに前記画素電極を覆うように、前記層間絶縁膜１AI上には分子配向膜１MOが、前記封入された液晶層１に接するように形成される。
【０００６】
また、前記対向ガラス基板１Ｂ上には前記画素電極１４に対応して多数のカラーフィルタパターン１CFが形成されており、また前記カラーフィルタパターン１CFの間の部分には遮光パターン１BMが形成されている。さらに前記対向ガラス基板１Ｂ上には、前記カラーフィルタパターン１CFおよび遮光パターン１BMを覆うように平坦化絶縁膜１BIが形成され、前記平坦化絶縁膜１BI上には一様に対向透明電極１ITO が形成されている。さらに前記対向透明電極１ITO は別の分子配向膜１MOにより覆われ、前記別の分子配向膜１MOが前記液晶層１に接する。前記ＴＦＴ基板１Ａ上の分子配向膜１MOと前記対向基板１Ｂ上の分子配向膜１MOとは、前記液晶層１中の液晶分子の配向方向を規制する。
【０００７】
さらに、前記ＴＦＴガラス基板１Ａの下面には第１の偏光フィルタ膜１PLが、また前記対向ガラス基板１Ｂの上面には、第２の偏光フィルタ膜１ALが、偏光軸の方向が互いに直交するような関係に形成されている。
図３は前記ＴＦＴガラス基板１Ａの一部を拡大して示す。
図３を参照するに、前記ガラス基板１Ａ上には走査信号を供給される多数のパッド電極１３Ａおよびこれから延在する多数の走査電極１３と、ビデオ信号を供給される多数のパッド電極１２Ａおよびこれから延在する多数の信号電極１２とが、走査電極１３の延在方向と信号電極１２の延在方向とが略直交するように形成されており、前記走査電極１３と前記信号電極１２との交点には、前記ＴＦＴ１１が形成されている。さらに、前記基板１Ａ上には、各々のＴＦＴ１１に対応して先に説明した透明画素電極１４が形成されており、各々のＴＦＴ１１は対応する走査電極１３上の走査信号により選択され、対応する信号電極１２上のビデオ信号により、協働する透明画素電極１４を駆動する。図３では、前記パッド電極１２Ａ，１３Ａが図２のパッド電極１ｃに対応する。
【０００８】
ところで、このような絶縁性のガラス基板には、ＴＦＴの製造工程の際に様々な原因で静電気が発生することがある。例えば、前記基板を様々な加工装置や搬送装置、治具、さらには基板ホルダ等に装着あるいは取り外した場合に、外部から基板に静電気が侵入する場合がある。また、前記基板上においてＴＦＴを製造する際に使われる様々なプラズマ工程、例えばプラズマＣＶＤ工程、スパッタリング工程、さらにはＲＩＥ工程に起因して、基板内部において静電気が蓄積する場合がある。このようなプラズマ工程では、基板上の導体パターンあるいは拡散領域がアンテナとして作用するが、その際のアンテナの実効的な面積の違いにより、基板上に電位差が誘起される。基板自身は絶縁性であるため、このようにして誘起された電位差は解消されず、ＴＦＴに回復不能な永久的破壊、部分的に回復可能な半永久的破壊、しきい値電圧の変動による暴走や移動度の低下による特性劣化、さらには潜在的欠陥に起因する長期信頼性の低下等が引き起こされる。その結果、液晶表示装置の歩留まりが低下してしまう。
【０００９】
このような問題点を回避するために、従来より複数のパネル領域を含む共通ガラス基板上に、各々のパネル領域を囲むように周辺部短絡リングを形成し、前記パネル領域中のＴＦＴをこの周辺部短絡リングに接続することにより、基板上における電荷の蓄積を解消することが行われている。
図４は、各々のパネル領域に周辺部短絡リングを形成した共通ガラス基板１００の例を示す。ただし図４中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１０】
図４を参照するに、前記共通ガラス基板１００上には点線で示したスクライブラインＳＬを含むスクライブ領域により画成された複数のパネル領域１００Ａが形成されており、前記パネル領域１００Ａ中には図２に示したＴＦＴ１１よりりなるＴＦＴアレイが形成されている。前記パネル領域１００Ａ中には、さらに前記ＴＦＴアレイに協働し走査電極１３の一つを選択する走査側周辺回路１３Ｂと、前記ＴＦＴアレイに協働し信号電極１２の一つを選択する信号側周辺回路１２Ｂとが形成されている。前記走査側周辺回路１３Ｂおよび信号側周辺回路１２Ｂは、先に図２で説明した周辺回路１PRに対応する。
【００１１】
さらに、前記パネル領域１００Ａ中には、前記ＴＦＴアレイおよびこれに協働する前記周辺回路１２Ｂ，１３Ｂを囲むように、前記スクライブ領域に沿って周辺部短絡リング１５Ｓが形成され、前記ＴＦＴアレイ中の各々の信号電極１２および走査電極１３は前記短絡リング１５Ｓに接続されている。また、前記パネル領域の外周部に沿って形成される、前記パッド電極１３Ａおよびパッド電極１２Ａ（図示せず）も、端子ショートバー１３Ｓを介して前記周辺短絡リング１５Ｓに電気的に接続されている。
【００１２】
このような構成により、前記表示領域中に発生する静電気は、前記信号電極１２および走査電極１３を介して、またさらに前記ショートバー１３Ｓを介して前記周辺部短絡リング１５Ｓに逃がされ、前記表示領域中に形成される素子に静電破壊が生じるのが回避される。かかる周辺部短絡リング１５Ｓは、前記共通ガラス基板を個々の表示パネルに前記スクライブ領域を切断することにより分割する際に、除去される。
【００１３】
【発明が解決しようとする課題】
一方、図４に示す従来の構成では、液晶セルを駆動する画素電極１４、あるいはこれに並列に挿入される蓄積容量Ｃは、前記周辺部短絡リング１５Ｓに対してＴＦＴ１１を介して接続されるため、液晶パネルの製造工程において前記画素電極１４あるいは蓄積容量Ｃに帯電が生じた場合には、前記周辺部短絡リング１５Ｓを設けていてもＴＦＴ１１の静電破壊を効果的に抑止することができない。同様に、ＴＦＴ内部に静電気が発生した場合にも、前記短絡リング１５Ｓでは帯電を解消することができない。
【００１４】
ところで、このような従来の液晶表示装置の製造工程では、図５（Ａ）に示すように各々のコンタクトパッド１２Ａあるいは１３Ａと対応する周辺回路１２Ｂあるいは１３Ｂとの間に試験用の端子１６を設け、製造工程中の表示パネルに対して様々な電気的検査が行われる。その際、前記コンタクトパッド１２Ａあるいは１３Ａは先に説明したように前記短絡リング１５Ｓに接続されているため、前記電気的検査が可能なように、前記コンタクトパッド１２Ａあるいは１３Ａと前記短絡リング１５Ｓとの間には、抵抗ｒ0 が挿入されている。
【００１５】
従来、前記抵抗ｒ0 は、プロセスに起因する変動を除けば実質的に一定の抵抗値、例えば１００ｋΩを有するように形成されており、例えば図５（Ｂ）に示すように前記コンタクトパッド１３ＡにはクロックＴ1 ，＋電源電圧Ｔ2 ，−電源電圧Ｔ3 等が供給され、これらの信号あるいは電源電圧は、前記周辺回路１３Ｂを構成するＣＭＯＳインバータ回路にさらに供給される。コンタクトパッド１２Ａおよび周辺回路１２Ｂについても同様な構成が設けられる。
【００１６】
図５（Ｃ）は、このようなコンタクトパッド１２Ａおよび周辺回路１２Ｂ，さらに周辺部短絡リング１５Ｓを含む部分の等価回路図を示す。
図５（Ｃ）を参照するに、前記ＣＭＯＳインバータ回路は大きな入力インピーダンスを有するため、前記クロックＴ1 が入力されるコンタクトパッド１３Ａのインピーダンス（ｒin）は前記抵抗ｒ0 よりもはるかに大きくなる（ｒin≧ｒ0 ）のに対し、前記＋電源電圧が供給されるコンタクトパッド１３Ａと前記−電源電圧が供給されるコンタクトパッド１３Ａとの間のインピーダンスＲは、前記ＣＭＯＳインバータ回路の内部抵抗をｒinとして、前記抵抗ｒ0 と（ｒ0 ＋ｒin）の並列接続に対応して
Ｒ＝ｒ0 ×（ｒ0 ＋ｒin）／［ｒ0 ＋（ｒ0 ＋ｒin）］
で与えられる。このような場合、前記内部抵抗ｒinの値はｒ0 よりも小さく、しかもｒinの値はコンタクトパッド１３Ａ毎に異なる可能性がある。これは、前記コンタクトパッド１３Ａと周辺部短絡リング１５Ｓとの間の見かけの抵抗値が、コンタクトパッド１３Ａ毎に変化する可能性があることを意味する。一方、このように前記抵抗Ｒの値がコンタクトパッド１３Ａ毎に変化した場合、前記クロックが供給されるコンタクトパッド１３Ａ，前記＋電源が供給されるコンタクトパッド１３Ａ、さらに前記−電源が供給されるコンタクトパッド１３Ａとの間に大きな電位差が生じる可能性があり、かかる大きな電位差により前記ＣＭＯＳインバータ回路を構成するＭＯＳトランジスタが静電破壊する実質的な危険が存在する。
【００１７】
そこで、本発明は上記の課題を解決した、新規で有用な液晶表示装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、周辺部短絡リングを使って行なうアクティブマトリクス型液晶表示装置の製造工程中において、ガラス基板上のＴＦＴ内部に発生する帯電により前記ＴＦＴに生じる静電破壊の問題を解消できる液晶表示装置の製造方法、およびかかる液晶表示装置を提供することにある。
【００１８】
本発明の別の課題は、周辺部短絡リングを使って行なうアクティブマトリクス型液晶表示装置の製造工程中において、画素電極形状、配線面積、回路構成等の接続状態に起因してガラス基板上のＴＦＴ間に生じる電位差を解消でき、信頼性の向上した液晶表示装置の製造方法、およびかかる液晶表示装置を提供することにある。
【００１９】
本発明の別の課題は、静電気によるＴＦＴのしきい値変動を解消したＣＭＯＳ回路を備えた液晶表示装置を提供することにある。
さらに本発明の課題は、ＴＦＴ回路を周辺部短絡リングに抵抗を介して接続して行なうアクティブマトリクス型液晶表示装置の製造工程中において、ＴＦＴ回路における電位差の発生を抑制できる液晶表示装置の製造方法、およびかかる液晶表示装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は上記の課題を、絶縁性基板上への薄膜トランジスタの製造方法において、前記絶縁性基板上に、ｐ型またはｎ型の導電型を有する第１の領域と、前記第１の導電型を有する第２の領域と、前記第１の領域と前記第２の領域とを連結する第１の架橋領域と、前記第１の領域と前記第２の領域とを連結する第２の架橋領域とを有する形状のポリシリコンパターンを形成する工程と、前記第２の架橋領域に導電性を付与する工程と、前記絶縁性基板上に、前記ポリシリコンパターンを覆うように、絶縁膜を形成する工程と、前記絶縁膜上にゲート電極パターンを、前記ゲート電極パターンが前記第１の架橋領域を覆うように形成する工程と、前記第１の領域に第１の配線パターンを前記第１の配線パターンが前記第１の領域にコンタクトするように、また前記第２の領域に第２の配線パターンを前記第２の配線パターンが前記第２の領域にコンタクトするように形成する工程と、前記第１および第２の配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程とを含むことを特徴とする薄膜トランジスタの製造方法により、解決する。
本発明はまた上記の課題を、絶縁性基板と、前記絶縁性基板上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、前記チャネル領域を覆うゲート絶縁膜と、前記チャネル領域上に形成されたゲート電極パターンとよりなる薄膜トランジスタにおいて、前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有し、前記第１の延出部と前記第２の延出部とは、前記第１の先端部および前記第２の先端部において切断されていることを特徴とする薄膜トランジスタにより、解決する。
本発明はまた上記の課題を、第１のガラス基板と、前記第１のガラス基板に対向するように、隙間を隔てて配設された第２のガラス基板と、前記隙間中に封入された液晶層と、前記第１のガラス基板の、前記第２のガラス基板に対面する側の表面に形成された薄膜トランジスタとよりなる液晶表示装置であって、前記薄膜トランジスタは、前記表面上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、前記チャネル領域を覆うゲート絶縁膜と、前記チャネル領域上に形成されたゲート電極パターンとよりなり、前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有し、前記第１の延出部と前記第２の延出部とは、前記第１の先端部および前記第２の先端部において切断されていることを特徴とする液晶表示装置により、解決する。
【００２１】
本発明の他の特徴によれば、パネル領域を画成されたガラス基板と、前記ガラス基板上の前記パネル領域中に、前記パネル領域の境界に沿って連続的に形成された導電性の周辺部短絡リングと、前記ガラス基板上の前記パネル領域中に形成された、複数の薄膜トランジスタを含み複数の接続端子を備えた内部回路とよりなる薄膜トランジスタ基板において、前記薄膜トランジスタ基板の製造工程中における前記内部回路の試験のため、前記ガラス基板上の前記パネル領域中に、各々前記複数の接続端子の一を前記周辺部短絡リングに電気的に接続するように形成された複数の抵抗要素の抵抗値を、前記接続端子と前記周辺部短絡リングとの間で見た抵抗値が、いずれの接続端子であっても実質的に一定になるような値に設定することにより、前記内部回路中に、前記接続端子と前記周辺部短絡リングとの間の抵抗値の違いに起因して誘起される電圧差が解消され、前記内部回路を構成する薄膜トランジスタの静電破壊、あるいは劣化の問題を解消することが可能になる。
【００２２】
【発明の実施の形態】
［第１実施例］
図６（Ａ）〜（Ｄ）は、本発明の第１実施例によるＴＦＴの製造工程を示す図である。このうち、図６（Ｂ）は図６（Ａ）の構成の等価回路図を、図６（Ｄ）は図６（Ｃ）の構成の等価回路図を示す。
【００２３】
図６（Ａ）を参照するに、ガラス等の絶縁性基板１０上にはソース領域１１Ｓ，ドレイン領域１１Ｄ、およびこれらを連結するチャネル領域１１Ｃを含むポリシリコンパターン１１が形成されており、前記ポリシリコンパターン１１上には図示を省略したゲート酸化膜を隔ててＡｌＮｄ等よりなるゲート電極パターン１２Ｇが、前記チャネル領域１１Ｃを覆うように形成されている。さらに、前記ソース領域１１Ｓおよびドレイン領域１１Ｄは、前記ゲート電極パターン１２Ｇを自己整合マスクに、ｎ型あるいはｐ型のドーパントによりドーピングされている。また、図示の状態では、前記ポリシリコンパターン１１およびゲート電極パターン１２Ｇは図示を省略した絶縁膜で覆われ、前記絶縁膜上には前記ソース領域１１Ｓ上に対応してソース電極１２Ｓが、また前記ドレイン領域１１Ｄ上に対応してドレイン電極１２Ｄが形成され、前記ソース電極１２Ｓおよびドレイン電極１２Ｄは、それぞれ前記絶縁膜中に形成されたコンタクトホール１１ｓおよび１１ｄを介して前記ソース領域１１Ｓおよび１１Ｄにコンタクトする。また、前記図示しない絶縁膜中には、前記ゲート電極パターン１２Ｇを露出するコンタクトホール１２が形成されている。
【００２４】
さらに、図６（Ａ）の構成では、前記ポリシリコンパターン１１は、前記ソース領域１１Ｓとドレイン領域１１Ｄとを連結するパターン１１Ｒを含み、前記パターン１１Ｒは導電性を付与されて、図６（Ｂ）の等価回路図に示すように前記ソース領域１１Ｓとドレイン領域１１Ｄとを短絡する抵抗Ｒを形成する。前記パターン１１Ｒは、前記ソース領域１１Ｓあるいはドレイン領域１１Ｄと同一のドーパントにより、同一の導電型にドープすると好都合である。
【００２５】
図６（Ｂ）の等価回路図に示すように、図６（Ａ）の状態では前記ＴＦＴのソース領域１１Ｓとドレイン領域１１Ｄとが前記パターン１１Ｒにより接続されているため、前記ドレイン電極１２Ｄあるいはソース電極１２Ｓに接続された配線パターンにプラズマ処理に伴う帯電、あるいはアンテナ効果等に起因する電位が生じても、前記ＴＦＴが静電破壊を生じることはない。
【００２６】
また、このように前記短絡パターン１１Ｒを形成することにより、前記ドレイン電極１２Ｄあるいはソース電極１２Ｓから前記ポリシリコンパターン１１に電荷が蓄積されることが無くなるため、前記ドレイン領域１１Ｄあるいはソース領域１１Ｓとゲート電極パターン１２Ｇとの間においてゲート酸化膜に大きな電気的ストレスが印加されることがなくなり、形成されるＴＦＴのしきい値特性が変動する問題が解消される。
【００２７】
さらに、前記短絡パターン１１Ｒを形成することにより、前記ＴＦＴの製造工程の際に外部から電気ショックが印加されても、ＴＦＴが永久的に、あるいは半永久的に破壊されることがなくなる。また、かかる電気ショックに起因して生じやすい潜在的欠陥の形成もなくなり、得られるＴＦＴは優れた長期信頼性を示す。また、前記短絡パターン１１Ｒは、特に異なったチャネル長あるいはチャネル幅のＴＦＴが前記絶縁基板１０上に多数個形成されるような場合に、かかるサイズの差異に起因して生じる不均一な帯電、およびこれに伴う静電破壊の問題を解消するのに非常に有効である。
【００２８】
図６（Ａ），（Ｂ）の工程の後、図６（Ｃ）の工程において前記絶縁膜中には前記ポリシリコンパターン１１Ｒを露出する開口部１３Ｒが形成され、前記開口部１３Ｒにおいて前記ポリシリコンパターン１１Ｒを切断することにより、図６（Ｄ）の等価回路図に示すように前記ソース領域１１Ｓとドレイン領域１１Ｄの短絡が解消される。このように、図６（Ｃ）のＴＦＴにおいては、前記ソース領域１１Ｓから延出し先端部が前記開口部１３Ｒにより画成された第１のポリシリコンパターン１１Ｒ1 と、前記ドレイン領域１１Ｄから延出し先端部が前記開口部１３Ｒにより画成された第２のポリシリコンパターン１１Ｒ2 が含まれるのが特徴的である。
［第２実施例］
図７（Ａ）は、本発明の第２実施例によるＴＦＴを使ったＣＭＯＳ回路の構成を示す図、また図７（Ｂ）はその等価回路図である。後で説明するように、本実施例のＣＭＯＳ回路は液晶表示装置の様々な駆動回路、例えば図４の信号側周辺回路１２Ｂあるいは走査側周辺回路１３Ｂに適用可能である。
【００２９】
図７（Ａ）を参照するに、前記ＣＭＯＳ回路は、先に図１〜３で説明したＴＦＴガラス基板１Ａに対応する絶縁基板２０上に形成され、前記絶縁基板２０上にはｐチャネルＴＦＴ（ｐ−ｃｈＴＦＴ）およびｎチャネルＴＦＴ（ｎ−ｃｈＴＦＴ）を構成するポリシリコンパターン２１が形成されている。前記ポリシリコンパターン２１は、前記ｐチャネルＴＦＴのソース領域となる部分２１ＰＳおよび前記ｐチャネルＴＦＴのドレイン領域となる部分２１ＰＤ、さらに前記ｐチャネルＴＦＴのチャネル領域となる部分２１ＰＣとを含み、前記チャネル領域２１ＰＣは、前記ソース領域２１ＰＳと前記ドレイン領域２１ＰＤとを連結して形成されている。
【００３０】
同様に、前記ポリシリコンパターン２１は、前記ｎチャネルＴＦＴのソース領域となる部分２１ＮＳおよび前記ｎチャネルＴＦＴのドレイン領域となる部分２１ＮＤと、さらに前記ｎチャネルＴＦＴのちゃねる領域となる部分２１ＮＣとを含み、前記チャネル領域２１ＮＣは、前記ソース領域２１ＮＳと前記ドレイン領域２１ＮＤとを連結して形成されている。
【００３１】
前記ポリシリコンパターン２１は、図示していないゲート酸化膜で覆われ、前記ゲート酸化膜上には、前記ｐチャネルＴＦＴのチャネル領域２１ＰＣを覆うゲート電極２２ＰＧおよび前記ｎチャネルＴＦＴのチャネル領域２１ＮＣを覆うゲート電極２２ＮＧを有するＡｌＮｄゲート電極パターン２２Ｇが形成される。さらに、前記ポリシリコンパターン２１およびその上のゲート電極パターン２２Ｇは、図７（Ａ）には図示していない絶縁膜２３により覆われ、さらに前記絶縁膜２３上には、前記ソース領域２１ＰＳに対応してソース電極パターン２４ＰＳが、前記絶縁膜２３中に形成されたコンタクトホール２３ＰＳを介して前記ソース領域２１ＰＳにコンタクトするように形成される。同様に、前記絶縁膜２３上には、前記ソース領域２１ＮＳに対応してソース電極パターン２４ＮＳが、前記絶縁膜２３中に形成されたコンタクトホール２３ＮＳを介して前記ソース領域２１ＮＳにコンタクトするように形成される。さらに前記絶縁膜２３上には、前記ドレイン領域２１ＰＳおよび２１ＮＳに対応してドレイン電極パターン２４Ｄが、前記絶縁膜２３中に形成されたコンタクトホール２３ＰＳを介して前記ドレイン領域２１ＰＤにコンタクトするように、また前記絶縁膜２３中に形成されたコンタクトホール２３ＮＳを介して前記ドレイン領域２１ＮＤにコンタクトするように形成される。さらに、前記絶縁膜２３上には、コンタクトホール２３Ｇを介して前記ゲート電極パターン２２Ｇにコンタクトするゲート配線パターン２４Ｇが形成される。
【００３２】
前記ドレイン電極パターン２４Ｄを設けることにより前記ｐチャネルＴＦＴとｎチャネルＴＦＴとは、図７（Ｂ）の等価回路に示すように直列接続され、ＣＭＯＳ回路が形成される。ただし、前記ｐチャネルＴＦＴのソース領域２１ＰＳおよびドレイン領域２１ＰＤは、前記ゲート電極２１ＰＣを自己整合マスクとしたイオン注入工程によりｐ型にドープされ、一方前記ｎチャネルＴＦＴのソース領域２１ＮＳおよびドレイン領域２１ＮＤは、前記ゲート電極２１ＮＣを自己整合マスクとしたイオン注入工程によりｎ型にドープされる。また、後程製造工程に関連して説明するように、前記ｐチャネルＴＦＴおよびｎチャネルＴＦＴは、いずれもＬＤＤ構造を有している。
【００３３】
図７（Ａ）の状態では、前記ポリシリコンパターン２１は、さらに前記ソース領域２１ＰＳ，ドレイン領域２１ＰＤ，ドレイン領域２１ＮＤおよびソース領域２１ＮＳを連結する短絡パターン２１Ｓを含み、前記短絡パターン２１Ｓのうち、前記ソース領域２１ＰＳとドレイン領域２１ＰＤとを連結する部分Ｓ1 は、前記ソース領域２１ＰＳあるいはドレイン領域２１ＰＤと同様にｐ型にドープされている。これに対し、前記短絡パターン２１Ｓのうち、前記ソース領域２１ＮＳとドレイン領域２１ＮＤとを連結する部分Ｓ2 は、前記ソース領域２１ＮＳあるいはドレイン領域２１ＮＤと同様に、ｎ型にドープされている。
【００３４】
図７（Ａ）のＣＭＯＳ回路では、前記ＣＭＯＳ回路の完成後、さらに前記短絡パターン２１が、前記絶縁膜２３中に前記短絡パターン２１を露出するように形成された開口部２３Ｓにおいてエッチングにより除去され、前記ソース領域２１ＰＳ，ドレイン領域２１ＰＤ，ドレイン領域２１ＮＤおよびソース領域２１ＮＳの短絡が解除される。
【００３５】
図８（Ａ）〜９（Ｋ）は、図７（Ａ），（Ｂ）のＴＦＴ−ＣＭＯＳ回路の製造工程を示す図である。ただし、図８（Ａ）〜９（Ｋ）は、図７（Ａ）中ラインＡ−Ａ’に沿った断面図を示す。
図８（Ａ）を参照するに、前記ガラス基板２０は例えばコーニング＃１７３７等のガラススラブよりなり、前記基板２０上には表面の洗浄を行なった後、ＳｉＯ2 膜（図示せず）が１５０〜３００ｎｍ、好ましくは約２００ｎｍの厚さにプラズマＣＶＤ法により堆積される。さらに前記ＳｉＯ2 膜上にＳｉＮ膜を同じくプラズマＣＶＤ法により、約５０ｎｍの厚さに堆積した後、アモルファスＳｉ膜２１０ａをＰＣＶＤ法により、典型的には２０〜１００ｎｍ、好ましくは４０〜５０ｎｍの厚さに一様に堆積する。
【００３６】
さらに図８（Ｂ）の工程において、前記基板２０をＮ2 雰囲気中、約４５０°Ｃの温度で１時間熱処理し、前記アモルファスＳｉ膜２１０ａ中のＨ（水素）を除去した後、波長が３０８ｎｍのエキシマレーザを前記アモルファスＳｉ膜２１０ａに３００〜４００ｍＪ／ｃｍ2 、好ましくは３２０〜３５０ｍＪ／ｃｍ2 のエネルギ密度で照射し、前記アモルファスＳｉ膜２１０を結晶化する。結晶化の結果、前記アモルファスＳｉ膜２１０ａはポリシリコン膜２１０ｐに変換される。なお、前記アモルファスＳｉ膜２１０ａ中のＨの含有量が１％以下と少ない場合には、前記Ｎ2 雰囲気中での熱処理は省略してもよい。
【００３７】
次に、図８（Ｃ）の工程において、前記ポリシリコン膜２１０をＲＩＥ法によりパターニングし、図７（Ａ）で説明したポリシリコンパターン２１を形成する。先にも説明したように、前記ポリシリコンパターン２１は短絡パターン２１Ｓを含んでいる。
さらに図８（Ｄ）の工程において図８（Ｃ）の構造上にＳｉＯ2 膜２１２をプラズマＣＶＤ法により、前記ポリシリコンパターン２１を覆うように１００〜１５０ｎｍ、好ましくは約１２０ｎｍの厚さに、ゲート酸化膜として堆積し、さらにその上にＡｌＮｄ合金よりなるゲート電極層２２を、スパッタリングにより、３００〜４００ｎｍ、好ましくは約３５０ｎｍの厚さに堆積する。
【００３８】
次に、図８（Ｅ）の工程において前記ゲート電極層２２をレジストマスクを使ったウェットエッチングによりパターニングして前記ｐチャネルＴＦＴの領域にゲート電極パターン２２ＰＧを、また前記ｎチャネルＴＦＴの領域にゲート電極パターン２２ＮＧを形成する。また、前記レジストマスクを残したまま前記ゲート酸化膜２１２を、ＣＨＦ3 を使ったドライエッチングによりパターニングし、前記ゲート電極パターン２２ＰＧ，２２ＮＧに対応してゲート酸化膜パターン２１２Ｇを前記ｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領域に形成する。図８（Ｅ）の工程では、さらに前記ゲート酸化膜パターン２１２Ｇのパターニングの後、前記レジストパターンを残したまま前記ゲート電極パターン２２ＰＧおよび２２ＮＧをウェットエッチングによりラテラルエッチングし、前記ゲート電極２２ＰＧあるいは２２ＮＧの大きさを、前記ゲート酸化膜パターン２１２Ｇの大きさよりも多少縮小する。その結果、前記ゲート酸化膜パターン２１２は前記ゲート電極パターン２２ＰＧあるいは２２ＮＧの側壁面よりも０．５〜１．５μｍ程度、好ましくは約０．８μｍ程度、側方に突出する。
【００３９】
次に図８（Ｆ）の工程において前記レジストマスクを除去し、図８（Ｅ）の構造上に、ＲＦ放電あるいはＤＣ放電をイオン源としたプラズマドーピング装置を使い、１〜５％のＰＨ3 希釈ガス中においてＰ+ のドーピングを、前記ポリシリコンパターン２１の全面に対して行なう。その際、第１回目のドーピングを加速電圧１０ｋｅＶ下において５×１０14〜１×１０15ｃｍ-2程度のドーズ量で行ない、引き続いて第２回目のドーピングを、加速電圧７０ｋｅＶ、ドーズ量５×１０12〜５×１０13ｃｍ-2程度の条件で行なうことにより、前記ポリシリコンパターン２１上にＬＤＤ構造を有するｎチャネルＴＦＴが、前記ポリシリコンパターン２１のｐチャネルＴＦＴ領域およびｎチャネルＴＦＴ領域の両方に形成される。これに伴い、前記ポリシリコンパターン２１中、前記ゲート電極パターン２２ＮＧの両側に、ｎ+ 型のソース領域２１ＮＳおよびドレイン領域２１ＮＤが形成される。また図８（Ｆ）よりわかるように、前記ソース領域２１ＮＳあるいはドレイン領域２１ＮＤと前記チャネル領域２１ＮＣとの間には、ｎ- 型のＬＤＤ領域が形成される。また、前記イオン注入工程により、図８（Ｅ）の状態では前記ポリシリコン短絡パターン２１は一様にｎ+ 型にドープされる。
【００４０】
次に、図８（Ｇ）の工程において、前記ｎチャネルＴＦＴの形成領域および前記ポリシリコン短絡パターン２１Ｓのうち、ｎ+ 型領域を覆うようにレジストパターンＲＧを形成し、前記ポリシリコンパターン２１のうち、前記レジストパターンＲＧで保護されていない部分にＢ+ のイオン注入を、先の場合と同様な２段階で実行し、前記ゲート電極パターン２２ＰＧの両側に、ｐ- 型のＬＤＤ領域により隔てられて、前記ｐ+ 型のソース領域２１ＰＳおよびｐ+ 型のドレイン領域２１ＰＤが形成される。また、前記Ｂ+ のイオン注入により、前記ポリシリコン短絡パターン２１Ｓのうち、前記レジストパターンＲＧで保護されていない部分２１Ｓ1 が、ｐ+ 型にドープされる。前記Ｂ+ のイオン注入も、ＲＦ放電あるいはＤＣ放電をイオン源としたプラズマドーピング装置を使い、例えば１〜５％のＢ2 Ｈ6 希釈ガス中において、１回目の加速電圧を１０ｋｅＶ、ドーズ量を１×１０14〜５×１０15ｃｍ-2に設定し、２回目の加速電圧を６０ｋｅＶ、ドーズ量を１×１０13〜１×１０14ｃｍ-2程度に設定して行われる。実際の製造工程では、図８（Ｇ）のイオン注入工程の後、図８（Ｇ）の構造にはエキシマレーザあるいはハロゲンランプを使った熱処理工程が施され、その結果前記図８（Ｆ）あるいは８（Ｇ）の工程で導入されたＰあるいはＢが、前記ポリシリコンパターン２１中において活性化される。かかるイオン注入工程および熱処理工程の結果、前記ソース領域２１ＮＳあるいは２１ＰＳ、前記ドレイン領域２１ＮＤあるいは２１ＰＤ、さらに前記ｐ+ 型あるいはｎ+ 型の短絡パターン部分２１Ｓ1 ，２１Ｓ2 のシート抵抗は、５ｋΩ／□以下、好ましくは１ｋΩ／□以下に設定される。一方、前記ｎ- 型あるいはｐ- 型のＬＤＤ領域のシート抵抗は、１×１０4 〜５×１０6 Ω／□程度、好ましくは５×１０4 〜１×１０6 Ω／□程度に設定される。
【００４１】
次に、図９（Ｈ）の工程において、前記図８（Ｇ）の構造上にＳｉＮよりなる層間絶縁膜２３がプラズマＣＶＤ法により、３００〜６００ｎｍ、好ましくは約４００ｎｍの厚さに堆積され、さらにこれを通常のフォトリソグラフィー工程とＣＦ4 およびＳＦ6 を使ったＲＩＥ工程によりパターニングすることにより、前記ＳｉＮ膜２３中に先に図７（Ａ）で説明したコンタクトホール２３ＰＳ，２３ＰＤ，２３ＮＤおよび２３ＮＳを形成する。また、図９（Ｈ）の断面図には示されないが、前記コンタクトホール２３ＰＧおよび２３ＮＧも同時に形成される。
【００４２】
図９（Ｈ）の工程では、さらに前記コンタクトホール２３ＰＳ，２３ＰＤ等と同時に、前記ＳｉＮ膜２３中に前記開口部２３Ｓが形成され、前記開口部２３Ｓにおいて前記短絡パターン２１Ｓが露出される。
次に図９（Ｉ）の工程において図９（Ｈ）の構造上に、典型的には２００ｎｍの厚さのＡｌ層を１００ｎｍの厚さのＴｉ層で挟んだ構成の導電膜２４が、前記コンタクトホール２３ＰＳ，２３ＰＤ，２３ＮＤおよび２３ＮＳを埋めるように、またさらに前記開口部２３Ｓを埋めるように、スパッタリングにより形成され、さらに図９（Ｊ）の工程において前記導電膜２４をレジストパターンを使った塩素系エッチングガスによるＲＩＥ工程によりパターニングして、図７（Ａ）に示すソース電極２４ＰＳ，２４ＮＳおよび共通ドレイン電極２４Ｄ、さらにゲート配線パターン２４Ｇが形成される。
【００４３】
図９（Ｊ）のフォトリソグラフィー工程では、前記開口部２３Ｓにおいても前記導電膜２４が除去され、前記ポリシリコン短絡パターン２１Ｓが露出される。さらに前記レジストパターンを残したまま前記ポリシリコン短絡パターン２１ＳをＲＩＥ法によりドライエッチングすることにより、前記開口部２３Ｓにおいて前記ポリシリコン短絡パターン２１Ｓが分断される。
【００４４】
次に、図９（Ｋ）の工程において、図９（Ｊ）の構造上に３００〜５００ｎｍ、好ましくは約３５０ｎｍの厚さのＳｉＮよりなる絶縁膜２５を形成して、所望のＴＦＴ−ＣＭＯＳ回路が完成する。
前記ＴＦＴ−ＣＭＯＳ回路が液晶表示装置の駆動回路である場合には、さらにこの後の工程で、前記絶縁膜２５上に、次の実施例で説明する画素電極形成工程を行なう。
［第３実施例］
次に、本発明の第３実施例による液晶表示装置の製造方法を、図１０および図１１（Ａ）〜図１２（Ｇ）を参照しながら説明する。ただし、図１０は製造途中のＴＦＴ基板の平面図を示す。
【００４５】
図１０を参照するに、図１のＴＦＴガラス基板１Ａに相当する前記ＴＦＴガラス基板４０上には、前記画素ＴＦＴ１１を構成するポリシリコンパターン４１と、周辺回路ＴＦＴ３１を構成するポリシリコンパターン６１とが形成されており、前記ポリシリコンパターン４１はｎ+ 型にドープされたソース領域４１Ｓと、同じくｎ+ 型にドープされたドレイン領域４１Ｄと、前記ソース領域４１Ｓとドレイン領域４１Ｄとを互いに連結するチャネル領域４１Ｃとを含んでいる。すなわち、前記画素ＴＦＴ１１はｎチャネル型ＴＦＴである。
【００４６】
同様に、前記ポリシリコンパターン６１はｎ+ 型にドープされたソース領域６１Ｓと、同じくｎ+ 型にドープされたドレイン領域６１Ｄと、前記ソース領域６１Ｓとドレイン領域６１Ｄとを互いに連結するチャネル領域６１Ｃとを含み、前記周辺回路、例えば図４の信号側周辺回路１２Ｂを構成するｎチャネルＴＦＴの一部を形成する。
【００４７】
前記ポリシリコンパターン４１および６１は、前記ガラス基板４０上に形成されたゲート酸化膜に４２（図１０の平面図には図示せず）より覆われ、前記ゲート酸化膜上には、前記チャネル領域４１Ｃを覆うようにゲート電極４３Ｇが、また前記チャネル領域６１Ｃを覆うようにゲート電極６３Ｇが形成される。さらに、前記ゲート電極４３Ｇ，６３Ｇ、およびポリシリコンパターン４１，６１は層間絶縁膜４４（図１０の平面図には図示せず）により覆われ、前記層間絶縁膜４４上には、前記ソース領域４１Ｓに対応してソース電極４５Ｓが、前記ドレイン領域４１Ｄに対応してドレイン電極４５Ｄが、前記ソース領域６１Ｓに対応してソース電極６５Ｓが、さらに前記ドレイン領域６１Ｄに対応してドレイン電極６５Ｄが、それぞれ前記層間絶縁膜４４中に形成されたコンタクトホール４４Ｓ，４４Ｄ，６４Ｓおよび６４Ｄを介して対応するソース領域４１Ｓ，６１Ｓあるいはドレイン領域４１Ｄ，６１Ｄにコンタクトするように形成される。また、前記層間絶縁膜４４上には、ゲート配線パターン４５Ｇが前記ゲート電極４３Ｇに対応して、またゲート電極パターン６５Ｇが前記ゲート電極６５Ｇに対応して、それぞれ前記層間絶縁膜４４中に形成されたコンタクトホール４４Ｇおよび６４Ｇを介してコンタクトするように形成される。
【００４８】
さらに、図示の状態では、前記ドレイン領域４１Ｄ，ソース領域４１Ｓ，ドレイン領域６１Ｄおよびソース領域６１Ｓが、前記ガラス基板４０上に形成されたポリシリコン短絡パターン４１ＳＣにより短絡されており、その結果、前記層間絶縁膜４４の堆積工程、あるいは前記絶縁膜中へのコンタクトホール４４Ｓ，６４Ｓ，４４Ｄ，６４Ｄ，４４Ｇあるいは６４Ｇのパターニング工程、さらには前記電極パターン４５Ｓ，６５Ｄ，４５Ｄ，６５Ｄ，４５Ｇあるいは６５Ｇのパターニング工程においてプラズマ処理を行なっても、前記ＴＦＴ１１とＴＦＴ３１との間に、またＴＦＴ１１あるいはＴＦＴ３１の内部に電位差が生じることはない。
【００４９】
本実施例では、この状態のまま、すなわち前記ポリシリコン短絡パターン４１ＳＣを残したまま、前記ソース電極４５Ｓ，６５Ｓ、ドレイン電極４５Ｄ，６５Ｄ、さらにゲート配線パターン４５Ｇ，６５Ｇを覆うように次の層間絶縁膜４６（図１０の平面図には図示せず）を形成し、さらに前記次の層間絶縁膜４６上に、前記ＴＦＴ１１のドレイン領域４１Ｄにコンタクトするように、透明画素電極を形成するが、その際に前記ポリシリコン短絡パターン４１ＳＣが、図１０に示す前記層間絶縁膜４６中に形成された開口部４６Ａにおいて除去され、これにより前記ポリシリコン短絡パターン４１ＳＣによる短絡が解消される。
【００５０】
図１１（Ａ）〜図１２（Ｇ）は、上記本発明の第３実施例による液晶表示装置の製造工程を示す、図１０中ラインＡ−Ａ’に沿った断面図である。
図１１（Ａ）を参照するに、前記ポリシリコンパターン４１は、前記ＴＦＴ１１および３１の形成の後、プラズマＣＶＤ法により形成された３００〜６００ｎｍ、好ましくは約４００ｎｍの厚さのＳｉＮ層間絶縁膜４４により覆われ、図１１（Ｂ）の工程において、前記層間絶縁膜４４中に、前記ソース領域４１Ｓ，６１Ｓ，ドレイン領域４１Ｄ，６１Ｄをそれぞれ露出するコンタクトホール４４Ｓ，６４Ｓ，４４Ｄおよび６４Ｄが形成される。前記コンタクトホールの形成工程では、同時に前記ポリシリコン短絡パターン４１ＳＣを露出する開口部４４Ａが形成される。なお、前記ＴＦＴ１１および３１は、説明は省略するが、先の実施例で説明したＴＦＴ同様にＬＤＤ構造を有している。
【００５１】
次に図１１（Ｃ）の工程において、前記層間絶縁膜４４上には前記コンタクトホール４４Ｓ，６４Ｓ、４４Ｄ，６４Ｄ、および前記開口部４４Ａを埋めるように、Ｔｉ／Ａｌ／Ｔｉ積層構造を有する導体膜４５がスパッタリングにより堆積され、図１１（Ｄ）の工程で前記導体膜４５を、典型的にはＣＦ4 とＳＦ6 とＯ2 の混合ガスをエッチングガスとして使ったＲＩＥ法によりパターニングすることにより、前記層間絶縁膜４４上に、前記ソース電極４５Ｓ，６５Ｓ、ドレイン電極４５Ｄ，６５Ｄが形成される。図１１（Ｃ）および１１（Ｄ）の断面図では、厳密には前記ゲートコンタクトホール４４Ｇあるいは６４Ｇは前記Ａ−Ａ’断面上には含まれないが、便宜上これらも図示してある。前記導電膜４５のパターニングの結果、前記コンタクトホール４４Ｇあるいは６４Ｇ上には、ゲート配線パターン４５Ｇあるいは６５Ｇが形成される。
【００５２】
図１１（Ｄ）の工程では、前記導電膜４５のパターニングの際に、前記開口部４４Ａにおいても前記導電膜４５が除去され、その結果前記開口部４４Ａにおいてはポリシリコン短絡パターン４１ＳＣが露出される。ただし、本実施例では、先の実施例と異なり、図１１（Ｄ）の段階では、前記ポリシリコン短絡パターン４１ＳＣは分断されない。
【００５３】
次に、図１２（Ｅ）の工程において、図１１（Ｄ）の構造上にＳｉＮ層間絶縁膜４６が、プラズマＣＶＤ法により３００〜５００ｎｍ、好ましくは３５０ｎｍの厚さに堆積され、さらにこのようにして形成された層間絶縁膜４６中に、前記開口部４４Ａを露出する開口部４６Ａおよび前記ドレイン電極４５Ｄを露出するコンタクトホール４６Ｂが形成される。本実施例では、前記開口部４６Ａを形成する工程において、前記ポリシリコン短絡パターン４１ＳＣが前記開口部４４Ａにおいて分断され、その結果前記ポリシリコン短絡パターン４１ＳＣは、前記周辺回路ＴＦＴ３１から延出し前記開口部４４Ａで先端が画成されたポリシリコンパターン４１ＳＣ1 と、前記画素ＴＦＴ１１から延出し、前記開口部４４Ａで先端が画成されたポリシリコンパターン４１ＳＣ2 とに分割される。
【００５４】
本実施例では、図１２（Ｅ）の工程で前記層間絶縁膜４６をプラズマＣＶＤ法で堆積するまでは、前記ＴＦＴ３１とＴＦＴ１１とが、前記ポリシリコン短絡パターン４１ＳＣにより電気的に絶続されているため、様々なプラズマ処理に伴い、内部電荷が誘起されても前記ＴＦＴ３１あるいは１１が静電破壊するおそれはない。
【００５５】
さらに、図１２（Ｆ）の工程で、前記層間絶縁膜４６上には、前記コンタクトホール４６Ｂにおいて前記ドレイン電極４５Ｄにコンタクトするように、ＩＴＯ（Ｉｎ2 Ｏ3 ・ＳｎＯ2 ）よりなる透明画素電極４７が形成され、さらに図１２（Ｇ）の工程において、前記層間絶縁膜４６上に、前記透明画素電極４７を覆うように分子配向膜４８がスピンコーティングにより形成される。
【００５６】
先にも説明したように、本実施例では前記ポリシリコン短絡パターン４１ＳＣの切断が、前記層間絶縁膜４６の形成工程の後で行われるため、前記層間絶縁膜４６をプラズマＣＶＤ法により形成しても、前記ＴＦＴ１１あるいは３１が静電破壊するおそれはない。
［第４実施例］
図１３（Ａ）〜（Ｃ）は、本発明の第４実施例による、液晶表示装置の製造工程を示す。ただし、図１３（Ａ）は先の実施例の図１１（Ｄ）の工程に続く工程であり、図１２（Ｅ）の工程に対応する。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５７】
図１３（Ａ）を参照するに、本実施例では前記層間絶縁膜４６に開口部４６Ａをドライエッチングを使ったＲＩＥ法により形成する際に、前記ポリシリコン短絡パターン４１ＳＣが除去されないような条件下でドライエッチングを実行する。その結果、前記開口部４６Ａ中に露出された開口部４４Ａにおいては、ポリシリコン短絡パターン４１ＳＣが露出される。
【００５８】
次に、図１２（Ｆ）に対応する図１３（Ｂ）の工程において前記層間絶縁膜４６上に透明画素電極４７をＩＴＯ層のプラズマＣＶＤ法による堆積およびＲＩＥ法によるパターニングにより形成し、次に図１２（Ｇ）に対応する図１３（Ｃ）の工程において、前記開口部４４Ａにおいて前記ポリシリコン短絡パターン４１ＳＣを分断する。さらに分断の後、前記層間絶縁膜４６上に前記透明画素電極４７を覆うように分子配向膜４８が形成される。
【００５９】
本実施例の工程では、図１３（Ｃ）の工程において前記ポリシリコン短絡パターン４１ＳＣを分断するのに、先の実施例に対して追加の工程が必要になるが、前記分断が透明画素電極４７の後で実行されるため、液晶表示装置の製造工程中に前記ＴＦＴ１１あるいは３１が静電破壊する危険が、実質的に除去できる。
［第５実施例］
先の実施例では、前記液晶表示装置の製造の際に、画素ＴＦＴ１１と周辺回路のＴＦＴ３１とをポリシリコン短絡パターン４１ＳＣで接続することにより、ＴＦＴの破壊を回避したが、図１４に示すように表示領域中の画素ＴＦＴ１１の各々にポリシリコン短絡パターンを形成することも可能である。ただし図１４中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６０】
図１４を参照するに、液晶表示装置の表示領域中に配列されたＴＦＴ１１の各々は、ｎ+ 型あるいはｐ+ 型のソース領域４１Ｓと、これと同じ導電型を有するドレイン領域４１Ｄとを短絡するポリシリコン短絡パターン４１ＳＣを有する。前記ポリシリコン短絡パターン４１ＳＣは開口部４４Ａおよびそれを露出する開口部４６Ａにより露出され、図１２（Ｅ）に対応する透明画素電極４７のためのコンタクトホールを層間絶縁膜４６中に形成する工程の後、あるいは前記透明画素電極４７のパターニングの後で分断される。特に前記ポリシリコン短絡パターン４１ＳＣの分断を、大面積を有する透明画素電極４７のパターニングの後で行なうことにより、ＲＩＥ法を使った前記パターニングの際にアンテナ効果により大きな電位差が前記ソース領域４１Ｓとドレイン領域４１Ｄとの間に誘起されても、かかる電位差は前記ポリシリコン短絡パターン４１ＳＣにより直ちに解消するため、前記ＴＦＴ１１に静電破壊が生じることはない。
［第６実施例］
以下、本発明を液晶表示装置のＴＦＴ基板に適用した他の例を説明する。
【００６１】
図１５は、先の図４に対応した、本発明の第６実施例による液晶表示装置のＴＦＴ基板の構成を示す。図１５中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１５を参照するに、前記ＴＦＴ基板１Ａ上の表示領域は、複数の領域（１Ａ）1 〜（１Ａ）10に分割されており、一方前記信号側周辺回路１２Ｂは前記ＴＦＴガラス基板１Ａに対して外付けされる構成を有し、前記複数の領域（１Ａ）1 〜（１Ａ）10に対応した段数のシフトレジスタ１２1 と、前記シフトレジスタ１２1 の各段の出力信号を供給されるバッファ回路１２2 と、前記複数の領域（１Ａ）1 〜（１Ａ）10の各々において信号線１２の選択を行なう選択回路１２3 とを含む。前記シフトレジスト１２1 の各段の出力は、前記ＴＦＴ基板１Ａ上に設けられ前記各々の信号線１２に接続されたＴＦＴ−ＣＭＯＳ回路よりなるアナログスイッチ回路１２4 に供給され、前記アナログスイッチ回路１２4 は、前記選択回路１２3 からの選択信号に応じて、前記シフトレジスタ１２1 の出力信号を、各領域（１Ａ）1 〜（１Ａ）10毎に、選択された信号線１２に供給する。
【００６２】
また、図１５の構成では、前記走査側周辺回路１３Ｂは、前記ＴＦＴ基板１Ａ上に形成されている。
図１６は、図１５の走査側周辺回路１３Ｂの構成を示す。
図１６を参照するに、前記走査側周辺回路１３Ｂは、ｐチャネルＴＦＴとｎチャネルＴＦＴとを組み合わせた双方向スイッチ部１３1 と、Ｄ型フリップフロップおよびＮＡＮＤゲートにインバータを組み合わせたシフトレジスタ部１３2 と、ＮＡＮＤゲートよりなるマルチプレクサ部１３3 と、インバータよりなる出力バッファ回路１３4 とよりなるが、前記双方向スイッチ部１３1 を構成するｐチャネルＴＦＴおよびｎチャネルＴＦＴには、ソース領域とドレイン領域とを短絡するように、先のポリシリコン短絡パターン２１Ｓあるいは４１ＳＣに相当する内部短絡パターンが形成されている。
【００６３】
図１７は、図１６中のＤ型フリップフロップの構成を示す。
図１７を参照するに、前記Ｄ型フィリップフロップは先の実施例で説明したようなＴＦＴ−ＣＭＯＳ回路を含み、これらのＣＭＯＳ回路を構成するＴＦＴには、前記ポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な、ソースドレイン間を短絡する短絡パターンが形成されている。
【００６４】
図１８は、図１６中の出力バッファ部１３4 の一部を示す。
図１８を参照するに、前記出力バッファ部１３4 も先の実施例で説明したようなＴＦＴ−ＣＭＯＳ回路より構成されているが、前記ＣＭＯＳ回路を構成するＴＦＴのソースドレイン間には、前記ポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な短絡パターンが形成されている。
【００６５】
図１９は、さらに図１６中のＮＡＮＤ回路の構成を示す。
図１９を参照するに、前記ＮＡＮＤ回路を構成するｐチャネルＴＦＴあるいはｎチャネルＴＦＴのソースドレイン間には、先のポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な短絡パターンが形成されている。
図２０は、図１５のアナログスイッチ回路１２4 の構成を示す。
【００６６】
図２０を参照するに、前記アナログスイッチ回路１２4 を構成するｐチャネルＴＦＴあるいはｎチャネルＴＦＴは、ソースドレインには、先のポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な短絡パターンが形成されている。
さらに図２１は、図４の構成に対応するメモリセルの構成を示す。
図２１を参照するに、画素ＴＦＴのソースドレイン間には、先のポリシリコン短絡パターン２１Ｓあるいは４１ＳＣと同様な短絡パターンが形成されている。
【００６７】
図１６〜図２１の構成においては、前記短絡パターンは、先の実施例で説明したように、ＴＦＴへの配線パターンが形成されると同時に、あるいはその後で除去される。
［第７実施例］
ところで、先に図５（Ａ）〜（Ｃ）でも説明したが、液晶表示装置の製造工程では、従来より製造中のＴＦＴ基板の試験が可能なように、各々の接続パッド１２Ａあるいは１３Ａと周辺短絡リング１５Ｓとの間に抵抗要素ｒ0 を挿入することが行われている。しかしこのような構成では、先に説明したように、前記接続パッド１２Ａあるいは１３Ａに接続されている内部抵抗に差がある場合、接続パッド毎に電位差が生じ、その結果前記前記接続パッドに接続されている内部回路を構成するＴＦＴが静電破壊してしまうおそれがある。
【００６８】
そこで、本実施例では図２２に示すように、前記接続パッド１２Ａおよび１３Ａを前記周辺短絡リング１５Ｓに接続する抵抗要素の抵抗値を、前記接続パッド１２Ａあるいは１３Ａに接続される内部回路の内部抵抗値に応じて変化させ、図２３に示すように前記接続パッド１２Ａあるいは１３Ａにおける見かけの抵抗Ｒisの値を一定に揃える。
【００６９】
図２３を参照するに、前記接続パッド１２Ａあるいは１３Ａに接続される内部回路の内部抵抗の値をｒin（ｉ）（ｉ＝１，２，３，・・・）とした場合、前記見かけの抵抗Ｒisの値は、
Ｒis＝ｒi ×ｒin（ｉ）／［ｒi ＋ｒin（ｉ）］
で与えられる。ただし、ｒi は、前記接続パッド１２Ａあるいは１３Ａと前記周辺短絡リング１５Ｓとの間に挿入された抵抗要素の抵抗値を示す。本実施例では、前記Ｒisの値を、各接続パッドに共通の値に設定する。
【００７０】
図２４は、前記図２３の構成の具体例を示す。
図２４を参照するに、コンタクトパッド１２Ａ1 と周辺短絡リング１５Ｓとの間には、抵抗値がｒ1 の抵抗要素が挿入されるが、前記コンタクトパッド１２Ａ1 が接続される内部回路は大きな入力インピーダンスｒin（１）（ｒin（１）＞＞ｒ1 ）を有するため、前記コンタクトパッド１２Ａにおける見かけの抵抗値Ｒ1sの値は実質的に前記ｒ1 の値に等しくなる（Ｒ1s＝ｒ1 ）。
【００７１】
これに対し、前記コンタクトパッド１２Ａ2 とコンタクトパッド１２Ａ3 との間の内部抵抗ｒ23の値は前記ｒin（１）の値よりも実質的に低く、このため前記コンタクトパッド１２Ａ2 あるいは１２Ａ3 における見かけの抵抗値Ｒ2s，Ｒ3sは、
Ｒ2s＝ｒ2 ×ｒin（２）／［ｒ2 ＋ｒin（２）］
Ｒ3s＝ｒ3 ×ｒin（３）／［ｒ3 ＋ｒin（３）］
で与えられる。ただし、ｒin（２）＝ｒ23＋ｒ3 ，ｒin（３）＝ｒ23＋ｒ2 である。そこで、本実施例では、前記Ｒ2s，Ｒ3sの値が前記Ｒ1sの値と同じになるように、前記抵抗要素ｒ2 ，ｒ3 の抵抗値を設定する。
【００７２】
図２５は、かかる最適な抵抗要素ｒ2 ，ｒ3 の抵抗値の設定の例を示す。
図２５中、●は、Ｒ2s＝Ｒ3s＝Ｒ1s（＝１．０×１０5 Ω）の条件を満足する、最適な抵抗要素ｒ2 ，ｒ3 の値を、前記内部抵抗ｒ23の関数として示す。これに対し、□は、図５の場合に対応し、前記抵抗要素ｒ1 ，ｒ2 およびｒ3 が同一の値を有する従来の場合を示す。
【００７３】
図２５を参照するに、前記内部抵抗ｒ23の値が大きければ、本実施例と従来技術との食い違いはわずかであるが、前記内部抵抗ｒ23の値が減少すると、食い違いは増大する。液晶表示装置のように、ＴＦＴ−ＣＭＯＳ回路を使った装置では、前記の食い違いの問題は深刻になるが、本実施例はかかる問題を効果的に解決することができる。
［第８実施例］
図２６は本発明の第８実施例による、図２２の構成における抵抗要素ｒ1 〜ｒn の構成例を示す。
【００７４】
図２６を参照するに、各々の抵抗要素は前記周辺短絡リング１５Ｓに接続された導電性ポリシリコンパターンｒｐ1 ，ｒｐ2 ，ｒｐ3 ，・・・よりなり、前記ポリシリコンパターンｒｐ1 は長さがＬ1 ，幅がＷ1 を有する。同様に、前記ポリシリコンパターンｒｐ2 は長さがＬ2 ，幅がＷ2 、また前記ポリシリコンパターンｒｐ3 は長さがＬ3 ，幅がＷ3 を有する。
【００７５】
図示の例では、前記周辺短絡リング１５Ｓと前記コンタクトパッド１２Ａ1 〜１２Ａ3 の位置関係より、前記長さＬ1 ，Ｌ2 およびＬ3 は共通に設定されているが、前記幅Ｗ1 ，Ｗ2 ，Ｗ3 の値は各パターンで変化させられている。本実施例では、前記幅Ｗ1 ，Ｗ2 ，Ｗ3 を、各ポリシリコンパターンｒｐ1 〜ｒｐ3 が先の図２５の関係を満足するように設定する。
［第９実施例］
図２７（Ａ）は、本発明の第９実施例による、前記抵抗要素ｒ1 〜ｒn の構成を示す。
【００７６】
図２７（Ａ）を参照するに前記抵抗要素ｒ1 は、方向を互いに逆にして並列接続されたダイオードＤ1aおよびＤ1bよりなり、同様に前記抵抗要素ｒ2 は、方向を互いに逆にして並列接続されたダイオードＤ2aおよびＤ2bよりなる。さらに、前記抵抗要素ｒ3 は、方向を互いに逆にして並列接続されたダイオードＤ3aおよびＤ3bよりなるが、本実施例では図２５で説明した抵抗値ｒ1 ，ｒ2 ，ｒ3 の設定を、図２８（Ａ），（Ｂ）に示すような構成により実現する。
【００７７】
図２８（Ｂ）の等価回路図よりわかるように、図２８（Ａ）の構成はダイオード接続された二つのゲート長がＬのＴＦＴ1 ，ＴＦＴ2 を並列に接続した構成を有し、ＴＦＴ1 とＴＦＴ2 とでチャネル幅Ｗ1 ，Ｗ2 を変化させることで、所望の抵抗値の設定を実現する。
図２７（Ｂ）は、図２７（Ａ）の構成の一変形例であり、接続されるＴＦＴダイオードの段数を変化させることで所望の抵抗値の設定を実現する。
［第１０実施例］
図２９（Ａ）〜（Ｂ）は、本発明の第１０実施例による、前記抵抗要素ｒ1 〜ｒn の構成を示す。
【００７８】
図２９（Ｂ）の等価回路図を参照するに、本実施例では前記抵抗要素をダイオードの直列接続により実現しており、図２９（Ａ）に示すように、いずれもダイオード接続されたｎチャネルＴＦＴとｐチャネルＴＦＴとを直列に接続した構成を有する。かかる構成では、ＴＦＴのしきい値電圧の変動に伴う、ダイオード特性の変動を効果的に補償することができる。
【００７９】
さらに、前記抵抗要素ｒ1 〜ｒn として、図３０に示すマルチプルゲート構造のＴＦＴをダイオード接続して使うことも可能である。
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
［付記］
本発明は以下のように要約される。
（１） 絶縁性基板上への薄膜トランジスタの製造方法において、
前記絶縁性基板上に、第１の導電型を有する第１の領域と、前記第１の導電型を有する第２の領域と、前記第１の領域と前記第２の領域とを連結する第１の架橋領域と、前記第１の領域と前記第２の領域とを連結する第２の架橋領域とを有する形状のポリシリコンパターンを形成する工程と、
前記絶縁性基板上に、前記ポリシリコンパターンを覆うように、絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極パターンを、前記ゲート電極パターンが前記第１の架橋領域を覆うように形成する工程と、
前記第１の領域に、配線パターンを前記配線パターンが前記第１の領域にコンタクトするように形成する工程と、
前記配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程とを含むことを特徴とする薄膜トランジスタの製造方法。
（２） 前記ポリシリコンパターンを形成する工程は、さらに前記第２の架橋領域に導電性を付与する工程を含むことを特徴とする（１）記載の薄膜トランジスタの製造方法。
（３） 前記ポリシリコンパターンを形成する工程は、前記第１および第２の領域に前記第１の導電型を付与する工程を含み、前記第２の架橋領域に導電性を付与する工程は、前記第１および第２の領域に前記第１の導電型を付与する工程と同時に実行されることを特徴とする（２）記載の薄膜トランジスタの製造方法。
（４） さらに、前記ゲート電極パターンを形成する工程の後、前記配線パターンを形成する工程よりも前に、前記絶縁性基板上に前記ゲート電極パターンを覆うように絶縁膜を堆積する工程と、前記絶縁膜中に前記第２の架橋領域を露出する開口部を形成する工程とを含み、前記第２の架橋領域を切断する工程は、前記開口部において前記第２の架橋領域を除去する工程よりなることを特徴とする（１）〜（３）のうち、いずれか一項記載の薄膜トランジスタの製造方法。
（５） 前記配線パターンを形成する工程は、前記絶縁膜上に前記配線パターンが形成されるように実行され、さらに前記配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程よりも前に、前記絶縁膜上に別の絶縁膜を、前記別の絶縁膜が前記配線パターンを覆うように堆積する工程と、前記別の絶縁膜中に、前記開口部を露出するように別の開口部を形成する工程とを含み、前記第２の架橋領域を切断する工程は、前記別の開口部により露出された前記開口部において、前記第２の架橋領域を除去する工程よりなることを特徴とする（４）記載の薄膜トランジスタの製造方法。
（６） 前記第２の架橋領域を切断する工程は、前記別の開口部を形成する工程と、実質的に同時に実行されることを特徴とする（５）記載の薄膜トランジスタの製造方法。
（７） 前記第２の架橋領域を切断する工程は、前記別の絶縁膜中に前記配線パターンを露出するコンタクトホールを形成する工程の後で実行されることを特徴とする（５）記載の薄膜トランジスタの製造方法。
（８） ガラス基板上に形成された薄膜トランジスタを有する液晶表示装置の製造方法において、
前記ガラス基板上に、第１の導電型を有する第１の領域と、前記第１の導電型を有する第２の領域と、前記第１の領域と前記第２の領域とを連結する第１の架橋領域と、前記第１の領域と前記第２の領域とを連結する第２の架橋領域とを有する形状のポリシリコンパターンを形成する工程と、
前記ガラス基板上に、前記ポリシリコンパターンを覆うように、絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極パターンを、前記ゲート電極パターンが前記第１の架橋領域を覆うように形成する工程と、
前記第１の領域に、配線パターンを前記配線パターンが前記第１の領域にコンタクトするように形成する工程と、
前記配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程とを含むことを特徴とする液晶表示装置の製造方法。
（９） 前記ポリシリコンパターンを形成する工程は、さらに前記第２の架橋領域に導電性を付与する工程を含むことを特徴とする（８）記載の液晶表示装置の製造方法。
（１０） 前記ポリシリコンパターンを形成する工程は、前記第１および第２の領域に前記第１の導電型を付与する工程を含み、前記第２の架橋領域に導電性を付与する工程は、前記第１および第２の領域に前記第１の導電型を付与する工程と同時に実行されることを特徴とする（９）記載の液晶表示装置の製造方法。
（１１） さらに、前記ゲート電極パターンを形成する工程の後、前記配線パターンを形成する工程よりも前に、前記絶縁性基板上に前記ゲート電極パターンを覆うように絶縁膜を堆積する工程と、前記絶縁膜中に前記第２の架橋領域を露出する開口部を形成する工程とを含み、前記第２の架橋領域を切断する工程は、前記開口部において前記第２の架橋領域を除去する工程よりなることを特徴とする（８）〜（１０）のうち、いずれか一項記載の液晶表示装置の製造方法。
（１２） 前記配線パターンを形成する工程は、前記絶縁膜上に前記配線パターンが形成されるように実行され、さらに前記配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程よりも前に、前記絶縁膜上に別の絶縁膜を、前記別の絶縁膜が前記配線パターンを覆うように堆積する工程と、前記別の絶縁膜中に、前記開口部を露出するように別の開口部を形成する工程とを含み、前記第２の架橋領域を切断する工程は、前記別の開口部により露出された前記開口部において、前記第２の架橋領域を除去する工程よりなることを特徴とする（１１）記載の液晶表示装置の製造方法。
（１３） 前記第２の架橋領域を切断する工程は、前記別の開口部を形成する工程と、実質的に同時に実行されることを特徴とする（１２）記載の液晶表示装置の製造方法。
（１４） 前記第２の架橋領域を切断する工程は、前記別の絶縁膜中に前記配線パターンを露出するコンタクトホールを形成する工程の後で実行されることを特徴とする（１２）記載の液晶表示装置の製造方法。
（１５） 絶縁性基板と、
前記絶縁性基板上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、
前記チャネル領域を覆うゲート絶縁膜と、
前記チャネル領域上に形成されたゲート電極パターンとよりなる薄膜トランジスタにおいて、
前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有することを特徴とする薄膜トランジスタ。
（１６） 前記第１および第２の延出部は、同一の導電型を有することを特徴とする（１５）記載の薄膜トランジスタ。
（１７） 前記薄膜トランジスタは、さらに前記絶縁性基板上に前記ポリシリコンパターンおよび前記ゲート電極パターンを覆うように形成された絶縁膜を有し、前記絶縁膜中には、前記第１の延出部および前記第２の延出の間に対応して、前記第１の先端部および前記第２の先端部で画成された開口部が形成されていることを特徴とする（１５）または（１６）記載の薄膜トランジスタ。
（１８） 第１のガラス基板と、
前記第１のガラス基板に対向するように、隙間を隔てて配設された第２のガラス基板と、
前記隙間中に封入された液晶層と、
前記第１のガラス基板の、前記第２のガラス基板に対面する側の表面に形成された薄膜トランジスタとよりなる液晶表示装置であって、
前記薄膜トランジスタは、前記表面上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、
前記チャネル領域を覆うゲート絶縁膜と、
前記チャネル領域上に形成されたゲート電極パターンとよりなり、
前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有することを特徴とする液晶表示装置。
（１９） 前記第１および第２の延出部は、同一の導電型を有することを特徴とする（１８）記載の液晶表示装置。
（２０） 前記薄膜トランジスタは、さらに前記表面上に前記ポリシリコンパターンおよび前記ゲート電極パターンを覆うように形成された絶縁膜を有し、前記絶縁膜中には、前記第１の延出部および前記第２の延出の間に対応して、前記第１の先端部および前記第２の先端部で画成された開口部が形成されていることを特徴とする（１８）または（１９）記載の液晶表示装置。
（２１） 前記絶縁膜中には、前記第１の領域と前記第２の領域と前記ゲート電極パターンとをそれぞれ露出する第１、第２および第３のコンタクトホールが形成されており、前記絶縁膜上には、前記第１、第２および第３のコンタクトホールにおいて前記第１の領域、前記第２の領域および前記ゲート電極パターンと電気的に接続される第１の配線パターン、第２の配線パターンおよび第３の配線パターンがそれぞれ形成されており、
前記液晶表示装置は、さらに前記絶縁膜上に前記第１、第２および第３の配線パターンを覆うように形成された別の絶縁膜と、前記別の絶縁膜上に形成された画素電極と、前記別の絶縁膜上に、前記画素電極を覆うように形成され、前記液晶層と接触する分子配向膜とを備え、前記画素電極は、前記別の絶縁膜中に形成されたコンタクトホールを介して前記第１の配線パターンに接続されており、前記分子配向膜は、前記別の絶縁膜中に、前記開口部を露出するように形成された別の開口部を介して、前記開口部を充填することを特徴とする（２０）記載の液晶表示装置。
（２２） パネル領域を画成されたガラス基板と、
前記ガラス基板上の前記パネル領域中に、前記パネル領域の境界に沿って連続的に形成された、導電性の周辺短絡リングと、
前記ガラス基板上の前記パネル領域中に形成され、前記ガラス基板上に形成された複数の薄膜トランジスタを含み、複数の接続端子を備えた内部回路と、
前記ガラス基板上の前記パネル領域中に形成され、各々前記複数の接続端子の一を前記周辺短絡リングに電気的に接続する複数の抵抗要素とよりなる薄膜トランジスタ基板において、
前記複数の抵抗要素の各々は、前記接続端子と前記周辺短絡リングとの間で見た抵抗値が、いずれの接続端子であっても実質的に一定になるような値に抵抗値を設定されていることを特徴とする薄膜トランジスタ基板。
【００８０】
【発明の効果】
本発明によれば、液晶表示装置の製造等において絶縁性基板上に薄膜トランジスタを形成する際に、前記薄膜トランジスタのソース領域、ドレイン領域およびこれらを架橋するチャネル領域を構成するポリシリコンパターンに、さらに前記ソース領域およびドレイン領域を架橋する架橋領域を加えることにより、従来使われている周辺部短絡リングでは解消できなかった、前記薄膜トランジスタ内部において生じる帯電の問題、あるいは電極形状・面積等の差異に起因する電位差の不均一の問題を解消することが可能になる。その際、前記架橋領域を切断する工程を、前記薄膜トランジスタへのコンタクトホールの形成工程と同時に行なうことで、工程数の増加を回避することができる。本発明は、プラズマ処理を多用するアクティブマトリクス駆動方式の液晶表示装置の製造工程において、特に有用である。
【図面の簡単な説明】
【図１】従来の液晶表示装置を示す概観図である。
【図２】従来の液晶表示装置の構成を示す断面図である。
【図３】図１の液晶表示装置の一部を拡大して示す図である。
【図４】図３のＴＦＴ基板における、従来の帯電防止構成を示す図である。
【図５】（Ａ）〜（Ｃ）は、図３のＴＦＴ基板における、別の帯電防止構成を示す図である。
【図６】（Ａ），（Ｂ）は、本発明の第１実施例によるＴＦＴの製造工程を示す図である。
【図７】（Ａ），（Ｂ）は、本発明の第２実施例によるＴＦＴ−ＣＭＯＳ回路の構成を示す図である。
【図８】（Ａ）〜（Ｇ）は、図７のＴＦＴ−ＣＭＯＳ回路の製造工程を示す図（その１）である。
【図９】（Ｈ）〜（Ｋ）は、図７のＴＦＴ−ＣＭＯＳ回路の製造工程を示す図（その２）である。
【図１０】本発明の第３実施例による、液晶表示装置の画素ＴＦＴの構成を示す図である。
【図１１】（Ａ）〜（Ｄ）は、図１０の画素ＴＦＴを含む液晶表示装置の製造工程を示す図（その１）である。
【図１２】（Ｅ）〜（Ｇ）は、図１０の画素ＴＦＴを含む液晶表示装置の製造工程を示す図（その２）である。
【図１３】（Ａ）〜（Ｃ）は、本発明の第４実施例による、画素ＴＦＴを含む液晶表示装置の製造工程を示す図である。
【図１４】本発明の第５実施例による画素ＴＦＴの構成を示す図である。
【図１５】本発明の第６実施例による液晶表示装置の周辺回路の構成を示す図である。
【図１６】図１５の構成の一部を詳細に示す図である。
【図１７】図１６の構成の一部を詳細に示す図である。
【図１８】図１６の構成の一部を詳細に示す図である。
【図１９】図１６の構成の一部を詳細に示す図である。
【図２０】図１５の液晶表示装置の一部を詳細に示す図である。
【図２１】図１５の液晶表示装置の一部を詳細に示す図である。
【図２２】本発明の第７実施例による液晶表示装置の構成を示す図である。
【図２３】図２２の実施例の原理を説明する図である。
【図２４】図２２の構成の一例を示す図である。
【図２５】本発明の第７実施例による抵抗値の最適化を示す図である。
【図２６】本発明の第８実施例を示す図である。
【図２７】（Ａ），（Ｂ）は、本発明の第９実施例を示す図である。
【図２８】（Ａ），（Ｂ）は、本発明の第９実施例を示す別の図である。
【図２９】（Ａ），（Ｂ）は、本発明の第１０実施例を示す図である。
【図３０】本発明のさらに別の実施例を示す図である。
【符号の説明】
１ 液晶層
１Ａ ＴＦＴ基板
（１Ａ）1 〜（１Ａ）10 領域
１ＡＩ 層間絶縁膜
１ＡＬ 偏光板
１Ｂ 対抗基板
１ＢＩ 平坦化膜
１ＢＭ 遮光膜
１Ｃ シールリング
１ＣＦ カラーフィルタ
１ｃ 引き出し端子
１ＩＴＯ 画素電極
１ＭＯ 分子配向膜
１０ ガラス基板
１１ 画素ＴＦＴ
１１Ｃ ポリシリコンチャネル領域
１１Ｄ ポリシリコンドレイン領域
１１Ｓ ポリシリコンソース領域
１１Ｒ ポリシリコン短絡パターン
１１Ｒ1 ，１１Ｒ2 ポリシリコンパターン延出部
１２ 信号電極
１２1 シフトレジスタ回路
１２2 バッファ回路
１２3 外付選択回路
１２4 ＴＦＴ−ＣＭＯＳアナログスイッチ回路
１２Ａ，１２Ａ1 〜１２Ａ3 ，１３Ａ 接続端子
１２Ｂ 信号側周辺回路
１２Ｄ ドレイン電極
１２ｄ ドレイン側コンタクトホール
１２Ｇ ゲート電極
１２ｇ ゲートコンタクトホール
１２Ｓ ソース電極
１２ｓ ソース側コンタクトホール
１３ 走査電極
１３1 双方向スイッチ回路
１３2 シフトレジスタ回路
１３3 マルチプレクサ回路
１３4 出力バッファ回路
１３Ｂ 走査側周辺回路
１３Ｒ 短絡パターン分断領域
１３Ｓ 端子短絡パターン
１４ 画素電極
１５Ｓ 周辺部短絡リング
１６ 試験パッド
２０ ガラス基板
２１，４１，６１ ポリシリコンパターン
２１ＮＣ ｎ型ＴＦＴチャネル領域
２１ＮＤ ｎ型ドレイン領域
２１ＮＳ ｎ型ソース領域
２１ＰＣ ｐ型ＴＦＴチャネル領域
２１ＰＤ ｐ型ドレイン領域
２１ＰＳ ｐ型ソース領域
２１Ｓ ポリシリコン短絡パターン
２１Ｓ1 ，２１Ｓ2 ポリシリコンパターン延出部
２２ Ａｌ電極
２２Ｇ，２２ＮＧ，２２ＰＧ，４３Ｇ，６３Ｇ ゲート電極
２３Ｇ ゲートコンタクトホール
２３ＮＤ ｎ型ドレインコンタクトホール
２３ＮＳ ｎ型ソースコンタクトホール
２３ＰＤ ｐ型ドレインコンタクトホール
２３ＰＳ ｐ型ソースコンタクトホール
２３Ｓ 開口部
２４，４５ 導電膜
２４Ｄ ドレイン電極
２４Ｇ，４５Ｇ，６５Ｇ ゲート配線パターン
２４ＮＳ ｎ型ソース電極
２４ＰＳ ｐ型ソース電極
３１ 周辺回路ＴＦＴ
４０ ＴＦＴ基板
４１Ｄ，６１Ｄ ポリシリコンドレイン領域
４１Ｓ，６１Ｓ ポリシリコンソース領域
４１ＳＣ ポリシリコン短絡パターン
４３Ｇ，６３Ｇ ゲート酸化膜
４４Ｄ，４４Ｇ，４４Ｓ，６４Ｄ，６４Ｇ，６４Ｓ コンタクトホール
４５Ｄ，６５Ｄ ドレイン領域
４５Ｓ，６５Ｓ ソース領域
４４Ａ，４６Ａ 開口部
４７ 透明画素電極
４８ 分子配向膜
２１０ アモルファスＳｉ膜
２１０ｐ ポリシリコン膜
２１２，２１２Ｇ ゲート 絶縁膜
Claims (4)
- 絶縁性基板上への薄膜トランジスタの製造方法において、
前記絶縁性基板上に、ｐ型またはｎ型の導電型を有する第１の領域と、前記第１の導電型を有する第２の領域と、前記第１の領域と前記第２の領域とを連結する第１の架橋領域と、前記第１の領域と前記第２の領域とを連結する第２の架橋領域とを有する形状のポリシリコンパターンを形成する工程と、
前記第２の架橋領域に導電性を付与する工程と、
前記絶縁性基板上に、前記ポリシリコンパターンを覆うように、絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極パターンを、前記ゲート電極パターンが前記第１の架橋領域を覆うように形成する工程と、
前記第１の領域に第１の配線パターンを前記第１の配線パターンが前記第１の領域にコンタクトするように、また前記第２の領域に第２の配線パターンを前記第２の配線パターンが前記第２の領域にコンタクトするように形成する工程と、
前記第１および第２の配線パターンを形成する工程の後、前記第２の架橋領域を切断する工程とを含むことを特徴とする薄膜トランジスタの製造方法。 - 前記ポリシリコンパターンを形成する工程は、さらに前記第２の架橋領域に導電性を付与する工程を含むことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
- 絶縁性基板と、
前記絶縁性基板上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、
前記チャネル領域を覆うゲート絶縁膜と、
前記チャネル領域上に形成されたゲート電極パターンとよりなる薄膜トランジスタにおいて、
前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有し、
前記第１の延出部と前記第２の延出部とは、前記第１の先端部および前記第２の先端部において分断されていることを特徴とする薄膜トランジスタ。 - 第１のガラス基板と、
前記第１のガラス基板に対向するように、隙間を隔てて配設された第２のガラス基板と、
前記隙間中に封入された液晶層と、
前記第１のガラス基板の、前記第２のガラス基板に対面する側の表面に形成された薄膜トランジスタとよりなる液晶表示装置であって、
前記薄膜トランジスタは、前記表面上に形成された、第１の導電型の第１の領域と、前記第１の導電型の第２の領域と、前記第１の領域と前記第２の領域とを接続するチャネル領域とよりなるポリシリコンパターンと、
前記チャネル領域を覆うゲート絶縁膜と、
前記チャネル領域上に形成されたゲート電極パターンとよりなり、
前記ポリシリコンパターンは、前記第１の領域より延出し、第１の先端部で画成された第１の延出部と、前記第２の領域より延出し、第２の先端部で画成された第２の延出部とを有し、
前記第１の延出部と前記第２の延出部とは、前記第１の先端部および前記第２の先端部において分断されていることを特徴とする液晶表示装置。
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