JP2005259780A - 半導体装置及びその製造方法、並びに、それを備えた電子機器 - Google Patents

半導体装置及びその製造方法、並びに、それを備えた電子機器 Download PDF

Info

Publication number
JP2005259780A
JP2005259780A JP2004065639A JP2004065639A JP2005259780A JP 2005259780 A JP2005259780 A JP 2005259780A JP 2004065639 A JP2004065639 A JP 2004065639A JP 2004065639 A JP2004065639 A JP 2004065639A JP 2005259780 A JP2005259780 A JP 2005259780A
Authority
JP
Japan
Prior art keywords
semiconductor
thin film
film
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004065639A
Other languages
English (en)
Inventor
Koichi Kumagai
耕一 熊谷
Naoki Makita
直樹 牧田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2004065639A priority Critical patent/JP2005259780A/ja
Publication of JP2005259780A publication Critical patent/JP2005259780A/ja
Pending legal-status Critical Current

Links

Images

Abstract

【課題】 異なる特性を持つＴＦＴを有する半導体装置を提供する。
【解決手段】 半導体装置は、各々、チャネル形成領域２２０、ソース領域２１４及びドレイン領域２１４を含む半導体層２０４と、半導体層２０４上に設けられたゲート絶縁膜２１５と、ゲート絶縁膜２１５上に設けられチャネル形成領域２２０の導電性を制御するゲート電極２１６／２１１と、を有する複数の薄膜トランジスタ２２４，２２５を備える。複数の薄膜トランジスタ２２４，２２５は、ゲート電極長によって規定されるチャネル長の設定によりしきい値電圧が相互に異なる複数の群に分かれている。
【選択図】図３Ｂ

Description

本発明は、半導体装置及びその製造方法、並びに、それを備えた電子機器に関する。
一般に、液晶表示装置、有機ＥＬ表示装置やプラズマ表示装置は薄型化が可能であり、これらの薄型表示装置は急速に需要が高まっている。特に、液晶表示装置は更なる、薄型化、低消費電力化、高表示品位化の要求が高まり、研究開発が盛んに行われている。
ところで、液晶表示装置等において、スイッチング素子として、アモルファスシリコン半導体を用いた薄膜トランジスタ（ＴＦＴ）が使用されていたが、近年、表示画素の微細化に伴い、より動作速度の大きい高品質な結晶質シリコン半導体を用いたＴＦＴを実現することが求められている。また、結晶質シリコン半導体を用いたＴＦＴは、同一基板上に、画素電極をスイッチングするＴＦＴのグループ（画素部ＴＦＴ）とドライバ回路部を構成するＴＦＴのグループ（ドライバ回路部ＴＦＴ）を作りこむことが可能である。
しかしながら、画素部ＴＦＴとドライバ回路部ＴＦＴとは、要求されるしきい値電圧（Ｖth）などの特性が異なるにも関わらず、一般に、それらのしきい値電圧（Ｖth）の作り分けは行っていない。また、チャネルドープの変更によってしきい値電圧（Ｖth）の作り分けを行う場合、しきい値電圧（Ｖth）の変化は非常に大きくその制御は重要である。
このような課題に対して従来より様々な解決手段が考えられている。
特許文献１には、ＣＭＯＳ回路を構成する各ＴＦＴのソース電極に、しきい値電圧の高いＴＦＴを挿入すると共に、画素ＴＦＴにおいて、ゲイト線駆動回路から遠い薄膜トランジスタほど、しきい電圧が小さくなるようし、ＴＦＴチャネル領域の表面に、後の工程で剥離可能な制御膜を付け、その上からドーピングを行うことが開示されている。そして、これによれば、アクティブマトリクス液晶表示装置の周辺駆動回路の消費電力を低減し、また画素スイッチング用薄膜トランジスタの配線による信号の遅延を防ぐ構成となり、また、そのための異なるしきい電圧（Ｖth）を有する薄膜トランジスタを同一基板上に形成することができる、と記載されている。
特許文献２には、多結晶シリコン膜の画素用の薄膜トランジスタの対応する部分に多結晶シリコンの平均粒径が０．２μｍと小さく移動度が小さい膜厚のチャネル領域、ソース領域およびドレイン領域を形成する一方、駆動回路用の薄膜トランジスタの対応する部分に多結晶シリコンの平均粒径が０．５μｍと大きく移動度が大きいやや膜薄でチャネル領域とは不純物濃度が異なるチャネル領域、ソース領域およびドレイン領域を形成することで、膜厚が厚い領域では低移動度になり、膜厚が薄い領域では高移動度で閾値電圧が厚膜の領域より正側にシフトすることが開示されている。
特開平８−２６４７９８号公報 特開平１１−２８１９９７号公報
しかしながら、上記の特許文献のように、膜厚制御やドーピングのみにより特性の異なるＴＦＴを基板上に作り分ける場合、付加工程の追加に伴う工程の複雑化、高コスト化の問題がまずある。さらには、生産において、膜厚の違い、或いは、チャネルドープのばらつきに伴いＴＦＴ特性のバラツキは大きくなることから、制御が困難である。特に、近年、基板サイズは大型化しており、膜厚の変更等によりＴＦＴ特性の作り分けることは難しいと考えられる。このように、同一基板上に異なるしきい値電圧（Ｖth）を有するＴＦＴを安定して形成していくことは容易でないという問題がある。
本発明は、上記問題点に鑑みてなされたもので、異なる特性を持つＴＦＴを有する半導体装置及びその製造方法、並びに、それを備えた電子機器を提供することを目的とする。
上記目的を達成する本発明は、各々、チャネル形成領域、ソース領域及びドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ前記チャネル形成領域の導電性を制御するゲート電極と、を有する複数の薄膜トランジスタを備えた半導体装置であって、
前記複数の薄膜トランジスタは、前記ゲート電極長によって規定されるチャネル長の設定によりしきい値電圧が相互に異なる複数の群に分かれていることを特徴とする。
本発明によれば、複数の薄膜トランジスタを、ゲート電極長によって規定されるチャネル長の設定によりしきい値電圧が相互に異なる複数の群に分けており、しきい値電圧（Ｖth）を容易にコントロールすることができる。
以下、本発明の実施形態を説明する。
本発明の実施形態に係る半導体装置は、各々、チャネル形成領域、ソース領域及びドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ前記チャネル形成領域の導電性を制御するゲート電極と、を有する複数のＴＦＴを備える。そして、複数のＴＦＴは、ゲート電極長によって規定されるチャネル長の設定、及び、チャネル形成領域に含まれるｎ型又はｐ型不純物の量の設定によりしきい値電圧が相互に異なる複数の群、具体的には、表示用スイッチング素子を構成するＴＦＴ（以下「画素部ＴＦＴ」という。）の群と、ドライバ回路部を構成するＴＦＴ（以下「ドライバ回路部ＴＦＴ」という。）の群と、に分かれている。つまり、この半導体装置は表示装置である。ここで、ドライバ回路はＣＭＯＳ回路である。
求められている値として、画素部ＴＦＴでは、しきい値電圧（Ｖth）が０．０Ｖ〜１．０Ｖ程度であり、一方、ドライバ回路部ＴＦＴでは、ｎチャネルのしきい値電圧（Ｖth）が２．０Ｖ〜３．０Ｖ程度であり、ｐチャネルのしきい値電圧（Ｖth）が−２．０Ｖ〜−３．０Ｖ程度である。つまり、これら異なるしきい値電圧（Ｖth）は、チャネルドープのみで制御することなく、チャネル長の制御との相乗効果により、更に安定性を高めた方法で製造することが可能になる。また、チャネルドープ量の調整を最小限に抑えられることで、しきい値電圧（Ｖth）のバラツキもなくなり、生産において最も大切である歩留まり向上にも繋がる。
これらのしきい値電圧（Ｖth）では、チャネル長は、画素部ＴＦＴの方が、ドライバ回路部ＴＦＴよりも短くなるようコントロールし、且つ、前記半導体層のチャネル形成領域に含まれるｐ型不純物の量は、前記画素部ＴＦＴの方が、前記ドライバ回路部ＴＦＴよりも少なく、また、前記半導体層のチャネル形成領域に含まれるｎ型不純物の量は、前記画素部ＴＦＴの方が、前記ドライバ回路部ＴＦＴよりも、多くすることで、上述課題が達成される。更に、画素部ＴＦＴではＬＤＤ構造であっても比較的オン電流が上がり、ゲート電圧（Ｖg）を深くした時のオフ電流の跳ね上りが軽減されオフ動作時におけるリーク電流不良を防ぐことができる。これにより、駆動電圧の上ではオン／オフ比を向上することができる。例えば、図１に示す通り、画素の駆動がオフ動作時のゲート電圧がＶｇ＝−３〜−９Ｖの場合、ＡよりＢの方がオフ時のリーク電流が小さくなる。逆にオン動作時のゲート電圧が５〜１０Ｖの場合、ＡよりＢの方がオン電流が大きくなる。こうすることで、画素は、オン／オフ比が上がり従来の特性よりも有利となる。しかし、ドライバは、回路上、Ｖｇ＝０Ｖでオフ動作させる必要があり、Ｖｇ＝０Ｖでオフ動作させる必要がある。このようにドライバと画素とで求められる特性が異なり、本発明によれば、工程数を増やすことなく、それを両立できる。
一般に、低温ポリシリコン（ＬＰＳ）などは、チャネル長によるしきい値電圧（Ｖth）の変化は少ないものである。しかし、本発明者らにより、触媒元素を用いて得られた結晶質シリコンは、チャネル長によるしきい値電圧（Ｖth）の変化は低温ポリシリコンに比べ大きいものであることが分かり、これを積極的に利用するといった観点が本発明の出発点になっている。ここで、図２に低温ポリシリコンと結晶質シリコンのチャネル長の変化によるしきい値電圧（Ｖth）の関係を示す。縦軸にしきい値電圧（Ｖth）、横軸にチャネル長Ｌとし、Ｖds＝１が線形領域、Ｖds＝８Ｖが飽和領域を示している。例えばＬをそれぞれ、ドライバ回路部ＴＦＴは１０μｍ、画素部ＴＦＴは３μｍとする。この時、低温ポリシリコンのしきい値電圧（Ｖth）のズレは、０．８Ｖ程度である。同様に、触媒元素を用いて得られた結晶質シリコンのしきい値電圧（Ｖth）のズレは、１．３Ｖである。一般的な低温ポリシリコンでは、チャネル長の変更によって、しきい値電圧（Ｖth）を異ならせることは出来るが、触媒元素を用いた結晶質半導体膜では、より有効であると言える。また、前記結晶質シリコンを用いた方は、しきい値電圧（Ｖth）の変化は大きく、その制御がより正確、簡易的に行え、異なるしきい値電圧（Ｖth）を持ったＴＦＴも容易に作り分けることが出来る。
このように、チャネル長によりしきい値電圧（Ｖth）を制御し、目的に見合ったＴＦＴを作り分けることができるが、注目すべきは、従来技術のものとは異なり、ＴＦＴの特性を作り分けるための付加工程が全く必要ない。ＴＦＴを作製する際、必要とするしきい値電圧（Ｖth）に対して、それぞれのグループのＴＦＴで、ゲート電極長をそれぞれ設定した値に形成するだけでよい。チャネル長はオン電流やＴＦＴの設計にもよるが、本発明においては、チャネル長をしきい値電圧（Ｖth）を制御する目的から決定し、必要とするオン電流はチャネル幅により設定される。
更に、本発明の効果を上げるためには、チャネル領域へのｎ型又はｐ型の不純物の導入を補佐的に行ってもよい。一般の低温ポリシリコンを用いた場合におけるチャネルドープと比べ、前記結晶質シリコンでは、上述の相乗効果によって最小限の調整によりしきい値電圧（Ｖth）が得られることも明瞭である。
本発明は、結晶質シリコンを有した複数のＴＦＴを設けられた表示装置において、チャネル長は、画素部ＴＦＴの方がドライバ回路部ＴＦＴよりも短く、半導体層のチャネル形成領域に含まれるｐ型不純物の量は、画素部ＴＦＴの方がドライバ回路部ＴＦＴよりも少なく、また、半導体層のチャネル形成領域に含まれるｎ型不純物の量は、画素部ＴＦＴの方がドライバ回路部ＴＦＴよりも多くし、画素部ＴＦＴとドライバ回路部ＴＦＴのしきい値電圧（Ｖth）などの特性をそれぞれ異ならせる。本発明は、簡易な手段で前記課題の解決を図るものである。
画素部ゲート電極におけるチャネル長は４μｍ以下であり、ドライバ回路部ゲート電極におけるチャネル長は４μｍ以上であることが望ましい。図２より、Ｖｄｓ＝８Ｖの飽和領域では、チャネル長が短くなるにつれ、緩やかにしきい値電圧（Ｖth）が低下するが、Ｖｄｓ＝１Ｖの線形領域では、チャネル長が４μｍ程度を境として、それ以下ではしきい値電圧（Ｖth）の低下が見られ、それ以上は飽和傾向にある。したがって、４μｍを境界として、表示部では４μｍ以上、ドライバ部では４μｍ以下と設定することが本発明においては有効である。
更に、前記半導体層のチャネル形成領域に含まれるｐ型不純物の量は、画素部ＴＦＴの方がドライバ回路部ＴＦＴよりも少なく、また、前記半導体層のチャネル形成領域に含まれるｎ型不純物の量は、画素部ＴＦＴの方がドライバ回路部ＴＦＴよりも多くする。
ここで、本発明では、前記半導体層のチャネル形成領域とソース領域との接合部、又は、チャネル形成領域とドレイン領域との接合部には、低濃度不純物領域（ＬＤＤ領域）を備えていることが好ましい。その場合、前記半導体層において、階段状の断面形状を有するゲート電極における階段部の下部の領域は、低濃度不純物領域（ＬＤＤ領域）である。あるいは、前記半導体層において、その上層に、前記二層の異なる導電膜の積層構造から成るゲート電極の下層および上層の導電膜が存在している領域は、チャネル形成領域であり、下層の導電膜のみが存在している領域は低濃度不純物領域（ＬＤＤ領域）である。
ゲート電極を前述のような階段状あるいは積層構成とすることにより、チャネル形成領域とソース領域あるいはドレイン領域との接合部に、自己整合的に形成されたＬＤＤ領域を有する構造とすることができる。領域は、ＴＦＴのオフ電流を下げる目的やホットキャリア耐性を高めるために設けられ、信頼性を向上させる手段であるが、この領域の長さが変動すると、素子としての信頼性がばらつくだけでなく、それが寄生抵抗となり、オン特性までもがばらつく。以上のようなゲート電極の構成とし、そのゲート電極の階段部あるいは積層構造では下層の導電膜のみが存在している下部をＬＤＤ領域とすることで、一定のＬＤＤ領域を安定して得ることができる。
画素部ＴＦＴは、複数個が直列接続されたマルチゲート構造を構成しており、チャネル長が、それらの各々のチャネル長であるものであってもよい。
ドライバ回路部ＴＦＴは、複数個が直列接続されたマルチゲート構造を構成しており、それらの各々のチャネル長が４μｍ以下であるものであってもよい。
また、画素部ＴＦＴ及びドライバ回路部ＴＦＴからなる複数のＴＦＴは、半導体層に非晶質半導体膜の結晶化を促進する触媒元素が含まれたＴＦＴを包含していてもよい。かかる触媒元素は、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種または複数種の元素である。
半導体層は、結晶の面配向が主として＜１１１＞晶帯面で構成されている結晶質半導体膜で形成されているものであってもよい。
この場合、半導体層を形成する結晶質半導体膜の＜１１１＞晶帯面は、（１１０）面配向と（２１１）面配向とが５０％を占めるものであってもよい。また、半導体層を形成する結晶質半導体膜は、ドメイン径が２〜１０μｍである結晶ドメインを有するものであってもよい。
さて、次に本発明の半導体装置を得るために製造方法としては、 結晶質領域を含む半導体膜を形成する工程と、前記半導体膜にパターニングを施して各々が結晶質領域を備えた複数の島状半導体層を形成する工程と、前記複数の島状半導体層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を堆積させる工程と、前記導電膜にパターニング及びエッチングを施して前記複数の島状半導体層のそれぞれに対応するようにゲート電極を形成する工程と、前記各島状半導体層の一部にｎ型又はｐ型不純物元素をドーピングしてチャネル形成領域、ソース領域及びドレイン領域を構成して薄膜トランジスタを形成する工程と、を包含し、形成される複数の薄膜トランジスタがしきい値電圧の相互に異なる複数の群に分かれるように、前記ゲート電極を形成する工程において、チャネル長を規定するゲート電極長が相互に異なる複数の群に分かれるゲート電極を形成する。
また、従来法のように、ドーピングでしきい値電圧（Ｖth）を制御することより、チャネル長との相乗効果によって、今まで以上にバラツキ抑え、しきい値電圧（Ｖth）の制御性が高くなり、簡易な方法によって従来の課題が解決することができる。
また、本発明では、前記結晶質領域を含む半導体膜を形成する工程において、非晶質半導体膜にレーザー光を照射することにより結晶化させるようにしてもよい。さらに、前記結晶質領域を含む半導体膜を形成する工程において、非晶質半導体膜の少なくとも一部に結晶化を促進する触媒元素を添加して加熱処理することにより結晶化させてもよい。
加えて、この製造方法では、結晶化を促進する触媒元素を用い、加熱処理により結晶化された結晶質半導体膜に対して、レーザ照射を行なうことで、面方位の揃ったより良好な結晶質半導体膜を得ることができる。この場合、先ほどのように非晶質半導体膜を直接溶融固化し、結晶化する方法に比べて、ＴＦＴの電界効果移動度で２倍以上の高い電流駆動能力が得られる。しかしながら、この場合には、触媒元素として用いる金属元素の半導体への悪影響が懸念される。そのため、このような製造方法を用いた場合には、結晶成長させた後、触媒元素を、チャネル形成領域やチャネル形成領域とソース・ドレイン領域との接合部近傍から取り除く（移動させる）手法が採られる。本発明者らは、この工程をゲッタリングと称する。これらの触媒元素は、ｎ型を付与する５族Ｂに属する元素（例えばリン）や、ｐ型を付与する３族Ｂ元素（例えばホウ素）が存在している領域に集まり易いという性質があり、それらの元素が導入された領域（ゲッタリング領域）を形成し、そこに触媒元素を移動させるという手法が用いられる。
ここで、導電膜を第１の導電膜と第２の導電膜との積層構造としたときに、それらにパターニング及びエッチングを施すことにより、前記第１の導電膜よりも第２の導電膜の方が幅が狭くなるような階段状で積層構造となるゲート電極を形成するには、第２の導電膜を第１のテーパー角度を有するようにエッチング加工する工程と、第１の導電膜を第２のテーパー角度を有するようにエッチング加工する工程と、第１のテーパー角度を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１のテーパー角度よりも大きなテーパー角度となる第３のテーパー角度を有するようにエッチング加工する工程と、を有すればよい。このようにすることで、前記第１の導電膜よりも第２の導電膜の方が幅が狭くなるような階段状で積層構造となるゲート電極を、制御性よく簡易に形成することができる。
また、前記第２の導電膜を第１のテーパー角度を有するようにエッチング加工する工程と、第１の導電膜を第２のテーパー角度を有するようにエッチング加工する工程と、第１のテーパー角度を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１のテーパー角度よりも大きなテーパー角度となる第３のテーパー角度を有するようにエッチング加工する工程と、は、エッチング装置内にて、連続的に行なわれるものであってもよい。これにより、製造プロセスを増やすことなく、前記形状のゲート電極が容易に得られ、製造コストを低減できる。
また、前述の製造方法において、前記第２の導電膜を第１のテーパー角度を有するようにエッチング加工する工程と、第１の導電膜を第２のテーパー角度を有するようにエッチング加工する工程と、を行なった後、第１のテーパー角度を有するようにエッチング加工された第２の導電膜と、第２のテーパー角度を有するようにエッチング加工された第１の導電膜とをマスクとして、前記島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程を行なうようにしてもよい。この場合には、最終的に得られる階段状のゲート電極において、最終的な第１の導電膜の幅に対して、ドーピング工程が完全に選択的に行なわれ、このときのドーピング工程時に第１の導電膜を越えて半導体層に予定外の（あるいは予定外の濃度の）不純物がドーピングされるのを防止できる。
また、同じく前述の製造方法において、前記ゲート電極をマスクとして、前記島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程は、前記ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、前記ドーピングが行なわれるものであってもよい。さらには、前記ゲート電極をマスクとして、前記島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程は、前記ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、前記ｎ型あるいはｐ型を付与する不純物元素が低濃度にドーピングされ、前記ゲート電極の第１の導電膜をマスクとして、前記ｎ型あるいはｐ型を付与する不純物元素が高濃度にドーピングされるものであってもよい。このような工程を行なうことにより、第１の導電膜と第２の導電膜との導電膜の幅の差（階段状部分の長さ）を利用して、ＬＤＤ領域を自己整合的に形成することができる。
さらに、前記ゲート電極をマスクとして、前記島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程の後、前記ゲート電極の第２の導電膜をマスクとし、露呈している領域の第１の導電膜をエッチング除去するようにしてもよい。このような工程を行なった場合、第１の導電膜がエッチング除去された下部の半導体層において、そこはＬＤＤ領域となっており、その上層にはゲート電極が存在しない構造となる。このような構造とした場合、ＬＤＤ領域は、特にＴＦＴのオフ動作時のリーク電流の低減に効果がある。反対に、第１の導電膜をエッチングせずに残した状態では、第１の導電膜のみの領域下部では、そのＬＤＤ領域上にゲート電極が存在する状態となる。このような構造の場合には、ＴＦＴのオフ電流の低減効果は薄れるが、ホットキャリア耐性が高くなり、信頼性を向上できる。このように、例えば、一部のＴＦＴにおいてのみ、第１の導電膜を、第２の導電膜をマスクとして露呈している領域をエッチング除去することで、それぞれの素子の目的に応じた特性を有するＴＦＴを作り分けることもできる。
以上の本発明の製造方法においては、前記導電膜にパターニング及びエッチングを施してゲート電極を形成する工程は、ＩＣＰ（Inductively Coupled Plasma：導結合型プラズマ）エッチング法、あるいはＲＩＥ（リアクティブイオンエッチング）法により行なわれるようにしてもよい。このような手法を用いることで、本発明に適応できるテーパー形状のエッチングが精度よく行なえる。特に、前述のように第１の導電膜と第２の導電膜を積層構造とし、それを階段状にエッチングすることが可能となり、そのときのエッチング精度も確保できる。
さて、以上の本発明の製造方法において、前記非晶質半導体膜あるいは前記結晶質領域を含む半導体膜から、結晶質領域を含む半導体膜を得る工程は、前記非晶質半導体膜あるいは前記結晶質領域を含む半導体膜にレーザー光を照射することにより行なうようにしてもよい。さらには、前記非晶質半導体膜あるいは前記結晶質領域を含む半導体膜に照射するレーザー光として、パルスレーザー光を用い、前記非晶質半導体膜あるいは前記結晶質領域を含む半導体膜の任意の一点につき、複数回、連続的に照射するようにしてもよい。これにより、基板に熱的損傷を与えることなく、良好な結晶性を有する結晶質半導体膜が得られる。このとき得られる結晶質半導体膜は、非晶質半導体膜に対して直接レーザー光を照射した場合、その結晶粒径は、１００ｎｍから１０００ｎｍであることが望ましい。このような結晶粒径のときに良好な特性のＴＦＴが安定して得られる。すなわち、本発明の半導体装置においては、前記半導体層において前記結晶粒界に囲まれて成る結晶粒の粒径は、１００ｎｍから１０００ｎｍである。
また、以上のような製造方法により作製された本発明の半導体装置では、触媒元素を利用して結晶化を行なった場合には、前記半導体層の少なくとも一部には、非晶質半導体膜の結晶化を促進する触媒元素が含まれる。特に、触媒元素をチャネル領域以外に移動させるゲッタリングを行った場合には、ソース・ドレイン領域やソース・ドレイン領域の外側の専用のゲッタリング領域に、触媒元素が高濃度で存在した状態となる。このときに利用できる触媒元素としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種または複数種の元素であり、これらの元素であれば、微量で結晶化助長の効果がある。それらの中でも、特にＮｉを用いた場合に最も顕著な効果を得ることができる。
以下に、具体的な構成について図面に基づいて説明する。
（第１実施形態）
本発明の第１実施形態を図３Ａ及び図３Ｂを用いて説明する。
第１実施形態では、アクティブマトリクス型の液晶表示装置の画素部ｎチャネルＴＦＴとドライバ回路部ｎチャネルＴＦＴとをガラス基板上に作製する工程について説明する。
図３Ａ及び図３Ｂは、第１実施形態で説明するＴＦＴの作製工程を示す断面図であり、図３Ａ（Ａ）から図３Ｂ（Ｉ）の順にしたがって工程が順次進行する。
まず、ガラス基板２０１のＴＦＴを形成する表面に、ガラス基板２０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜の第１下地膜２０２を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜の第２下地膜２０３を１００ｎｍの厚さに積層形成すればよい。
次に、２０〜１５０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで非晶質構造を有する半導体膜を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜（ａ−Ｓｉ膜）２０４を４０ｎｍの厚さに形成すればよい。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜がある。また、第１及び第２下地膜２０２，２０３とａ−Ｓｉ膜２０４とは同じ成膜法で形成することが可能であるので、両者を連続形成してもよい。第１及び第２下地膜２０２，２０３を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧（Ｖth）の変動を低減させることができる。以上までの状態が図３Ａ（Ａ）である。
次に、ａ−Ｓｉ膜２０４の脱水素処理を行い、図３Ａ（Ｂ）に示すように、レーザー光を照射することで、ａ−Ｓｉ膜２０４を瞬間的に溶融させて結晶化させる。これによりａ−Ｓｉ膜２０４は、結晶質ケイ素膜２０４ａとなる。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。また、レーザ発振器から放出されたレーザ光を光学系で線状に集光し、ガラス基板２０１表面で長尺形状となるようにし、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の結晶化を行うようにすればよい。レーザー光の一部が重なるようにして走査することで、ａ−Ｓｉ膜２０４の任意の一点において、複数回のレーザー照射が行われ、それによって均一性の向上が図れる。このとき、レーザー光の照射エネルギー密度を３５０〜５００ｍＪ／ｃｍ2（例えば４２０ｍＪ／ｃｍ2）とし、任意の一点における照射回数を１０〜４０ショット（例えば２０ショット）となるように設定することで、結晶粒径が２００〜５００ｎｍ、平均３００ｎｍ程度の結晶質ケイ素膜が得られる。また、このときの結晶質ケイ素膜２０４a表面の平均表面粗さＲａは４〜９ｎｍ（例えば６ｎｍ程度）であることが望ましい。この時使用するレーザーとしては、前記エキシマレーザー以外にＹＡＧレーザーやＹＶＯ4レーザー等も用いることができる。また、結晶化の条件は、上記の条件に拘らず、実施者が適宜選択すればよい。
そして、図３Ａ（Ｃ）に示すように、結晶質ケイ素膜２０４ａを所定の形状に分割して、島状半導体層２０６ｇ，２０６ｎを形成する。このとき、ＴＦＴを形成する島状半導体層２０６ｇ，２０６ｎの全面にしきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）２０５を添加してもよい。ボロンの添加はイオンドープ法で実施してもよいし、非晶質ケイ素膜を成膜するときに同時に添加しておいてもよい。また、ｎチャネル型ＴＦＴのみのしきい値電圧（Ｖth）をコントロールする目的であり、ここでのボロン添加は必ずしも必要でないが、ボロンを添加した島状半導体層２０６ｇ，２０６ｎは、ｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好ましい。
次いで、プラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含むゲート絶縁膜２０７を形成する。例えば、１００ｎｍの厚さで酸化ケイ素膜を形成する。ゲート絶縁膜２０７には、他のシリコンを含む絶縁膜を単層または積層構造として用いてもよい。
次に、ゲート電極を形成するための導電膜（Ａ）２０８および導電膜（Ｂ）２０９を成膜する。例えば、導電性の窒化物金属膜から成る導電層（Ａ）２０８と金属膜から成る導電層（Ｂ）２０９とを積層させる。導電層（Ｂ）２０９は、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、若しくは、これらの元素を主成分とする合金、又は、これらの元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すればよく、導電層（Ａ）２０８は、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）から選ばれたもので形成すればよい。また、導電層（Ａ）２０８の代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用してもよい。更に、導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させるとよい。
導電層（Ａ）２０８は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）２０９は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とするのがよい。例えば、導電層（Ａ）２０８を３０ｎｍの厚さの窒化タンタル（ＴａＮ）膜とし、導電層（Ｂ）２０９を３５０ｎｍのタングステン（Ｗ）膜とし、いずれもスパッタ法で形成すればよい。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。以上までの状態が図３Ａ（Ｄ）である。
次いで、図３Ａ（Ｅ）に示すように、チャネル長をそれぞれ異ならせたレジストからなるマスク２１０ｇ、２１０ｎを形成し、それぞれのＴＦＴのゲート電極およびを形成するための第１のエッチング処理を行う。第１のエッチング条件として、例えば、ＩＣＰ（Inductively Coupled Plasma:誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして導電層（Ｂ）の端部をテーパー状とする。これにより、導電膜（Ｂ）は、符号２１２ｇ及び符号２１２ｎのようにパターニング形成される。
この後、マスク２１０ｇ、２１０ｎを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。このようにして、ＣＦ4とＣｌ2とを混合した第２のエッチング条件で導電膜（Ａ）ＴａＮ膜２０８がエッチングされる。該エッチング工程において、導電膜（Ａ）は、２１１ｇ及び２１１ｎのようにチャネル長の異なるパターニング形成される。以上までの状態が図３Ｂ（Ｆ）である。
そして、図３Ｂ（Ｇ）に示すように、マスク２１０ｇ、２１０ｎを除去せずに、ｎ型不純物元素２１３を添加する処理を行い、ｎ型不純物領域２１４、２１５を形成する。ｎ型不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いればよく、リン（Ｐ）を添加するには、フォスフィン（ＰＨ3）を用いたイオンドープ法を採用すればよい。このとき、加速電圧を５０〜８０ｋＶ（例えば７０ｋＶ）、ドーズ量を１×１０15〜８×１０15ｃｍ-2（例えば２×１０15ｃｍ-2）とする。この工程により、島状半導体層２０６ｇ、２０６ｎにおいて、ＴａＮ膜２１１ｇ、２１１ｎおよびＷ膜２１２ｇ、２１２ｎに覆われている下の領域には、これらの導電膜がドーピングマスクとして作用し、高濃度のリン２１３はドーピングされない。
さらに、マスク２１０ｇ、２１０ｎを除去せずに第３のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。第３のエッチング条件によると、Ｗ膜２１２ｇ、２１２ｎが異方性をもって選択的にエッチングされる。このとき、ＴａＮ膜２１１ｇ、２１１ｎはエッチングされず、Ｗ膜のみが横方向にエッチングが進行する。その結果、エッチング後のＷ膜２１６ｇ、２１６ｎの端部のテーパー角度は８０〜９０°となる。そして、図３Ｂ（Ｈ）に示すように、Ｗ膜／ＴａＮ膜の積層構造で階段状となったゲート電極２１６ｇ／２１１ｇ、２１６ｎ／２１１ｎが完成する。
次いで、半導体層に低濃度のｎ型不純物元素２１７を添加する処理を行う。前記複数回のエッチング処理により形成されたゲート電極の上層導電膜Ｗ２１６ｇ、２１６ｎをマスクとして用い、下層導電膜ＴａＮ２１１ｇ、２１１ｎが露呈している領域では、下方の半導体層にもｎ型不純物元素が添加されるようにドーピングして、低濃度のｎ型不純物領域２１８、２１９を形成する。例えば、ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を８０〜１００ｋＶ（例えば９０ｋＶ）、ドーズ量を５×１０12〜５×１０14ｃｍ-2（例えば１×１０14ｃｍ-2）とすればよい。この工程により、後のｎチャネル型ＴＦＴの島状半導体層２０６ｇ,２０６ｎにおいて、ゲート電極の上層導電膜Ｗ２１６ｇ,２１６ｎに覆われ、リンが注入されない領域は、後にｎチャネル型ＴＦＴのチャネル形成領域２２０となる。また、ゲート電極の下層導電膜ＴａＮ２１１ｇ,２１１ｎのみが存在する領域下部は、ＬＤＤ領域２１８,２１９となり、下層導電膜２１１ｇ,２１１ｎから露呈している領域はソース・ドレイン領域２１４となる。このとき形成されるソース・ドレイン領域２１４の不純物（リン（Ｐ））濃度は、１×１０20〜１×１０21／ｃｍ3となるようにすればよい。また、ＬＤＤ領域２１８,２１９の不純物濃度は、５×１０17〜５×１０19／ｃｍ3となるようにすればよい。
次いで、半導体層に添加された不純物元素を活性化する工程を行う。この活性化工程は、ファーネスアニール炉を用いて行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは、０．１ｐｐｍ以下の窒素雰囲気下で４００〜７００℃、代表的には５００〜５５０℃で行う（具体的条件としては、５５０℃、４時間の熱処理）。なお、熱アニール法の他にも、レーザアニール法、またはラピッドサーマルアニール（ＲＴＡ）法を適用することができる。
次いで、先ほどのｎチャネル型ＴＦＴ上に形成したマスクを除去して、層間絶縁膜を形成する。窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を３００〜１０００ｎｍの厚さに形成する。例えば、膜厚２００ｎｍの窒化ケイ素膜２２１と膜厚７００ｎｍの酸化ケイ素膜２２２とを積層形成し、２層構造としてもよい。このときの成膜方法としては、プラズマＣＶＤ法を用い、窒化ケイ素膜はＳｉＨ4とＮＨ3を原料ガスとして、酸化ケイ素膜はＴＥＯＳとＯ2を原料として連続形成してもよい。もちろん、層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
さらに、３００〜５００℃で１〜数時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。例えば、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行う。前記層間絶縁膜（特に窒化ケイ素膜２２５）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線２２３を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図３Ｂ（Ｉ）に示す画素部ｎチャネル型ＴＦＴ２２４とドライバ回路部ｎチャネル型ＴＦＴ２２５とを完成させる。さらに必要に応じて、ゲート電極２１６ｇおよび２１６ｎの上にもコンタクトホールを設けて、配線２２３により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
以上の方法にしたがって作製したＴＦＴでは、チャネル長を異ならせることにより、ＴＦＴのしきい値電圧（Ｖth）などの特性を異ならせることができる。また工程や製造装置を複雑化し、高コスト化を招くことなく、簡易な手段で制御よく前記課題の解決を図ることができる。
（第２実施形態）
本発明の第２実施形態について説明する。
第２実施形態では、周辺駆動回路を同一基板上に一体形成するドライバモノリシックのアクティブマトリクス型液晶表示装置の作製工程について説明する。すなわち、ガラス基板上に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路と、画素電極をスイッチング駆動する画素ＴＦＴ（Ｎチャネル型）とを同時形成する場合の作製工程について説明する。
図４Ａ、図４Ｂ及び図４Ｃは、第２実施形態で説明するＴＦＴの作製工程を示す断面図であり、図４Ａ（Ａ）〜図４Ｃ（Ｉ）の順にしたがって工程が順次進行する。
まず、ガラス基板３０１のＴＦＴを形成する表面に、基板３０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜の第１下地膜３０２を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜の第２下地膜３０３を１００ｎｍの厚さに積層形成すればよい。
次に、２０〜１５０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで非晶質構造を有する半導体膜を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン（ａ−Ｓｉ）膜３０４を４０ｎｍの厚さに形成すればよい。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜がある。また、第１及び第２下地膜３０２，３０３とａ−Ｓｉ膜３０４とは同じ成膜法で形成することが可能であるので、両者を連続形成してもよい。第１及び第２下地膜３０２，３０３を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。以上までの状態が図４Ａ（Ａ）である。
次に、第１実施形態と同様にａ−Ｓｉ膜３０４の脱水素処理を行い、図４Ａ（Ｂ）に示すように、レーザー光３０５を照射することで、瞬間的に溶融させて結晶化させる。これによりａ−Ｓｉ膜３０４は、結晶質ケイ素膜３０４ａとなる。このときのレーザー光３０５としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。また、レーザ発振器から放出されたレーザ光を光学系で線状に集光し、ガラス基板３０１表面で長尺形状となるようにし、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の結晶化を行うようにすればよい。レーザー光の一部が重なるようにして走査することで、ａ−Ｓｉ膜３０４の任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このとき、レーザー光の照射エネルギー密度を３５０〜５００ｍＪ／ｃｍ2（例えば４２０ｍＪ／ｃｍ2）とし、任意の一点における照射回数を１０〜４０ショット（例えば２０ショット）となるように設定することで、結晶粒径が２００〜５００ｎｍ、平均３００ｎｍ程度の結晶質ケイ素膜が得られた。また、このときの結晶質ケイ素膜３０４ｂ表面の平均表面粗さＲａは４〜９ｎｍであることが望ましく、本実施形態では６ｎｍ程度であった。この時使用するレーザーとしては、前記エキシマレーザー以外にＹＡＧレーザーやＹＶＯ4レーザー等も用いることができる。また、結晶化の条件は、本実施例の条件に拘らず、実施者が適宜選択すればよい。
そして、図４Ａ（Ｃ）に示すように、結晶質ケイ素膜３０４ａを所定の形状に分割して、島状半導体層３０６ｎ、３０６ｐ，３０６ｇを形成する。このとき、ＴＦＴを形成する島状半導体層３０６ｎ、３０６ｐ，３０６ｇの全面にしきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロンの添加はイオンドープ法で実施してもよいし、非晶質ケイ素膜を成膜するときに同時に添加しておいてもよい。また、ｎチャネル型ＴＦＴのみのしきい値電圧（Ｖth）をコントロールする目的であり、ここでのボロン添加は必ずしも必要でないが、ボロンを添加した島状半導体層３０６ｎ、３０６ｐ，３０６ｇは、ｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好ましい。
次いで、プラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含むゲート絶縁膜３０７を絶縁膜を形成する。例えば、１００ｎｍの厚さで酸化ケイ素膜を形成する。ゲート絶縁膜３０７には、他のシリコンを含む絶縁膜を単層または積層構造として用いてもよい。
次に、ゲート電極を形成するために導電膜（Ａ）３０８および導電膜（Ｂ）３０９を成膜する。例えば、導電性の窒化物金属膜から成る導電層（Ａ）３０８と金属膜から成る導電層（Ｂ）３０９とを積層させる。導電層（Ｂ）３０９はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、若しくは、これらの元素を主成分とする合金、又は、これらの元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すればよく、導電層（Ａ）３０８は、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）から選ばれたもので形成すればよい。また、導電層（Ａ）３０８の代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用してもよい。更に、導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させるとよい。
導電層（Ａ）３０８は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）３０９は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とするのがよい。例えば、導電層（Ａ）３０８を３０ｎｍの厚さの窒化タンタル（ＴａＮ）膜とし、導電層（Ｂ）３０９を３５０ｎｍの厚さのタングステン（Ｗ）膜とし、いずれもスパッタ法で形成すればよい。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。以上までの状態が図４Ｂ（Ｄ）である。
次いで、図４Ｂ（Ｅ）に示すように、チャネル長を画素部とドライバ回路部でそれぞれ異ならせたレジストからなるマスク３１０ｎ，３１０ｐ，３１０ｇを形成し、それぞれのＴＦＴのゲート電極およびを形成するための第１のエッチング処理を行う。第１のエッチング条件として、例えば、ＩＣＰ（Inductively Coupled Plasma:誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして導電層（Ｂ）の端部をテーパー状とする。これにより、導電膜（Ｂ）は、３１２ｎ，３１２ｐ、３１２ｇのようにパターニング形成される。
この後、マスク３１０ｎ，３１０ｐ、３１０ｇを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。このようにして、ＣＦ4とＣｌ2とを混合した第２のエッチング条件で導電膜（Ａ）ＴａＮ膜３０８がエッチングされる。該エッチング工程において、導電膜（Ａ）は、３１１ｎ，３１０１、３１１ｇのようにチャネル長の異なるパターニング形成される。以上までの状態が図４Ｂ（Ｆ）である。
更に、図４Ｂ（Ｆ）に示すように、マスク３１０ｎ，３１０ｐ、３１０ｇを除去せずに第３のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。第３のエッチング条件によると、Ｗ膜３１２ｎ，３１２ｐ、３１２ｇが異方性をもって選択的にエッチングされる。このとき、ＴａＮ膜３１１ｎ，３１１ｐ、３１１ｇはエッチングされず、Ｗ膜のみが横方向にエッチングが進行する。その結果、エッチング後のＷ膜３１６ｎ，３１６ｐ、３１６ｇの端部のテーパー角度は８０〜９０°となる。そして、図４Ｃ（Ｇ）に示すように、Ｗ膜／ＴａＮ膜の積層構造で階段状となるゲート電極３１６ｎ／３１１ｎ，３１６ｐ／３１１ｐ、３１６ｇ／３１１ｐが完成する。
次いで、図４Ｃ（Ｇ）に示すように、ｐチャネル型ＴＦＴの半導体層上には、フォトレジスト３１９ｐで覆い、半導体層に低濃度のｎ型不純物元素３１７を添加する処理を行う。ｎ型不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いればよく、リン（Ｐ）を添加するには、フォスフィン（ＰＨ3）を用いたイオンドープ法を採用すればよい。このとき、加速電圧を５０〜８０ｋＶ（例えば７０ｋＶ）、ドーズ量を１×１０１５〜８×１０１５ｃｍ−２、例えば２×１０１５ｃｍ−２とする。前記複数回のエッチング処理により形成されたゲート電極の上層導電膜Ｗ３１６ｎ、３１６ｇをマスクとして用い、３１４の領域には、３１７リンは、直接打ち込まれ高濃度領域となり、３１８の領域には、３１１ｎ、３１１ｎが薄いマスクとなり、ｎ型低濃度領域（ＬＤＤ）が形成される。これにより、一回のチャネルドープで高濃度領域、低濃度領域を形成することができる。
次に図４Ｃ（Ｈ）に示す通り、ドライバ回路部ｎチャネル型ＴＦＴと画素部ｎチャネル型ＴＦＴ上にフォトレジスト３２１ｎ、３２１ｇで覆い、ドライバ回路部ｐチャネルＴＦＴのみに、各々の半導体層にｐ型を付与する不純物（ホウ素）３２０をイオンドーピング法によって注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜８０ｋＶ（例えば６０ｋＶ）とし、ドーズ量を１×１０15〜１×１０16ｃｍ-2（例えば５×１０16ｃｍ-2）とする。この工程により、ｐチャネル型ＴＦＴの半導体層３０６ｐにおいては、ゲート電極３１１ｐ／３１２ｐ下部のチャネル領域以外の領域３２４に高濃度にホウ素３２０が注入される。また、３２３ｐの領域には、３１１ｐが薄いマスクとなり、低濃度のホウ素３２０が注入されｐ型低濃度領域（ＬＤＤ）が形成される。該工程において、ｎチャネル型ＴＦＴの半導体層は、マスクで覆われているため、ホウ素は全くドーピングされず、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを作り分けることができる。
次いで、半導体層に添加された不純物元素を活性化する工程を行う。この活性化工程は、ファーネスアニール炉を用いて行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは、０．１ｐｐｍ以下の窒素雰囲気下で４００〜７００℃、代表的には５００〜５５０℃で行う（具体的条件としては、５５０℃、４時間の熱処理）。なお、熱アニール法の他にも、レーザアニール法、またはラピッドサーマルアニール（ＲＴＡ）法を適用することができる。
次いで、先ほどのｎチャネル型ＴＦＴ上に形成したマスクを除去して、層間絶縁膜を形成する。窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を３００〜１０００ｎｍの厚さで形成する。例えば、膜厚２００ｎｍの窒化ケイ素膜３２５と膜厚７００ｎｍの酸化ケイ素膜３２６とを積層形成し、２層構造としてもよい。このときの成膜方法としては、プラズマＣＶＤ法を用い、窒化ケイ素膜はＳｉＨ4とＮＨ3を原料ガスとして、酸化ケイ素膜はＴＥＯＳとＯ2を原料として連続形成してもよい。もちろん、層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
さらに、３００〜５００℃で１〜数時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。例えば、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行う。前記層間絶縁膜（特に窒化ケイ素膜３２５）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線３２７を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図４Ｃ（Ｉ）に示すドライバ回路部ｎチャネル型ＴＦＴ３２８、ｐチャネル型ＴＦＴ３２９と、画素部ｎチャネル型ＴＦＴ３３０とを完成させる。さらに必要に応じて、ゲート電極３１５ｇ、３１６ｎおよび３１６ｐの上にもコンタクトホールを設けて、配線３２７により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
以上の方法にしたがって作製したＴＦＴでは、チャネル長を制御することにより、ＴＦＴのしきい値電圧（Ｖth）などの特性を制御よく作り分けることができ、ドライバ回路部においても同時に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを作り分けることもできる。また工程や製造装置を複雑化し、高コスト化を招くことなく、簡易な手段で制御良く前記課題の解決を図ることができる。
画素部ＴＦＴのしきい値電圧（Ｖth）は、ドライバ回路部ＴＦＴのしきい値電圧（Ｖth）より小さくコントロールし、作り分けることによって、画素部ではＬＤＤ構造であっても比較的オン電流が上がり、Ｖｇを深くした時のオフ電流の跳ね上りが軽減されオフ動作時のリーク電流の異常な増大を抑えることができた。繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られなかった。また、上記のようにして作製したｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に構成したＣＭＯＳ構造回路でインバーターチェーンやリングオシレーター等の回路を形成した場合、従来のものと比べて信頼性が高く、安定した回路特性を示す。
（第３実施形態）
本発明の第３実施形態を図５を用いて説明する。
第３実施形態では、アクティブマトリクス型の液晶表示装置の画素部ｎチャネルＴＦＴとドライバ回路部ｎチャネルＴＦＴとをガラス基板上に作製する工程について説明する。
図５は、第３実施形態で説明するＴＦＴの作製工程を示す断面図であり、図５（Ａ）から（Ｃ）の順にしたがって工程が順次進行する。なお、その前後の工程は、第１実施形態の図３Ａ及び図３Ｂと同様である。
まず、第１実施形態の図３Ａ（Ｃ）と同様の工程を実施し、次に、図５（Ａ）に示す通り、結晶質ケイ素膜を所定の形状に分割して、島状半導体層４０１ｇ、４０１ｎ上に、ゲート絶縁膜４０２を形成する。ゲート絶縁膜４０２はプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１００ｎｍの厚さで酸化ケイ素膜を形成する。ゲート絶縁膜４０２には、他のシリコンを含む絶縁膜を単層または積層構造として用いてもよい。
次に、ＴＦＴを形成する島状半導体層４０１ｇ、４０１ｎの全面にしきい値電圧（Ｖth）を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）４０４を添加してもよい。ここで、画素部ＴＦＴとドライバ回路部ＴＦＴとでしきい値電圧（Ｖth）を制御よく作り分けるため、つまり画素部ＴＦＴのみ、マイナス側に潜り込ます必要がある。そこで、図５（Ｂ）に示すとおり、全画素部ｎチャネル型ＴＦＴの半導体層上４０１ｇには、フォトレジスト４０３ｇで覆い、ボロン（Ｂ）４０４をドライバ回路部ＴＦＴ側４０１nに多く添加されるようにする。これにより、ｐ型不純物濃度を異ならせることができる。以降、第１実施形態と同様の工程によって、ＴＦＴを形成していく。
以上の方法にしたがって作製したＴＦＴでは、チャネル長とｐ型不純物の打ち分けを制御することでしきい値電圧（Ｖth）などの特性を作り分けることができる。つまり、チャネル長と不純物の打ち分けの相乗効果によってしきい値電圧（Ｖth）などの特性は、制御性が向上し、その結果、工程や製造装置を複雑化し、高コスト化を招くことなく、前記課題の解決を図ることができる。
（第４実施形態）
図６は、本発明の方法を用いて作製された半導体装置のブロック図を示す。なお、図６（Ａ）は、アナログ駆動を行うための回路構成であって、ソース側駆動回路６０、画素部６１およびゲート側駆動回路６２を有している半導体装置を示す。なお、以下では、駆動回路とは、ソース側処理回路およびゲート側駆動回路を含めた総称を意味する。
ソース側駆動回路６０は、シフトレジスタ６０ａ、バッファ６０ｂ、サンプリング回路（トランスファゲート）６０ｃが設けられている。また、ゲート側駆動回路６２は、シフトレジスタ６２ａ、レベルシフタ６２ｂ、バッファ６２ｃが設けられている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路が設けられていてもよい。
また、画素部６１は複数の画素からなり、その複数の画素各々がＴＦＴ素子を含んでいる。
なお、画素部６１を挟んでゲート側駆動回路６２の反対側にさらにゲート側駆動回路が設けられていてもよい。
また、図６（Ｂ）は、デジタル駆動を行うための回路構成であって、ソース側駆動回路６３、画素部６４およびゲート側駆動回路６５を有している半導体装置を示す。デジタル駆動させる場合は、図６（Ｂ）に示すように、サンプリング回路の代わりにラッチ（Ａ）６３ｂ、ラッチ（Ｂ）６３ｃが設けられていればよい。ソース側駆動回路６３は、シフトレジスタ６３ａ、ラッチ（Ａ）６３ｂ、ラッチ（Ｂ）６３ｃ、Ｄ／Ａコンバータ６３ｄ、バッファ６３ｅが設けられている。また、ゲート側駆動回路６５は、シフトレジスタ６５ａ、レベルシフタ６５ｂ、バッファ６５ｃが設けられている。また、必要であればラッチ（Ｂ）６３ｃとＤ／Ａコンバータ６３ｄとの間にレベルシフタ回路が設けられていてもよい。
なお、上記構成は、前述の第１〜第３実施形態に示した製造工程に従って実現することができる。また、画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
（第５実施形態）
本発明の方法を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置などに用いることができる。即ち、これら液晶表示装置や有機ＥＬ表示装置を表示部に組み込んだ電子機器の全てに本発明の方法を適用することができる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などを挙げることができる。
本発明を適用することにより、触媒元素を用いた良好な結晶性を有する結晶質半導体膜を形成することができ、さらに十分に触媒元素をゲッタリングできるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上させ、信頼性の高い、安定した回路特性の、良好なＣＭＯＳ駆動回路を実現することができる。また、オフ動作時のリーク電流が問題となる画素におけるスイッチングＴＦＴや、アナログスイッチ部のサンプリング回路のＴＦＴ等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができ、低消費電力化も可能な電気器具（携帯電話、携帯書籍、ディスプレイ）を実現することができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、この電子機器は、前記第１から第４実施形態の組み合わせで作製された表示装置を用いて実現することができる。
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
例えば、本発明で対象となる半導体膜としては、前記実施形態で示した純粋なケイ素膜以外に、ゲルマニウムとケイ素との混成膜（シリコン・ゲルマニウム膜）や純粋なゲルマニウム膜も利用できる。
また、半導体膜を溶融固化し結晶化あるいは再結晶化させる工程は、レーザー光以外の強光やエネルギービームでも代用できるし、パルスレーザー以外に固体ＹＡＧレーザーやＡｒガスレーザー等の連続発振レーザーを利用することもできる。また、照射条件に関しても、前述の実施形態を参考に、実施者が便宜設定すればよい。
また、ゲート電極の構成に関しても、３層以上の積層構造を用いてもよく、そのエッチング工程も、前述のＲＩＥ法やＩＣＰエッチング方法以外に通常のプラズマエッチング法でも条件により適用可能である。エッチング条件についても、前記実施形態の条件に捕らわれず、実施者が便宜設定すればよい。
本発明は、半導体装置及びその製造方法、並びに、それを備えた電子機器について有用である。
ゲート電圧Ｖgとデータ電流Ｉdとの関係を示すグラフである。 チャネル長Ｌとしきい値電圧Ｖthとの関係を示すグラフである。 第１実施形態のＴＦＴの作製工程前半を示す断面図である。 第１実施形態のＴＦＴの作製工程後半を示す断面図である。 第２実施形態のＴＦＴの作製工程前半を示す断面図である。 第２実施形態のＴＦＴの作製工程中盤を示す断面図である。 第２実施形態のＴＦＴの作製工程後半を示す断面図である。 第３実施形態のＴＦＴの作製工程を示す断面図である。 半導体装置のブロック図である。
符号の説明
６０，６３ ソース側駆動回路
６０ａ，６２ａ，６３ａ，６５ａ シフトレジスタ
６０ｂ，６２ｂ，６３ｅ，６５ｂ バッファ
６０ｃ，６２ｃ，６５ｃ サンプリング回路
６１，６４ 画素部
６２，６５ ゲート側駆動回路
６３ｂ，６３ｃ ラッチ
６３ｄ Ｄ／Ａコンバータ
２０１，３０１ ガラス基板
２０２，３０２ 第１下地膜
２０３，３０３ 第２下地膜
２０４，３０４ ａ−Ｓｉ膜
２０４ａ，３０４ａ 結晶質ケイ素膜
２０５，３０５ ボロン
２０６，３０６，４０１ 島状半導体層
２０７，３０７，４０２ ゲート絶縁膜
２０８，２０９，３０８，３０９ 導電膜
２１０，３１０ マスク
２１１，３１１ ＴａＮ膜
２１２，２１６，３１２，３１６ Ｗ膜
２１３，２１７，３１７ ｎ型不純物元素
２１４，２１５，３１４，３２４ ソース領域、ドレイン領域
２１８，２１９，３１８，３２３ ＬＤＤ領域
２２０ チャネル形成領域
２２１，２２５，３２５ 窒化ケイ素膜
２２２，３２６ 酸化ケイ素膜
２２３，３２７ 電極・配線
２２４，２２５，３２８，３２９、３３０ ＴＦＴ
３１９，３２１，４０３ フォトレジスト
３２０，４０４ ｐ型不純物元素

Claims (24)

  1. 各々、チャネル形成領域、ソース領域及びドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ前記チャネル形成領域の導電性を制御するゲート電極と、を有する複数の薄膜トランジスタを備えた半導体装置であって、
    前記複数の薄膜トランジスタは、前記ゲート電極長によって規定されるチャネル長の設定によりしきい値電圧が相互に異なる複数の群に分かれていることを特徴とする半導体装置。
  2. 請求項１において、
    前記複数の薄膜トランジスタは、チャネル長の設定、及び、チャネル形成領域に含まれるｎ型又はｐ型不純物の量の設定によりしきい値電圧が相互に異なる複数の群に分かれていることを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記複数の薄膜トランジスタは、表示用スイッチング素子を構成する薄膜トランジスタの群と、ドライバ回路部を構成する薄膜トランジスタの群と、に分かれていることを特徴とする半導体装置。
  4. 請求項３において、
    前記ドライバ回路部がＣＭＯＳ回路で構成されていることを特徴とする半導体装置。
  5. 請求項３又は４において、
    前記表示用スイッチング素子を構成する薄膜トランジスタの方が、前記ドライバ回路部を構成する薄膜トランジスタよりも、しきい値電圧が小さいことを特徴とする半導体装置。
  6. 請求項３乃至５のいずれかにおいて、
    前記表示用スイッチング素子を構成する薄膜トランジスタの方が、前記ドライバ回路部を構成する薄膜トランジスタよりも、チャネル長が短いことを特徴とする半導体装置。
  7. 請求項６において、
    前記半導体層のチャネル形成領域には、ｐ型不純物が含まれており、
    前記表示用スイッチング素子を構成する薄膜トランジスタの方が、前記ドライバ回路部を構成する薄膜トランジスタよりも、前記半導体層のチャネル形成領域に含まれるｐ型不純物の量が少ないことを特徴とする半導体装置。
  8. 請求項６において、
    前記半導体層のチャネル形成領域には、ｎ型不純物が含まれており、
    前記表示用スイッチング素子を構成する薄膜トランジスタの方が、前記ドライバ回路部を構成する薄膜トランジスタよりも、前記半導体層のチャネル形成領域に含まれるｎ型不純物の量が多いことを特徴とする半導体装置。
  9. 請求項３乃至８のいずれかにおいて、
    前記表示用スイッチングを構成する薄膜トランジスタは、複数個が直列接続されたマルチゲート構造を構成しており、前記チャネル長が、それらの各々のチャネル長であることを特徴とする半導体装置。
  10. 請求項３乃至９のいずれかにおいて、
    前記表示用スイッチングを構成する薄膜トランジスタは、そのチャネル長が４μｍ以下であることを特徴とする半導体装置。
  11. 請求項３乃至請求項１０において、
    前記ドライバ回路部を構成する薄膜トランジスタは、複数個が直列接続されたマルチゲート構造を構成しており、それらの各々のチャネル長が４μｍ以下であることを特徴とする半導体装置。
  12. 請求項３乃至請求項１１において、
    前記ドライバ回路部を構成する薄膜トランジスタは、そのチャネル長が４μｍ以上であることを特徴とする半導体装置。
  13. 請求項１乃至１２のいずれかにおいて、
    前記複数の薄膜トランジスタは、半導体層のチャネル形成領域とソース領域との接合部、又は、チャネル形成領域とドレイン領域との接合部に低濃度不純物領域が設けられた薄膜トランジスタを包含することを特徴とする半導体装置。
  14. 請求項１乃至１３のいずれかにおいて、
    前記複数の薄膜トランジスタは、半導体層に非晶質半導体膜の結晶化を促進する触媒元素が含まれた薄膜トランジスタを包含することを特徴とする半導体装置。
  15. 請求項１４において、
    前記触媒元素は、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種または複数種の元素であることを特徴とする半導体装置。
  16. 請求項１乃至１５のいずれかにおいて、
    前記半導体層は、結晶の面配向が主として＜１１１＞晶帯面で構成されている結晶質半導体膜で形成されていることを特徴とする半導体装置。
  17. 請求項１６において、
    前記半導体層を形成する結晶質半導体膜の＜１１１＞晶帯面は、（１１０）面配向と（２１１）面配向とが５０％を占めることを特徴とする半導体装置。
  18. 請求項１６又は１７において、
    前記半導体層を形成する結晶質半導体膜は、ドメイン径が２〜１０μｍである結晶ドメインを有することを特徴とする半導体装置。
  19. 結晶質領域を含む半導体膜を形成する工程と、
    前記半導体膜にパターニングを施して各々が結晶質領域を備えた複数の島状半導体層を形成する工程と、
    前記複数の島状半導体層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に導電膜を堆積させる工程と、
    前記導電膜にパターニング及びエッチングを施して前記複数の島状半導体層のそれぞれに対応させてゲート電極を形成する工程と、
    前記複数の島状半導体層のそれぞれの一部にｎ型又はｐ型不純物元素をドーピングしてチャネル形成領域、ソース領域及びドレイン領域を構成して薄膜トランジスタを形成する工程と、
    を包含し、
    形成される複数の薄膜トランジスタがしきい値電圧の相互に異なる複数の群に分かれるように、前記ゲート電極を形成する工程において、チャネル長を規定するゲート電極長が相互に異なる複数の群を構成するゲート電極を形成することを特徴とする半導体装置の製造方法。
  20. 請求項１９において、
    前記結晶質領域を含む半導体膜を形成する工程において、非晶質半導体膜にレーザー光を照射することにより結晶化させることを特徴とする半導体装置の製造方法。
  21. 請求項１９又は２０において、
    前記結晶質領域を含む半導体膜を形成する工程において、非晶質半導体膜の少なくとも一部に結晶化を促進する触媒元素を添加して加熱処理することにより結晶化させることを特徴とする半導体装置の製造方法。
  22. 請求項１９又は２０において、
    前記結晶質領域を含む半導体膜を形成する工程において、非晶質半導体膜の少なくとも一部に結晶化を促進する触媒元素を添加して加熱処理することにより結晶化させ、前記結晶化した半導体膜にレーザー光を照射することを特徴とする半導体装置の製造方法。
  23. 請求項２２において、
    前記島状半導体層の一部に前記非晶質半導体膜の結晶化に利用した触媒元素を移動させる工程をさらに含むことを特徴とする半導体装置の製造方法。
  24. 請求項１乃至１８のいずれかに記載の半導体装置を備えたことを特徴とする電子機器。
JP2004065639A 2004-03-09 2004-03-09 半導体装置及びその製造方法、並びに、それを備えた電子機器 Pending JP2005259780A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004065639A JP2005259780A (ja) 2004-03-09 2004-03-09 半導体装置及びその製造方法、並びに、それを備えた電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004065639A JP2005259780A (ja) 2004-03-09 2004-03-09 半導体装置及びその製造方法、並びに、それを備えた電子機器

Publications (1)

Publication Number Publication Date
JP2005259780A true JP2005259780A (ja) 2005-09-22

Family

ID=35085247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004065639A Pending JP2005259780A (ja) 2004-03-09 2004-03-09 半導体装置及びその製造方法、並びに、それを備えた電子機器

Country Status (1)

Country Link
JP (1) JP2005259780A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287945A (ja) * 2006-04-18 2007-11-01 Mitsubishi Electric Corp 薄膜トランジスタ
WO2008132862A1 (ja) * 2007-04-25 2008-11-06 Sharp Kabushiki Kaisha 半導体装置およびその製造方法
JP2010232362A (ja) * 2009-03-26 2010-10-14 Oki Semiconductor Co Ltd 半導体素子およびその製造方法
US8803151B2 (en) 2010-04-16 2014-08-12 Sharp Kabushiki Kaisha Semiconductor device
KR101492626B1 (ko) * 2008-01-15 2015-02-12 엘지디스플레이 주식회사 유기전계발광표시장치
CN105702744A (zh) * 2016-04-05 2016-06-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
KR20200002049A (ko) * 2018-06-28 2020-01-08 삼성디스플레이 주식회사 배선 기판 및 이를 포함하는 표시 장치
CN111403488A (zh) * 2020-03-31 2020-07-10 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、显示用基板及显示装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100926403B1 (ko) * 2006-04-18 2009-11-12 미쓰비시덴키 가부시키가이샤 박막 트랜지스터
US7791073B2 (en) 2006-04-18 2010-09-07 Mitsubishi Electric Corporation Thin film transistor
JP2007287945A (ja) * 2006-04-18 2007-11-01 Mitsubishi Electric Corp 薄膜トランジスタ
US8575614B2 (en) 2007-04-25 2013-11-05 Sharp Kabushiki Kaisha Display device
WO2008132862A1 (ja) * 2007-04-25 2008-11-06 Sharp Kabushiki Kaisha 半導体装置およびその製造方法
JPWO2008132862A1 (ja) * 2007-04-25 2010-07-22 シャープ株式会社 半導体装置およびその製造方法
KR101492626B1 (ko) * 2008-01-15 2015-02-12 엘지디스플레이 주식회사 유기전계발광표시장치
JP2010232362A (ja) * 2009-03-26 2010-10-14 Oki Semiconductor Co Ltd 半導体素子およびその製造方法
US8803151B2 (en) 2010-04-16 2014-08-12 Sharp Kabushiki Kaisha Semiconductor device
CN105702744A (zh) * 2016-04-05 2016-06-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
WO2017173712A1 (zh) * 2016-04-05 2017-10-12 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
US10622483B2 (en) 2016-04-05 2020-04-14 Boe Technology Group Co., Ltd. Thin film transistor, array substrate and display device
CN105702744B (zh) * 2016-04-05 2020-07-28 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
KR20200002049A (ko) * 2018-06-28 2020-01-08 삼성디스플레이 주식회사 배선 기판 및 이를 포함하는 표시 장치
KR102576214B1 (ko) * 2018-06-28 2023-09-07 삼성디스플레이 주식회사 배선 기판 및 이를 포함하는 표시 장치
CN111403488A (zh) * 2020-03-31 2020-07-10 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、显示用基板及显示装置
CN111403488B (zh) * 2020-03-31 2024-03-29 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、显示用基板及显示装置

Similar Documents

Publication Publication Date Title
KR100522097B1 (ko) 반도체 장치 및 그 제조 방법
US8067278B2 (en) Semiconductor device and method for manufacturing the same
US6358766B1 (en) Method of fabricating a semiconductor device
US7745822B2 (en) Thin film transistor and thin film transistor substrate including a polycrystalline semiconductor thin film having a large heat capacity part and a small heat capacity part
KR100515279B1 (ko) 반도체 장치 및 그 제조방법
JP5197211B2 (ja) 薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置
US20120268681A1 (en) Semiconductor circuit for electro-optical device and method of manufacturing the same
US9117704B2 (en) Semiconductor device, and manufacturing method for same
JP2009004770A (ja) 多結晶シリコン層の製造方法、これを用いて形成した薄膜トランジスタ、その製造方法、並びに、これを備えた有機電界発光表示装置
JPH08148426A (ja) 半導体装置およびその製造方法
JP2005259780A (ja) 半導体装置及びその製造方法、並びに、それを備えた電子機器
JP4437404B2 (ja) 半導体装置とその製造方法
JP4115441B2 (ja) 半導体装置およびその製造方法
JP3134910B2 (ja) 半導体装置の作製方法および液晶ディスプレイ用集積回路の作製方法
JP4115406B2 (ja) 半導体装置およびその製造方法
JPH08148425A (ja) 半導体装置およびその製造方法
JPH11243212A (ja) 半導体装置およびその作製方法
JP2001155995A (ja) 半導体装置の製造方法
JP3765975B2 (ja) 半導体装置
JP2011187500A (ja) 半導体装置およびその製造方法
JP2006135348A (ja) 半導体装置およびその作製方法
JP2005093626A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091203

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100105