KR20200002049A - 배선 기판 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

배선 기판 및 이를 포함하는 표시 장치가 제공된다. 상기 표시 장치는 표시 영역 및 비표시 영역이 정의된 표시 장치로서, 상기 표시 장치는 배선 기판을 포함하되, 상기 배선 기판은, 베이스 기판, 상기 베이스 기판 상에 배치되고 상기 비표시 영역 내에 위치하는 제1 박막 트랜지스터로서, 제1 게이트 패턴, 상기 제1 게이트 패턴 상에 배치되는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되는 제1 소스 패턴 및 상기 제1 반도체 패턴 상에 배치되고 상기 제1 소스 패턴과 이격되는 제1 드레인 패턴을 포함하는 제1 박막 트랜지스터, 및 상기 베이스 기판 상에 배치되고, 상기 표시 영역 내에 위치하는 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 제1 채널 폭은, 상기 제1 게이트 패턴, 상기 제1 반도체 패턴 및 상기 제1 드레인 패턴이 중첩하는 제1 중첩 길이보다 크다.

Description

배선 기판 및 이를 포함하는 표시 장치{WIRING SUBSTRATE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 배선 기판 및 배선 기판을 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 점차 커지고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting diode Display, OLED) 등과 같은 다양한 표시 장치가 개발되고 있다.
액정 표시 장치 또는 유기 발광 표시 장치의 구동 방법의 한 가지로서 능동 매트릭스 구동 방식을 들 수 있다. 하나의 열 또는 하나의 행이 동시에 구동되는 수동 매트릭스 구동 방식에 비해, 능동 매트릭스 구동 방식은 각 화소를 개별적으로 구동시킬 수 있는 장점이 있다. 또한 능동 매트릭스 구동 방식은 화소의 위치에 따라 균일한 구동 신호를 제공하여 표시 장치의 표시 품질을 개선할 수 있다.
예를 들어, 능동 매트릭스 구동 방식은 각 화소 마다 하나 이상의 박막 트랜지스터, 즉 화소 트랜지스터 등의 개별 구동 소자를 배치하여 구현할 수 있다. 화소 마다 배치된 화소 트랜지스터의 제어 단자는 스캔 구동부로부터 스캔 배선을 통해 신호를 제공받고, 화소 트랜지스터의 입력 단자는 데이터 구동부로부터 데이터 배선을 통해 신호를 제공받을 수 있다.
스캔 구동부는 복수의 박막 트랜지스터들을 포함할 수 있다. 최근 표시 장치가 대형화됨에 따라 스캔 구동부의 박막 트랜지스터에 가해지는 소스-드레인 전압(VSD)의 증가가 요구된다. 그러나 박막 트랜지스터에 높은 소스-드레인 전압이 가해질 경우 박막 트랜지스터가 열화되어 특성이 저하되는 문제가 발생할 수 있으며, 이는 표시 장치의 내구성과 신뢰성에 영향을 미칠 수 있다.
이에 본 발명이 해결하고자 하는 과제는 박막 트랜지스터의 열화를 억제할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 박막 트랜지스터의 열화를 억제할 수 있는 배선 기판을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 표시 장치로서, 상기 표시 장치는 배선 기판을 포함하되, 상기 배선 기판은, 베이스 기판, 상기 베이스 기판 상에 배치되고 상기 비표시 영역 내에 위치하는 제1 박막 트랜지스터로서, 제1 게이트 패턴, 상기 제1 게이트 패턴 상에 배치되는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되는 제1 소스 패턴 및 상기 제1 반도체 패턴 상에 배치되고 상기 제1 소스 패턴과 이격되는 제1 드레인 패턴을 포함하는 제1 박막 트랜지스터, 및 상기 베이스 기판 상에 배치되고, 상기 표시 영역 내에 위치하는 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 제1 채널 폭은, 상기 제1 게이트 패턴, 상기 제1 반도체 패턴 및 상기 제1 드레인 패턴이 중첩하는 제1 중첩 길이보다 크다.
상기 제1 박막 트랜지스터의 제1 채널 길이는, 상기 제1 중첩 길이보다 크고, 상기 제1 채널 폭보다 작을 수 있다.
또, 상기 제1 채널 폭은, 상기 제1 중첩 길이의 세 배 미만일 수 있다.
또한, 상기 제1 채널 폭은, 상기 제1 채널 길이의 두 배 미만일 수 있다.
상기 제1 중첩 길이는 4.5㎛ 이상일 수 있다.
또, 상기 제1 박막 트랜지스터의 제1 채널 길이는 5.5㎛ 이상일 수 있다.
또한, 상기 제1 박막 트랜지스터의 상기 제1 채널 폭은 10㎛ 이상일 수 있다.
상기 제1 중첩 길이는 제1 방향으로의 길이이고, 상기 제1 박막 트랜지스터의 제1 채널 길이는 상기 제1 방향과 교차하는 제2 방향으로의 길이일 수 있다.
상기 제1 반도체 패턴은 산화물 반도체를 포함할 수 있다.
또, 상기 제1 반도체 패턴은 인듐-갈륨-아연-산소(IGZO)를 포함하고, 상기 제1 드레인 패턴은, 상기 제1 반도체 패턴과 맞닿고 몰리브덴을 포함하는 제1 패턴층, 및 상기 제1 패턴층 상에 배치되고 구리를 포함하는 제2 패턴층을 포함할 수 있다.
또, 상기 제1 반도체 패턴의 두께는 400Å 이상이고, 상기 제1 패턴층의 두께는 500Å 이하일 수 있다.
또한, 상기 제1 박막 트랜지스터의 드레인 전류(drain current) 유지율은 96.0% 이상일 수 있다.
상기 제2 박막 트랜지스터는, 제2 게이트 패턴, 상기 제2 게이트 패턴 상에 배치되는 제2 반도체 패턴, 상기 제2 반도체 패턴 상에 배치되는 제2 소스 패턴 및 상기 제2 반도체 패턴 상에 배치되고 상기 제2 소스 패턴과 이격되는 제2 드레인 패턴을 포함할 수 있다.
상기 제1 채널 폭은, 상기 제2 박막 트랜지스터의 제2 채널 폭 보다 클 수 있다.
또, 상기 제1 중첩 길이는, 상기 제2 게이트 패턴, 상기 제2 반도체 패턴 및 상기 제2 드레인 패턴이 중첩하는 제2 중첩 길이 보다 클 수 있다.
또한, 상기 제1 박막 트랜지스터의 제1 채널 길이는, 상기 제2 박막 트랜지스터의 제2 채널 길이 보다 클 수 있다.
상기 제1 게이트 패턴과 상기 제1 소스 패턴은 전기적으로 연결되고, 상기 제2 게이트 패턴과 상기 제2 소스 패턴은 절연될 수 있다.
상기 제1 게이트 패턴과 상기 제1 반도체 패턴이 중첩하는 평면상 면적은, 상기 제1 반도체 패턴이 차지하는 평면상 면적 보다 작고, 상기 제2 게이트 패턴과 상기 제2 반도체 패턴이 중첩하는 평면상 면적은, 상기 제2 게이트 패턴이 차지하는 평면상 면적 보다 작을 수 있다.
또, 상기 배선 기판은, 상기 제1 박막 트랜지스터를 포함하는 복수의 스캔 구동 스테이지들을 포함하는 스캔 구동부, 및 상기 스캔 구동 스테이지의 출력 신호를 상기 제2 게이트 패턴에 전달하는 복수의 스캔 배선들을 더 포함하고, k번째 스캔 구동 스테이지(k는 2 이상의 정수)의 상기 제1 박막 트랜지스터의 상기 제1 게이트 패턴 및 상기 제1 소스 패턴에는, k-1번째 스캔 구동 스테이지의 캐리 신호가 인가될 수 있다.
또한, 상기 스캔 구동 스테이지는 제1 커패시터 전극 및 제2 커패시터 전극을 포함하는 충전 커패시터를 더 포함하고, 상기 제1 커패시터 전극에는 상기 제1 박막 트랜지스터의 상기 제1 드레인 패턴의 드레인 전압이 충전되고, 상기 제2 커패시터 전극에는 상기 스캔 배선의 게이트 전압이 충전될 수 있다.
상기 표시 장치는 상기 제1 박막 트랜지스터와 중첩하지 않고, 상기 제2 박막 트랜지스터와 중첩하는 액정층, 및 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터와 중첩하는 대향 기판을 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 배선 기판은 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 박막 트랜지스터로서, 제1 게이트 패턴, 상기 제1 게이트 패턴 상에 배치되는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되는 제1 소스 패턴 및 상기 제1 반도체 패턴 상에 배치되고 상기 제1 소스 패턴과 이격되는 제1 드레인 패턴을 포함하는 제1 박막 트랜지스터, 및 상기 베이스 기판 상에 배치되는 제2 박막 트랜지스터를 포함하되, 상기 제1 박막 트랜지스터의 제1 채널 폭은, 상기 제1 게이트 패턴, 상기 제1 반도체 패턴 및 상기 제1 드레인 패턴이 중첩하는 제1 중첩 길이보다 크다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면 소스-드레인 전압 스트레스에 강건한 박막 트랜지스터를 포함하는 배선 기판 및 표시 장치를 제공할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 분해사시도이다.
도 2는 도 1의 표시 장치의 블록도이다.
도 3은 도 2의 스캔 구동부를 나타낸 블록도이다.
도 4는 도 3의 스캔 구동 스테이지의 회로도이다.
도 5는 도 4의 스캔 구동 스테이지에 인가되는 신호 파형도이다.
도 6은 도 4의 제어 트랜지스터와 스캔 신호 출력 트랜지스터를 나타낸 회로도이다.
도 7은 도 4의 제어 트랜지스터와 스캔 신호 출력 트랜지스터의 레이아웃이다.
도 8은 도 2의 임의의 화소를 나타낸 레이아웃이다.
도 9는 도 7의 제어 트랜지스터를 확대한 확대도이다.
도 10은 도 8의 화소 트랜지스터를 확대한 확대도이다.
도 11은 도 7의 A-A' 선을 따라 절개한 단면 및 도 8의 B-B' 선을 따라 절개한 단면의 비교단면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 제어 트랜지스터와 화소 트랜지스터의 비교단면도이다.
도 13은 실험예 1에 따른 결과를 나타낸 도면이다.
도 14는 실험예 2에 따른 결과를 나타낸 도면이다.
도 15는 실험예 3에 따른 결과를 나타낸 도면이다.
도 16은 제조예 1의 박막 트랜지스터의 게이트-소스 전압(VGS)에 대한 드레인 전류(ID) 특성을 나타낸 그래프이다.
도 17은 제조예 2의 박막 트랜지스터의 게이트-소스 전압(VGS)에 대한 드레인 전류(ID) 특성을 나타낸 그래프이다.
도 18은 비교예 2의 박막 트랜지스터의 게이트-소스 전압(VGS)에 대한 드레인 전류(ID) 특성을 나타낸 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 '위(on)'로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 '직접 위(directly on)'로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below 또는 beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다.
본 명세서에서, 제1 방향(X)은 평면 내 임의의 방향을 의미하고, 제2 방향(Y)은 상기 평면 내에서 제1 방향(X)과 교차하는 다른 방향을 의미한다. 또, 제3 방향(Z)은 상기 평면과 수직한 방향을 의미한다.
다르게 정의되지 않는 한, '평면'은 제1 방향(X)과 제2 방향(Y)이 속하는 평면을 의미한다. 또, 다르게 정의되지 않는 한 '중첩'은 상기 평면 시점에서 제3 방향(Z)으로 중첩하는 것을 의미한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)의 분해사시도이다. 도 2는 도 1의 표시 장치(1)의 블록도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 장치(1)는 배선 기판(예컨대, 제1 기판)(100) 및 배선 기판(100) 상에 배치되는 대향 기판(예컨대, 제2 기판)(200)을 포함하고, 인쇄 회로 기판(400) 및 연성 회로 필름(500)을 더 포함할 수 있다.
표시 장치(1)에는 표시 영역(DA) 및 비표시 영역(NA)이 정의될 수 있다. 표시 영역(DA)은 복수의 화소(PX)들을 포함하여 실질적인 영상 표시에 기여하는 영역을 의미한다. 본 명세서에서, 용어 '화소'는 색 표시를 위하여 평면 시점에서 표시 장치(1) 또는 표시 영역(DA)이 구획되어 시청자에게 인식되는 단일 영역을 의미하며, 하나의 화소는 미리 정해진 하나의 기본색을 표현할 수 있다. 상기 기본색의 예로는 적색, 녹색 및 청색을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 평면 시점에서, 표시 영역(DA)은 비표시 영역(NA)에 의해 둘러싸일 수 있다. 비표시 영역(NA)은 영상 표시에 기여하지 않는 영역을 의미한다.
배선 기판(100)은 표시 영역(DA) 내에 배치된 화소 트랜지스터(TP)와 화소 전극(190)을 포함하고, 화소 트랜지스터(TP)에 제어 신호를 전달하는 스캔 배선들(SL)과 스캔 구동부(600), 화소 트랜지스터(TP)에 데이터 신호를 전달하는 데이터 배선들(DL)을 더 포함할 수 있다.
스캔 배선들(SL)은 제1 방향(X)으로 연장되어 스캔 구동부(600)와 화소 트랜지스터(TP)를 전기적으로 연결할 수 있다. 또, 스캔 배선들(SL)은 제2 방향(Y)으로 이격된 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), k번째 스캔 배선(SLk) 및 n번째 스캔 배선(SLn)을 포함할 수 있다(k는 2 이상의 정수이고, n은 k 보다 큰 정수). 예를 들어, 제1 방향(X)으로 반복 배열된 복수의 화소 트랜지스터(TP)들은 어느 스캔 배선을 공유할 수 있다. 제1 방향(X)과 제2 방향(Y)은 서로 수직한 방향일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
데이터 배선들(DL)은 제2 방향(Y)으로 연장되어 데이터 구동부(530)와 화소 트랜지스터(TP)를 전기적으로 연결할 수 있다. 또, 데이터 배선들(DL)은 제1 방향(X)으로 이격된 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), j번째 데이터 배선(DLj) 및 m번째 데이터 배선(DLm)을 포함할 수 있다(j는 2 이상의 정수이고, m은 j 보다 큰 정수). 예를 들어, 제2 방향(Y)으로 반복 배열된 복수의 화소 트랜지스터(TP)들은 어느 데이터 배선을 공유할 수 있다.
비표시 영역(NA) 내에는 스캔 구동부(600) 및 배선 기판(100)과 대향 기판(200)을 결합하는 실링 부재(미도시) 등이 배치될 수 있다. 또, 인쇄 회로 기판(400)에는 구동 제어부(430)가 실장되어 연성 회로 필름(500)과 접속되고, 연성 회로 필름(500)에는 데이터 구동부(530)가 실장되어 배선 기판(100)과 접속될 수 있다. 도 1은 설명의 편의를 위하여 연성 회로 필름(500)이 벤딩되지 않고 펼쳐진 상태를 도시하고 있으나, 표시 장치(1)의 연성 회로 필름(500)은 배선 기판(100)의 배면 측으로 벤딩되고, 인쇄 회로 기판(400)은 배선 기판(100)의 배면 상에 배치될 수 있다.
인쇄 회로 기판(400)은 인쇄 회로 기판 베이스(410) 및 인쇄 회로 기판 베이스(410) 상에 배치된 구동 제어부(430)를 포함할 수 있다. 인쇄 회로 기판 베이스(410)는 절연성을 가질 수 있다. 또, 인쇄 회로 기판 베이스(410)는 강성을 갖거나, 또는 가요성을 가질 수 있다.
몇몇 실시예에서, 구동 제어부(430)는 데이터 제어부(미도시), 스캔 제어부(미도시) 및 타이밍 제어부(미도시) 중 하나 이상을 포함할 수 있다. 구동 제어부(430)는 외부의 그래픽 제어부(미도시)로부터 영상 신호(RGB), 및 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 클럭 신호(CLK) 및 데이터 인에이블 신호(DE) 등의 제어 신호(CS)를 입력 받을 수 있다. 또, 구동 제어부(430)는 상기 그래픽 제어부로부터 제공되는 신호에 따라 영상 데이터(DATA), 데이터 제어 신호(CON1) 및 스캔 제어 신호(CON2)를 생성할 수 있다. 구동 제어부(430)는 인쇄 회로 기판(400)의 제1 도전 패턴(450)을 통해 외부의 그래픽 제어부(미도시), 데이터 구동부(530) 및 스캔 구동부(600)와 전기적으로 연결될 수 있다.
연성 회로 필름(500)은 연성 회로 필름 베이스(510) 및 연성 회로 필름 베이스(510) 상에 배치된 데이터 구동부(530)를 포함할 수 있다. 연성 회로 필름 베이스(510)는 절연성과 가요성을 가질 수 있다. 비제한적인 일례로, 연성 회로 필름(500)은 칩-온-필름 패키지(chip-on-film package) 일 수 있다.
몇몇 실시예에서, 데이터 구동부(530)는 데이터 IC를 포함할 수 있다. 데이터 구동부(530)는 구동 제어부(430)로부터 제공되는 영상 데이터(DATA) 및 데이터 제어 신호(CON1)에 따라 데이터 신호들(D1, D2, Dj, Dm)을 생성하고, 이를 복수의 데이터 라인들(DL)에 제공할 수 있다. 데이터 구동부(530)는 연성 회로 필름(500)의 제2 도전 패턴(550)을 통해 구동 제어부(430) 및 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
스캔 구동부(600)는 배선 기판(100)에 실장될 수 있다. 스캔 구동부(600)는 구동 제어부(430)로부터 제공되는 스캔 제어 신호(CON2)에 따라 스캔 신호들(S1, S2, Sk, Sn)을 생성하고, 이를 복수의 스캔 배선들(SL)에 제공할 수 있다.
이하, 도 3 내지 도 5를 더 참조하여 스캔 구동부(600)에 대해 더욱 상세하게 설명한다. 도 3은 도 2의 스캔 구동부(600)를 나타낸 블록도이다. 도 4는 도 3의 스캔 구동 스테이지(SSK)의 회로도이다. 도 5는 도 4의 스캔 구동 스테이지(SSK)에 인가되는 신호 파형도이다.
도 3 내지 도 5를 더 참조하면, 스캔 구동부(600)는 복수의 스캔 구동 스테이지들(SS1, SSK -1, SSK, SSK + 1)을 포함할 수 있다. 각 스캔 구동 스테이지들(SS1, SSK -1, SSK, SSK + 1)은 종속적으로 연결될 수 있다. 예를 들어, 어느 스캔 구동 스테이지(예컨대, k번째 구동 스테이지(SSk))는 이전 스캔 구동 스테이지(예컨대, k-1번째 구동 스테이지(SSk -1))의 캐리 신호(CRk - 1)를 입력 받고, 캐리 신호(CRk - 1)에 의해 구동이 개시될 수 있다. 즉, 스캔 구동부 개시 신호(STV) 및 이전 스캔 구동 스테이지에서 다음 스캔 구동 스테이지로 전달되는 캐리 신호에 의해 복수의 스캔 구동 스테이지들(SS1, SSK -1, SSK, SSK + 1)은 순차적으로 구동될 수 있다.
각 스캔 구동 스테이지들(SS1, SSK -1, SSK, SSK + 1)은 대응하는 스캔 배선들(SL)에 스캔 신호들(S1, Sk -1, Sk, Sk + 1)을 제공할 수 있다. 예를 들어, 제1 스캔 구동 스테이지(SS1)는 제1 스캔 배선(SL1)에 스캔 신호(S1)를 제공할 수 있다. 또, k-1 번째 스캔 구동 스테이지(SSk-1)는 특정 수평 구간(HP1)(이하, 제1 수평 구간) 동안 k-1 번째 스캔 배선에 스캔 신호(Sk - 1)를 제공하고, k 번째 스캔 구동 스테이지(SSk)는 다음 수평 구간(HP2)(이하, 제2 수평 구간) 동안 k 번째 스캔 배선(SLk)에 스캔 신호(Sk)를 제공하며, k+1 번째 스캔 구동 스테이지(SSk+1)는 그 다음 수평 구간(HP3)(이하, 제3 수평 구간) 동안 k+1 번째 스캔 배선에 스캔 신호(Sk + 1)를 제공할 수 있다. 이하, k 번째 스캔 구동 스테이지(SSk)를 예로 하여 설명한다.
k 번째 스캔 구동 스테이지(SSk)는 입력 단자(IN), 클럭 단자(CK), 제어 단자(CT), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함하는 입력부 및 출력 단자(OUT) 및 캐리 단자(CR)를 포함하는 출력부를 포함할 수 있다.
입력 단자(IN)에는 스캔 구동 스테이지(SSk)의 구동을 개시하는 신호가 입력될 수 있다. 예를 들어, 입력 단자(IN)는 이전 스캔 구동 스테이지(즉, k-1 번째 스캔 구동 스테이지(SSk -1))의 캐리 신호(CRk - 1)를 수신할 수 있다. 이전 스캔 구동 스테이지가 존재하지 않을 경우, 즉 제1 스캔 구동 스테이지(SS1)는 스캔 구동부 개시 신호(STV)를 수신할 수 있다.
제어 단자(CT)는 다음 스캔 구동 스테이지(즉, k+1 번째 스캔 구동 스테이지(SSk+1))의 캐리 신호(CRk + 1)를 수신할 수 있다. 다음 스캔 구동 스테이지로부터 제공된 캐리 신호(CRk + 1)는 스캔 구동 스테이지(SSk)으로 입력되는 신호 및/또는 출력되는 신호가 풀 다운되도록 할 수 있다.
클럭 단자(CK)는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 중 어느 하나를 수신할 수 있다. 제1 클럭 신호(CKV)는 하이 레벨과 로우 레벨을 반복하는 구형파 신호일 수 있다. 제2 클럭 신호(CKVB)는 제1 클럭 신호(CKV)의 반전 신호일 수 있다. 예를 들어, 제1 클럭 신호(CKV)는 홀수 번째 스캔 구동 스테이지들에 입력되고, 제2 클럭 신호(CKVB)는 짝수 번째 스캔 구동 스테이지들에 입력될 수 있다. k 번째 스캔 구동 스테이지(SSk)가 홀수 번째 스캔 구동 스테이지인 예시적인 실시예에서, 스캔 구동 스테이지(SSk)에는 제1 클럭 신호(CKV)가 인가될 수 있다. k 번째 스캔 구동 스테이지(SSk)가 짝수 번째 스캔 구동 스테이지인 다른 실시예에서, 스캔 구동 스테이지(SSk)에는 제2 클럭 신호(CKVB)가 인가될 수도 있다.
제1 전압 단자(V1)와 제2 전압 단자(V2)는 각각 제1 구동 전압(VSS1)과 제2 구동 전압(VSS2)을 수신할 수 있다. 제1 구동 전압(VSS1) 및 제2 구동 전압(VSS2)은 각각 직류 전압일 수 있다. 제2 구동 전압(VSS2)은 제1 구동 전압(VSS1) 보다 낮은 레벨 값을 갖는 전압일 수 있다. 제1 구동 전압(VSS1) 및 제2 구동 전압(VSS2)은 각 스캔 구동 스테이지들(SS1, SSk -1, SSk, SSk + 1)에 모두 인가될 수 있다.
출력 단자(OUT)는 스캔 배선(SLk)과 전기적으로 연결되어 스캔 신호(Sk)를 출력할 수 있다. 스캔 구동 스테이지(SSk)의 출력 단자(OUT)를 통해 출력된 스캔 신호(Sk)는 후술할 표시 영역(DA) 내 화소 트랜지스터(TP)의 제어 신호일 수 있다. 즉, 스캔 신호(Sk)는 화소 트랜지스터(TP)의 게이트 패턴(GEP)에 제공되며, 스캔 신호(Sk)에 따라 화소 트랜지스터(TP)의 온/오프가 제어될 수 있다.
캐리 단자(CR)는 다음 스캔 구동 스테이지(즉, k+1 번째 스캔 구동 스테이지(SSk+1))의 구동을 개시하는 신호를 출력할 수 있다. 예를 들어, 캐리 단자(CR)는 다음 스캔 구동 스테이지(SSk+1)에 캐리 신호(CRk)를 제공할 수 있다. 각 스캔 구동 스테이지들(SS1, SSk -1, SSk, SSk + 1)은 캐리 신호들(CRk -1, CRk, CRk + 1)에 의해 종속적으로 연결될 수 있다. 또, 캐리 단자(CR)는 이전 스캔 구동 스테이지(즉, k-1 번째 스캔 구동 스테이지(SSk -1))의 제어 단자(CT)에 캐리 신호(CRk)를 제공할 수 있다.
예시적인 실시예에서, k번째 스캔 구동 스테이지(SSk)는 제어부(611), 스캔 신호 출력부(631) 및 캐리 신호 출력부(651)를 포함하고, 제어 신호 풀 다운부(613), 스캔 신호 풀 다운부(633), 캐리 신호 풀 다운부(653), 제어 신호 홀딩부(615), 스캔 신호 홀딩부(635), 캐리 신호 홀딩부(655) 및 홀딩 제어부(670)를 더 포함할 수 있다.
제어부(611)는 제1 수평 구간(HP1)에 인가된 이전 스캔 구동 스테이지(SSk-1)의 캐리 신호(CRk - 1)에 응답하여 제어 노드(QN)에 캐리 신호(CRk - 1)를 전달할 수 있다. 예를 들어, 제어부(611)는 제어 트랜지스터(T1)(예컨대, 제1 박막 트랜지스터)를 포함할 수 있다. 제어 트랜지스터(T1)의 게이트와 소스는 각각 입력 단자(IN)와 전기적으로 연결되고, 드레인은 제어 노드(QN)와 전기적으로 연결될 수 있다. 이전 스캔 구동 스테이지(SSk-1)의 캐리 신호(CRk - 1)는 제1 수평 구간(HP1) 동안에만 하이 레벨을 갖는 신호일 수 있다. 제어 트랜지스터(T1)는 제1 수평 구간(HP1)의 캐리 신호(CRk-1)를 드레인에 전달할 수 있다. 따라서 제1 수평 구간(HP1)에서 제어 노드(QN)에는 하이 레벨이 충전될 수 있다.
스캔 신호 출력부(631)는 스캔 배선(SLk)에 스캔 신호(Sk)를 제공할 수 있다. 예를 들어, 스캔 신호 출력부(631)는 충전 커패시터(C1) 및 스캔 신호 출력 트랜지스터(T2)를 포함할 수 있다.
충전 커패시터(C1)의 제1 커패시터 전극은 제어 노드(QN)와 전기적으로 연결되고, 제2 커패시터 전극(CP2)은 출력 단자(OUT)와 전기적으로 연결될 수 있다. 충전 커패시터(C1)는 제어 노드(QN)에 충전된 전압을 제2 수평 구간(HP2)까지 유지시킬 수 있다. 즉, 충전 커패시터(C1)에 의해 제2 수평 구간(HP2)에서 스캔 신호 출력 트랜지스터(T2)와 캐리 신호 출력 트랜지스터(T3)는 온 상태를 유지할 수 있다.
스캔 신호 출력 트랜지스터(T2)의 게이트는 제어 노드(QN)와 전기적으로 연결되고, 소스는 클럭 단자(CK)와 전기적으로 연결되며, 드레인은 출력 단자(OUT)와 전기적으로 연결될 수 있다. 제1 클럭 신호(CKV)는 제1 수평 구간(HP1) 및 제3 수평 구간(HP3)에서 로우 레벨을 가지고, 제2 수평 구간(HP2)에서 하이 레벨을 갖는 구형파 신호일 수 있다. 스캔 신호 출력 트랜지스터(T2)는 제2 수평 구간(HP2)의 제1 클럭 신호(CKV)를 드레인에 전달할 수 있다. 따라서 제2 수평 구간(HP2)에서 출력 단자(OUT) 및 스캔 배선(SLk)에는 하이 레벨의 전압이 제공될 수 있다.
캐리 신호 출력부(651)는 캐리 단자(CR)에 캐리 신호(CRk)를 제공할 수 있다. 예를 들어, 캐리 신호 출력부(651)는 캐리 신호 출력 트랜지스터(T3)를 포함할 수 있다. 캐리 신호 출력 트랜지스터(T3)의 게이트는 제어 노드(QN)와 전기적으로 연결되고, 소스는 클럭 단자(CK)와 전기적으로 연결되며, 드레인은 캐리 단자(CR)와 전기적으로 연결될 수 있다. 캐리 신호 출력 트랜지스터(T3)는 제2 수평 구간(HP2)의 클럭 신호(CKV)를 드레인에 전달할 수 있다. 따라서 제2 수평 구간(HP2)에서 캐리 단자(CR)에는 하이 레벨의 전압이 제공될 수 있다. 예를 들어, 스캔 구동 스테이지(SSk)가 출력하는 캐리 신호(CRk)는 제2 수평 구간(HP2) 동안에만 하이 레벨을 갖는 신호일 수 있다.
제어 신호 풀 다운부(613)는 제3 수평 구간(HP3)에 인가된 다음 스캔 구동 스테이지(SSk+1)의 캐리 신호(CRk + 1)에 응답하여 제어 노드(QN)의 전압을 풀 다운할 수 있다. 즉, 제어 신호 풀 다운부(613)는 제3 수평 구간(HP3)에서 제어 노드(QN)가 로우 레벨을 갖도록 할 수 있다. 예를 들어, 제어 신호 풀 다운부(613)는 직렬로 연결된 제1 제어 신호 풀 다운 트랜지스터(T4-1) 및 제2 제어 신호 풀 다운 트랜지스터(T4-2)를 포함할 수 있다. 제1 제어 신호 풀 다운 트랜지스터(T4-1)와 제2 제어 신호 풀 다운 트랜지스터(T4-2)의 게이트는 각각 제어 단자(CT)와 전기적으로 연결될 수 있다. 또, 제1 제어 신호 풀 다운 트랜지스터(T4-1)의 소스는 제2 전압 단자(V2)와 전기적으로 연결되고, 제1 제어 신호 풀 다운 트랜지스터(T4-1)의 드레인은 제2 제어 신호 풀 다운 트랜지스터(T4-2)의 소스와 전기적으로 연결될 수 있다. 제2 제어 신호 풀 다운 트랜지스터(T4-2)의 드레인은 제어 노드(QN)와 전기적으로 연결될 수 있다. 다음 스캔 구동 스테이지(SSk+1)의 캐리 신호(CRk + 1)는 제3 수평 구간(HP3) 동안에만 하이 레벨을 갖는 신호일 수 있다.
제어 신호 홀딩부(615)는 풀 다운된 제어 노드(QN)가 로우 레벨을 유지하도록 할 수 있다. 예를 들어, 구형파 신호를 갖는 제1 클럭 신호(CKV)의 전압 레벨과 무관하게 제3 수평 구간(HP3) 및 그 이후 수평 구간들에서 제어 노드(QN)가 로우 레벨을 유지하도록 할 수 있다. 제어 신호 홀딩부(615)는 직렬로 연결된 제1 제어 신호 홀딩 트랜지스터(T5-1) 및 제2 제어 신호 홀딩 트랜지스터(T5-2)를 포함할 수 있다. 제1 제어 신호 홀딩 트랜지스터(T5-1)와 제2 제어 신호 홀딩 트랜지스터(T5-2)의 게이트는 각각 홀딩 제어 노드(HN)와 전기적으로 연결될 수 있다. 제1 제어 신호 홀딩 트랜지스터(T5-1)의 소스는 제2 전압 단자(V2)와 전기적으로 연결되고, 드레인은 제2 제어 신호 홀딩 트랜지스터(T5-2)의 소스와 전기적으로 연결될 수 있다. 제2 제어 신호 홀딩 트랜지스터(T5-2)의 드레인은 제어 노드(QN)와 전기적으로 연결될 수 있다.
스캔 신호 풀 다운부(633)는 제3 수평 구간(HP3)에 인가된 다음 스캔 구동 스테이지의 캐리 신호(CRk + 1)에 응답하여 출력 단자(OUT)의 전압을 풀 다운할 수 있다. 즉, 스캔 신호 풀 다운부(633)는 제3 수평 구간(HP3)에서 출력 단자(OUT)가 로우 레벨을 갖도록 할 수 있다. 예를 들어, 스캔 신호 풀 다운부(633)는 스캔 신호 풀 다운 트랜지스터(T6)를 포함할 수 있다. 스캔 신호 풀 다운 트랜지스터(T6)의 게이트는 제어 단자(CT)와 전기적으로 연결되고, 소스는 제1 전압 단자(V1)와 전기적으로 연결되고, 드레인은 출력 단자(OUT)와 전기적으로 연결될 수 있다.
스캔 신호 홀딩부(635)는 풀 다운된 출력 단자(OUT)가 로우 레벨을 유지하도록 할 수 있다. 예를 들어, 구형파 신호를 갖는 제1 클럭 신호(CKV)의 전압 레벨과 무관하게 제3 수평 구간(HP3) 및 그 이후 수평 구간들에서 출력 단자(OUT)가 로우 레벨을 유지하도록 할 수 있다. 스캔 신호 홀딩부(635)는 스캔 신호 홀딩 트랜지스터(T7)를 포함할 수 있다. 스캔 신호 홀딩 트랜지스터(T7)의 소스는 제1 전압 단자(V1)와 전기적으로 연결되고, 드레인은 출력 단자(OUT)와 전기적으로 연결될 수 있다.
캐리 신호 풀 다운부(653)는 제3 수평 구간(HP3)에 인가된 캐리 신호(CRk + 1)에 응답하여 캐리 단자(CR)의 전압을 풀 다운할 수 있다. 즉, 캐리 신호 풀 다운부(653)는 제3 수평 구간(HP3)에서 캐리 단자(CR)가 로우 레벨을 갖도록 할 수 있다. 예를 들어, 캐리 신호 풀 다운부(653)는 캐리 신호 풀 다운 트랜지스터(T8)를 포함할 수 있다. 캐리 신호 풀 다운 트랜지스터(T8)의 게이트는 제어 단자(CT)와 전기적으로 연결되고, 소스는 제2 전압 단자(V2)와 전기적으로 연결되고, 드레인은 캐리 단자(CR)와 전기적으로 연결될 수 있다.
캐리 신호 홀딩부(655)는 풀 다운된 캐리 단자(CR)가 로우 레벨을 유지하도록 할 수 있다. 예를 들어, 구형파 신호를 갖는 제1 클럭 신호(CKV)의 전압 레벨과 무관하게 제3 수평 구간(HP3) 및 그 이후 수평 구간들에서 캐리 단자(CR)가 로우 레벨을 유지하도록 할 수 있다. 캐리 신호 홀딩부(655)는 캐리 신호 홀딩 트랜지스터(T9)를 포함할 수 있다. 캐리 신호 홀딩 트랜지스터(T9)의 소스는 제2 전압 단자(V2)와 전기적으로 연결되고, 드레인은 캐리 단자(CR)와 전기적으로 연결될 수 있다.
홀딩 제어부(670)는 제어 신호 홀딩부(615), 스캔 신호 홀딩부(635) 및 캐리 신호 홀딩부(655)를 제어할 수 있다. 홀딩 제어부(670)는 클럭 단자(CK)에 인가되는 제1 클럭 신호(CKV) 및 제2 전압 단자(V2)에 인가되는 제2 구동 전압(VSS2)에 따라 홀딩 제어 노드(HN)에 신호를 전달할 수 있다. 예를 들어, 홀딩 제어부(670)는 제1 홀딩 트랜지스터(T10-1), 제2 홀딩 트랜지스터(T10-2), 제3 홀딩 트랜지스터(T10-3) 및 제4 홀딩 트랜지스터(T10-4)를 포함할 수 있다.
제1 홀딩 트랜지스터(T10-1)의 게이트와 소스는 각각 클럭 단자(CK)와 전기적으로 연결되고, 드레인은 제2 홀딩 트랜지스터(T10-2)의 게이트 및 제3 홀딩 트랜지스터(T10-3)의 드레인과 전기적으로 연결될 수 있다. 또, 제2 홀딩 트랜지스터(T10-2)의 소스는 클럭 단자(CK)와 전기적으로 연결되고, 드레인은 홀딩 제어 노드(HN)와 전기적으로 연결될 수 있다. 제3 홀딩 트랜지스터(T10-3)의 게이트는 제4 홀딩 트랜지스터(T10-4)의 게이트 및 출력 단자(OUT)와 전기적으로 연결되고, 소스는 제2 전압 단자(V2)와 전기적으로 연결될 수 있다. 또, 제4 홀딩 트랜지스터(T10-4)의 소스는 제2 전압 단자(V2)와 전기적으로 연결되고, 드레인은 홀딩 제어 노드(HN)와 전기적으로 연결될 수 있다. 또, 홀딩 제어 노드(HN)는 제1 제어 신호 홀딩 트랜지스터(T5-1), 제2 제어 신호 홀딩 트랜지스터(T5-2), 스캔 신호 홀딩 트랜지스터(T7) 및 캐리 신호 홀딩 트랜지스터(T9)의 게이트에 연결될 수 있다.
이하, 도 6 및 도 7을 더 참조하여 제어 트랜지스터(T1)에 대해 더욱 상세하게 설명한다. 도 6은 도 4의 제어 트랜지스터(T1)와 스캔 신호 출력 트랜지스터(T2)를 나타낸 회로도이다. 도 7은 도 4의 제어 트랜지스터(T1)와 스캔 신호 출력 트랜지스터(T2)의 레이아웃이다.
도 6 및 도 7을 더 참조하면, 제어 트랜지스터(T1)는 제어 게이트 패턴(GE1)(예컨대, 제1 게이트 패턴), 제어 소스 패턴(SE1)(예컨대, 제1 소스 패턴), 제어 드레인 패턴(DE1)(예컨대, 제1 드레인 패턴) 및 제어 반도체 패턴(AL1)(예컨대, 제1 반도체 패턴)을 포함할 수 있다. 또, 스캔 신호 출력 트랜지스터(T2)는 출력 게이트 패턴(GE2), 출력 소스 패턴(SE2), 출력 드레인 패턴(DE2) 및 출력 반도체 패턴(AL2)을 포함할 수 있다.
제어 게이트 패턴(GE1) 및 제어 소스 패턴(SE1)은 입력 단자(IN)와 전기적으로 연결되고, 이전 스캔 구동 스테이지의 캐리 신호(CRk - 1)가 인가될 수 있다. 예를 들어, 제어 소스 패턴(SE1)의 일부는 입력 단자(IN)를 형성하고, 제어 게이트 패턴(GE1)은 컨택홀을 통해 제어 소스 패턴(SE1)과 전기적으로 연결될 수 있다. 제어 소스 패턴(SE1)은 제어 게이트 패턴(GE1)과 중첩하여 배치될 수 있다. 제어 소스 패턴(SE1)은 외곽 방향을 향해 연장된 하나 이상의 돌출부를 포함할 수 있다. 예를 들어, 제어 소스 패턴(SE1)은 제1 방향(X)으로 연장된 돌출부들을 포함할 수 있다. 제어 게이트 패턴(GE1) 및 제어 소스 패턴(SE1)은 서로 다른 층에 배치되고, 각각 복수의 층의 적층 구조를 가질 수 있다.
제어 반도체 패턴(AL1)은 적어도 부분적으로 제어 게이트 패턴(GE1)과 중첩하여 배치될 수 있다. 제어 반도체 패턴(AL1)은 반도체 재료를 포함할 수 있다. 예를 들어, 제어 반도체 패턴(AL1)은 인듐-갈륨-아연-산소(IGZO) 등을 포함하는 산화물 반도체 패턴일 수 있다. 제어 반도체 패턴(AL1)은 제어 트랜지스터(T1)의 채널 역할을 할 수 있다.
몇몇 실시예에서, 제어 게이트 패턴(GE1)과 제어 반도체 패턴(AL1)이 중첩하는 평면상 면적은, 제어 게이트 패턴(GE1)이 차지하는 평면상 면적 보다 작을 수 있다. 예를 들어, 제어 게이트 패턴(GE1)은 제어 반도체 패턴(AL1)을 완전히 커버하고, 제어 반도체 패턴(AL1)의 평면상 면적은 제어 게이트 패턴(GE1)의 평면상 면적 보다 작을 수 있다.
제어 드레인 패턴(DE1)은 적어도 부분적으로 제어 게이트 패턴(GE1) 및 제어 반도체 패턴(AL1)과 중첩하고, 제어 소스 패턴(SE1)과 이격 배치될 수 있다. 제어 드레인 패턴(DE1)은 제어 소스 패턴(SE1)과 동일 층에 배치될 수 있다. 제어 드레인 패턴(DE1)은 제어 게이트 패턴(GE1)과 절연될 수 있다. 제어 드레인 패턴(DE1)은 컨택홀을 통해 후술할 출력 게이트 패턴(GE2)과 전기적으로 연결될 수 있다. 또, 제어 드레인 패턴(DE1)은 도 6 등의 제어 노드(QN)와 전기적으로 연결될 수 있다. 제어 드레인 패턴(DE1)은 제어 소스 패턴(SE1)의 적어도 일부를 둘러싸는 형상일 수 있다. 제어 드레인 패턴(DE1)은 제어 소스 패턴(SE1) 측을 향해 연장된 하나 이상의 돌출부를 포함할 수 있다. 예를 들어, 제어 드레인 패턴(DE1)은 제1 방향(X)으로 연장된 돌출부들을 포함할 수 있다.
앞서 설명한 제어 게이트 패턴(GE1), 제어 소스 패턴(SE1) 및 제어 드레인 패턴(DE1)은 각각 제어 트랜지스터(T1)의 제어 단자, 입력 단자 및 출력 단자를 형성할 수 있다. 즉, 제어 게이트 패턴(GE1)에 인가되는 신호에 따라 제어 반도체 패턴(AL1)에 채널이 형성될 수 있다. 제어 소스 패턴(SE1)에 제공된 신호는(예컨대, 캐리 신호) 제어 반도체 패턴(AL1)의 채널을 통해 제어 드레인 패턴(DE1)에 전달될 수 있다.
출력 게이트 패턴(GE2)은 제어 드레인 패턴(DE1)과 전기적으로 연결될 수 있다. 또, 출력 게이트 패턴(GE2)은 제1 커패시터 전극(CP1)과 전기적으로 연결될 수 있다. 즉, 제1 커패시터 전극(CP1)에는 제어 드레인 패턴(DE1)의 드레인 전압이 충전될 수 있다. 예를 들어, 출력 게이트 패턴(GE2)과 제1 커패시터 전극(CP1)은 물리적 경계 없이 일체로 형성될 수 있다. 제1 커패시터 전극(CP1)은 소정의 면적을 가지며 후술할 제2 커패시터 전극(CP2)과 중첩하여 배치될 수 있다. 출력 게이트 패턴(GE2)은 제어 게이트 패턴(GE1)과 동일 층에 배치될 수 있다.
출력 반도체 패턴(AL2)은 적어도 부분적으로 출력 게이트 패턴(GE2)과 중첩하여 배치될 수 있다. 출력 반도체 패턴(AL2)은 제어 반도체 패턴(AL1)과 동일한 재료를 포함할 수 있다. 예를 들어, 출력 반도체 패턴(AL2)은 인듐-갈륨-아연-산소(IGZO) 등을 포함하는 산화물 반도체 패턴일 수 있다. 출력 반도체 패턴(AL2)은 스캔 신호 출력 트랜지스터(T2)의 채널 역할을 할 수 있다.
출력 소스 패턴(SE2)은 적어도 부분적으로 출력 게이트 패턴(GE2)과 중첩하여 배치될 수 있다. 출력 소스 패턴(SE2)은 클럭 단자(CK)와 전기적으로 연결되고, 제1 클럭 신호(CKV)가 인가될 수 있다. 출력 소스 패턴(SE2)은 외곽 방향을 향해 연장된 하나 이상의 돌출부를 포함할 수 있다. 예를 들어, 출력 소스 패턴(SE2)은 제2 방향(Y)으로 연장된 돌출부들을 포함할 수 있다. 출력 소스 패턴(SE2)은 출력 게이트 패턴(GE2)과 서로 다른 층에 배치될 수 있다.
출력 드레인 패턴(DE2)은 적어도 부분적으로 출력 게이트 패턴(GE2) 및 출력 반도체 패턴(AL2)과 중첩하고, 출력 소스 패턴(SE2)과 이격 배치될 수 있다. 출력 드레인 패턴(DE2)은 출력 소스 패턴(SE2)과 동일 층에 배치될 수 있다. 출력 드레인 패턴(DE2)은 출력 단자(OUT)와 전기적으로 연결될 수 있다. 또, 출력 드레인 패턴(DE2)은 제2 커패시터 전극(CP2)과 전기적으로 연결될 수 있다. 즉, 제2 커패시터 전극(CP2)에는 출력 단자(OUT) 및 스캔 배선(SLk)의 게이트 전압이 충전될 수 있다. 예를 들어, 출력 드레인 패턴(DE2)과 제2 커패시터 전극(CP2)은 물리적 경계 없이 일체로 형성될 수 있다. 제2 커패시터 전극(CP2)은 제1 커패시터 전극(CP1)과 중첩하여 배치되고, 그 사이에 개재된 유전층과 함께 도 6 등의 충전 커패시터(C1)를 형성할 수 있다. 출력 드레인 패턴(DE2)은 출력 소스 패턴(SE2)의 적어도 일부를 둘러싸는 형상일 수 있다. 출력 드레인 패턴(DE2)은 출력 소스 패턴(SE2) 측을 향해 연장된 하나 이상의 돌출부를 포함할 수 있다. 예를 들어, 출력 드레인 패턴(DE2)은 제2 방향(Y)으로 연장된 돌출부들을 포함할 수 있다.
앞서 설명한 출력 게이트 패턴(GE2), 출력 소스 패턴(SE2) 및 출력 드레인 패턴(DE2)은 각각 스캔 신호 출력 트랜지스터(T2)의 제어 단자, 입력 단자 및 출력 단자를 형성할 수 있다. 즉, 출력 게이트 패턴(GE2)에 인가되는 신호에 따라 출력 반도체 패턴(AL2)에 채널이 형성될 수 있다. 출력 소스 패턴(SE2)에 제공된 신호(예컨대, 클럭 신호)는 출력 반도체 패턴(AL2)의 채널을 통해 출력 드레인 패턴(DE2)에 전달될 수 있다.
이하, 도 8을 더 참조하여 화소(PX)에 대해 더욱 상세하게 설명한다. 도 8은 도 2의 임의의 화소(PX)를 나타낸 레이아웃이다.
도 8을 더 참조하면, 표시 영역(DA)의 어느 화소(PX)에는 화소 트랜지스터(TP)(예컨대, 제2 박막 트랜지스터) 및 화소 전극(190)이 배치될 수 있다. 화소 트랜지스터(TP)는 화소 게이트 패턴(GEP)(예컨대, 제2 게이트 패턴), 화소 소스 패턴(SEP)(예컨대, 제2 소스 패턴), 화소 드레인 패턴(DEP)(예컨대, 제2 드레인 패턴) 및 화소 반도체 패턴(ALP)(예컨대, 제2 반도체 패턴)을 포함할 수 있다.
화소 게이트 패턴(GEP)은 스캔 배선(SLk)과 전기적으로 연결되고, 스캔 신호(Sk)가 인가될 수 있다. 예를 들어, 스캔 배선(SLk)의 일부가 돌출되어 화소 게이트 패턴(GEP)을 형성할 수 있다. 앞서 설명한 제어 게이트 패턴(GE1), 출력 게이트 패턴(GE2), 스캔 배선(SLk) 및 화소 게이트 패턴(GEP)은 동일 층에 배치되고, 한 번의 공정을 통해 동시에 형성될 수 있다.
화소 반도체 패턴(ALP)은 적어도 부분적으로 화소 게이트 패턴(GEP)과 중첩하여 배치될 수 있다. 화소 반도체 패턴(ALP)은 제어 반도체 패턴(AL1) 및 출력 반도체 패턴(AL2)과 동일한 재료를 포함할 수 있다. 예를 들어, 화소 반도체 패턴(ALP)은 인듐-갈륨-아연-산소(IGZO) 등을 포함하는 산화물 반도체 패턴일 수 있다. 앞서 설명한 제어 반도체 패턴(AL1), 출력 반도체 패턴(AL2) 및 화소 반도체 패턴(ALP)은 동일 층에 배치되고, 한 번의 공정을 통해 동시에 형성될 수 있다. 화소 반도체 패턴(ALP)은 화소 트랜지스터(TP)의 채널 역할을 할 수 있다.
화소 소스 패턴(SEP)은 데이터 배선(DLj)과 전기적으로 연결되고, 데이터 신호(Dj)가 인가될 수 있다. 예를 들어, 데이터 배선(DLj)의 일부가 돌출되어 화소 소스 패턴(SEP)을 형성할 수 있다. 데이터 배선(DLj)은 스캔 배선(SLk)과 절연되고, 화소 소스 패턴(SEP)은 화소 게이트 패턴(GEP)과 절연될 수 있다. 화소 소스 패턴(SEP)은 적어도 부분적으로 화소 게이트 패턴(GEP)과 중첩하여 배치될 수 있다. 화소 소스 패턴(SEP)은 화소 드레인 패턴(DEP)의 적어도 일부를 둘러싸는 형상일 수 있다.
화소 드레인 패턴(DEP)은 적어도 부분적으로 화소 게이트 패턴(GEP) 및 화소 반도체 패턴(ALP)과 중첩하고, 화소 소스 패턴(SEP)과 이격 배치될 수 있다. 화소 드레인 패턴(DEP)은 화소 소스 패턴(SEP)과 동일 층에 배치될 수 있다. 화소 드레인 패턴(DEP)은 컨택홀을 통해 화소 전극(190)과 전기적으로 연결될 수 있다. 앞서 설명한 제어 소스 패턴(SE1), 제어 드레인 패턴(DE1), 출력 소스 패턴(SE2), 출력 드레인 패턴(DE2), 데이터 배선(DLj), 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)은 동일 층에 배치되고, 한 번의 공정을 통해 동시에 형성될 수 있다.
앞서 설명한 화소 게이트 패턴(GEP), 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)은 각각 화소 트랜지스터(TP)의 제어 단자, 입력 단자 및 출력 단자를 형성할 수 있다. 즉, 화소 게이트 패턴(GEP)에 인가되는 신호에 따라 화소 반도체 패턴(ALP)에 채널이 형성될 수 있다. 화소 소스 패턴(SEP)에 제공된 신호(예컨대, 데이터 신호)는 화소 반도체 패턴(ALP)의 채널을 통해 화소 드레인 패턴(DEP)에 전달될 수 있다.
이하, 도 9 내지 도 11을 더 참조하여 본 실시예에 따른 제어 트랜지스터(T1)와 화소 트랜지스터(TP)에 대해 더욱 상세하게 설명한다. 도 9는 도 7의 제어 트랜지스터(T1)를 확대한 확대도이다. 도 10은 도 8의 화소 트랜지스터(TP)를 확대한 확대도이다. 도 11은 도 7의 A-A' 선을 따라 절개한 단면 및 도 8의 B-B' 선을 따라 절개한 단면의 비교단면도이다.
도 9 내지 도 11을 더 참조하면, 본 실시예에 따른 표시 장치(1)의 배선 기판(100)은 제1 베이스 기판(101), 제어 트랜지스터(T1), 화소 트랜지스터(TP) 및 화소 전극(190)을 포함할 수 있다.
제1 베이스 기판(101)은 투명한 절연 플레이트 또는 투명한 절연 필름일 수 있다. 예를 들어, 제1 베이스 기판(101)은 글라스 재료, 석영 재료 또는 투광성 플라스틱 재료를 포함할 수 있다. 몇몇 실시예에서, 제1 베이스 기판(101)은 가요성을 가지고, 표시 장치(1)는 곡면형 표시 장치일 수도 있다.
표시 영역(DA) 내의 제1 베이스 기판(101) 상에는 화소 트랜지스터(TP)가 배치될 수 있다. 화소 트랜지스터(TP)는 각 화소(PX)들 마다 배치되어, 후술할 화소 전극(190)에 데이터 신호(Dj)를 전달하거나 차단할 수 있다. 전술한 바와 같이 화소 트랜지스터(TP)는 화소 게이트 패턴(GEP), 화소 반도체 패턴(ALP), 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)을 포함할 수 있다.
화소 게이트 패턴(GEP)은 복수의 층의 적층 구조를 가질 수 있다. 예를 들어, 화소 게이트 패턴(GEP)은 제1 금속 하부 패턴층(M1a) 및 제1 금속 하부 패턴층(M1a) 상에 배치된 제1 금속 상부 패턴층(M1b)을 포함할 수 있다. 제1 금속 하부 패턴층(M1a)은 제1 베이스 기판(101)에 대한 접착력(adhesion)이 우수한 금속 재료를 포함하고, 제1 베이스 기판(101) 상에 직접 배치될 수 있다. 제1 금속 하부 패턴층(M1a)은 티타늄 또는 티타늄 합금을 포함할 수 있다. 티타늄 합금은 몰리브덴(Mo), 탄탈럼(Ta), 크롬(Cr), 니켈(Ni) 또는 네오디뮴(Nd) 등의 내화 금속과 티타늄의 합금일 수 있다. 제1 금속 하부 패턴층(M1a)의 두께는 약 100Å 내지 약 300Å일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제1 금속 상부 패턴층(M1b)은 제1 금속 하부 패턴층(M1a) 상에 직접 배치될 수 있다. 제1 금속 상부 패턴층(M1b)은 제1 금속 하부 패턴층(M1a)에 비해 상대적으로 비저항이 낮아 전기 전도도가 우수한 금속 재료를 포함할 수 있다. 예를 들어, 제1 금속 상부 패턴층(M1b)은 구리 또는 구리 합금을 포함할 수 있다. 제1 금속 상부 패턴층(M1b)의 두께는 약 2,000Å 내지 약 5,000Å일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
화소 게이트 패턴(GEP) 상에는 게이트 절연층(110)이 배치될 수 있다. 게이트 절연층(110)은 표시 영역(DA) 및 비표시 영역(NA)에 걸쳐서 배치될 수 있다. 게이트 절연층(110)은 절연성 재료를 포함하고 유전체 특성을 가질 수 있다. 게이트 절연층(110)은 단일층이거나, 또는 복수의 층의 적층 구조를 가질 수 있다. 게이트 절연층(110)은 질화규소(SiNx), 산화규소(SiOx), 또는 산화질화규소 등의 절연성 무기 재료를 포함할 수 있다.
게이트 절연층(110) 상에는 화소 반도체 패턴(ALP)이 배치될 수 있다. 화소 반도체 패턴(ALP)은 화소 게이트 패턴(GEP)과 중첩하여 배치될 수 있다. 예시적인 실시예에서, 화소 반도체 패턴(ALP)은 인듐-갈륨-아연-산소(IGZO) 등을 포함하는 산화물 반도체 패턴일 수 있다. 화소 반도체 패턴(ALP)의 두께는 약 400Å 내지 약 600Å 이하일 수 있다. 화소 반도체 패턴(ALP)의 두께를 400Å 이상으로 형성하여 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)으로부터 형성되는 수직 방향의 전기장(electric field)에 의한 화소 반도체 패턴(ALP)의 열화를 억제할 수 있다.
몇몇 실시예에서, 화소 게이트 패턴(GEP)과 화소 반도체 패턴(ALP)이 중첩하는 평면상 면적은, 화소 게이트 패턴(GEP)이 차지하는 평면상 면적 보다 작을 수 있다. 예를 들어, 화소 게이트 패턴(GEP)은 화소 반도체 패턴(ALP)을 완전히 커버하고, 화소 게이트 패턴(GEP)의 측면은 화소 반도체 패턴(ALP)의 측면 보다 더 돌출될 수 있다.
화소 반도체 패턴(ALP) 상에는 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)이 배치될 수 있다. 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)은 화소 반도체 패턴(ALP)과 중첩하여 배치되고, 화소 반도체 패턴(ALP) 상에서 서로 이격될 수 있다.
화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)은 각각 복수의 층의 적층 구조를 가질 수 있다. 예를 들어, 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)은 각각 제2 금속 하부 패턴층(M2a) 및 제2 금속 하부 패턴층(M2a) 상에 배치된 제2 금속 상부 패턴층(M2b)을 포함할 수 있다. 제2 금속 하부 패턴층(M2a)은 화소 반도체 패턴(ALP)과 맞닿을 수 있다. 제2 금속 하부 패턴층(M2a)은 제2 금속 상부 패턴층(M2b) 내 금속 이온이 화소 반도체 패턴(ALP)으로 확산되는 것을 방지할 수 있다. 제2 금속 하부 패턴층(M2a)은 몰리브덴 또는 몰리브덴 합금을 포함할 수 있다. 몰리브덴 또는 몰리브덴 합금은 다른 금속, 예를 들어 티타늄 등에 비해 산소에 대한 안정성이 우수하다. 본 발명이 이에 제한되는 것은 아니나, 예를 들어 화소 반도체 패턴(ALP)이 산화물 반도체 패턴인 경우 티타늄 등이 화소 반도체 패턴(ALP)과 접촉할 경우 화소 반도체 패턴(ALP)의 산소 공백(oxygen vacancy)을 야기하여 화소 반도체 패턴(ALP)의 전기 저항을 감소시킬 수 있다. 본 실시예에 따른 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)은 화소 반도체 패턴(ALP)과 맞닿는 제2 금속 하부 패턴층(M2a)이 몰리브덴 또는 몰리브덴 합금을 포함하도록 구성하여 화소 반도체 패턴(ALP)의 산소 공백을 억제할 수 있다. 제2 금속 하부 패턴층(M2a)의 두께는 약 300Å 내지 약 500Å일 수 있다. 제2 금속 하부 패턴층(M2a)의 두께를 500Å 이하로 형성함으로써 드레인 전류 유지율을 개선할 수 있다.
제2 금속 상부 패턴층(M2b)은 제2 금속 하부 패턴층(M2a) 상에 직접 배치될 수 있다. 제2 금속 상부 패턴층(M2b)은 제2 금속 하부 패턴층(M2a)에 비해 상대적으로 비저항이 낮아 전기 전도도가 우수한 금속 재료를 포함할 수 있다. 예를 들어, 제2 금속 상부 패턴층(M2b)은 구리 또는 구리 합금을 포함할 수 있다. 제2 금속 상부 패턴층(M2b)의 두께는 약 2,000Å 내지 약 7,000Å일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP) 상에는 보호층(130)이 배치될 수 있다. 보호층(130)은 표시 영역(DA) 및 비표시 영역(NA)에 걸쳐서 배치될 수 있다. 보호층(130)은 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)이 유기 재료와 접촉하는 것을 방지할 수 있다. 보호층(130)은 질화규소, 산화규소 또는 산화질화규소 등의 무기 재료를 포함할 수 있다.
보호층(130) 상에는 색 변환 패턴(150)이 배치될 수 있다. 색 변환 패턴(150)은 투과광의 색을 입사광과 상이한 색으로 변환할 수 있다. 예를 들어, 색 변환 패턴(150)은 패턴 내에 분산된 안료 또는 염료 등의 색제(colorant)를 포함하는 컬러 필터일 수 있다. 다른 예를 들어, 색 변환 패턴(150)은 패턴 내에 분산된 양자점 등을 포함하는 파장 시프터일 수도 있다. 몇몇 실시예에서, 적색 화소 내에는 적색 변환 필터가 배치되고, 녹색 화소 내에는 녹색 변환 필터가 배치되며, 청색 화소 내에는 청색 변환 필터가 배치될 수 있다. 이를 통해 표시 장치(1)의 각 화소(PX)들은 서로 다른 색을 표현할 수 있다.
색 변환 패턴(150) 상에는 단차 보상층(170)이 배치될 수 있다. 단차 보상층(170)은 제1 베이스 기판(101) 상에 배치된 복수의 구성요소들의 단차를 적어도 부분적으로 보상하여 화소 전극(190) 등이 안정적으로 배치되는 공간을 제공할 수 있다. 절연 특성 및 평탄화 특성을 가질 수 있으면 단차 보상층(170)의 재료는 특별히 제한되지 않으나, 예를 들어 아크릴 수지, 에폭시 수지, 카도 수지 등의 유기 재료를 포함할 수 있다.
단차 보상층(170) 상에는 화소 전극(190)이 배치될 수 있다. 화소 전극(190)은 후술할 공통 전극(290)과 함께 액정층(300)에 전계를 생성하는 전계 생성 전극일 수 있다. 화소 전극(190)은 각 화소(PX)들마다 배치되어 서로 독립적으로 제어될 수 있다. 화소 전극(190)과 공통 전극(290)에 의해 형성된 전계는 해당 화소(PX) 내에 위치하는 액정(310)들의 거동을 제어하고 액정(310)들을 재배열할 수 있다. 화소 전극(190)은 단차 보상층(170) 및 보호층(130)에 형성된 컨택홀을 통해 화소 트랜지스터(TP)의 화소 드레인 패턴(DEP)과 전기적으로 연결될 수 있다. 화소 전극(190)은 투명한 도전성 재료를 포함할 수 있다. 상기 투명한 도전성 재료의 예로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), In2O3(Indium(Ⅲ) Oxide), IGO(Indium Gallium Oxide) 또는 AZO(Aluminum Zinc Oxide) 등을 들 수 있다.
몇몇 실시예에서, 화소 전극(190) 상에는 차광 패턴(180)이 배치될 수 있다. 차광 패턴(180)은 광의 적어도 일부를 흡수하여 광의 투과를 차단할 수 있다. 예를 들어, 차광 패턴(180)은 블랙 안료 또는 블랙 염료 등의 차광성 색제를 포함할 수 있다. 차광 패턴(180)은 화소 트랜지스터(TP)와 중첩하여 배치될 수 있다.
한편, 비표시 영역(NA) 내의 제1 베이스 기판(101) 상에는 제어 트랜지스터(T1)가 배치될 수 있다. 앞서 설명한 것과 같이, 제어 트랜지스터(T1)는 스캔 구동부(600)의 일부를 형성할 수 있다. 몇몇 실시예에서, 제어 트랜지스터(T1)는 차광 패턴(180)과 중첩할 수 있다. 제어 트랜지스터(T1)는 제어 게이트 패턴(GE1), 제어 반도체 패턴(AL1), 제어 소스 패턴(SE1) 및 제어 드레인 패턴(DE1)을 포함할 수 있다.
제어 게이트 패턴(GE1)은 화소 게이트 패턴(GEP)과 동일한 재료를 포함하며, 동일한 적층 구조를 가질 수 있다. 예를 들어, 제어 게이트 패턴(GE1)은 제1 금속 하부 패턴층(M1a) 및 제1 금속 상부 패턴층(M1b)을 포함할 수 있다. 제1 금속 하부 패턴층(M1a) 및 제1 금속 상부 패턴층(M1b)에 대해서는 앞서 설명한 바 있으므로 중복되는 설명은 생략한다.
제어 반도체 패턴(AL1)은 화소 반도체 패턴(ALP)과 동일한 재료를 포함할 수 있다. 예를 들어, 제어 반도체 패턴(AL1)은 인듐-갈륨-아연-산소(IGZO) 등을 포함하는 산화물 반도체 패턴일 수 있다. 제어 반도체 패턴(AL1)의 두께는 약 400Å 내지 약 600Å 이하일 수 있다. 제어 반도체 패턴(AL1)의 두께를 400Å 이상으로 형성하여 제어 소스 패턴(SE1) 및 제어 드레인 패턴(DE1)으로부터 형성되는 수직 방향의 전기장(electric field)에 의한 제어 반도체 패턴(AL1)의 열화를 억제할 수 있다. 제어 게이트 패턴(GE1)과 제어 반도체 패턴(AL1) 사이에는 게이트 절연층(110)이 배치될 수 있다.
몇몇 실시예에서, 제어 게이트 패턴(GE1)과 제어 반도체 패턴(AL1)이 중첩하는 평면상 면적은, 제어 게이트 패턴(GE1)이 차지하는 평면상 면적 보다 작을 수 있다. 예를 들어, 제어 게이트 패턴(GE1)은 제어 반도체 패턴(AL1)을 완전히 커버하고, 제어 게이트 패턴(GE1)의 측면은 제어 반도체 패턴(AL1)의 측면 보다 더 돌출될 수 있다.
제어 반도체 패턴(AL1) 상에는 제어 소스 패턴(SE1) 및 제어 드레인 패턴(DE1)이 배치될 수 있다. 제어 소스 패턴(SE1) 및 제어 드레인 패턴(DE1)은 제어 반도체 패턴(AL1)과 중첩하여 배치되고, 제어 반도체 패턴(AL1) 상에서 서로 이격될 수 있다.
제어 소스 패턴(SE1) 및 제어 드레인 패턴(DE1)은 화소 소스 패턴(SEP) 및 화소 드레인 패턴(DEP)과 동일한 재료를 포함하며, 동일한 적층 구조를 가질 수 있다. 예를 들어, 제어 소스 패턴(SE1) 및 제어 드레인 패턴(DE1)은 각각 제2 금속 하부 패턴층(M2a) 및 제2 금속 상부 패턴층(M2b)을 포함할 수 있다. 제2 금속 하부 패턴층(M2a) 및 제2 금속 상부 패턴층(M2b)에 대해서는 앞서 설명한 바 있으므로 중복되는 설명은 생략한다.
이어서 대향 기판(200)에 대해서 설명한다. 대향 기판(200)은 제2 베이스 기판(201) 및 공통 전극(290)을 포함할 수 있다. 제2 베이스 기판(201)은 제1 베이스 기판(101)과 마찬가지로 투명한 절연 플레이트 또는 투명한 절연 필름일 수 있다. 제2 베이스 기판(201)은 화소 트랜지스터(TP) 및 제어 트랜지스터(T1)와 중첩하여 배치될 수 있다. 제2 베이스 기판(201) 상에는 공통 전극(290)이 배치될 수 있다. 공통 전극(290)은 화소 전극(190)과 함께 액정층(300)에 전계를 형성할 수 있다. 공통 전극(290)은 화소(PX)들의 구분 없이 복수의 화소(PX)들에 걸쳐 배치되고 공통 전압(Vcom)이 인가될 수 있다. 공통 전극(290)은 화소 전극(190)과 마찬가지로 투명한 도전성 재료를 포함할 수 있다.
이어서 액정층(300)에 대해서 설명한다. 액정층(300)은 배선 기판(100)과 대향 기판(200) 사이에 개재될 수 있다. 액정층(300)은 초기 배향된 복수의 액정(310)들을 포함할 수 있다. 본 명세서에서, '액정(liquid crystal)'은 액정 특성을 갖는 단분자 또는 그 단분자들의 집합체를 포함하는 의미이다. 예시적인 실시예에서, 액정(310)들은 음의 유전율 이방성을 가지고 초기 배향 상태에서 그 장축이 평면에 대해 대략 수직 배향될 수 있다. 액정층(300)은 화소 트랜지스터(TP)와 중첩하여 배치되되, 제어 트랜지스터(T1)와 중첩하지 않도록 배치될 수 있다.
예시적인 실시예에서, 제어 트랜지스터(T1)의 크기와 화소 트랜지스터(TP)의 크기는 상이할 수 있다.
제어 트랜지스터(T1)의 제어 반도체 패턴(AL1)에 형성되는 채널의 길이, 즉 제1 채널 길이(Lc1)는 화소 트랜지스터(TP)의 화소 반도체 패턴(ALP)에 형성되는 채널의 길이, 즉 제2 채널 길이(Lc2) 보다 클 수 있다. 본 명세서에서, '채널 길이'는 채널을 통해 흐르는 전류의 흐름 방향을 따라 채널이 형성되는 반도체 패턴 상에서 소스 패턴과 드레인 패턴이 이격된 거리를 의미한다. 예를 들어, 제1 채널 길이(Lc1) 및 제2 채널 길이(Lc2)는 각각 제2 방향(Y)을 따라 측정한 길이일 수 있다. 제어 반도체 패턴(AL1) 및 화소 반도체 패턴(ALP)이 각각 산화물 반도체인 몇몇 실시예에서, 제어 반도체 패턴(AL1) 및 화소 반도체 패턴(ALP)은 소스-드레인 전압 스트레스에 취약한 문제가 있다. 특히, 소스-드레인 전압 스트레스에 의한 반도체 패턴의 열화 불량은 화소 트랜지스터(TP)에 비해 높은 전압이 인가되는 제어 트랜지스터(T1)에서 더 심화될 수 있다. 본 실시예에 따른 표시 장치(1)의 배선 기판(100)은 제어 트랜지스터(T1)의 제1 채널 길이(Lc1)를 화소 트랜지스터(TP)의 제2 채널 길이(Lc2) 보다 크게 형성하여 제어 트랜지스터(T1)에서 발생하는 열화 불량을 최소화할 수 있다.
제1 채널 길이(Lc1)는 약 5.5㎛ 이상일 수 있다. 제1 채널 길이(Lc1)를 5.5㎛ 이상으로 형성하여 제어 소스 패턴(SE1)과 제어 드레인 패턴(DE1) 간에 형성되는 수평 방향 전기장에 의한 제어 드레인 패턴(DE1) 부근에서의 전자 트랩으로 인한 제어 반도체 패턴(AL1)의 열화를 방지할 수 있고, 제어 트랜지스터(T1)의 드레인 전류 유지율을 향상시킬 수 있다. 예를 들어, 본 실시예에 따른 제어 트랜지스터(T1)의 드레인 전류 유지율은 약 95.0% 이상, 또는 약 95.5% 이상, 또는 약 96.0% 이상일 수 있다.
또, 제어 게이트 패턴(GE1), 제어 반도체 패턴(AL1) 및 제어 드레인 패턴(DE1)이 중첩하는 길이, 즉 제1 중첩 길이(LV1)는, 화소 게이트 패턴(GEP), 화소 반도체 패턴(ALP) 및 화소 드레인 패턴(DEP)이 중첩하는 길이, 즉 제2 중첩 길이(LV2) 보다 클 수 있다. 본 명세서에서, '드레인 패턴의 중첩 길이'는 드레인 패턴이 반도체 패턴 및 게이트 패턴과 동시에 중첩하는 길이로서, 드레인 패턴을 통해 흐르는 전류 방향을 따라 측정한 길이를 의미한다. 또, 게이트 패턴이 반도체 패턴 보다 큰 예시적인 실시예에서, '드레인 패턴의 중첩 길이'는 드레인 패턴과 반도체 패턴의 중첩 길이를 의미할 수 있다. 예를 들어, 제1 중첩 길이(LV1) 및 제2 중첩 길이(LV2)는 각각 제1 방향(X)을 따라 측정한 길이일 수 있다.
본 실시예에 따른 표시 장치(1)의 배선 기판(100)은 제어 트랜지스터(T1)의 제1 중첩 길이(LV1)를 화소 트랜지스터(TP)의 제2 중첩 길이(LV2) 보다 크게 형성하여 제어 트랜지스터(T1)에서 발생하는 열화 불량을 최소화할 수 있다.
제1 중첩 길이(LV1)는 제1 채널 길이(Lc1) 보다 작을 수 있다. 몇몇 실시예에서, 제1 중첩 길이(LV1)는 약 4.5㎛ 이상일 수 있다. 제1 중첩 길이(LV1)를 4.5㎛ 이상으로 형성하여 제어 드레인 패턴(DE1) 부근에서의 전자 트랩으로 인한 제어 반도체 패턴(AL1)의 열화를 방지할 수 있고, 제어 트랜지스터(T1)의 드레인 전류 유지율을 향상시킬 수 있다.
또한, 제어 트랜지스터(T1)의 제어 반도체 패턴(AL1)에 형성되는 채널의 폭, 즉 제1 채널 폭(Wc1)은 화소 트랜지스터(TP)의 화소 반도체 패턴(ALP)에 형성되는 채널의 폭, 즉 제2 채널 폭(Wc2) 보다 클 수 있다. 본 명세서에서, '채널 폭'은 소스 패턴과 드레인 패턴 사이에 전류가 흐르는 채널의 너비를 의미한다. 예를 들어, 제어 소스 패턴(SE1)이 제어 드레인 패턴(DE1)을 부분적으로 둘러싸는 형상인 예시적인 실시예에서, 제1 채널 폭(Wc1)은 대략 제1 중첩 길이(Lv1)의 두 배와 제어 드레인 패턴(DE1)의 폭(WD1)을 합한 길이를 의미할 수 있다. 또, 화소 소스 패턴(SEP)이 화소 소스 패턴(SEP)이 화소 드레인 패턴(DEP)을 부분적으로 둘러싸는 형상인 예시적인 실시예에서, 제2 채널 폭(Wc2)은 대략 제2 중첩 길이(Lv2)의 두 배와 화소 드레인 패턴(DEP)의 폭(WD2)을 합한 길이를 의미할 수 있다. 본 실시예에 따른 표시 장치(1)의 배선 기판(100)은 제어 트랜지스터(T1)의 제1 채널 폭(Wc1)을 화소 트랜지스터(TP)의 제2 채널 폭(Wc2) 보다 크게 형성하여 제어 트랜지스터(T1)에서 발생하는 열화 불량을 최소화할 수 있다.
제1 채널 폭(Wc1)은 제1 중첩 길이(Lv1) 보다 클 수 있다. 또, 제1 채널 폭(Wc1)은 제1 채널 길이(Lc1) 보다 클 수 있다. 예를 들어, 제1 채널 폭(Wc1)은 제1 중첩 길이(Lv1)의 세 배 미만일 수 있다. 더 상세한 예를 들어, 제1 채널 폭(Wc1)은 제1 채널 길이(Lc1)의 두 배 미만일 수 있다. 몇몇 실시예에서, 제1 채널 폭(Wc1)은 약 10㎛ 이상일 수 있다. 제1 채널 폭(Wc1)을 10㎛ 이상으로 형성하여 제어 드레인 패턴(DE1) 부근에서의 전자 트랩으로 인한 제어 반도체 패턴(AL1)의 열화를 방지할 수 있고, 제어 트랜지스터(T1)의 드레인 전류 유지율을 향상시킬 수 있다.
이하, 본 발명의 다른 실시예에 따른 배선 기판 및 표시 장치에 대하여 설명한다. 다만, 앞서 설명한 일 실시예에 따른 배선 기판(100) 및 표시 장치(1)와 동일한 구성에 대한 설명은 생략하며, 이는 첨부된 도면으로부터 본 기술분야에 속하는 통상의 기술자에게 명확히 이해될 수 있을 것이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치(2)의 제어 트랜지스터(T1')와 화소 트랜지스터(TP)의 비교단면도이다.
도 12를 참조하면, 본 실시예에 따른 표시 장치(2)의 배선 기판(100')의 제어 트랜지스터(T1')의 제어 게이트 패턴(GE1')과 제어 반도체 패턴(AL1')이 중첩하는 평면상 면적은, 제어 반도체 패턴(AL1')이 차지하는 평면상 면적 보다 작은 점이 도 1 등의 실시예에 따른 표시 장치(1) 및 배선 기판(100)과 상이한 점이다.
예시적인 실시예에서, 제어 반도체 패턴(AL1')은 제어 게이트 패턴(GE1')을 완전히 커버할 수 있다. 예를 들어, 제어 반도체 패턴(AL1')은 제어 게이트 패턴(GE1')의 측면의 적어도 일부를 커버할 수 있다.
또, 제어 게이트 패턴(GE1'), 제어 반도체 패턴(AL1') 및 제어 드레인 패턴(DE1')이 중첩하는 길이, 즉 제1 중첩 길이(Lv1)는 화소 게이트 패턴(GEP), 화소 반도체 패턴(ALP) 및 화소 드레인 패턴(DEP)이 중첩하는 길이, 즉 제2 중첩 길이 보다 클 수 있다. 게이트 패턴이 반도체 패턴 보다 작은 예시적인 실시예에서, '드레인 패턴의 중첩 길이'는 드레인 패턴과 게이트 패턴의 중첩 길이를 의미할 수 있다.
본 실시예에 따른 표시 장치(2)의 제어 트랜지스터(T1')는 제어 반도체 패턴(AL1')이 상대적으로 넓은 면적을 갖도록 함으로써 제어 드레인 패턴(DE1')과 제어 반도체 패턴(AL1') 간의 중첩 길이를 확보할 수 있고, 제어 드레인 패턴(DE1')으로부터 제어 반도체 패턴(AL1') 측으로 형성되는 수직 방향 전기장이 제어 반도체 패턴(AL1')에 미치는 영향을 더욱 최소화할 수 있다.
그 외 표시 장치(2)의 다른 구성들, 및 제어 트랜지스터(T1')의 제1 채널 길이, 제1 채널 폭 및 화소 트랜지스터(TP)에 대해서는 앞서 설명한 바 있으므로 중복되는 설명은 생략한다.
이하, 제조예와 비교예 및 실험예를 더 참조하여 본 발명에 대해 더욱 상세하게 설명한다.
< 제조예 1>
도 9와 같이 게이트 패턴, 반도체 패턴, 소스 패턴 및 드레인 패턴을 포함하는 박막 트랜지스터를 제조하였다. 게이트 패턴은 티타늄/구리 이중층 구조를 가지고, 구리 패턴층의 두께는 약 2,000Å였다. 또, 반도체 패턴은 인듐-갈륨-아연-산소(IGZO)을 포함하였다. 반도체 패턴의 두께는 약 500Å였다. 소스 패턴 및 드레인 패턴은 몰리브덴/구리 이중층 구조를 가지고, 몰리브덴 패턴층의 두께는 약 500Å였다.
또한, 전류의 흐름 방향을 따라 측정한 소스 패턴과 드레인 패턴의 이격 거리(즉, 채널 길이)는 5.5㎛였다. 또, 전류의 흐름 방향을 따라 측정한 드레인 패턴, 반도체 패턴 및 게이트 패턴의 중첩 길이(즉, 드레인 패턴의 중첩 길이)는 4.5㎛였다. 전류의 흐름 방향에 수직한 방향을 따라 측정한 채널의 폭은 10㎛였다.
< 제조예 2>
채널 길이를 4.5㎛로 변경한 것을 제외하고는 제조예 1과 동일한 방법으로 박막 트랜지스터를 제조하였다.
< 비교예 1>
드레인 패턴의 중첩 길이를 3㎛로 변경한 것을 제외하고는 제조예 2와 동일한 방법으로 박막 트랜지스터를 제조하였다.
< 비교예 2>
드레인 패턴의 중첩 길이를 2㎛로 변경한 것을 제외하고는 제조예 2와 동일한 방법으로 박막 트랜지스터를 제조하였다.
< 비교예 3>
채널 폭을 4㎛로 변경한 것을 제외하고는 제조예 2와 동일한 방법으로 박막 트랜지스터를 제조하였다.
< 비교예 4>
채널 폭을 2㎛로 변경한 것을 제외하고는 제조예 2와 동일한 방법으로 박막 트랜지스터를 제조하였다.
< 실험예 1>
제조예 1 및 제조예 2에 따른 박막 트랜지스터의 드레인 전류 유지율을 측정하고, 그 결과를 도 13에 나타내었다. 또, 제조예 1 및 제조예 2에 따른 박막 트랜지스터의 게이트-소스 전압(VGS)에 대한 드레인 전류(ID) 특성을 각각 도 16 및 도 17에 나타내었다. 제조예 1에 따른 박막 트랜지스터의 드레인 전류 유지율은 약 96.4%이고, 제조예 2에 따른 박막 트랜지스터의 드레인 전류 유지율은 약 57.1%였다.
박막 트랜지스터터의 게이트 패턴에 20V의 전압을 인가하고, 소스 패턴에 65V의 전압을 인가한 후 초기 드레인 전류(ID0)를 측정하고, 게이트 패턴과 소스 패턴에 전압을 1시간 동안 인가한 후의 드레인 전류(ID)를 측정하였다. 드레인 전류 유지율은 초기 드레인 전류에 대한 드레인 전류의 비율(ID/ID0)로 나타낼 수 있다.
< 실험예 2>
제조예 2, 비교예 1 및 비교예 2에 따른 박막 트랜지스터의 드레인 전류 유지율을 측정하고, 그 결과를 도 14에 나타내었다. 또, 비교예 2에 따른 박막 트랜지스터의 게이트-소스 전압(VGS)에 대한 드레인 전류(ID) 특성을 도 18에 나타내었다. 비교예 2에 따른 박막 트랜지스터의 드레인 전류 유지율은 약 22.9%였다.
< 실험예 3>
제조예 2, 비교예 3 및 비교예 4에 따른 박막 트랜지스터의 드레인 전류 유지율을 측정하고, 그 결과를 도 15에 나타내었다.
우선 도 13을 참조하면, 제조예 1 및 제조예 2에 따른 박막 트랜지스터는 모두 상대적으로 우수한 드레인 전류 유지율을 갖는 것을 확인할 수 있다. 특히 채널 길이가 드레인 패턴 중첩 길이보다 크고, 채널 폭이 채널 길이의 두 배 미만인 제조예 1에 따른 박막 트랜지스터의 경우 96.4% 이상의 드레인 전류 유지율을 갖는 것을 확인할 수 있다.
본 발명이 이에 제한되는 것은 아니나, 채널 길이가 증가함에 따라 소스 패턴과 드레인 패턴 사이에 형성되는 수평 방항 전기장(lateral electric field)를 완화할 수 있고, 따라서 반도체 패턴의 가속된 캐리어에 의해 드레인 패턴과 반도체 패턴 간의 접촉면이 열화되는 것을 억제할 수 있다.
다음으로 도 14를 참조하면, 비교예 1 및 비교예 2에 따른 박막 트랜지스터에 비해 제조예 2에 따른 박막 트랜지스터가 우수한 드레인 전류 유지율을 갖는 것을 확인할 수 있다. 즉, 채널 폭 및 채널 길이가 동일한 경우에도, 채널 폭이 드레인 패턴의 중첩 길이의 세 배 미만인 제조예 2에 따른 박막 트랜지스터는 그렇지 않은 박막 트랜지스터에 비해 우수한 드레인 전류 유지율을 갖는 것을 확인할 수 있다.
본 발명이 이에 제한되는 것은 아니나, 드레인 패턴의 중첩 길이가 증가함에 따라 드레인 패턴으로부터 반도체 패턴 측으로 형성되는 수직 방향 전기장이 드레인 패턴과 반도체 패턴 간의 접촉면의 단위 면적에 미치는 영향을 최소화할 수 있고, 나아가 게이트 절연층에 전자가 트랩되는 것을 억제할 수 있다.
다음으로 도 15를 참조하면, 비교예 3 및 비교예 4에 따른 박막 트랜지스터에 비해 제조예 2에 따른 박막 트랜지스터가 우수한 드레인 전류 유지율을 갖는 것을 확인할 수 있다. 즉, 채널 길이 및 드레인 패턴 중첩 길이가 동일한 경우에도, 채널 폭이 채널 길이 및 드레인 패턴 중첩 길이보다 큰 제조예 2에 따른 박막 트랜지스터는 그렇지 않은 박막 트랜지스터에 비해 우수한 드레인 전류 유지율을 갖는 것을 확인할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1: 표시 장치
101: 배선 기판
200: 대향 기판
400: 인쇄 회로 기판
500: 연성 회로 필름

Claims (19)

  1. 표시 영역 및 비표시 영역이 정의된 표시 장치로서,
    상기 표시 장치는 배선 기판을 포함하되,
    상기 배선 기판은,
    베이스 기판,
    상기 베이스 기판 상에 배치되고 상기 비표시 영역 내에 위치하는 제1 박막 트랜지스터로서, 제1 게이트 패턴, 상기 제1 게이트 패턴 상에 배치되는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되는 제1 소스 패턴 및 상기 제1 반도체 패턴 상에 배치되고 상기 제1 소스 패턴과 이격되는 제1 드레인 패턴을 포함하는 제1 박막 트랜지스터, 및
    상기 베이스 기판 상에 배치되고, 상기 표시 영역 내에 위치하는 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터의 제1 채널 폭은, 상기 제1 게이트 패턴, 상기 제1 반도체 패턴 및 상기 제1 드레인 패턴이 중첩하는 제1 중첩 길이보다 큰 표시 장치.
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 제1 채널 길이는, 상기 제1 중첩 길이보다 크고, 상기 제1 채널 폭보다 작은 표시 장치.
  3. 제2항에 있어서,
    상기 제1 채널 폭은, 상기 제1 중첩 길이의 세 배 미만인 표시 장치.
  4. 제3항에 있어서,
    상기 제1 채널 폭은, 상기 제1 채널 길이의 두 배 미만인 표시 장치.
  5. 제1항에 있어서,
    상기 제1 중첩 길이는 4.5㎛ 이상인 표시 장치.
  6. 제5항에 있어서,
    상기 제1 박막 트랜지스터의 제1 채널 길이는 5.5㎛ 이상인 표시 장치.
  7. 제6항에 있어서,
    상기 제1 박막 트랜지스터의 상기 제1 채널 폭은 10㎛ 이상인 표시 장치.
  8. 제1항에 있어서,
    상기 제1 중첩 길이는 제1 방향으로의 길이이고,
    상기 제1 박막 트랜지스터의 제1 채널 길이는 상기 제1 방향과 교차하는 제2 방향으로의 길이인 표시 장치.
  9. 제1항에 있어서,
    상기 제1 반도체 패턴은 산화물 반도체를 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 반도체 패턴은 인듐-갈륨-아연-산소(IGZO)를 포함하고,
    상기 제1 드레인 패턴은, 상기 제1 반도체 패턴과 맞닿고 몰리브덴을 포함하는 제1 패턴층, 및 상기 제1 패턴층 상에 배치되고 구리를 포함하는 제2 패턴층을 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 반도체 패턴의 두께는 400Å 이상이고,
    상기 제1 패턴층의 두께는 500Å 이하인 표시 장치.
  12. 제11항에 있어서,
    상기 제1 박막 트랜지스터의 드레인 전류(drain current) 유지율은 96.0% 이상인 표시 장치.
  13. 제1항에 있어서,
    상기 제2 박막 트랜지스터는, 제2 게이트 패턴, 상기 제2 게이트 패턴 상에 배치되는 제2 반도체 패턴, 상기 제2 반도체 패턴 상에 배치되는 제2 소스 패턴 및 상기 제2 반도체 패턴 상에 배치되고 상기 제2 소스 패턴과 이격되는 제2 드레인 패턴을 포함하고,
    상기 제1 채널 폭은, 상기 제2 박막 트랜지스터의 제2 채널 폭 보다 크고,
    상기 제1 중첩 길이는, 상기 제2 게이트 패턴, 상기 제2 반도체 패턴 및 상기 제2 드레인 패턴이 중첩하는 제2 중첩 길이 보다 크고,
    상기 제1 박막 트랜지스터의 제1 채널 길이는, 상기 제2 박막 트랜지스터의 제2 채널 길이 보다 큰 표시 장치.
  14. 제13항에 있어서,
    상기 제1 게이트 패턴과 상기 제1 소스 패턴은 전기적으로 연결되고,
    상기 제2 게이트 패턴과 상기 제2 소스 패턴은 절연된 표시 장치.
  15. 제13항에 있어서,
    상기 제1 게이트 패턴과 상기 제1 반도체 패턴이 중첩하는 평면상 면적은, 상기 제1 반도체 패턴이 차지하는 평면상 면적 보다 작고,
    상기 제2 게이트 패턴과 상기 제2 반도체 패턴이 중첩하는 평면상 면적은, 상기 제2 게이트 패턴이 차지하는 평면상 면적 보다 작은 표시 장치.
  16. 제13항에 있어서,
    상기 배선 기판은,
    상기 제1 박막 트랜지스터를 포함하는 복수의 스캔 구동 스테이지들을 포함하는 스캔 구동부, 및
    상기 스캔 구동 스테이지의 출력 신호를 상기 제2 게이트 패턴에 전달하는 복수의 스캔 배선들을 더 포함하고,
    k번째 스캔 구동 스테이지(k는 2 이상의 정수)의 상기 제1 박막 트랜지스터의 상기 제1 게이트 패턴 및 상기 제1 소스 패턴에는, k-1번째 스캔 구동 스테이지의 캐리 신호가 인가되는 표시 장치.
  17. 제16항에 있어서,
    상기 스캔 구동 스테이지는 제1 커패시터 전극 및 제2 커패시터 전극을 포함하는 충전 커패시터를 더 포함하고,
    상기 제1 커패시터 전극에는 상기 제1 박막 트랜지스터의 상기 제1 드레인 패턴의 드레인 전압이 충전되고,
    상기 제2 커패시터 전극에는 상기 스캔 배선의 게이트 전압이 충전되는 표시 장치.
  18. 제1항에 있어서,
    상기 제1 박막 트랜지스터와 중첩하지 않고, 상기 제2 박막 트랜지스터와 중첩하는 액정층; 및
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터와 중첩하는 대향 기판을 더 포함하는 표시 장치.
  19. 베이스 기판;
    상기 베이스 기판 상에 배치되는 제1 박막 트랜지스터로서, 제1 게이트 패턴, 상기 제1 게이트 패턴 상에 배치되는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되는 제1 소스 패턴 및 상기 제1 반도체 패턴 상에 배치되고 상기 제1 소스 패턴과 이격되는 제1 드레인 패턴을 포함하는 제1 박막 트랜지스터; 및
    상기 베이스 기판 상에 배치되는 제2 박막 트랜지스터를 포함하되,
    상기 제1 박막 트랜지스터의 제1 채널 폭은, 상기 제1 게이트 패턴, 상기 제1 반도체 패턴 및 상기 제1 드레인 패턴이 중첩하는 제1 중첩 길이보다 큰 배선 기판.
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