CN112447150A - 显示装置 - Google Patents

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Abstract

提供了一种显示装置。所述显示装置包括：第一基底，包括设置在非显示区域中的栅极驱动器；以及第二基底，包括设置为与第一基底分开的共电极，栅极驱动器包括：第一时钟布线和第二时钟布线，被配置为分别供应第一时钟信号和第二时钟信号；第一级和第二级，被配置为分别接收第一时钟信号和第二时钟信号；第一连接线，连接第一时钟布线和第一级；第二连接线，连接第二时钟布线和第二级；第一接触部分，连接第一时钟布线和第一连接线；以及第二接触部分，连接第二时钟布线和第二连接线。共电极包括：第一开口和第二开口，分别对应于第一接触部分和第二接触部分。第一开口和第二开口在平面图中具有不同的尺寸。

Description

显示装置
本申请要求于2019年8月27日提交的第10-2019-0105226号韩国专利申请的优先权和权益，该韩国专利申请出于所有目的通过引用包含于此，如同在此充分阐述的一样。
技术领域
发明的示例性实施例总体上涉及一种显示装置，更具体地，涉及一种包括集成在基底上的栅极驱动器的显示装置。
背景技术
随着显示装置的发展，正在使用各种显示装置，并且液晶显示器(LCD)和有机发光二极管(OLED)显示器是代表性的显示装置。
液晶显示器(LCD)是当前使用的各种显示装置中的一种。液晶显示器(LCD)通过调节透射过液晶分子的光的透射率来显示灰度。
液晶显示器(LCD)包括输出栅极信号以选择多个像素的栅极驱动器。栅极驱动器包括多个级，并且每个级通过接收时钟信号来操作。每个级和施加时钟信号的时钟布线与基底上的像素一起形成。
本背景技术部分中公开的上述信息仅用于理解发明构思的背景技术，因此，其可能包含不构成现有技术的信息。
发明内容
根据发明的示例性实施例构造的装置/方法能够提供一种显示装置，其中，通过将由连接到每个级的不同时钟布线产生的电容的差异设定或限制为预定电平或更小，从而将从每个级输出的栅极信号保持为基本恒定的值。
发明构思的附加特征将在下面的描述中被阐述，并且部分地将通过描述而明显，或者可以通过发明构思的实践而获知。
根据发明的一个或更多个示例性实施例，显示装置包括：第一基底，包括显示区域和非显示区域，第一基底包括设置在非显示区域中的栅极驱动器；以及第二基底，包括共电极，第二基底设置为与第一基底分开，其中，栅极驱动器包括：第一时钟布线，被配置为供应第一时钟信号；第二时钟布线，被配置为供应不同于第一时钟信号的第二时钟信号；第一级，被配置为从第一时钟布线接收第一时钟信号；第二级，被配置为从第二时钟布线接收第二时钟信号；第一连接线，连接第一时钟布线和第一级；第二连接线，连接第二时钟布线和第二级；第一接触部分，电连接第一时钟布线和第一连接线；以及第二接触部分，电连接第二时钟布线和第二连接线，其中，共电极包括：第一开口，对应于第一接触部分；以及第二开口，对应于第二接触部分，并且其中，第一开口和第二开口在平面图中具有不同的尺寸。
第一基底还可以包括栅极导电层，所述栅极导电层包括第一时钟布线和第二时钟布线。
第一基底还可以包括数据导电层，所述数据导电层包括第一连接线和第二连接线。
第一基底还可以包括像素电极层，所述像素电极层包括第一接触部分和第二接触部分。
显示装置还可以包括：第一绝缘层，设置在栅极导电层和数据导电层之间；以及第二绝缘层，设置在数据导电层和像素电极层之间。可以在第一绝缘层和第二绝缘层中形成开口，开口分别暴露第一时钟布线的一部分、第二时钟布线的一部分、第一连接线的一部分和第二连接线的一部分。第一接触部分分别通过第一绝缘层和第二绝缘层的暴露第一时钟布线的所述一部分和第一连接线的所述一部分的开口将第一时钟布线和第一连接线连接。第二接触部分分别通过第一绝缘层和第二绝缘层的暴露第二时钟布线的所述一部分和第二连接线的所述一部分的开口将第二时钟布线和第二连接线连接。
第一开口具有比第一接触部分大的平面面积，第二开口具有比第二接触部分大的平面面积，并且共电极可以在平面图中不与第一接触部分和第二接触部分叠置。
显示装置还可以包括设置在第一连接线和第二连接线下方的半导体层。
第一连接线包括沿第一方向延伸的第一部分和从第一部分弯曲的沿第二方向延伸的第二部分，第一连接线的第二部分与第一时钟布线叠置。第二连接线可以包括沿第一方向延伸的第一部分和从第一部分弯曲的沿第二方向延伸的第二部分，第二连接线的第二部分与第二时钟布线叠置。
可以在第一时钟布线和第二时钟布线中形成开口，使得光可以透射通过所述开口。
具有使能电平的第一时钟信号的至少一部分可以与具有使能电平的第二时钟信号的一部分叠置。
第一时钟布线可以距离第一级第一距离，并且第二时钟布线可以距离第二级第二距离。第一开口可以在平面图中大于第二开口，并且第一距离可以大于第二距离。
第一连接线和第二连接线中的至少一条包括附加电阻器。第一连接线和第二连接线可以具有相同的电阻，并且附加电阻器可以被配置为补偿由于第一距离和第二距离之间的差异而导致的第一连接线和第二连接线之间的电阻差异。
栅极驱动器还可以包括：第三时钟布线，被配置为供应第三时钟信号；第三级，被配置为从第三时钟布线接收第三时钟信号；第三连接线，连接第三时钟布线和第三级；以及第三接触部分，电连接第三时钟布线和第三连接线。共电极还可以包括：第三开口，对应于第三接触部分，并且在平面图中，第三开口可以具有与第一开口和第二开口中的一个的尺寸相同的尺寸。
栅极驱动器还可以包括：第三时钟布线，被配置为供应第三时钟信号；第四时钟布线，被配置为供应第四时钟信号；第三级，被配置为从第三时钟布线接收第三时钟信号；第四级，被配置为从第四时钟布线接收第四时钟信号；第三连接线，连接第三时钟布线和第三级；第四连接线，连接第四时钟布线和第四级；第三接触部分，电连接第三时钟布线和第三连接线；以及第四接触部分，电连接第四时钟布线和第四连接线，第一开口可以对应于第三接触部分，并且第二开口可以对应于第四接触部分。
根据发明的一个或更多个示例性实施例，显示装置包括：第一基底，包括显示区域和非显示区域，第一基底包括设置在非显示区域中的栅极驱动器；以及第二基底，包括共电极，第二基底设置为与第一基底分开，其中，栅极驱动器包括：多条时钟布线，被配置为供应多个时钟信号；多个级，被配置为分别从多条时钟布线接收多个时钟信号；以及多条连接线，将多条时钟布线分别与多个级电连接，其中，共电极包括与多条连接线和多条时钟布线可以电连接的部分对应的多个开口，并且其中，多个开口包括第一开口和第二开口，在平面图中，第一开口距离多个级比第二开口距离多个级远，并且第一开口可以大于第二开口。
多条时钟布线包括：第一时钟布线，被配置为传输多个时钟信号；以及第二时钟布线，被配置为传输多个反相时钟信号，多个反相时钟信号相对于多个时钟信号反相。
时钟布线的总数可以是八、十二和十六中的一者。
栅极驱动器还可以包括低电压布线和起始信号布线。
起始信号布线的数量可以是时钟布线的数量的一半。
多条连接线还可以包括具有与级和多条时钟布线之间的距离差异对应的长度的多个附加电阻器。
根据示例性实施例，形成在共电极中的开口可以具有不同的尺寸，以将连接到相应的级的时钟布线连接部分与共电极之间的电容差异减小到预定值或更小。结果，输入到级的时钟信号可以具有减小的延迟。因此，它在每个级处输出恒定的栅极信号。
将理解的是，前面的总体描述和下面的详细描述都是示例性的和解释性的，并且旨在提供对如所要求的发明的进一步解释。
附图说明
附图示出了发明的示例性实施例，并且与描述一起用于解释发明构思，其中，附图被包括以提供对发明的进一步理解，并且附图包含在本说明书中并构成本说明书的一部分。
图1是根据示例性实施例的显示装置的俯视平面图。
图2是栅极驱动器的多个级与布线部分的布线的连接关系的框图。
图3是施加到图2的栅极驱动器的时钟信号的波形图。
图4是根据示例性实施例的与栅极驱动器连接的布线部分的俯视平面图。
图5A、图5B、图5C和图5D是图4中所示的四个第一时钟布线连接部分的剖视图。
图6是根据示例性实施例的级的等效电路图。
图7是示出图6的级的输入信号和输出信号的波形。
图8是栅极驱动器的多个级与布线部分之间的连接关系的框图。
图9是施加到图8的栅极驱动器的时钟信号的波形图。
图10是级的输入信号和输出信号的波形图。
图11是根据另一示例性实施例的与栅极驱动器连接的布线部分的俯视平面图。
图12A、图12B、图12C、图12D、图12E和图12F是图11中所示的六个第一时钟布线连接部分的剖视图。
图13是另一示例性实施例中的与栅极驱动器连接的布线部分的俯视平面图。
图14A、图14B、图14C和图14D是图13中所示的四个时钟布线连接部分的剖视图。
图15是示出根据另一示例性实施例的与栅极驱动器连接的布线部分的俯视平面图。
图16A、图16B、图16C、图16D、图16E和图16F是图15中所示的六个时钟布线连接部分的剖视图。
具体实施方式
在下面的描述中，出于解释的目的，阐述了许多具体细节，以提供对发明的各种示例性实施例或实施方式的彻底的理解。如这里使用的“实施例”和“实施方式”是作为采用这里公开的发明构思中的一个或更多个的装置或方法的非限制性示例的可互换的词语。然而，明显的是，可以在没有这些具体细节或者具有一个或更多个等同布置的情况下来实施各种示例性实施例。在其他情况下，为了避免使各种示例性实施例不必要地模糊，以框图形式示出了公知的结构和装置。此外，各种示例性实施例可以不同，但不必是排他的。例如，在不脱离发明构思的情况下，示例性实施例的具体形状、构造和特性可以在另一示例性实施例中使用或实现。
除非另有说明，否则示出的示例性实施例将被理解为提供可以在实践中实现发明构思的一些方式的不同细节的示例性特征。因此，除非另有说明，否则在不脱离发明构思的情况下，可以对各种实施例的特征、组件、模块、层、膜、面板、区域和/或方面等(在下文中，单独地或共同地称作“元件”或“多个元件”)进行另外组合、分离、互换和/或重新布置。
通常提供附图中的交叉影线和/或阴影的使用来使相邻元件之间的边界清晰。如此，除非有说明，否则交叉影线或阴影的存在与否都不传达或表示对特定材料、材料性质、尺寸、比例、示出的元件之间的共性和/或元件的任何其他特性、属性、性质等的任何偏好或需求。此外，在附图中，出于清楚和/或描述的目的，可以夸大元件的尺寸和相对尺寸。当可以不同地实施示例性实施例时，可以不同于所描述的顺序来执行特定的工艺顺序。例如，可基本上同时执行两个连续描述的工艺，或者可按照与所描述的顺序相反的顺序来执行两个连续描述的工艺。此外，同样的附图标记表示同样的元件。
当元件或层被称作“在”另一元件或层“上”、“连接到”或者“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或者直接结合到所述另一元件或层，或者可以存在中间元件或中间层。然而，当元件或层被称作“直接在”另一元件或层“上”、“直接连接到”或者“直接结合到”另一元件或层时，不存在中间元件或中间层。为此，术语“连接”可以指具有或不具有中间元件的物理连接、电连接和/或流体连接。出于本公开的目的，“X、Y和Z中的至少一个(者/种)”和“从由X、Y和Z构成的组中选择的至少一个(者/种)”可以被解释为仅X、仅Y、仅Z或者X、Y和Z中的两个(者/种)或更多个(者/种)的任何组合，诸如以XYZ、XYY、YZ和ZZ为例。如这里使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和全部组合。
虽然这里可以使用术语“第一”、“第二”等来描述各种类型的元件，但是这些元件不应该受这些术语限制。这些术语用来将一个元件与另一元件区分开。因此，在不脱离公开的教导的情况下，可以将下面讨论的第一元件命名为第二元件。
出于描述的目的，在这里可以使用诸如“在……之下”、“在……下方”、“在……下面”、“下”、“在……上方”、“上”、“在……之上”、“较高的”、“侧”(例如，如在“侧壁”中)等的空间相对术语，从而来描述如附图中示出的一个元件与另一(其他)元件的关系。空间相对术语意图包括设备在使用、操作和/或制造中除了附图中描绘的方位之外的不同方位。例如，如果附图中的设备被翻转，则被描述为“在”其他元件或特征“下方”或“之下”的元件随后将被定位为“在”所述其他元件或特征“上方”。因此，示例性术语“在……下方”可以包括上方和下方两种方位。此外，设备可以被另外定位(例如，旋转90度或者在其他方位处)，如此相应地解释这里使用的空间相对描述语。
这里使用的术语是出于描述特定实施例的目的，而不意图进行限制。如这里使用的，除非上下文另外清楚地指出，否则单数形式“一”、“一个(种/者)”和“所述(该)”也意图包括复数形式。此外，当在本说明书中使用术语“包含”和/或“包括”以及它们的变型时，说明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组，但是不排除存在或附加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。还注意的是，如这里所使用的，术语“基本上”、“约(大约)”和其他类似术语用作近似术语而不用作程度术语，并且如此用于说明本领域普通技术人员将认识到的在测量值、计算值和/或提供值中的固有偏差。
这里参照作为理想化的示例性实施例和/或中间结构的示意图的剖视图和/或分解图来描述各种示例性实施例。如此，将预料到例如由制造技术和/或公差引起的图示的形状的变化。因此，这里公开的示例性实施例应不必被解释为局限于区域的具体示出的形状，而是将包括由例如制造导致的形状的偏差。以这样的方式，附图中示出的区域本质上可以是示意性的，这些区域的形状可不反映装置的区域的实际形状，如此，不必意图进行限制。
如本领域中惯常的，用功能块、单元和/或模块，一些示例性实施例被描述并在附图中示出。本领域技术人员将理解的是，这些块、单元和/或模块通过可使用基于半导体的制造技术或其他制造技术而形成的电子(或光学)电路(诸如，逻辑电路、分立组件、微处理器、硬线电路、存储器元件、布线连接等)被物理实现。在通过微处理器或其他类似的硬件来实施块、单元和/或模块的情况下，可以利用软件(例如，微代码)对它们进行编程和控制，以执行在此所讨论的各种功能，并且可以可选地通过固件和/或软件来驱动它们。还预期的是，每个块、单元和/或模块可以通过专用硬件实施，或者作为执行某些功能的专用硬件和执行其他功能的处理器(例如，一个或更多个编程的微处理器和相关电路)的组合来实施。此外，在不脱离发明构思的范围的情况下，一些示例性实施例的每个块、单元和/或模块可以物理地分离成两个或更多个交互的且分立的块、单元和/或模块。此外，在不脱离发明构思的范围的情况下，一些示例性实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
在本说明书中，短语“在平面上”指在平面图中从顶部观看目标部分，并且短语“在剖面上”指观看通过从侧面竖直切割目标部分而形成的剖面。
除非另有定义，否则这里所使用的所有术语(包括技术术语和科学术语)具有与本公开作为其一部分的领域的普通技术人员所通常理解的含义相同的含义。术语(诸如通用字典中定义的术语)应该被解释为具有与其在相关领域的背景中的含义一致的含义，并且不应该以理想化或过于形式化的含义来解释，除非这里清楚地如此定义。
图1是根据示例性实施例的显示装置的俯视平面图。
根据示例性实施例的显示装置包括显示面板DP、栅极驱动器100、数据驱动器200和信号控制器300。
显示面板DP是液晶面板，并且包括第一基底DS1(在下文中，也称为下基底)、第二基底DS2(在下文中，也称为上基底)以及设置在第一基底DS1与第二基底DS2之间的液晶层。在平面上，显示面板DP被划分成由多个像素PX11至PXnm显示图像的显示区域DA以及围绕显示区域DA的非显示区域NDA。显示区域DA包括全部的第一基底DS1、第二基底DS2和液晶层，非显示区域NDA可以不包括第一基底DS1、第二基底DS2和液晶层中的至少一者。
显示面板DP包括在第一基底DS1上的多条栅极线GL1至GLn以及与栅极线GL1至GLn交叉的多条数据线DL1至DLm。多条栅极线GL1至GLn与栅极驱动器100连接。多条数据线DL1至DLm连接到数据驱动器200。在图1中，示出了多条栅极线GL1至GLn中的一些栅极线和多条数据线DL1至DLm中的一些数据线。
多条栅极线GL1至GLn和多条数据线DL1至DLm分别与多个像素PX11至PXnm连接。在图1的示例性实施例中，一条栅极线和一条数据线与一个像素连接，但这不是限制性的。在图1中，示出了多个像素PX11至PXnm之中的一些像素。
多个像素PX11至PXnm可以根据显示颜色被分类为多个组。多个像素PX11至PXnm可以显示原色中的一种。原色可以包括红色、绿色和蓝色。另一方面，这不是限制性的，并且原色还可以包括诸如黄色、青色、品红色、白色等的各种颜色。
栅极驱动器100和数据驱动器200从信号控制器300接收控制信号。信号控制器300可以安装在主电路板MCB上。信号控制器300从外部图形控制器(未示出)接收图像数据和控制信号(同步信号、时钟信号、使能信号等)。所接收的控制信号中的一些被传输到栅极驱动器100，并且一些其他控制信号和图像数据被传输到数据驱动器200。
首先，栅极驱动器100基于通过信号线GSL从信号控制器300接收的控制信号(下文中，栅极控制信号)产生栅极信号，并将栅极信号输出到多条栅极线GL1至GLn。栅极驱动器100可以通过薄膜工艺与多个像素PX11至PXnm在同一工艺中形成在第一基底DS1上。例如，栅极驱动器100可以以非晶硅TFT栅极驱动电路(ASG)或氧化物半导体TFT栅极驱动电路(OSG)的形式安装在非显示区域NDA中。
图1示例性地示出了连接到多条栅极线GL1至GLn的左端的一个栅极驱动器100。然而，在另一示例性实施例中，可以包括两个栅极驱动电路。两个栅极驱动电路中的一个可以连接到多条栅极线GL1至GLn的左端，另一个栅极驱动电路可以连接到多条栅极线GL1至GLn的右端。另外，两个栅极驱动电路中的一个可以与奇数编号的栅极线连接，另一个可以与偶数编号的栅极线连接。
同时，数据驱动器200根据时序将图像数据改变为数据电压并将数据电压输出到数据线DL1至DLm中的每条。数据驱动器200基于从信号控制器300接收的控制信号(在下文中，数据控制信号)根据从信号控制器300提供的图像数据产生灰度电压。数据驱动器200将灰度电压作为数据电压输出到多条数据线DL1至DLm。
数据电压可以包括相对于共电压具有正值和/或负值的数据电压。在每个时段期间施加到数据线DL1至DLm的数据电压中的一些数据电压可以具有正极性，并且其他数据电压可以具有负极性。数据电压的极性可以以至少一个帧或至少一个线单元来反转，以防止或抑制液晶的劣化。数据驱动器200可以响应于反转信号以帧区段单元产生反转的数据电压。
数据驱动器200可以包括驱动芯片200A和柔性电路板200B，驱动芯片200A安装在柔性电路板200B处。柔性电路板200B将主电路板MCB和第一基底DS1电连接。多个驱动芯片200A处理与多条数据线DL1至DLm之中的对应的数据线对应的数据信号，并将处理后的数据信号提供为数据电压。
图1示例性地示出了载带封装(TCP)类型的数据驱动器200。在另一示例性实施例中，数据驱动器200可以设置为玻璃上芯片(COG)类型，并且可以设置在第一基底DS1的非显示区域NDA中。
另外包括液晶面板的液晶显示器还可以包括未示出的一对偏振器层和背光单元。
在下文中，将参照图2和图3描述栅极驱动器的结构和施加到栅极驱动器的时钟信号。
图2是栅极驱动器的多个级与布线部分的布线的连接关系的框图，图3是施加到图2的栅极驱动器的时钟信号的波形图。
如图2中所示，栅极驱动器100包括多个级。
每个级包括输出端子OUT、进位端子CR、第一输入端子至第五输入端子IN1至IN5、第一电压端子V1和第二电压端子V2。
如图3中所示，每个级与第一时钟布线CK1至CK4中的一条以及第二时钟布线CKB1至CKB4中的一条连接，第一时钟布线CK1至CK4施加有具有不同时序的四个时钟信号CK1'至CK4'，第二时钟布线CKB1至CKB4施加有分别反相的四个反相时钟信号CKB1'至CKB4'。在下文中，第一时钟布线CK1至CK4和第二时钟布线CKB1至CKB4可以被称为时钟布线。
例如，时钟信号CK1'和与时钟信号CK1'反相的反相时钟信号CKB1'可以输入到第一级ST1和第五级ST5。相对于时钟信号CK1'移位1/8个周期的时钟信号CK2'和与时钟信号CK2'反相的反相时钟信号CKB2'可以输入到作为第一级ST1的后一级的第二级ST2和作为第五级ST5的后一级的第六级ST6。相对于时钟信号CK1'移位1/4个周期并且相对于时钟信号CK2'移位1/8个周期的时钟信号CK3'和与时钟信号CK3'反相的反相时钟信号CKB3'可以输入到作为第二级ST2的后一级的第三级ST3和作为第六级ST6的后一级的第七级ST7。相对于时钟信号CK2'移位1/4个周期并且相对于时钟信号CK3'移位1/8个周期的时钟信号CK4'和与时钟信号CK4'反相的反相时钟信号CKB4'可以输入到作为第三级ST3的后一级的第四级ST4和作为第七级ST7的后一级的第八级ST8。第八级ST8之后的级通过上述相同的方法分别与时钟信号CK1'至CK4'中的一个和反相时钟信号CKB1'至CKB4'中的一个连接。
四个时钟信号CK1'至CK4'中的一个和四个反相时钟信号CKB1'至CKB4'中的一个可以分别输入到相应级的输入端子之中的第一输入端子IN1和第二输入端子IN2。
例如，时钟信号CK1'可以输入到第一级ST1的第一输入端子IN1，并且反相时钟信号CKB1'可以输入到第一级ST1的第二输入端子IN2。反相时钟信号CKB1'可以输入到第五级ST5的第一输入端子IN1，时钟信号CK1'可以输入到第五级ST5的第二输入端子IN2。
时钟信号CK1'在t1处具有对应的上升沿。时钟信号CK2'在晚于t1的t2处具有对应的上升沿。时钟信号CK3'在晚于t2的t3处具有对应的上升沿。时钟信号CK4'在晚于t3的t4处具有对应的上升沿。
反相时钟信号CKB1'在晚于t4的t5处具有对应的上升沿。反相时钟信号CKB2'在晚于t5的t6处具有对应的上升沿。反相时钟信号CKB3'在晚于t6的t7处具有对应的上升沿。反相时钟信号CKB4'在晚于t7的t8处具有对应的上升沿。
时钟信号CK1'至CK4'和反相时钟信号CKB1'至CKB4'的占空比可以是50％。反相时钟信号CKB1'是时钟信号CK1'的反相信号，反相时钟信号CKB2'是时钟信号CK2'的反相信号，反相时钟信号CKB3'可以是时钟信号CK3'的反相信号，反相时钟信号CKB4'可以是时钟信号CK4'的反相信号。
如图3中所示，四个时钟信号CK1'至CK4'和四个反相时钟信号CKB1'至CKB4'具有顺序移位1/8个周期的波形。四个时钟信号CK1'至CK4'与四个反相时钟信号CKB1'至CKB4'之间存在叠置部分。即，存在一段存在相同电平的电压的部分。然而，除了时钟信号和反相的反相时钟信号之外，存在一段彼此施加有相同的电平的电压并且相同的电平的电压彼此叠置的部分。
在本示例性实施例中，示例性地描述了均具有不同时序的四个时钟信号和四个反相时钟信号被交替地施加到相应的级，但是本发明不限于此。可选地，均具有不同时序的四个时钟信号可以被施加到相应的级。
图2中所示的多个级ST1至ST14具有从属连接(dependent connection)，并且因此响应于从先前的级输出的进位信号和从后续的级输出的进位信号而操作。每个级通过第三输入端子IN3、第四输入端子IN4和第五输入端子IN5从除当前级之外的级接收进位信号。根据示例性实施例，可以仅包括第三输入端子IN3、第四输入端子IN4和第五输入端子IN5中的一个或两个。
在图2中，详细示出了第三输入端子IN3、第四输入端子IN4和第五输入端子IN5的输入，但是在本示例性实施例中，可以通过第三输入端子IN3从四个级之前的级接收进位信号，可以通过第四输入端子IN4从六个级之后的级接收进位信号，并且可以通过第五输入端子IN5从八个级之后的级接收进位信号。
在本示例性实施例中，多个级ST1至ST14接收第一低电压和第二低电压，例如，第一低电压来自第一低电压布线VSS1，第二低电压来自第二低电压布线VSS2。例如，第一低电压可以输入到第一电压端子V1，并且第二低电压可以输入到第二电压端子V2。
第一低电压和第二低电压可以具有相同或不同的电压电平。例如，第二低电压具有比第一低电压低的电压电平。
在示例性实施例中，多个级ST1至ST14均与多条栅极线GL1至GL14连接，并且栅极信号通过输出端子OUT输出并传输到所连接的栅极线。
每个级包括输出进位信号的进位端子CR，并且从进位端子CR输出的进位信号可以是具有与从输出端子OUT输出的栅极信号相同的时序的信号。
另外，多个级ST1至ST14从对应的先前的级接收进位信号。第一级ST1至第四级ST4接收使栅极驱动器100的驱动开始的起始信号STV1至STV4，而不是接收先前的级的进位信号。起始信号STV1至STV4是顺序地使能的周期性信号。
在下文中，参照图4以及图5A、图5B、图5C和图5D，对形成有与多个级连接的时钟布线(施加时钟信号的第一时钟布线、施加反相时钟信号的第二时钟布线)、施加低电压的布线(在下文中，也称为低电压布线)和施加起始信号的布线(在下文中，也称为起始信号布线)的布线部分的详细结构进行说明。
图4是根据示例性实施例的与栅极驱动器连接的布线部分的俯视平面图，图5A、图5B、图5C和图5D是图4中所示的四个第一时钟布线连接部分的剖视图。
参照图4，相应的级设置在四条第一时钟布线CK1至CK4、四条第二时钟布线CKB1至CKB4、低电压布线VSS和四条起始信号布线STV的右侧处，同时连接到四条第一时钟布线CK1至CK4、四条第二时钟布线CKB1至CKB4、低电压布线VSS和四条起始信号布线STV的右侧。
第一时钟布线CK1至CK4、第二时钟布线CKB1至CKB4、低电压布线VSS和起始信号布线STV在竖直方向上延伸，并且形成在与形成有栅极线和晶体管的栅电极的导电层(在下文中，称为栅极导电层)相同的层中。
在图4中，四边形形状的开口形成在第一时钟布线CK1至CK4、第二时钟布线CKB1至CKB4和低电压布线VSS中，并且诸如UV的光从其下方透射通过开口，使得可以使可以设置在布线部分上的密封构件固化。在图4的示例性实施例中，开口未形成在相应布线与另一线的连接线连接的部分(即，时钟布线连接部分)中。然而，根据示例性实施例，开口可以形成在时钟布线连接部分中。
第一时钟布线CK1至CK4和第二时钟布线CKB1至CKB4通过连接线C1至C8和接触部分U1至U8与相应的级连接。
连接线C1至C8形成在与形成有晶体管的源极/漏极的导电层(在下文中，称为数据导电层)相同的层中。参照图4，连接线C1至C8在水平方向(也称为第一方向)上延伸，然后在所连接的时钟布线(第一时钟布线CK1至CK4、第二时钟布线CKB1至CKB4)处在竖直方向(也称为第二方向)上弯曲，并因此与时钟布线叠置。连接线C1至C8包括在第一方向上延伸的第一部分和从第一部分弯曲的在第二方向上延伸的第二部分，并且连接线C1至C8的第二部分与所连接的时钟布线叠置。
在竖直方向上弯曲的连接线C1至C8通过接触部分U1至U8与相应的时钟布线(第一时钟布线CK1至CK4、第二时钟布线CKB1至CKB4)电连接。
这里，接触部分U1至U8形成在与形成有像素电极的层(在下文中，称为像素电极层)相同的层中。
参照图5A至图5D，绝缘层IL1和IL2设置在栅极导电层、数据导电层和像素电极层之间。也就是说，第一绝缘层IL1设置在栅极导电层和数据导电层之间，并且也可以被称为栅极绝缘层。另外，第二绝缘层IL2设置在数据导电层和像素电极层之间，并且也可以被称为有机绝缘体。
两个绝缘层IL1和IL2分别包括暴露布线(第一时钟布线CK1至CK4、第二时钟布线CKB1至CKB4)的开口和暴露连接线C1至C8的开口，并且暴露部分连接到接触部分U1至U8，使得它们与布线(第一时钟布线CK1至CK4、第二时钟布线CKB1至CKB4)电连接。
参照图5A-图5D，在数据导电层(连接线)下方进一步形成半导体层，这表示其中使用透反射掩模一起蚀刻数据导电层和半导体层的示例性实施例。在显示区域DA中，半导体层设置在数据导电层下方。
在图5A-图5D中所示的结构之中，现在将基于图5A详细描述连接结构。
第一绝缘层IL1和第二绝缘层IL2具有分别暴露第一时钟布线CK1的一部分、第二时钟布线CK2的一部分、第一连接线C1的一部分和第二连接线C2的一部分的多个开口。第一接触部分U1通过第一绝缘层IL1和第二绝缘层IL2的使第一时钟布线CK1的所述一部分和第一连接线C1的所述一部分暴露的开口将第一时钟布线CK1和第一连接线C1连接。另外，第二接触部分U2通过第一绝缘层IL1和第二绝缘层IL2的使第二时钟布线CK2的所述一部分和第二连接线C2的所述一部分暴露的开口将第二时钟布线CK2和第二连接线C2连接。
除了图5A至图5D之外，形成有开口O1至O4的共电极CM和阻光构件BM形成在第二基底DS2中。
图5A-图5D示出了非显示区域NDA的阻光构件BM与共电极CM和开口O1至O4叠置的部分。
同时，滤色器(未示出)包括在显示面板DP中，滤色器可以设置在第一基底DS1中或第二基底DS2中。在图5A的示例性实施例中，滤色器可以形成在显示区域DA的第一基底DS1中。
参照图4和图5A至图5D，开口O1至O4形成在第二基底DS2的共电极CM的部分处，所述部分对应于在第一基底DS1上的作为时钟布线连接部分的接触部分U1至U8的位置。在本示例性实施例中，开口O1至O4中的一个形成在接触部分U1至U8中的每两个接触部分中。即，第一接触部分U1和第二接触部分U2彼此水平相邻地设置，并且第一开口O1形成在共电极CM中的与第一接触部分U1和第二接触部分U2对应的部分处。第一开口O1可以具有比第一接触部分U1和第二接触部分U2大的平面面积，并且可以大于第一接触部分U1和第二接触部分U2之和。结果，共电极CM在平面上不与第一接触部分U1和第二接触部分U2叠置。
在图5B中，第三接触部分U3和第四接触部分U4彼此水平相邻地设置，并且第二开口O2形成在共电极CM上的与第三接触部分U3和第四接触部分U4对应的部分处。在图5C中，第五接触部分U5和第六接触部分U6彼此水平相邻地设置，并且第三开口O3形成在共电极CM中的与第五接触部分U5和第六接触部分U6对应的部分处。在图5D中，第七接触部分U7和第八接触部分U8彼此水平相邻地设置，并且第四开口O4形成在共电极CM上的与第七接触部分U7和第八接触部分U8对应的部分处。
开口O1至O4具有比接触部分U1至U8大的平面面积，共电极CM不与接触部分U1至U8叠置。
连接线C1至C8中的每条与共电极CM或另一条布线叠置而形成寄生电容。参照图4，由于连接线C1至C8的长度彼此不同，因此由连接线C1至C8产生的寄生电容彼此不同。即，与远离级设置的时钟布线连接的连接线C1至C8具有相对大量的叠置布线，因此寄生电容值大。
这样的寄生电容的差异导致输入到每个级的时钟信号和反相时钟信号不均匀地输入到每个级的问题。
换句话说，每个级接收恒定的时钟信号和反相时钟信号，并且有规律地运行它，使得产生栅极信号并且正确地运行。然而，当输入到每个级的时钟信号和反相时钟信号在延迟上不同时，时序被移位，使得由每个级输出的栅极信号也导致差异。该问题因改变像素充电的时间而影响显示质量。
为了消除这样的问题，在本示例性实施例中，在共电极CM中将开口O1至O4形成为在尺寸上彼此不同，以补偿当与距级具有距离差异的时钟布线连接时在连接线C1至C8之间产生的寄生电容的差异。
参照图4，第一开口O1最大，第二开口O2第二大，第三开口O3第三大，第四开口O4最小。这是因为，当与远离级设置的时钟布线连接时，产生与连接线C1至C8的大的寄生电容，因此与远离设置的时钟布线连接的开口O1至O4的尺寸增大。
同时，在图5A-图5D中，示出了开口O1至开口O4的宽度。也就是说，如图5A中所示，对应于接触部分U1和接触部分U2的开口O1的宽度w1最宽，如图5B中所示，对应于接触部分U3和接触部分U4的开口O2的宽度w2第二宽，如图5C中所示，对应于接触部分U5和接触部分U6的开口O3的宽度w3第三宽，如图5D中所示，对应于接触部分U7和接触部分U8的开口O4的宽度w4最窄。
以这种方式，通过调节开口O1至O4的尺寸，即使在连接线与远离设置的时钟布线连接时，由连接线C1至C8中的每条产生的寄生电容的差异也变得小于预定电平，使得可以防止或抑制施加到每个级的时钟信号与反相时钟信号之间的差异产生。
也就是说，布置在共电极CM中的多个开口可以包括尺寸不同的至少两个开口，并且开口的尺寸随着与开口对应的时钟布线连接部分远离级而增大。然而，根据示例性实施例，可以包括具有相同尺寸的两个或更多个开口，并且稍后将参照图13对此进行描述。
在本示例性实施例中，还包括附加电阻器AR2至AR8，以补偿根据连接线C1至C8的长度差异的电阻差异。
即，参照图4，第一连接线C1由于其最长而具有高电阻，因此第一连接线C1不另外包括电阻器。然而，作为第二最长的第二连接线C2具有附加电阻器AR2以匹配第一连接线C1的长度，从而具有相同的电阻。以这种方式，另外包括不同长度的附加电阻器AR2至AR8，使得连接线C1至C8的长度都与第一连接线C1的长度匹配。结果，附加电阻器AR2至AR8的长度随着连接线C1至C8的长度变短而增加，并且最长的第一连接线C1不包括附加电阻单元。
在图4中，低电压布线VSS包括连接结构以与每个级连接，并且通过设置在数据导电层中的连接线C'和设置在像素电极层中的接触部分U'与每个级连接。这里，低电压布线VSS形成在栅极导电层中。也就是说，栅极导电层的在竖直方向上形成的低电压布线VSS通过设置在像素电极层中的接触部分U'与连接线C'电连接，并且连接线C'延伸到数据导电层中的每个级。
同时，在图4中，起始信号布线STV不具有附加的连接结构，并且形成在栅极导电层中的起始信号布线STV直接弯曲并因此与级连接。然而，起始信号布线STV也可以具有与其他布线一样的连接结构。这里，起始信号布线STV的数量可以是时钟布线的数量的一半，并且可以与第一时钟布线的数量和第二时钟布线的数量相同。
在下文中，将参照图6和图7描述根据示例性实施例的级的结构和输出波形。
图6是根据示例性实施例的级的等效电路图，图7是示出图6的级的输入信号和输出信号的波形。
栅极驱动器100接收时钟信号CK1'至CK4'、反相时钟信号CKB1'至CKB4'、起始信号STV1至STV4、第一低电压和第二低电压。栅极驱动器100输出栅极信号。
时钟信号CK1'至CK4'中的一个和反相时钟信号CKB1'至CKB4'中的一个被施加到一个级的第一输入端子IN1和第二输入端子IN2。第一低电压被施加到该级的第一电压端子V1，并且第二低电压被施加到该级的第二电压端子V2。进位信号从级的进位端子CR输出。栅极信号从每个级的栅极输出端子OUT输出。
时钟信号CK1'至CK4'和反相时钟信号CKB1'至CKB4'是重复使能电平和禁用电平的方波信号。时钟信号CK1'至CK4'和反相时钟信号CKB1'至CKB4'的占空比可以是50％。时钟信号CK1'至CK4'和反相时钟信号CKB1'至CKB4'的使能电平可以具有栅极导通电压电平。
时钟信号CK1'至CK4'和反相时钟信号CKB1'至CKB4'的低电平可以具有第一低电压电平或第二低电压电平。第一低电压和第二低电压都可以是DC电压。第二低电压可以具有比第一低电压低的电平。
参照图7，第N级ST(N)响应于先前的级中的一个的进位信号(例如，从进位端子CR输出的进位信号CR(N-4))而驱动。信号或反相时钟信号(例如，CKB1')输出为栅极导通电压电平的栅极信号GOUT(N)和进位信号。第N级ST(N)响应于时钟信号(例如，CK1')或反相时钟信号将栅极信号GOUT(N)的电压电平降低至第一低电压，并且将进位信号的电压电平降低至第二低电压。
在这样的方法中，第一级至最后一级顺序地输出栅极信号。
第N级ST(N)包括上拉控制器110、充电部分120、上拉部分130、进位部分140、第一保持部分150、第一下拉部分160、第二下拉部分161、第三下拉部分162和进位下拉部分170。
上拉控制器110包括第四晶体管T4。第四晶体管T4包括连接到第三输入端子IN3的栅极和第一端以及连接到第一节点Q的第二端。从设置在第N级ST(N)之前的先前的第N-4级ST(N-4)输出的进位信号(例如，从第N-4级ST(N-4)的进位端子输出的进位信号)输入到第三输入端子IN3。
充电部分120包括充电电容器Ca。充电电容器Ca包括连接到第一节点Q的第一电极和连接到栅极输出端子OUT的第二电极。
上拉部分130响应于施加到第一节点Q的信号而输出输入到第一输入端子IN1的信号作为栅极信号GOUT(N)。
上拉部分130包括第一晶体管T1。第一晶体管T1包括连接到第一节点Q的栅极、连接到第一输入端子IN1的第一端以及连接到栅极输出端子OUT的第二端。在示例性实施例中，上拉部分130输出输入到第一输入端子IN1的反相时钟信号CKB1'作为栅极信号GOUT(N)。
进位部分140响应于施加到第一节点Q的信号而输出输入到第一输入端子IN1的信号作为进位信号。
进位部分140包括第十五晶体管T15。第十五晶体管T15包括连接到第一节点Q的栅极、连接到第一输入端子IN1的第一端以及连接到进位端子CR的第二端。在示例性实施例中，进位部分140输出反相时钟信号CKB1'作为进位信号。
第一保持部分150响应于输入到第一输入端子IN1的信号而使第一节点Q和进位端子CR连接，以保持第一节点Q的电压电平。
第一保持部分150包括第十晶体管T10。第十晶体管T10包括连接到第一输入端子IN1的栅极、连接到第一节点Q的第一端以及连接到进位端子CR的第二端。
第一下拉部分160响应于输入到第二输入端子IN2的信号而将栅极输出端子OUT的电压电平下拉至第一低电压。在示例性实施例中，反相时钟信号CKB1'和时钟信号CK1'输入到第二输入端子IN2。
第一下拉部分160包括第三晶体管T3。第三晶体管T3包括连接到第二输入端子IN2的栅极、连接到栅极输出端子OUT的第一端和连接到第一电压端子V1的第二端。
第二下拉部分161响应于输入到第五输入端子IN5的信号而将第一节点Q的电压电平下拉至第二低电压。
第二下拉部分161包括第九晶体管T9。第九晶体管T9包括连接到第五输入端子IN5的栅极、连接到第二电压端子V2的第一端和连接到第一节点Q的第二端。从设置在第N级ST(N)之后的级(例如，包括第N+8级ST(N+8)、第N+12级ST(N+12)等)输出的进位信号(例如，从第N+8级ST(N+8)的进位端子输出的进位信号)输入到第五输入端子IN5。
除此之外，第二下拉部分161可以包括两个晶体管，每个晶体管具有连接到第五输入端子IN5的栅极，并且串联连接在第二电压端子V2和第一节点Q之间。
第三下拉部分162响应于输入到第四输入端子IN4的信号而将第一节点Q的电压电平下拉至第二低电压。
第三下拉部分162包括第六晶体管T6。第六晶体管T6包括连接到第四输入端子IN4的栅极、连接到第二电压端子V2的第一端以及连接到第一节点Q的第二端。由设置在第N级ST(N)之后的后续的级(包括第N+5级ST(N+5)、第N+6级ST(N+6)、第N+7级ST(N+7)等)输出的进位信号(例如，从第N+6级ST(N+6)的进位端子输出的进位信号)输入到第四输入端子IN4。
进位下拉部分170响应于输入到第二输入端子IN2的信号而将进位端子CR的电压电平下拉至第二低电压。
进位下拉部分170包括第十一晶体管T11。第十一晶体管T11包括连接到第二输入端子IN2的栅极、连接到第二电压端子V2的第一端以及连接到进位端子CR的第二端。
参照图7，在t11处，从第N-4级ST(N-4)的进位端子输出的进位信号变为使能电平。然后，第一节点Q的电压电平增加至第一电平VQ1，并且对应于进位信号的电压被充入在充电电容器Ca中。
在t12处，反相时钟信号CKB1'变为使能电平。然后，第一节点Q的电压电平从第一电平VQ1升高至第二电平VQ2。由于第一节点Q的电位保持在第二高电平VQ2，所以栅极信号GOUT(N)可以被输出为高电平VH-G。进位信号可以被输出为高电平VH-C。这里，高电平VH-G和VH-C可以具有与反相时钟信号CKB1'的使能电平相同的电平。
在t13处，时钟信号CK1'变为使能电平，并且反相时钟信号CKB1'变为禁用电平。第一节点Q的电位通过禁用电平的反相时钟信号CKB1'降低至第三电平VQ3。第三晶体管T3和第十一晶体管T11导通，并且因此通过使能电平的时钟信号CK1'将第一低电压施加到输出端子OUT并且将第二低电压施加到进位端子CR，使得停止高电平VH-G的栅极信号GOUT(N)和高电平VH-C的进位信号的输出，例如，输出低电平VL-G的栅极信号GOUT(N)和低电平VL-C的进位信号。
在t14处，从第N+6级ST(N+6)的进位端子输出的进位信号变为使能电平。然后，第N+6级ST(N+6)的具有高电平VH-C的进位信号输入到第N级ST(N)的第四输入端子IN4。然后，第六晶体管T6通过第N+6级ST(N+6)的高电平VH-C的进位信号而导通，并且因此第一节点Q的电压电平被下拉至第二低电压。
根据本示例性实施例，第一节点Q还可以被第九晶体管T9下拉。在t15处，在从第N+8级ST(N+8)接收进位信号的级中产生的进位信号可以被施加到第九晶体管T9的栅极。因此，即使第N+6级ST(N+6)由通常由起始信号STV1至STV4操作的级输出的高电平进位信号驱动以输出高电平第N+6进位信号之前，也可以防止或抑制栅极信号和进位信号从第N级ST(N)输出。结果，根据示例性实施例，可以提高栅极驱动器的可靠性，并且可以提高显示面板DP的显示质量。
在上文中，已经描述了其中包括总共8条时钟布线(四条第一时钟布线CK1至CK4和四条第二时钟布线CKB1至CKB4)的示例性实施例。在下文中，将描述其中包括总共十二条时钟布线(六条第一时钟布线CK1至CK6和六条第二时钟布线CKB1至CKB6)的示例性实施例。
图8是栅极驱动器的多个级与布线部分之间的连接关系的框图，图9是施加到图8的栅极驱动器的时钟信号的波形图，图10是级的输入信号和输出信号的波形图。
图8、图9、图10与图2、图3、图7对应，将主要描述不同的部分。
在图8的示例性实施例中使用的总共十二条时钟布线和每个级具有以下关系。
时钟信号CK1'和与时钟信号CK1'反相的反相时钟信号CKB1'可以输入到第一级ST1和第七级ST7。
移位了时钟信号CK1'的1/12的时钟信号CK2'和具有相对于时钟信号CK2'反相的反相时钟信号CKB2'可以输入到作为第一级ST1的后一级的第二级ST2和作为第七级ST7的后一级的第八级ST8。移位了时钟信号CK2'的1/12的时钟信号CK3'和具有相对于时钟信号CK3'反相的反相时钟信号CKB3'可以输入到作为第二级ST2的后一级的第三级ST3和作为第八级ST8的后一级的第九级ST9。移位了时钟信号CK3'的1/12的时钟信号CK4'和具有相对于时钟信号CK4'反相的反相时钟信号CKB4'可以输入到作为第三级ST3的后一级的第四级ST4和作为第九级ST9的后一级的第十级ST10。移位了时钟信号CK4'的1/12的时钟信号CK5'和具有相对于时钟信号CK5'反相的反相时钟信号CKB5'可以输入到作为第四级ST4的后一级的第五级ST5和作为第十级ST10的后一级的第十一级ST11。移位了时钟信号CK5'的1/12的时钟信号CK6'和具有相对于时钟信号CK6'反相的反相时钟信号CKB6'可以输入到作为第五级ST5的后一级的第六级ST6和作为第十一级ST11的后一级的第十二级ST12。第十二级ST12之后的级以与上述相同的方式与时钟信号CK1'至CK6'中的一个和反相时钟信号CKB1'至CKB6'中的一个连接。
在图8中，未详细示出对第三输入端子IN3、第四输入端子IN4和第五输入端子IN5的输入，并且参照图10，在本示例性实施例中，可以通过第三输入端子IN3从设置在六级之前的级接收进位信号，可以通过第四输入端子IN4从八级之后的级接收进位信号，并且可以通过第五输入端子IN5从十二级之后的级接收进位信号。
当图9的波形的信号被提供到如上所述连接的级时，每个级可以输出具有图10中所示的波形的进位信号和栅极信号。这里，级的结构可以与图6中所示的相同。
如图10中所示，栅极驱动器100的级ST(N)可以接收先前的进位信号、第一后续的进位信号和第二后续的进位信号。即，先前的进位信号可以输入到栅极驱动器100的级ST(N)的第三输入端子IN3，第一后续的进位信号可以输入到第四输入端子IN4，并且第二后续的进位信号可以输入到第五输入端子IN5。另外，级ST(N)可以通过进位端子CR将进位信号传输到第N+6级ST(N+6)的第三输入端子IN3。
先前的进位信号可以是从当前级ST(N)起第六个设置的先前的级ST(N-6)输出的进位信号。这里，施加先前的进位信号的级可以是在一个时钟信号是使能电平的同时在具有使能电平的多个时钟信号之前的级。先前的级ST(N-6)可以接收与当前级ST(N)相同的时钟信号和反相时钟信号。
第一后续的进位信号可以是从当前级ST(N)起第八个设置的后续的级输出的进位信号，并且第二后续的进位信号可以是从当前级ST(N)起第十二个设置的后续的级输出的进位信号。第二后续的级ST(N+12)可以接收与当前级ST(N)相同的时钟信号和相同的反相时钟信号。根据示例性实施例，第一后续的进位信号可以从接下来的十二个级中的除了它们之中的第六级之外的一个级施加，并且第二后续的进位信号可以从接下来的十二个级中的除了它们之中的第一级之外的一个级施加。
栅极驱动器100接收时钟信号CK1'至CK6'、反相时钟信号CKB1'至CKB6'、起始信号STV1至STV6以及第一低电压和第二低电压。栅极驱动器100输出栅极信号。
时钟信号CK1'至CK6'和反相时钟信号CKB1'至CKB6'被施加到相应的级的第一输入端子IN1和第二输入端子IN2。第一低电压被施加到每个级的第一电压端子V1，并且第二低电压被施加到每个级的第二电压端子V2。进位信号从每个级的进位端子CR输出。栅极信号从每个级的栅极输出端子OUT输出。
第N级ST(N)响应于先前的级中的一个级的进位信号(例如，CR(N-6))而驱动，并且输出时钟信号或反相时钟信号(例如，CKB1')作为栅极导通电压电平的栅极信号GOUT(N)和进位信号。第N级ST(N)响应于时钟信号(例如，CK1')或反相时钟信号将栅极信号GOUT(N)的电压电平降低到第一低电压并且将进位信号的电压电平降低到第二低电压。
利用这样的方法，第一级至最后一级顺序地输出相应的栅极信号。
如图6中所示，第N级ST(N)可以包括上拉控制器110、充电部分120、上拉部分130、进位部分140、第一保持部分150、第一下拉部分160、第二下拉部分161、第三下拉部分162和进位下拉部分170。然而，施加到上拉控制器110、第二下拉部分161和第三下拉部分162的信号不同于图6中所示的信号。
参照图10，在t21处，从第N-6级ST(N-6)的进位端子输出的进位信号变为使能电平。然后，第一节点Q的电压电平增加至第一电平VQ1。充电电容器Ca充入有与进位信号对应的电压。
在t22处，反相时钟信号CKB1'变为使能电平。然后，第一节点Q的电压电平从第一电平VQ1升高至第二电平VQ2。由于第一节点Q的电位保持在第二电平VQ2，所以栅极信号GOUT(N)可以以高电平VH-G输出。进位信号可以以高电平VH-C输出。这里，高电平VH-G和VH-C可以具有与反相时钟信号CKB1'的使能电平相同的电平。
在t23处，时钟信号CK1'变为使能电平，并且反相时钟信号CKB1'变为禁用电平。通过禁用电平的反相时钟信号CKB1'将第一节点Q的电位降低至第三电平VQ3。第三晶体管T3和第十一晶体管T11通过使能电平的时钟信号CK1'导通，并且因此第一低电压被施加到输出端子OUT并且第二低电压被输出到进位端子CR，使得停止高电平VH-G的栅极信号GOUT(N)和高电平VH-C的进位信号的输出。
在t24处，从第N+8级ST(N+8)的进位端子输出的进位信号变为使能电平。然后，第N+8级ST(N+8)的高电平VH-C的进位信号输入到第N级ST(N)的第四输入端子IN4。然后，第六晶体管T6通过第N+8级ST(N+8)的高电平VH-C的进位信号导通，并且第一节点Q的电压电平被下拉至第二低电压。
通过这样的操作，输出图10中所示的进位信号和栅极信号。
在下文中，将参照图11和图12A至图12F描述在使用十二条时钟布线的情况下布线部分的结构和用于根据连接线C1至C12的长度补偿电容差异或电阻差异的结构。
图11是根据另一示例性实施例的与栅极驱动器连接的布线部分的俯视平面图，图12A、图12B、图12C、图12D、图12E和图12F是图11中所示的六个第一时钟布线连接部分的剖视图。
图11和图12A、图12B、图12C、图12D、图12E和图12F中所示的结构对应于图4和图5A-图5D的结构，并且将主要描述不同的部分。
与图4和图5A-图5D中示出的结构不同，图11和图12A、图12B、图12C、图12D、图12E和图12F中所示的结构包括总共十二条时钟布线(六条第一时钟布线CK1至CK6和六条第二时钟布线CKB1至CKB6)以及两条低电压布线VSS1和VSS2。另外，可以形成6条起始信号布线STV。
由于时钟布线包括十二条时钟布线，因此形成十二条连接线C1至C12和十二个接触部分U1至U12，并且在共电极CM中形成六个开口O1至O6。
图12A、图12B、图12C、图12D、图12E和图12F中示出了其中布线通过接触部分与连接线连接的结构，该结构与图5A-图5D的结构相同。
在六个开口O1至O6之中，第一开口O1具有最大的尺寸，第六开口O6具有最小的尺寸，以减小由十二条连接线C1至C12的长度引起的寄生电容差异。这是因为连接线C1至C12的长度随着远离级设置而增加，并且因此寄生电容增大，因此对应的开口O1至O6的尺寸随着连接线C1至C12的长度增加而增加，从而减小寄生电容。然而，根据示例性实施例，可以包括具有相同开口尺寸的两个或更多个开口，并且将参照图13对此进行描述。
同时，在图12A、图12B、图12C、图12D、图12E和图12F中，示出了开口O1至O6的宽度。也就是说，如图12A中所示，对应于接触部分U1和接触部分U2的开口O1的宽度w1最大，如图12B中所示，对应于接触部分U3和接触部分U4的开口O2的宽度w2第二大，如图12C中所示，对应于接触部分U5和接触部分U6的开口O3的宽度w3第三大，如图12D中所示，对应于接触部分U7和接触部分U8的开口O4的宽度w4第四大，如图12E中所示，对应于接触部分U9和接触部分U10的开口O5的宽度w5第五大，并且如图12F中所示，对应于接触部分U11和接触部分U12的开口O6的宽度w6最小。
以这种方式，通过调节开口O1至O6的尺寸，即使当连接线C1至C12的长度增加时，由连接线C1至C12中的每条产生的寄生电容的差异也变得小于预定电平，使得可以防止或抑制施加到每个级的时钟信号与反相时钟信号之间的差异产生。
此外，在图11的示例性实施例中，还包括附加电阻器AR2至AR12，以补偿根据连接线C2至C12的长度差异的电阻差异。
即，参照图11，由于第一连接线C1连接最远的时钟布线，因此长度变长，从而导致高电阻。因此，在本示例性实施例中，第一连接线C1不包括附加电阻器。然而，作为第二最长的第二连接线C2具有附加电阻器AR2以匹配第一连接线C1的长度，从而具有相同的电阻。以这种方式，另外包括不同长度的附加电阻器AR2至AR12，使得连接线C2至C12的长度都与第一连接线C1的长度匹配。结果，附加电阻器AR2至AR12的长度随着连接有连接线C1至C12的时钟布线靠近级而增加，并且最长的第一连接线C1可以不包括附加电阻器。
在图11中，第一低电压布线VSS1的连接结构与图4的连接结构相同。然而，图11的第二低电压布线VSS2的连接结构与图4的连接结构略有不同。在第二低电压布线VSS2的连接结构中，第二低电压布线VSS2包括突起。第二低电压布线VSS2的突起通过接触部分U'-1与连接线C'-1电连接。连接线C'-1延伸使得其第二端设置在连接线C'-2上方。这里，连接线C'-1设置在数据导电层中，并且连接线C'-2设置在栅极导电层中。连接线C'-1和连接线C'-2通过接触部分U'-2彼此连接。连接线C'-2弯曲并且因此与级连接。
同时，在图11中，起始信号布线STV不具有附加的连接结构，并且形成在栅极导电层中的起始信号布线STV直接弯曲并因此与级连接。然而，起始信号布线STV也可以具有与其他布线一样的连接结构。这里，起始信号布线STV可以包括六条起始信号布线STV。
在上文中，已经参照图8、图9、图10、图11以及图12A、图12B、图12C、图12D、图12E和图12F描述了其中包括总共十二条时钟布线的示例性实施例。同时，参照图1、图2、图3、图4、图5A-图5D、图6和图7，已经描述了其中包括总共8条时钟布线的示例性实施例，但是时钟布线的数量不是限制性的。也就是说，根据示例性实施例，可以包括十六条时钟布线，并且在这种情况下，施加有时钟信号的第一时钟布线的数量是八条，并且施加有反相时钟信号的第二时钟布线的数量是八条。在这方面，在时钟布线上方(即，在共电极中)形成开口，并且通过改变开口的尺寸，可以在恒定范围内形成由于连接到每个级的连接线而在时钟布线中产生的寄生电容。此外，连接线可以形成有附加电阻器以使电阻恒定。
因为可以施加一对时钟信号和反相时钟信号，所以时钟布线的数量可以是偶数，并且可以形成上面未提及的各种数量的时钟布线。
在上文中，已经主要描述了其中将对应于与远离级定位的时钟布线连接的连接线的开口形成为较大的示例性实施例。然而，根据示例性实施例，可以作为示例性实施例包括开口中的至少一些开口的开口尺寸相同的情况。在这种情况下，因为在示例性实施例中叠置寄生电容的差异是微小的，所以开口可以形成为具有相同的尺寸。
在下文中，将参照图13以及图14A、图14B、图14C和图14D来描述图4和图5A-图5D的示例性实施例的示例性变型。
图13是另一示例性实施例中的与栅极驱动器连接的布线部分的俯视平面图，图14A、图14B、图14C和图14D是图13中所示的四个时钟布线连接部分的剖视图。
在图13以及图14A、图14B、图14C和图14D中，第一开口O1和第二开口O2的尺寸相同，并且第三开口O3和第四开口O4的尺寸相同。然而，第一开口O1和第二开口O2的尺寸大于第三开口O3和第四开口O4的尺寸。因此，图13以及图14A、图14B、图14C和图14D示出了示例性实施例，在示例性实施例中，当将每两个开口进行分组时，即使与时钟布线连接的开口设置得距离级比另一个开口距离级远，所述两个开口也具有相同的尺寸。
然而，根据示例性实施例，两个相邻开口不需要尺寸相同，并且其中图4和图5A-图5D的示例性实施例以及图13和图14A、图14B、图14C和图14D的示例性实施例适当地组合的示例性实施例也是适用的。也就是说，尽管两个相邻开口具有相同的尺寸，但是其他开口可以根据距离而在尺寸上不同。另外，根据示例性实施例，三个开口可以具有相同的尺寸。
在下文中，将参照图15以及图16A、图16B、图16C、图16D、图16E和图16F描述图11以及图12A、图12B、图12C、图12D、图12E和图12F的示例性实施例的示例性变型。
图15是示出根据另一示例性实施例的与栅极驱动器连接的布线部分的俯视平面图，图16A、图16B、图16C、图16D、图16E和图16F是图15中所示的六个时钟布线连接部分的剖视图。
在图15以及图16A、图16B、图16C、图16D、图16E和图16F中，第一开口O1和第二开口O2的尺寸相同，第三开口O3和第四开口O4的尺寸相同，第五开口O5和第六开口O6的尺寸相同。然而，第一开口O1和第二开口O2大于第三开口O3和第四开口O4，并且第三开口O3和第四开口O4大于第五开口O5和第六开口O6。因此，当将每两个开口进行分组时，即使与时钟布线连接的开口设置得距离级比另一个开口距离级远，所述两个开口也具有相同的尺寸。
然而，根据示例性实施例，两个相邻开口不需要尺寸相同，其中图11以及图12A、图12B、图12C、图12D、图12E和图12F的示例性实施例以及图15和图16A、图16B、图16C、图16D、图16E和图16F的示例性实施例适当地组合的示例性实施例也是适用的。也就是说，尽管两个相邻开口具有相同的尺寸，但是其他开口可以根据距离而在尺寸上不同。另外，根据示例性实施例，三个、四个或五个开口可以具有相同的尺寸。
虽然这里已经描述了某些示例性实施例和实施方式，但是其他实施例和修改通过该描述将是明显的。因此，发明构思不限于这些实施例，而是由对本领域普通技术人员来说将是明显的所附权利要求以及各种明显的修改和等同布置的更广泛的范围来限定。

Claims (10)

1.一种显示装置，所述显示装置包括：
第一基底，包括显示区域和非显示区域，所述第一基底包括设置在所述非显示区域中的栅极驱动器；以及
第二基底，包括共电极，所述第二基底设置为与所述第一基底分开，
其中，所述栅极驱动器包括：第一时钟布线，被配置为供应第一时钟信号；第二时钟布线，被配置为供应不同于所述第一时钟信号的第二时钟信号；第一级，被配置为从所述第一时钟布线接收所述第一时钟信号；第二级，被配置为从所述第二时钟布线接收所述第二时钟信号；第一连接线，连接所述第一时钟布线和所述第一级；第二连接线，连接所述第二时钟布线和所述第二级；第一接触部分，电连接所述第一时钟布线和所述第一连接线；以及第二接触部分，电连接所述第二时钟布线和所述第二连接线，
其中，所述共电极包括：第一开口，对应于所述第一接触部分；以及第二开口，对应于所述第二接触部分，并且
其中，所述第一开口和所述第二开口在平面图中具有不同的尺寸。
2.根据权利要求1所述的显示装置，其中，所述第一基底还包括：
栅极导电层，包括所述第一时钟布线和所述第二时钟布线，
数据导电层，包括所述第一连接线和所述第二连接线，以及
像素电极层，包括所述第一接触部分和所述第二接触部分。
3.根据权利要求2所述的显示装置，所述显示装置还包括：
第一绝缘层，设置在所述栅极导电层和所述数据导电层之间；以及
第二绝缘层，设置在所述数据导电层和所述像素电极层之间，
其中，在所述第一绝缘层和所述第二绝缘层中形成开口，所述开口分别暴露所述第一时钟布线的一部分、所述第二时钟布线的一部分、所述第一连接线的一部分和所述第二连接线的一部分，
其中，所述第一接触部分分别通过所述第一绝缘层和所述第二绝缘层的暴露所述第一时钟布线的所述一部分和所述第一连接线的所述一部分的所述开口将所述第一时钟布线和所述第一连接线连接，并且
其中，所述第二接触部分分别通过所述第一绝缘层和所述第二绝缘层的暴露所述第二时钟布线的所述一部分和所述第二连接线的所述一部分的所述开口将所述第二时钟布线和所述第二连接线连接。
4.根据权利要求2所述的显示装置，其中，所述第一开口具有比所述第一接触部分大的平面面积，所述第二开口具有比所述第二接触部分大的平面面积，并且
其中，所述共电极在所述平面图中不与所述第一接触部分和所述第二接触部分叠置。
5.根据权利要求1所述的显示装置，其中，所述第一连接线包括沿第一方向延伸的第一部分和从所述第一部分弯曲的沿第二方向延伸的第二部分，所述第一连接线的所述第二部分与所述第一时钟布线叠置，
其中，所述第二连接线包括沿所述第一方向延伸的第一部分和从所述第一部分弯曲的沿所述第二方向延伸的第二部分，所述第二连接线的所述第二部分与所述第二时钟布线叠置，
其中，在所述第一时钟布线和所述第二时钟布线中形成开口，使得光透射通过所述开口，并且
其中，具有使能电平的所述第一时钟信号的至少一部分与具有所述使能电平的所述第二时钟信号的一部分叠置。
6.根据权利要求1所述的显示装置，其中，所述第一时钟布线距离所述第一级第一距离，并且所述第二时钟布线距离所述第二级第二距离，
其中，所述第一开口在所述平面图中大于所述第二开口，并且所述第一距离大于所述第二距离，
其中，所述第一连接线和所述第二连接线中的至少一条包括附加电阻器，
其中，所述第一连接线和所述第二连接线具有相同的电阻，并且
其中，所述附加电阻器被配置为补偿所述第一距离和所述第二距离之间的长度差异，以使所述第一连接线和所述第二连接线的长度相等。
7.根据权利要求1至6中的任意一项权利要求所述的显示装置，其中，所述栅极驱动器还包括：
第三时钟布线，被配置为供应第三时钟信号；
第三级，被配置为从所述第三时钟布线接收所述第三时钟信号；
第三连接线，连接所述第三时钟布线和所述第三级；以及
第三接触部分，电连接所述第三时钟布线和所述第三连接线，
其中，所述共电极还包括：
第三开口，对应于所述第三接触部分，并且
其中，所述第三开口在所述平面图中具有与所述第一开口和所述第二开口中的一个的尺寸相同的尺寸。
8.一种显示装置，所述显示装置包括：
第一基底，包括显示区域和非显示区域，所述第一基底包括设置在所述非显示区域中的栅极驱动器；以及
第二基底，包括共电极，所述第二基底设置为与所述第一基底分开，
其中，所述栅极驱动器包括：多条时钟布线，被配置为供应多个时钟信号；多个级，被配置为分别从所述多条时钟布线接收所述多个时钟信号；以及多条连接线，将所述多条时钟布线分别与所述多个级电连接，
其中，所述共电极包括与所述多条连接线和所述多条时钟布线电连接的部分对应的多个开口，并且
其中，所述多个开口包括第一开口和第二开口，在平面图中，所述第一开口距离所述多个级比所述第二开口距离所述多个级远，并且所述第一开口大于所述第二开口。
9.根据权利要求8所述的显示装置，其中，所述多条时钟布线包括：
第一时钟布线，被配置为传输多个时钟信号；以及
第二时钟布线，被配置为传输多个反相时钟信号，所述多个反相时钟信号相对于所述多个时钟信号反相。
10.根据权利要求9所述的显示装置，其中，所述栅极驱动器还包括低电压布线和起始信号布线，并且
其中，所述起始信号布线的数量为时钟布线数量的一半。
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