KR102575020B1 - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 게이트 구동 회로는, 이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 이전 캐리 신호를 제1 노드에 인가하는 풀업 제어부, 제1 노드에 인가된 신호에 응답하여, 클록 신호를 제N 게이트 신호로서 출력 단자에 출력하는 풀업부, 제1 노드에 인가된 신호에 응답하여, 클록 신호를 제N 캐리 신호로서 캐리 단자에 출력하는 캐리부, 다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여, 제1 노드를 제2 저전압으로 풀다운하는 제1 풀다운부, 그리고 다음 스테이지 중 어느 하나의 캐리 신호로서, 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여, 제1 노드를 제2 저전압으로 풀다운하는 제2 풀다운부를 포함하고, 제N 캐리 신호는 제1 다음 캐리 신호 및 제2 다음 캐리 신호를 출력하는 다음 스테이지들과 상이한 다음 스테이지에 전달된다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS INCLUDING THE SAME}
본 개시는 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
라인과 복수의 데이터 라인에 연결되어 있는 복수의 화소를 포함한다. 표시 장치는 복수의 게이트 라인에 게이트 신호들을 제공하는 게이트 구동 회로 및 복수의 데이터 라인에 데이터 신호들을 출력하는 데이터 구동 회로를 포함한다.
게이트 구동 회로는 복수의 스테이지를 갖는다. 복수의 스테이지는 대응하는 게이트 신호를 복수의 게이트 라인 각각에 출력한다. 복수의 스테이지 각각은 다른 스테이지의 캐리 신호를 입력받아 게이트 신호를 출력하는 상태가 되거나, 또는 게이트 신호를 출력하지 않는 상태가 된다.
종래에는, 제1 스테이지가 전달한 캐리 신호에 의해 게이트 신호를 출력하는 상태가 된 제2 스테이지가, 제1 스테이지에 자신의 캐리 신호를 전달하여, 게이트 신호를 출력하지 않는 상태로 제1 스테이지를 변경함으로써, 각 스테이지의 게이트 신호 출력이 제어되는 방식이 사용된다.
최근 표시 장치의 베젤 영역의 소형화 추세에 따라, 표시 장치의 베젤 영역에 위치하는 게이트 구동 회로는 종래보다 더 적은 개수의 트랜지스터를 포함하게 되어, 종래의 게이트 신호 출력 제어 방식으로 게이트 구동 회로를 제어하기 어려운 문제가 있다.
실시예들은 캐리 신호를 전달한 스테이지 외의 스테이지로부터 캐리 신호를 전달받아 게이트 신호를 출력하지 않는 상태로 변경되는 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하기 위한 것이다.
실시예들은 표시 품질을 향상시키고, 신뢰성이 향상된 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하기 위한 것이다.
실시예들은 게이트 구동 회로에 포함된 트랜지스터의 개수가 감소된 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 게이트 구동 회로는, 이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 이전 캐리 신호를 제1 노드에 인가하는 풀업 제어부, 제1 노드에 인가된 신호에 응답하여, 클록 신호를 제N 게이트 신호로서 출력 단자에 출력하는 풀업부, 제1 노드에 인가된 신호에 응답하여, 클록 신호를 제N 캐리 신호로서 캐리 단자에 출력하는 캐리부, 다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여, 제1 노드를 제2 저전압으로 풀다운하는 제1 풀다운부, 그리고 다음 스테이지 중 어느 하나의 캐리 신호로서, 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여, 제1 노드를 제2 저전압으로 풀다운하는 제2 풀다운부를 포함하고, 제N 캐리 신호는 제1 다음 캐리 신호 및 제2 다음 캐리 신호를 출력하는 다음 스테이지들과 상이한 다음 스테이지에 전달된다.
제2 다음 캐리 신호는 제1 다음 캐리 신호보다 늦은 타이밍을 갖는다.
제1 다음 캐리 신호는 현재 스테이지로부터 j번째 다음에 배치되는 제1 다음 스테이지의 캐리 신호이고, 제2 다음 캐리 신호는 현재 스테이지로부터 i*k번째 다음에 배치되는 제2 다음 스테이지의 캐리 신호이며, 여기서 j는 1 내지 2k 중 k를 제외한 자연수이고, i는 1을 제외한 자연수이며, k는 하나의 클록 신호가 이네이블 레벨인 동안, 이네이블 레벨을 갖는 클록 신호의 개수이다.
현재 스테이지의 풀업부에는 제1 클록 신호가 인가되고, 제1 다음 스테이지의 풀업부에는 제1 클록 신호와 상이한 타이밍에 이네이블되거나 또는 디세이블되는 제2 클록 신호가 인가되며, 제2 다음 스테이지의 풀업부에는 제1 클록 신호의 역위상인 제3 클록 신호가 인가되는, 게이트 구동 회로.
제1 클록 신호의 역위상인 제3 클록 신호에 응답하여 캐리 단자의 전압 레벨을 제2 저전압으로 풀다운하는 캐리 풀다운부를 더 포함한다.
제1 클록 신호의 역위상인 제3 클록 신호에 응답하여 출력 단자의 전압 레벨을 제2 저전압으로 풀다운하는 제3 풀다운부를 더 포함한다.
클록 신호에 응답하여 캐리 단자와 제1 노드를 연결하는 제1 홀딩부를 더 포함한다.
일 실시예에 따른 표시 장치는, 대응되는 게이트 선에 연결되는 복수의 화소를 포함하는 표시부, 그리고 게이트 선으로 게이트 신호를 출력하는 스테이지를 복수개 포함하는 게이트 구동부를 포함하는 표시 장치에 있어서, 복수의 스테이지 중 하나는, 이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 이전 캐리 신호를 제1 노드에 인가하는 풀업 제어부, 제1 노드에 인가된 신호에 응답하여, 클록 신호를 제N 게이트 신호로서 출력 단자에 출력하는 풀업부, 제1 노드에 인가된 신호에 응답하여, 클록 신호를 제N 캐리 신호로서 캐리 단자에 출력하는 캐리부, 다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여, 제1 노드를 제2 저전압으로 풀다운하는 제1 풀다운부, 그리고 다음 스테이지 중 어느 하나의 캐리 신호로서, 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여, 제1 노드를 제2 저전압으로 풀다운하는 제2 풀다운부를 포함하고, 제N 캐리 신호는 제1 다음 캐리 신호 및 제2 다음 캐리 신호를 출력하는 다음 스테이지들과 상이한 다음 스테이지에 전달된다.
제2 다음 캐리 신호는 제1 다음 캐리 신호보다 늦은 타이밍을 갖는다.
제1 다음 캐리 신호는 현재 스테이지로부터 j번째 다음에 배치되는 제1 다음 스테이지의 캐리 신호이고, 제2 다음 캐리 신호는 현재 스테이지로부터 i*k번째 다음에 배치되는 제2 다음 스테이지의 캐리 신호이며, 여기서 j는 1 내지 2k 중 k를 제외한 자연수이고, i는 1을 제외한 자연수이며, k는 하나의 클록 신호가 이네이블 레벨인 동안, 이네이블 레벨을 갖는 클록 신호의 개수인, 표시 장치.
현재 스테이지의 풀업부에는 제1 클록 신호가 인가되고, 제1 다음 스테이지의 풀업부에는 제1 클록 신호와 상이한 타이밍에 이네이블되거나 또는 디세이블되는 제2 클록 신호가 인가되며, 제2 다음 스테이지의 풀업부에는 제1 클록 신호의 역위상인 제3 클록 신호가 인가되는, 표시 장치.
제1 클록 신호의 역위상인 제3 클록 신호에 응답하여 캐리 단자의 전압 레벨을 제2 저전압으로 풀다운하는 캐리 풀다운부를 더 포함한다.
제1 클록 신호의 역위상인 제3 클록 신호에 응답하여 출력 단자의 전압 레벨을 제2 저전압으로 풀다운하는 제3 풀다운부를 더 포함한다.
클록 신호에 응답하여 캐리 단자와 제1 노드를 연결하는 제1 홀딩부를 더 포함한다.
다른 실시예에 따른 게이트 구동 회로는, 대응하는 게이트 선으로 게이트 신호를 출력하는 스테이지를 복수개 포함하고, 복수의 스테이지 중 하나는, 스테이지의 제1 입력 단자와 제1 노드 사이에 다이오드 연결되어 있고, 스테이지의 제1 입력 단자의 제1 입력 신호에 의해 바이어스되는 제1 트랜지스터, 제1 노드에 연결되어 있는 게이트, 스테이지의 제2 입력 단자에 연결되어 있는 일단, 및 게이트 신호 출력 단자에 연결되어 있는 타단을 포함하는 제2 트랜지스터, 제2 트랜지스터의 게이트과 타단 사이에 연결되는 커패시터, 스테이지의 제3 입력 단자에 연결되어 있는 게이트, 제1 노드에 연결되어 있는 일단, 및 제1 저전압에 연결되어 있는 타단을 포함하는 제3 트랜지스터, 및 스테이지의 제4 입력 단자에 연결되어 있는 게이트, 제1 노드에 연결되어 있는 일단, 및 제1 저전압에 연결되어 있는 타단을 포함하는 제4 트랜지스터를 포함하고, 제3 입력 단자에 입력되는 신호와 제4 입력 단자에 입력되는 신호는 서로 상이한 기간 동안 이네이블 레벨을 갖는다.
제4 입력 단자에 입력되는 신호는 제3 입력 단자에 입력되는 신호보다 늦은 타이밍을 갖는다.
제1 노드에 연결되어 있는 게이트, 스테이지의 제2 입력 단자에 연결되어 있는 일단, 및 캐리 신호 출력 단자에 연결되어 있는 타단을 포함하는 제5 트랜지스터를 더 포함한다.
스테이지의 제5 입력 단자에 연결되어 있는 게이트, 게이트 신호 출력 단자에 연결되어 있는 일단, 및 제1 저전압에 연결되어 있는 타단을 포함하는 제6 트랜지스터를 더 포함하고, 제5 입력 단자에 입력되는 클록 신호는 제2 입력 단자에 입력되는 클록 신호와 역위상이다.
스테이지의 제5 입력 단자에 연결되어 있는 게이트, 캐리 신호 출력 단자에 연결되어 있는 일단, 및 제1 저전압에 연결되어 있는 타단을 포함하는 제7 트랜지스터를 더 포함한다.
제2 입력 단자에 연결되어 있는 게이트, 제1 노드에 연결되어 있는 일단, 및 캐리 신호 출력 단자에 연결되어 있는 타단을 포함하는 제8 트랜지스터를 더 포함한다.
실시예들에 따르면, 신뢰성이 높은 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공할 수 있다.
실시예들에 따르면, 표시 영상의 품질이 양호한 표시 장치를 제공할 수 있다.
실시예들에 따르면, 베젤 영역이 더욱 소형화된 표시 장치를 제공할 수 있다.
도 2는 도 1의 게이트 구동부의 스테이지들의 일 양태를 나타내는 블록도이다.
도 3은 도 2의 스테이지들에 인가되는 클록 신호들을 나타내는 파형도이다.
도 4는 일 양태에 따른 게이트 구동부의 제N 스테이지에 인가되는 캐리 신호들을 나타내는 블록도이다.
도 5는 일 양태에 따른 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
도 6은 도 5의 게이트 구동부의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.
도 7은 도 1의 게이트 구동부의 스테이지들의 다른 양태를 나타내는 블록도이다.
도 8은 도 7의 스테이지들에 인가되는 클록 신호들을 나타내는 파형도이다.
도 9는 다른 양태에 따른 게이트 구동부의 제N 스테이지에 인가되는 캐리 신호들을 나타내는 블록도이다.
도 10은 다른 양태에 따른 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이다.
도 11은 도 10의 게이트 구동부의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 평면도이다. 도시된 바와 같이, 실시예에 따른 표시 장치는 표시 패널(DP), 게이트 구동부(100), 데이터 구동 회로(200) 및 신호 제어부(300)를 포함한다.
표시 패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel) 등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시 장치는 미도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시 패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2) 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층을 포함한다. 평면 상에서, 표시 패널(DP)은 복수의 화소(PX11~PXnm)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시 패널(DP)은 제1 기판(DS1) 상의 복수의 게이트 라인(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수의 데이터 라인(DL1~DLm)을 포함한다. 복수의 게이트 라인(GL1~GLn)은 게이트 구동부(100)에 연결된다. 복수의 데이터 라인(DL1~DLm)은 데이터 구동 회로(200)에 연결된다. 도 1에는 복수의 게이트 라인(GL1~GLn) 중 일부(GL1, GLn)와 복수의 데이터 라인(DL1~DLm) 중 일부(DL1, DLm)만이 도시되었다.
도 1에는 복수의 화소(PX11~PXnm) 중 일부(PX11, PX1m, PXn1, PXnm)만이 도시되었다. 복수의 화소(PX11~PXnm)는 복수의 게이트 라인(GL1~GLn) 중 대응하는 게이트 라인 및 복수의 데이터 라인(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수의 화소(PX11~PXnm)는 표시하는 컬러에 따라 복수의 그룹들로 구분될 수 있다. 복수의 화소(PX11~PXnm)는 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드(red), 그린(green) 및 블루(blue)를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우(yellow), 시안(cyan), 마젠타(magenta), 화이트(white) 등 다양한 색상을 더 포함할 수 있다.
게이트 구동부(100) 및 데이터 구동 회로(200)는 신호 제어부(300)로부터 제어 신호를 수신한다. 신호 제어부(300)는 메인 회로기판(MCB)에 실장될 수 있다. 신호 제어부(300)는 외부의 그래픽 제어부(미도시) 등으로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들을 구별하는 신호인 수직 동기 신호, 한 프레임 내의 행 구별 신호인 수평 동기 신호, 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 이네이블 신호, 및 클록 신호들을 포함할 수 있다.
게이트 구동부(100)는 신호 제어부(300)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들을 생성하고, 게이트 신호들을 복수의 게이트 라인(GL1~GLn)에 출력한다. 게이트 구동부(100)는 박막공정을 통해 화소들(PX11~PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동부(100)는 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장될 수 있다.
도 1은 복수의 게이트 라인(GL1~GLn)의 좌측 말단들에 연결 하나의 게이트 구동부(100)를 예시적으로 도시하였다. 다른 실시예에서, 표시 장치는 2개의 게이트 구동 회로들을 포함할 수 있다. 2개의 게이트 구동 회로들 중 하나는 복수의 게이트 라인(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수의 게이트 라인(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동 회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동 회로(200)는 신호 제어부(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어부(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동 회로(200)는 계조 전압들을 데이터 전압들로써 복수의 데이터 라인(DL1~DLm)에 출력한다.
데이터 전압들은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 구간들 동안 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들의 극성은 액정의 열화를 방지하기 위하여 적어도 한 프레임 또는 적어도 한 라인 단위로 반전될 수 있다. 데이터 구동 회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동 회로(200)는 구동 칩(200A) 및 구동 칩(200A)을 실장하는 연성회로기판(200B)을 포함할 수 있다. 데이터 구동 회로(200)는 복수의 구동 칩(200A)과 연성회로기판(200B)을 포함할 수 있다. 연성회로기판(200B)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수의 구동 칩(200A)은 복수의 데이터 라인(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동 회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동 회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 2는 도 1의 게이트 구동부의 스테이지들의 일 양태를 나타내는 블록도이고, 도 3은 도 2의 스테이지들에 인가되는 클록 신호들을 나타내는 파형도이다. 도 2에 도시된 바와 같이, 게이트 구동부(100)는 복수의 스테이지를 포함한다.
복수의 스테이지 각각은 출력 단자(OUT), 캐리 단자(CR), 제1 내지 제5 입력 단자(IN1~IN5), 제1 전압 단자(V1), 및 제2 전압 단자(V2)를 포함한다.
복수의 스테이지는, 도 3에 도시된 바와 같이 서로 상이한 타이밍을 갖는 4개의 클록 신호(CK1~CK4)와, 4개의 클록 신호(CK1~CK4)에 각각 역위상인 4개의 클록바 신호(CKB1~CKB4)를 입력받는다.
예를 들어, 제1 스테이지(ST1)와 제5 스테이지(ST5)에는 클록 신호(CK1)와 클록 신호(CK1)에 역위상인 클록바 신호(CKB1)가 입력될 수 있다. 제1 스테이지(ST1)에 이웃하는 제2 스테이지(ST2)와, 제5 스테이지(ST5)에 이웃하는 제6 스테이지(ST6)에는, 클록 신호(CK1)와 상이한 타이밍에 이네이블/디세이블되는 클록 신호(CK2)와, 클록 신호(CK2)에 역위상인 클록바 신호(CKB2)가 입력될 수 있다. 제2 스테이지(ST2)에 이웃하는 제3 스테이지(ST3)와, 제6 스테이지(ST6)에 이웃하는 제7 스테이지(ST7)에는, 클록 신호들(CK1, CK2)과 상이한 타이밍에 이네이블/디세이블되는 클록 신호(CK3)와, 클록 신호(CK3)에 역위상인 클록바 신호(CKB3)가 입력될 수 있다. 제3 스테이지(ST3)에 이웃하는 제4 스테이지(ST4)와, 제7 스테이지(ST7)에 이웃하는 제8 스테이지(ST8)에는, 클록 신호들(CK1, CK2, CK3)과 상이한 타이밍에 이네이블/디세이블되는 클록 신호(CK4)와, 클록 신호(CK4)에 역위상인 클록바 신호(CKB4)가 입력될 수 있다. 제8 스테이지(ST8) 이후의 스테이지들에도 상기와 같은 방식으로 클록 신호들(CK1~CK4)과 클록바 신호들(CKB1~CKB4)이 입력된다.
4개의 클록 신호(CK1~CK4) 중 어느 하나 및 4개의 클록바 신호(CKB1~CKB4) 중 어느 하나는 제1 입력 단자(IN1) 또는 제2 입력 단자(IN2)에 분리되어 입력될 수 있다.
예를 들어, 제1 스테이지(ST1)의 제1 입력 단자(IN1)에는 클록 신호(CK1)가 입력되고, 제2 입력 단자(IN2)에는 클록바 신호(CKB1)가 입력될 수 있다. 제5 스테이지(ST5)의 제1 입력 단자(IN1)에는 클록바 신호(CKB1)가 입력되고, 제2 입력 단자(IN2)에는 클록 신호(CK1)가 입력될 수 있다.
클록 신호(CK1)는 t1에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK2)는 t1보다 늦은 t2에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK3)는 t2보다 늦은 t3에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK4)는 t3보다 늦은 t4에, 대응하는 라이징 에지를 갖는다.
클록바 신호(CKB1)는 t4보다 늦은 t5에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB2)는 t5보다 늦은 t6에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB3)는 t6보다 늦은 t7에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB4)는 t7보다 늦은 t8에, 대응하는 라이징 에지를 갖는다.
클록 신호들(CK1~CK4)과 클록바 신호들(CKB1~CKB4)의 듀티비는 50%일 수 있다. 클록바 신호(CKB1)는 클록 신호(CK1)의 반전 신호이고, 클록바 신호(CKB2)는 클록 신호(CK2)의 반전 신호이며, 클록바 신호(CKB3)는 클록 신호(CK3)의 반전 신호이고, 클록바 신호(CKB4)는 클록 신호(CK4)의 반전 신호일 수 있다.
본 실시예에서는 설명의 편의 상, 스테이지들에 서로 다른 타이밍을 갖는 4개의 클록 신호와 4개의 클록바 신호들이 교대로 인가되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 이와는 달리, 스테이지들에 서로 다른 타이밍을 갖는 4개의 클록 신호들이 교대로 인가될 수 있다.
도 2에 도시된 복수의 스테이지(ST1~ST14)는 이전 스테이지로부터 출력되는 캐리 신호와 다음 스테이지들로부터 출력되는 캐리 신호들에 응답하여 동작하는 종속적 연결 관계를 갖는다.
실시예들에서, 복수의 스테이지(ST1~ST14)는 제1 저전압(VSS1)과 제2 저전압(VSS2)을 입력받는다. 예를 들어, 제1 저전압(VSS1)은 제1 전압 단자(V1)에 입력되고, 제2 저전압(VSS2)은 제2 전압 단자(V2)에 입력될 수 있다.
제1 저전압(VSS1)과 제2 저전압(VSS2)은 서로 동일하거나 또는 상이한 전압 레벨을 가질 수도 있다. 예를 들어, 제2 저전압(VSS2)은 제1 저전압(VSS1)보다 낮은 전압 레벨을 갖는다.
실시예들에서, 복수의 스테이지(ST1~ST14)는 복수의 게이트 라인(GL1~GL14)에 각각 연결된다. 복수의 스테이지(ST1~ST14)는 복수의 게이트 라인(GL1~GL14)에 게이트 신호들을 각각 제공한다. 한편, 복수의 스테이지(ST1~ST14)에 연결되어 있는 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
복수의 스테이지(ST1~ST14) 각각의 출력 단자(OUT)는 복수의 게이트 라인들(GL1~GL14) 중 대응하는 게이트 라인에 연결된다. 복수의 스테이지(ST1~ST14)로부터 생성된 게이트 신호들은 출력 단자(OUT)를 통해 복수의 게이트 라인들(GL1~GL14)에 제공한다.
복수의 스테이지(ST1~ST14)는 대응하는 다음 스테이지들에 캐리 신호를 출력한다. 또한, 복수의 스테이지(ST1~ST14)는 대응하는 이전 스테이지로부터 캐리 신호를 입력 받는다. 제1 내지 제4 스테이지(ST1~ST4)는 이전 스테이지의 캐리 신호 대신에 게이트 구동부(100)의 구동을 개시하는 개시 신호들(STV1~STV4)을 입력받는다. 개시 신호들(STV1~STV4)은 순차적으로 이네이블되는 주기적인 신호이다.
복수의 스테이지의 캐리 신호들의 입출력과 관련하여 도 4를 참조하여 설명한다.
도 4는 일 양태에 따른 게이트 구동부의 제N 스테이지에 인가되는 캐리 신호들을 나타내는 블록도이다. 도 4에 도시된 바와 같이, 게이트 구동부(100)의 스테이지(ST(N))는 이전 캐리 신호(CR(N-4)), 제1 다음 캐리 신호(CR(N+6)) 및 제2 다음 캐리 신호(CR(N+8))를 입력 받을 수 있다.
이전 캐리 신호(CR(N-4))는 현재 스테이지(ST(N))로부터 1*k번째 이전에 배치되는 이전 스테이지(ST(N-4))가 출력하는 캐리 신호일 수 있다. 여기서 k는 하나의 클록 신호가 이네이블 레벨인 동안, 이네이블 레벨을 갖는 클록 신호의 개수이며, 실시예에서 k는 4이다. 이전 스테이지(ST(N-4))는 현재 스테이지(ST(N))와 동일한 클록 신호와 클록바 신호를 입력받을 수 있다.
제1 다음 캐리 신호(CR(N+6))는 현재 스테이지(ST(N))로부터 j번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+5), ST(N+6), ST(N+7) 등을 포함함)가 출력하는 캐리 신호일 수 있으며, 여기서 j는 1 내지 2k 중 k를 제외한 자연수이다. 실시예에서 j는 6으로 가정하여 설명한다.
제2 다음 캐리 신호(CR(N+8))는 현재 스테이지(ST(N))로부터 i*k번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+8), ST(N+12) 등을 포함함)가 출력하는 캐리 신호일 수 있다. 여기서 i는 1을 제외한 자연수이다. 실시예에서 i는 2로 가정하여 설명한다. 제2 다음 스테이지(ST(N+8))는 현재 스테이지(ST(N))와 동일한 클록 신호와 클록바 신호를 입력받을 수 있다.
게이트 구동부(100)의 스테이지(ST(N))의 제3 입력 단자(IN3)에는 이전 캐리 신호(CR(N-4))가 입력되고, 제4 입력 단자(IN4)에는 제1 다음 캐리 신호(CR(N+6))가 입력되며, 제5 입력 단자(IN5)에는 제2 다음 캐리 신호(CR(N+8))가 입력될 수 있다. 또한, 스테이지(ST(N))는 캐리 단자(CR)를 통해 제N+4 스테이지(ST(N+4))의 제3 입력 단자(IN3)에 캐리 신호를 전달할 수 있다.
도 5는 일 양태에 따른 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이고, 도 6은 도 5의 게이트 구동부의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.
게이트 구동부(100)는 클록 신호들(CK1~CK4), 클록바 신호들(CKB1~CKB4), 개시 신호들(STV1~STV4), 제1 저전압(VSS1), 및 제2 저전압(VSS2)을 입력 받는다. 게이트 구동부(100)는 게이트 신호를 출력한다.
클록 신호들(CK1~CK4)과 클록바 신호들(CKB1~CKB4)은 스테이지들 각각의 제1 입력 단자(IN1)와 제2 입력 단자(IN2)에 인가된다. 제1 저전압(VSS1)은 스테이지들 각각의 제1 전압 단자(V1)에 인가되고, 제2 저전압(VSS2)은 스테이지들 각각의 제2 전압 단자(V2)에 인가된다. 캐리 신호는 스테이지들 각각의 캐리 단자(CR)에서 출력된다. 게이트 신호는 스테이지들 각각의 게이트 출력 단자(OUT)에서 출력된다.
클록 신호들(CK1~CK4)과 클록바 신호들(CKB1~CKB4)은 이네이블 레벨과 디세이블 레벨을 반복하는 구형파 신호이다. 클록 신호들(CK1~CK4)과 클록바 신호들(CKB1~CKB4)의 듀티비는 50%일 수 있다. 이와 다르게, 클록 신호들(CK1~CK4)과 클록바 신호들(CKB1~CKB4)의 듀티비는 50%보다 크거나 또는 작을 수 있다.
클록 신호들(CK1~CK4)과 클록바 신호들(CKB1~CKB4)의 이네이블 레벨은 게이트 온 전압 레벨을 가질 수 있다. 예를 들어, 게이트 온 전압 레벨은 약 15V 내지 약 20V일 수 있다.
클록 신호들(CK1~CK4)과 클록바 신호들(CKB1~CKB4)의 로우 레벨은 제1 저전압(VSS1) 레벨 내지는 제2 저전압(VSS2) 레벨을 가질 수 있다. 제1 저전압(VSS1)과 제2 저전압(VSS2) 모두는 직류 전압일 수 있다. 제2 저전압(VSS2)은 제1 저전압(VSS1)보다 낮은 레벨을 가질 수 있다. 예를 들어, 제1 저전압(VSS1)은 약 -5V일 수 있고, 제2 저전압(VSS2)은 약 -10V일 수 있다.
도 5를 참조하면, 제N 스테이지(ST(N))는 이전 스테이지 중 어느 하나의 캐리 신호(예를 들어, CR(N-4))에 응답하여 구동되어, 클록 신호 또는 클록바 신호(예를 들어, CKB1)를 게이트 온 전압 레벨의 게이트 신호(GOUT(N)) 및 캐리 신호(CR(N))로서 출력한다. 제N 스테이지(ST(N))는 클록 신호 또는 클록바 신호(예를 들어, CK1)에 응답하여 게이트 신호(GOUT(N))의 전압 레벨을 제1 저전압(VSS1)으로, 캐리 신호(CR(N))의 전압 레벨을 제2 저전압(VSS2)으로 낮춘다.
이와 같은 방식으로, 제1 스테이지 내지 마지막 스테이지는 각 게이트 신호를 순차적으로 출력한다.
제N 스테이지(ST(N))는 풀업 제어부(110), 충전부(120), 풀업부(130), 캐리부(140), 제1 홀딩부(150), 제1 풀다운부(160), 제2 풀다운부(161), 제3 풀다운부(162), 및 캐리 풀다운부(170)를 포함한다.
풀업 제어부(110)는 제4 트랜지스터(T4)를 포함한다. 제4 트랜지스터(T4)는 제3 입력 단자(IN3)에 연결되어 있는 게이트 및 일단, 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제3 입력 단자(IN3)에는, 1*k번째 이전에 배치되는 이전 스테이지(ST(N-4))가 출력하는 캐리 신호, 예를 들어 제N-4 스테이지(ST(N-4))의 캐리 단자로부터 출력된 캐리 신호(CR(N-4))가 입력된다.
충전부(120)는 충전 커패시터(C1)를 포함한다. 충전 커패시터(C1)는 제1 노드(Q)에 연결되어 있는 일 전극과 게이트 출력 단자(OUT)에 연결되어 있는 제2 전극을 포함한다.
풀업부(130)는 제1 노드(Q)에 인가된 신호에 응답하여, 제1 입력 단자(IN1)로 입력된 신호를 게이트 신호(GOUT(N))로서 출력한다.
풀업부(130)는 제1 트랜지스터(T1)를 포함한다. 제1 트랜지스터(T1)는 제1 노드(Q)에 연결되어 있는 게이트, 제1 입력 단자(IN1)에 연결되어 있는 일단, 및 게이트 출력 단자(OUT)에 연결되어 있는 타단을 포함한다. 실시예에서, 풀업부(130)는 제1 입력 단자(IN1)에 입력된 클록바 신호(CKB1)를 게이트 신호(GOUT(N))로서 출력한다.
캐리부(140)는 제1 노드(Q)에 인가된 신호에 응답하여, 제1 입력 단자(IN1)로 입력된 신호를 캐리 신호(CR(N))로서 출력한다.
캐리부(140)는 제15 트랜지스터(T15)를 포함한다. 제15 트랜지스터(T15)는 제1 노드(Q)에 연결되어 있는 게이트와 제1 입력 단자(IN1)에 연결되어 있는 일단, 및 캐리 단자(CR)에 연결되어 있는 타단을 포함한다. 실시예에서, 캐리부(140)는 클록바 신호(CKB1)를 캐리 신호(CR(N))로서 출력한다.
제1 홀딩부(150)는 제1 입력 단자(IN1)로 입력된 신호에 응답하여 제1 노드(Q)와 캐리 단자(CR)를 연결하여, 제1 노드(Q)의 전압 레벨을 홀딩한다.
제1 홀딩부(150)는 제10 트랜지스터(T10)를 포함한다. 제10 트랜지스터(T10)는 제1 입력 단자(IN1)에 연결되어 있는 게이트, 제1 노드(Q)에 연결되어 있는 일단, 및 캐리 단자(CR)에 연결되어 있는 타단을 포함한다.
제1 풀다운부(160)는 제2 입력 단자(IN2)에 입력된 신호에 응답하여 게이트 출력 단자(OUT)의 전압 레벨을 제1 저전압(VSS1)으로 풀다운한다. 실시예에서 제2 입력 단자(IN2)에는 클록바 신호(CKB1)과 역위상인 클록 신호(CK1)이 입력된다.
제1 풀다운부(160)는 제3 트랜지스터(T3)를 포함한다. 제3 트랜지스터(T3)는 제2 입력 단자(IN2)에 연결되어 있는 게이트, 게이트 출력 단자(OUT)에 연결되어 있는 일단, 및 제1 전압 단자(V1)에 연결되어 있는 타단을 포함한다.
제2 풀다운부(161)는 제5 입력 단자(IN5)에 입력된 신호에 응답하여 제1 노드(Q)의 전압 레벨을 제2 저전압(VSS2)으로 풀다운한다.
제2 풀다운부(161)는 제9 트랜지스터(T9)를 포함한다. 제9 트랜지스터(T9)는 제5 입력 단자(IN5)에 연결되어 있는 게이트, 제2 전압 단자(V1)에 연결되어 있는 일단, 및 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제5 입력 단자(IN5)에는, i*k번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+8), ST(N+12) 등을 포함함)가 출력하는 캐리 신호, 예를 들어 제N+8 스테이지(ST(N+8))의 캐리 단자로부터 출력된 캐리 신호(CR(N+8))가 입력된다.
이외에도, 제2 풀다운부(161)는, 게이트가 제5 입력 단자(IN5)에 모두 연결되어 있고, 제2 전압 단자(V1)와 제1 노드(Q) 사이에서 서로 직렬로 연결되어 있는 2개의 트랜지스터들을 포함할 수도 있다.
제3 풀다운부(162)는 제4 입력 단자(IN4)에 입력된 신호에 응답하여 제1 노드(Q)의 전압 레벨을 제2 저전압(VSS2)으로 풀다운한다.
제3 풀다운부(162)는 제6 트랜지스터(T6)를 포함한다. 제6 트랜지스터(T6)는 제4 입력 단자(IN4)에 연결되어 있는 게이트, 제2 전압 단자(V2)에 연결되어 있는 일단, 및 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제4 입력 단자(IN4)에는, j번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+5), ST(N+6), ST(N+7) 등을 포함함)가 출력하는 캐리 신호, 예를 들어 제N+6 스테이지(ST(N+6))의 캐리 단자로부터 출력된 캐리 신호(CR(N+6))가 입력된다.
캐리 풀다운부(170)는 제2 입력 단자(IN2)에 입력된 신호에 응답하여, 캐리 단자(CR)의 전압 레벨을 제2 저전압(VSS2)으로 풀다운한다.
캐리 풀다운부(170)는 제11 트랜지스터(T11)를 포함한다. 제11 트랜지스터(T11)는 제2 입력 단자(IN2)에 연결되어 있는 게이트, 제2 전압 단자(V2)에 연결되어 있는 일단, 및 캐리 단자(CR)에 연결되어 있는 타단을 포함한다.
도 6을 함께 참조하면, t11에서, 제N-4 스테이지(ST(N-4))의 캐리 단자로부터 출력된 캐리 신호(CR(N-4))가 이네이블 레벨이 된다. 그러면, 제1 노드(Q)의 전압 레벨은 제1 레벨(VQ)로 상승한다. 충전 커패시터(C1)에 캐리 신호(CR(N-4))에 대응하는 전압이 충전된다.
t12에서, 클록바 신호(CKB1)가 이네이블 레벨이 된다. 그러면, 제1 노드(Q)의 전압 레벨은 제1 레벨(VQ)로부터 제2 레벨(VQ2)로 부스팅된다. 제1 노드(Q)의 전위가 제2 하이 레벨(VQ2)로 유지되므로, 하이 레벨(VH-G)로 게이트 신호(GOUT(N))가 출력될 수 있다. 그리고, 하이 레벨(VH-C)로 캐리 신호(CR(N))가 출력될 수 있다. 여기서 하이 레벨들(VH-G, VH-C)은 클록바 신호(CKB1)의 이네이블 레벨과 동일한 레벨을 가질 수 있다.
t13에서, 클록 신호(CK1)가 이네이블 레벨이 되고, 클록바 신호(CKB1)가 디세이블 레벨이 된다. 디세이블 레벨의 클록바 신호(CKB1)에 의해 제1 노드(Q)의 전위가 제3 레벨(VQ3)로 감소한다. 이네이블 레벨의 클록 신호(CK1)에 의해, 제3 트랜지스터(T3)와 제11 트랜지스터(T11)가 턴 온되어, 출력 단자(OUT)에 제1 저전압(VSS1)을 인가하고, 캐리 단자(CR(N))에 제2 저전압(VSS2)을 인가함으로써, 하이 레벨(VH-G)의 게이트 신호(GOUT(N))와 하이 레벨(VH-C)의 캐리 신호(CR(N))의 출력이 중지된다.
t14에서, 클록 신호(CK3)가 이네이블 레벨이 된다. 그러면 제N 스테이지(ST(N))의 제4 입력 단자(IN4)에 하이 레벨(VH-C)의 제N+6 스테이지(ST(N+6))의 캐리 신호(CR(N+6))가 입력된다. 하이 레벨(VH-C)의 제N+6 스테이지(ST(N+6))의 캐리 신호(CR(N+6))에 의해, 제6 트랜지스터(T6)가 턴 온되어, 제1 노드(Q)의 전압 레벨을 제2 저전압(VSS2)으로 풀다운한다.
그러나, 표시 장치가 영상 데이터의 오류 등에 의해 동작이 중지되는 경우, 게이트 구동부(100)의 일부 스테이지의 제1 노드(Q)의 전압 레벨이 풀다운되지 않은 상태로 유지될 수 있다. 이러한 상태에서 표시 장치가 다시 동작을 시작하는 경우, 개시 신호들(STV1~STV4)가 인가되는 스테이지들에 의해 하이 레벨의 캐리 신호와 게이트 신호가 출력된다. 또한, 제1 노드(Q)의 전압 레벨이 풀다운되지 않은 상태로 유지된 일부 스테이지도 하이 레벨의 캐리 신호와 게이트 신호를 출력하게 된다. 제N 스테이지(ST(N))를 예로 들어 설명하면, 제1 노드(Q)의 전압 레벨이 제1 레벨(VQ)로 유지되어 있어, 제1 클록바 신호(CKB1)가 이네이블 레벨이 될 때, 하이 레벨의 캐리 신호(CR(N))와 게이트 신호(GOUT(N))가 출력된다.
종래에는, 비정상적으로 하이 레벨의 캐리 신호(CR(N))와 게이트 신호(GOUT(N))를 출력하는 제N 스테이지(ST(N))의 제1 노드(Q)가 제6 트랜지스터(T6)에 의해서만 풀다운된다. 한 프레임 기간 동안, 제N 스테이지(ST(N))는, 개시 신호들(STV1~STV4)에 의해 정상적으로 동작하는 스테이지들에 의해 출력된 하이 레벨의 캐리 신호에 의해 제N+6 스테이지(ST(N+6))가 구동하여 하이 레벨의 제N+6 캐리 신호(CR(N+6))를 출력하기 전까지, 제1 클록바 신호(CKB1)가 이네이블 레벨이 될 때마다 하이 레벨의 게이트 신호와 하이 레벨의 캐리 신호를 출력하는 문제가 있다. 이 경우, 제N 스테이지(ST(N))의 비정상적인 게이트 신호 및 캐리 신호 출력에 의해 오동작하는 스테이지가 점차 증가하여 게이트 구동부(100)의 동작이 중지되어야만 했다.
본 실시예에 따르면, 제9 트랜지스터(T9)에 의해서도 제1 노드(Q)가 풀다운될 수 있다. t15에서, 제9 트랜지스터(T9)의 게이트에는 제N 스테이지(ST(N))로부터 캐리 신호를 전달받은 스테이지에서 생성된 캐리 신호가 인가될 수 있다. 그러므로, 개시 신호들(STV1~STV4)에 의해 정상적으로 동작하는 스테이지들에 의해 출력된 하이 레벨의 캐리 신호에 의해 제N+6 스테이지(ST(N+6))가 구동하여 하이 레벨의 제N+6 캐리 신호(CR(N+6))를 출력하기 전에도, 제N 스테이지(ST(N))로부터의 게이트 신호 출력 및 캐리 신호 출력을 방지할 수 있다. 결과적으로, 실시예에 따르면, 게이트 구동부의 신뢰성을 향상시킬 수 있고, 표시 패널(100)의 표시 품질을 향상시킬 수 있다.
다음으로, 도 7 내지 도 9를 참조하여 다른 양태에 따른 게이트 구동부(100)에 대해 설명한다.
도 7은 도 1의 게이트 구동부의 스테이지들의 다른 양태를 나타내는 블록도이고, 도 8은 도 7의 스테이지들에 인가되는 클록 신호들을 나타내는 파형도이다.
도 7에 도시된 바와 같이, 게이트 구동부(100)는 복수의 스테이지를 포함한다.
복수의 스테이지 각각은 출력 단자(OUT), 캐리 단자(CR), 제1 내지 제5 입력 단자(IN1~IN5), 제1 전압 단자(V1), 및 제2 전압 단자(V2)를 포함한다.
복수의 스테이지는, 도 8에 도시된 바와 같이 서로 상이한 타이밍을 갖는 6개의 클록 신호(CK1~CK6)와, 6개의 클록 신호(CK1~CK6)에 각각 역위상인 6개의 클록바 신호(CKB1~CKB6)를 입력받는다.
예를 들어, 제1 스테이지(ST1)와 제7 스테이지(ST7)에는 클록 신호(CK1)와 클록 신호(CK1)에 역위상인 클록바 신호(CKB1)가 입력될 수 있다. 제1 스테이지(ST1)에 이웃하는 제2 스테이지(ST2)와, 제7 스테이지(ST7)에 이웃하는 제8 스테이지(ST8)에는, 클록 신호(CK1)와 상이한 타이밍에 이네이블/디세이블되는 클록 신호(CK2)와, 클록 신호(CK2)에 역위상인 클록바 신호(CKB2)가 입력될 수 있다. 제2 스테이지(ST2)에 이웃하는 제3 스테이지(ST3)와, 제8 스테이지(ST8)에 이웃하는 제9 스테이지(ST9)에는, 클록 신호들(CK1, CK2)과 상이한 타이밍에 이네이블/디세이블되는 클록 신호(CK3)와, 클록 신호(CK3)에 역위상인 클록바 신호(CKB3)가 입력될 수 있다. 제3 스테이지(ST3)에 이웃하는 제4 스테이지(ST4)와, 제9 스테이지(ST9)에 이웃하는 제10 스테이지(ST10)에는, 클록 신호들(CK1, CK2, CK3)과 상이한 타이밍에 이네이블/디세이블되는 클록 신호(CK4)와, 클록 신호(CK4)에 역위상인 클록바 신호(CKB4)가 입력될 수 있다. 제4 스테이지(ST4)에 이웃하는 제5 스테이지(ST5)와, 제10 스테이지(ST10)에 이웃하는 제11 스테이지(ST11)에는, 클록 신호들(CK1, CK2, CK3, CK4)과 상이한 타이밍에 이네이블/디세이블되는 클록 신호(CK5)와, 클록 신호(CK5)에 역위상인 클록바 신호(CKB5)가 입력될 수 있다. 제5 스테이지(ST5)에 이웃하는 제6 스테이지(ST6)와, 제11 스테이지(ST11)에 이웃하는 제12 스테이지(ST12)에는, 클록 신호들(CK1, CK2, CK3, CK4, CK5)과 상이한 타이밍에 이네이블/디세이블되는 클록 신호(CK6)와, 클록 신호(CK6)에 역위상인 클록바 신호(CKB6)가 입력될 수 있다. 제12 스테이지(ST12) 이후의 스테이지들에도 상기와 같은 방식으로 클록 신호들(CK1~CK6)과 클록바 신호들(CKB1~CKB6)이 입력된다.
6개의 클록 신호(CK1~CK6) 중 어느 하나 및 6개의 클록바 신호(CKB1~CKB6) 중 어느 하나는 제1 입력 단자(IN1) 또는 제2 입력 단자(IN2)에 분리되어 입력될 수 있다.
클록 신호(CK1)는 t1에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK2)는 t1보다 늦은 t2에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK3)는 t2보다 늦은 t3에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK4)는 t3보다 늦은 t4에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK5)는 t4보다 늦은 t5에, 대응하는 라이징 에지를 갖는다. 클록 신호(CK6)는 t5보다 늦은 t6에, 대응하는 라이징 에지를 갖는다.
클록바 신호(CKB1)는 t6보다 늦은 t7에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB2)는 t7보다 늦은 t8에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB3)는 t8보다 늦은 t9에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB4)는 t9보다 늦은 t10에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB5)는 t10보다 늦은 t11에, 대응하는 라이징 에지를 갖는다. 클록 신호(CKB6)는 t11보다 늦은 t12에, 대응하는 라이징 에지를 갖는다.
클록 신호들(CK1~CK6)과 클록바 신호들(CKB1~CKB6)의 듀티비는 50%일 수 있다. 클록바 신호(CKB1)는 클록 신호(CK1)의 반전 신호이고, 클록바 신호(CKB2)는 클록 신호(CK2)의 반전 신호이며, 클록바 신호(CKB3)는 클록 신호(CK3)의 반전 신호이고, 클록바 신호(CKB4)는 클록 신호(CK4)의 반전 신호이며, 클록바 신호(CKB5)는 클록 신호(CK5)의 반전 신호이고, 클록바 신호(CKB6)는 클록 신호(CK6)의 반전 신호일 수 있다.
도 7에 도시된 복수의 스테이지(ST1~ST14)는 이전 스테이지로부터 출력되는 캐리 신호와 다음 스테이지들로부터 출력되는 캐리 신호들에 응답하여 동작하는 종속적 연결 관계를 갖는다. 이하에서, 복수의 스테이지에 대한 설명은 도 2에서와 동일 또는 유사하므로 이를 생락한다.
복수의 스테이지의 캐리 신호들의 입출력과 관련하여 도 9를 참조하여 설명한다.
도 9는 다른 양태에 따른 게이트 구동부의 제N 스테이지에 인가되는 캐리 신호들을 나타내는 블록도이다. 도 9에 도시된 바와 같이, 게이트 구동부(100)의 스테이지(ST(N))는 이전 캐리 신호(CR(N-6)), 제1 다음 캐리 신호(CR(N+8)) 및 제2 다음 캐리 신호(CR(N+12))를 입력 받을 수 있다.
이전 캐리 신호(CR(N-6))는 현재 스테이지(ST(N))로부터 1*k번째 이전에 배치되는 이전 스테이지(ST(N-6))가 출력하는 캐리 신호일 수 있다. 여기서 k는 하나의 클록 신호가 이네이블 레벨인 동안, 이네이블 레벨을 갖는 클록 신호의 개수이며, 실시예에서 k는 6이다. 이전 스테이지(ST(N-6))는 현재 스테이지(ST(N))와 동일한 클록 신호와 클록바 신호를 입력받을 수 있다.
제1 다음 캐리 신호(CR(N+8))는 현재 스테이지(ST(N))로부터 j번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+7), ST(N+8), ST(N+9) 등을 포함함)가 출력하는 캐리 신호일 수 있으며, 여기서 j는 1 내지 2k 중 k를 제외한 자연수이다. 실시예에서 j는 8로 가정하여 설명한다.
제2 다음 캐리 신호(CR(N+12))는 현재 스테이지(ST(N))로부터 i*k번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+12), ST(N+18) 등을 포함함)가 출력하는 캐리 신호일 수 있다. 여기서 i는 1을 제외한 자연수이다. 실시예에서 i는 2로 가정하여 설명한다. 제2 다음 스테이지(ST(N+12))는 현재 스테이지(ST(N))와 동일한 클록 신호와 클록바 신호를 입력받을 수 있다.
게이트 구동부(100)의 스테이지(ST(N))의 제3 입력 단자(IN3)에는 이전 캐리 신호(CR(N-6))가 입력되고, 제4 입력 단자(IN4)에는 제1 다음 캐리 신호(CR(N+8))가 입력되며, 제5 입력 단자(IN5)에는 제2 다음 캐리 신호(CR(N+12))가 입력될 수 있다. 또한, 스테이지(ST(N))는 캐리 단자(CR)를 통해 제N+4 스테이지(ST(N+4))의 제3 입력 단자(IN3)에 캐리 신호를 전달할 수 있다.도 10은 다른 양태에 따른 게이트 구동부의 제N 스테이지를 나타내는 등가 회로도이고, 도 11은 도 10의 게이트 구동부의 제N 스테이지의 입력 신호들, 노드 신호들, 출력 신호들을 나타내는 파형도이다.
게이트 구동부(100)는 클록 신호들(CK1~CK6), 클록바 신호들(CKB1~CKB6), 개시 신호들(STV1~STV6), 제1 저전압(VSS1), 및 제2 저전압(VSS2)을 입력 받는다. 게이트 구동부(100)는 게이트 신호를 출력한다.
클록 신호들(CK1~CK6)과 클록바 신호들(CKB1~CKB6)은 스테이지들 각각의 제1 입력 단자(IN1)와 제2 입력 단자(IN2)에 인가된다. 제1 저전압(VSS1)은 스테이지들 각각의 제1 전압 단자(V1)에 인가되고, 제2 저전압(VSS2)은 스테이지들 각각의 제2 전압 단자(V2)에 인가된다. 캐리 신호는 스테이지들 각각의 캐리 단자(CR)에서 출력된다. 게이트 신호는 스테이지들 각각의 게이트 출력 단자(OUT)에서 출력된다.
도 10을 참조하면, 제N 스테이지(ST(N))는 이전 스테이지 중 어느 하나의 캐리 신호(예를 들어, CR(N-6))에 응답하여 구동되어, 클록 신호 또는 클록바 신호(예를 들어, CKB1)를 게이트 온 전압 레벨의 게이트 신호(GOUT(N)) 및 캐리 신호(CR(N))로서 출력한다. 제N 스테이지(ST(N))는 클록 신호 또는 클록바 신호(예를 들어, CK1)에 응답하여 게이트 신호(GOUT(N))의 전압 레벨을 제1 저전압(VSS1)으로, 캐리 신호(CR(N))의 전압 레벨을 제2 저전압(VSS2)으로 낮춘다.
이와 같은 방식으로, 제1 스테이지 내지 마지막 스테이지는 각 게이트 신호를 순차적으로 출력한다.
제N 스테이지(ST(N))는 풀업 제어부(110), 충전부(120), 풀업부(130), 캐리부(140), 제1 홀딩부(150), 제1 풀다운부(160), 제2 풀다운부(161), 제3 풀다운부(162), 및 캐리 풀다운부(170)를 포함한다. 도 11의 제N 스테이지(ST(N))는 도 5의 N 스테이지(ST(N))와 비교해볼 때, 풀업 제어부(110), 제2 풀다운부(161), 및 제3 풀다운부(162)에 인가되는 신호를 제외하고, 동일한 구성들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
풀업 제어부(110)는 제4 트랜지스터(T4)를 포함한다. 제4 트랜지스터(T4)는 제3 입력 단자(IN3)에 연결되어 있는 게이트 및 일단, 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제3 입력 단자(IN3)에는, 1*k번째 이전에 배치되는 이전 스테이지(ST(N-6))가 출력하는 캐리 신호, 예를 들어 제N-4 스테이지(ST(N-6))의 캐리 단자로부터 출력된 캐리 신호(CR(N-6))가 입력된다.
제2 풀다운부(161)는 제5 입력 단자(IN5)에 입력된 신호에 응답하여 제1 노드(Q)의 전압 레벨을 제2 저전압(VSS2)으로 풀다운한다.
제2 풀다운부(161)는 제9 트랜지스터(T9)를 포함한다. 제9 트랜지스터(T9)는 제5 입력 단자(IN5)에 연결되어 있는 게이트, 제2 전압 단자(V1)에 연결되어 있는 일단, 및 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제5 입력 단자(IN5)에는, i*k번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+12), ST(N+18) 등을 포함함)가 출력하는 캐리 신호, 예를 들어 제N+12 스테이지(ST(N+12))의 캐리 단자로부터 출력된 캐리 신호(CR(N+12))가 입력된다.
이외에도, 제2 풀다운부(161)는, 게이트가 제5 입력 단자(IN5)에 모두 연결되어 있고, 제2 전압 단자(V1)와 제1 노드(Q) 사이에서 서로 직렬로 연결되어 있는 2개의 트랜지스터들을 포함할 수도 있다.
제3 풀다운부(162)는 제4 입력 단자(IN4)에 입력된 신호에 응답하여 제1 노드(Q)의 전압 레벨을 제2 저전압(VSS2)으로 풀다운한다.
제3 풀다운부(162)는 제6 트랜지스터(T6)를 포함한다. 제6 트랜지스터(T6)는 제4 입력 단자(IN4)에 연결되어 있는 게이트, 제2 전압 단자(V2)에 연결되어 있는 일단, 및 제1 노드(Q)에 연결되어 있는 타단을 포함한다. 제4 입력 단자(IN4)에는, j번째 다음에 배치되는 다음 스테이지(예를 들어, ST(N+7), ST(N+8), ST(N+9) 등을 포함함)가 출력하는 캐리 신호, 예를 들어 제N+8 스테이지(ST(N+8))의 캐리 단자로부터 출력된 캐리 신호(CR(N+8))가 입력된다.
도 11을 함께 참조하면, t21에서, 제N-6 스테이지(ST(N-6))의 캐리 단자로부터 출력된 캐리 신호(CR(N-6))가 이네이블 레벨이 된다. 그러면, 제1 노드(Q)의 전압 레벨은 제1 레벨(VQ)로 상승한다. 충전 커패시터(C1)에 캐리 신호(CR(N-6))에 대응하는 전압이 충전된다.
T22에서, 클록바 신호(CKB1)가 이네이블 레벨이 된다. 그러면, 제1 노드(Q)의 전압 레벨은 제1 레벨(VQ)로부터 제2 레벨(VQ2)로 부스팅된다. 제1 노드(Q)의 전위가 제2 하이 레벨(VQ2)로 유지되므로, 하이 레벨(VH-G)로 게이트 신호(GOUT(N))가 출력될 수 있다. 그리고, 하이 레벨(VH-C)로 캐리 신호(CR(N))가 출력될 수 있다. 여기서 하이 레벨들(VH-G, VH-C)은 클록바 신호(CKB1)의 이네이블 레벨과 동일한 레벨을 가질 수 있다.
t23에서, 클록 신호(CK1)가 이네이블 레벨이 되고, 클록바 신호(CKB1)가 디세이블 레벨이 된다. 디세이블 레벨의 클록바 신호(CKB1)에 의해 제1 노드(Q)의 전위가 제3 레벨(VQ3)로 감소한다. 이네이블 레벨의 클록 신호(CK1)에 의해, 제3 트랜지스터(T3)와 제11 트랜지스터(T11)가 턴 온되어, 출력 단자(OUT)에 제1 저전압(VSS1)을 인가하고, 캐리 단자(CR(N))에 제2 저전압(VSS2)을 인가함으로써, 하이 레벨(VH-G)의 게이트 신호(GOUT(N))와 하이 레벨(VH-C)의 캐리 신호(CR(N))의 출력이 중지된다.
T24에서, 클록 신호(CK3)가 이네이블 레벨이 된다. 그러면 제N 스테이지(ST(N))의 제4 입력 단자(IN4)에 하이 레벨(VH-C)의 제N+8 스테이지(ST(N+8))의 캐리 신호(CR(N+8))가 입력된다. 하이 레벨(VH-C)의 제N+8 스테이지(ST(N+8))의 캐리 신호(CR(N+8))에 의해, 제6 트랜지스터(T6)가 턴 온되어, 제1 노드(Q)의 전압 레벨을 제2 저전압(VSS2)으로 풀다운한다.
그러나, 표시 장치가 영상 데이터의 오류 등에 의해 동작이 중지되는 경우, 게이트 구동부(100)의 일부 스테이지의 제1 노드(Q)의 전압 레벨이 풀다운되지 않은 상태로 유지될 수 있다. 이러한 상태에서 표시 장치가 다시 동작을 시작하는 경우, 개시 신호들(STV1~STV6)가 인가되는 스테이지들에 의해 하이 레벨의 캐리 신호와 게이트 신호가 출력된다. 또한, 제1 노드(Q)의 전압 레벨이 풀다운되지 않은 상태로 유지된 일부 스테이지도 하이 레벨의 캐리 신호와 게이트 신호를 출력하게 된다. 제N 스테이지(ST(N))를 예로 들어 설명하면, 제1 노드(Q)의 전압 레벨이 제1 레벨(VQ)로 유지되어 있어, 제1 클록바 신호(CKB1)가 이네이블 레벨이 될 때, 하이 레벨의 캐리 신호(CR(N))와 게이트 신호(GOUT(N))가 출력된다.
종래에는, 비정상적으로 하이 레벨의 캐리 신호(CR(N))와 게이트 신호(GOUT(N))를 출력하는 제N 스테이지(ST(N))의 제1 노드(Q)가 제6 트랜지스터(T6)에 의해서만 풀다운된다. 한 프레임 기간 동안, 제N 스테이지(ST(N))는, 개시 신호들(STV1~STV6)에 의해 정상적으로 동작하는 스테이지들에 의해 출력된 하이 레벨의 캐리 신호에 의해 제N+8 스테이지(ST(N+8))가 구동하여 하이 레벨의 제N+8 캐리 신호(CR(N+8))를 출력하기 전까지, 제1 클록바 신호(CKB1)가 이네이블 레벨이 될 때마다 하이 레벨의 게이트 신호와 하이 레벨의 캐리 신호를 출력하는 문제가 있다. 이 경우, 제N 스테이지(ST(N))의 비정상적인 게이트 신호 및 캐리 신호 출력에 의해 오동작하는 스테이지가 점차 증가하여 게이트 구동부(100)의 동작이 중지되어야만 했다.
본 실시예에 따르면, 제9 트랜지스터(T9)에 의해서도 제1 노드(Q)가 풀다운될 수 있다. t25에서, 제9 트랜지스터(T9)의 게이트에는 제N 스테이지(ST(N))로부터 캐리 신호를 전달받은 스테이지에서 생성된 캐리 신호가 인가될 수 있다. 그러므로, 개시 신호들(STV1~STV6)에 의해 정상적으로 동작하는 스테이지들에 의해 출력된 하이 레벨의 캐리 신호에 의해 제N+8 스테이지(ST(N+8))가 구동하여 하이 레벨의 제N+8 캐리 신호(CR(N+8))를 출력하기 전에도, 제N 스테이지(ST(N))로부터의 게이트 신호 출력 및 캐리 신호 출력을 방지할 수 있다. 결과적으로, 실시예에 따르면, 게이트 구동부의 신뢰성을 향상시킬 수 있고, 표시 패널(100)의 표시 품질을 향상시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 상기 이전 캐리 신호를 제1 노드에 인가하는 풀업 제어부,
    상기 제1 노드에 인가된 신호에 응답하여, 제1 클록 신호를 제N 게이트 신호로서 출력 단자에 출력하는 풀업부,
    상기 제1 노드에 인가된 신호에 응답하여, 상기 제1 클록 신호를 제N 캐리 신호로서 캐리 단자에 출력하는 캐리부,
    다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여, 상기 제1 노드를 제2 저전압으로 풀다운하는 제1 풀다운부, 그리고
    다음 스테이지 중 어느 하나의 캐리 신호로서, 상기 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여, 상기 제1 노드를 제2 저전압으로 풀다운하는 제2 풀다운부를 포함하고,
    상기 제N 캐리 신호는 상기 제1 다음 캐리 신호 및 상기 제2 다음 캐리 신호를 출력하는 다음 스테이지들과 상이한 다음 스테이지에 전달되고,
    상기 제1 다음 캐리 신호는 현재 스테이지로부터 j번째 다음에 배치되는 제1 다음 스테이지의 캐리 신호이고,
    상기 제2 다음 캐리 신호는 상기 현재 스테이지로부터 i*k번째 다음에 배치되는 제2 다음 스테이지의 캐리 신호이며,
    여기서 j는 1 내지 2k 중 k를 제외한 자연수이고, i는 1을 제외한 자연수이며, k는 하나의 클록 신호가 이네이블 레벨인 동안, 이네이블 레벨을 갖는 클록 신호의 개수인,
    게이트 구동 회로.
  2. 제1항에 있어서,
    상기 제2 다음 캐리 신호는 상기 제1 다음 캐리 신호보다 늦은 타이밍을 갖는,
    게이트 구동 회로.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 다음 스테이지의 풀업부에는 상기 제1 클록 신호와 상이한 타이밍에 이네이블되거나 또는 디세이블되는 제2 클록 신호가 인가되며,
    상기 제2 다음 스테이지의 풀업부에는 상기 제1 클록 신호가 인가되는,
    게이트 구동 회로.
  5. 제1항에 있어서,
    상기 제1 클록 신호의 역위상인 제3 클록 신호에 응답하여 상기 캐리 단자의 전압 레벨을 상기 제2 저전압으로 풀다운하는 캐리 풀다운부
    를 더 포함하는 게이트 구동 회로.
  6. 제1항에 있어서,
    상기 제1 클록 신호의 역위상인 제3 클록 신호에 응답하여 상기 출력 단자의 전압 레벨을 상기 제2 저전압으로 풀다운하는 제3 풀다운부
    를 더 포함하는 게이트 구동 회로.
  7. 제1항에 있어서,
    상기 제1 클록 신호에 응답하여 상기 캐리 단자와 상기 제1 노드를 연결하는 제1 홀딩부
    를 더 포함하는 게이트 구동 회로.
  8. 대응되는 게이트 선에 연결되는 복수의 화소를 포함하는 표시부, 그리고
    상기 게이트 선으로 게이트 신호를 출력하는 스테이지를 복수개 포함하는 게이트 구동부를 포함하는 표시 장치에 있어서,
    상기 복수의 스테이지 중 하나는,
    이전 스테이지 중 어느 하나의 캐리 신호인 이전 캐리 신호에 응답하여 상기 이전 캐리 신호를 제1 노드에 인가하는 풀업 제어부,
    상기 제1 노드에 인가된 신호에 응답하여, 제1 클록 신호를 제N 게이트 신호로서 출력 단자에 출력하는 풀업부,
    상기 제1 노드에 인가된 신호에 응답하여, 상기 제1 클록 신호를 제N 캐리 신호로서 캐리 단자에 출력하는 캐리부,
    다음 스테이지 중 어느 하나의 캐리 신호인 제1 다음 캐리 신호에 응답하여, 상기 제1 노드를 제2 저전압으로 풀다운하는 제1 풀다운부, 그리고
    다음 스테이지 중 어느 하나의 캐리 신호로서, 상기 제1 다음 캐리 신호와 상이한 제2 다음 캐리 신호에 응답하여, 상기 제1 노드를 제2 저전압으로 풀다운하는 제2 풀다운부를 포함하고,
    상기 제N 캐리 신호는 상기 제1 다음 캐리 신호 및 상기 제2 다음 캐리 신호를 출력하는 다음 스테이지들과 상이한 다음 스테이지에 전달되고,
    상기 제1 다음 캐리 신호는 현재 스테이지로부터 j번째 다음에 배치되는 제1 다음 스테이지의 캐리 신호이고,
    상기 제2 다음 캐리 신호는 상기 현재 스테이지로부터 i*k번째 다음에 배치되는 제2 다음 스테이지의 캐리 신호이며,
    여기서 j는 1 내지 2k 중 k를 제외한 자연수이고, i는 1을 제외한 자연수이며, k는 하나의 클록 신호가 이네이블 레벨인 동안, 이네이블 레벨을 갖는 클록 신호의 개수인,
    표시 장치.
  9. 제8항에 있어서,
    상기 제2 다음 캐리 신호는 상기 제1 다음 캐리 신호보다 늦은 타이밍을 갖는,
    표시 장치.
  10. 삭제
  11. 제8항에 있어서,
    상기 제1 다음 스테이지의 풀업부에는 상기 제1 클록 신호와 상이한 타이밍에 이네이블되거나 또는 디세이블되는 제2 클록 신호가 인가되며,
    상기 제2 다음 스테이지의 풀업부에는 상기 제1 클록 신호가 인가되는,
    표시 장치.
  12. 제8항에 있어서,
    상기 제1 클록 신호의 역위상인 제3 클록 신호에 응답하여 상기 캐리 단자의 전압 레벨을 상기 제2 저전압으로 풀다운하는 캐리 풀다운부
    를 더 포함하는 표시 장치.
  13. 제8항에 있어서,
    상기 제1 클록 신호의 역위상인 제3 클록 신호에 응답하여 상기 출력 단자의 전압 레벨을 상기 제2 저전압으로 풀다운하는 제3 풀다운부
    를 더 포함하는 표시 장치.
  14. 제8항에 있어서,
    상기 제1 클록 신호에 응답하여 상기 캐리 단자와 상기 제1 노드를 연결하는 제1 홀딩부
    를 더 포함하는 표시 장치.
  15. 대응하는 게이트 선으로 게이트 신호를 출력하는 스테이지를 복수개 포함하고, 상기 복수의 스테이지 중 하나는,
    상기 스테이지의 제3 입력 단자와 제1 노드 사이에 다이오드 연결되어 있고, 상기 스테이지의 제3 입력 단자의 제1 입력 신호에 의해 바이어스되는 제4 트랜지스터,
    상기 제1 노드에 연결되어 있는 게이트, 상기 스테이지의 제1 입력 단자에 연결되어 있는 일단, 및 게이트 신호 출력 단자에 연결되어 있는 타단을 포함하는 제1 트랜지스터,
    상기 제1 트랜지스터의 게이트과 타단 사이에 연결되는 커패시터,
    상기 스테이지의 제4 입력 단자에 연결되어 있는 게이트, 상기 제1 노드에 연결되어 있는 일단, 및 제2 저전압에 연결되어 있는 타단을 포함하는 제6 트랜지스터, 및
    상기 스테이지의 제5 입력 단자에 연결되어 있는 게이트, 상기 제1 노드에 연결되어 있는 일단, 및 제2 저전압에 연결되어 있는 타단을 포함하는 제9 트랜지스터를 포함하고,
    상기 제3 입력 단자에 입력되는 신호와 상기 제4 입력 단자에 입력되는 신호는 서로 상이한 기간 동안 이네이블 레벨을 갖는,
    게이트 구동 회로.
  16. 제15항에 있어서,
    상기 제5 입력 단자에 입력되는 신호는 상기 제4 입력 단자에 입력되는 신호보다 늦은 타이밍을 갖는,
    게이트 구동 회로.
  17. 제15항에 있어서,
    상기 제1 노드에 연결되어 있는 게이트, 상기 스테이지의 제1 입력 단자에 연결되어 있는 일단, 및 캐리 신호 출력 단자에 연결되어 있는 타단을 포함하는 제15 트랜지스터
    를 더 포함하는 게이트 구동 회로.
  18. 제17항에 있어서,
    상기 스테이지의 제2 입력 단자에 연결되어 있는 게이트, 상기 게이트 신호 출력 단자에 연결되어 있는 일단, 및 제1 저전압에 연결되어 있는 타단을 포함하는 제3 트랜지스터
    를 더 포함하고,
    상기 제2 입력 단자에 입력되는 클록 신호는 상기 제1 입력 단자에 입력되는 클록 신호와 역위상인,
    게이트 구동 회로.
  19. 제18항에 있어서,
    상기 스테이지의 제2 입력 단자에 연결되어 있는 게이트, 상기 캐리 신호 출력 단자에 연결되어 있는 일단, 및 상기 제2 저전압에 연결되어 있는 타단을 포함하는 제11 트랜지스터
    를 더 포함하는 게이트 구동 회로.
  20. 제19항에 있어서,
    상기 제1 입력 단자에 연결되어 있는 게이트, 상기 제1 노드에 연결되어 있는 일단, 및 상기 캐리 신호 출력 단자에 연결되어 있는 타단을 포함하는 제10 트랜지스터
    를 더 포함하는 게이트 구동 회로.
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