JP2004524639A - シフトレジスタ及びこれを利用した液晶表示装置 - Google Patents

Abstract

【課題】外部入力端子の数を減少させる。
【解決手段】奇数番目ステージに第１クロック信号が、偶数番目ステージに第１クロック信号と位相が反転された第２クロック信号が提供される。各ステージは、出力端子にクロック信号を提供するプルアップ部１８０、出力端子に第１電源電圧を提供するプルダウン部１８２、プルアップ部の入力ノードに接続され、入力信号の前縁でプルアップ部をターンオンさせ、次段ステージの出力信号の前縁でプルアップ部をターンオフさせるプルアップ駆動部１８４、プルダウン部の入力ノードに接続され、入力信号の前縁でプルダウン部をターンオフさせ、次段ステージの出力信号の前縁でプルダウン部をターンオンさせるプルダウン駆動部１８６を備える。２つのクロック信号の使用により、外部入力端子数を減少させることができる。
【選択図】図７

Description

【技術分野】
【０００１】
本発明は、表示装置のシフトレジスタ及びこれを利用した液晶表示装置に関するものであり、より詳細には、ＡＭＴＦＴ−ＬＣＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：アクティブマトリックス薄膜トランジスタ液晶表示装置）のゲートライン駆動回路においてゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタ、及びデータラインブロック駆動回路においてデータラインのブロックを選択するためのシフトレジスタに関するものである。
【背景技術】
【０００２】
最近、情報処理機器は、多様な形態、多様な機能、より高速の情報処理速度を有するように急速に発展している。このような情報処理装置で処理される情報は、電気信号の形態を有する。使用者が情報処理装置で処理された情報を目で確認するためには、インターフェース機能を有するディスプレイ装置を必要とする。
また、最近、ＣＲＴ方式のディスプレイ装置に比べて、軽量、小型でありながら、フルカラー、高解像度化などの特徴を有する液晶表示装置の開発が進んでいる。
【０００３】
液晶表示装置は、液晶の特定の分子配列に電圧を印加して異なる分子配列へ変換させ、このような分子配列により発光する液晶セルの複屈折性、旋光性、２色性及び光散乱特性などの光学的性質の変化を視覚変化へ変換することで、液晶セルによる光の変調を利用したディスプレイである。
【０００４】
液晶表示装置は、大別すると、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式とＳＴＮ（Ｓｕｐｅｒ−Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式に分かれ、駆動方式の差異で分けると、スイッチング素子及びＴＮ液晶を利用したアクティブマトリックス（Ａｃｔｉｖｅ ｍａｔｒｉｘ）表示方式と、ＳＴＮ液晶を利用したパッシブマトリックス（Ｐａｓｓｉｖｅ ｍａｔｒｉｘ）表示方式がある。
【０００５】
この二つ方式の大きな差異は、アクティブマトリックス表示方式がＴＦＴ（薄膜トランジスタ）をスイッチとして利用して、液晶表示装置を駆動するＴＦＴ−ＬＣＤに使用される表示方式であるに対し、パッシブマトリックス表示方式がトランジスタを使用しないので、該トランジスタと関連した複雑な回路を必要としない表示方式であるという点である。
【０００６】
ＴＦＴ−ＬＣＤは、ａ−Ｓｉ ＴＦＴ ＬＣＤとｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤに区分される。ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤは、消費電力が小さく、価格が高くないが、ａ−Ｓｉ ＴＦＴ ＬＣＤに比べて、ＴＦＴ製造工程が複雑であるという短所がある。したがって、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤは、ＩＭＴ−２０００フォンのディスプレイのような小型ディスプレイ装置に主に適用される。
ａ−Ｓｉ ＴＦＴ ＬＣＤは、大面積化が容易であって生産性が高く、主にノートブックＰＣ、ＬＣＤモニタ、ＨＤＴＶなどの大画面ディスプレイ装置に主に適用される。
【０００７】
図１に示すように、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤは、ピクセルアレイが形成されたガラス基板１０上にデータ駆動回路１２及びゲート駆動回路１４を形成し、端子部１６と集積プリント回路基板２０をフィルムケーブル１８により接続する。このような構造は、製造原価を節減し、駆動回路の一体化により電力損失を最少化することができる。
【０００８】
一方、図２に示すように、ａ−Ｓｉ ＴＦＴ ＬＣＤは、可撓性プリント回路基板上にＣＯＦ（ＣＨＩＰ ＯＮ ＦＩＬＭ）方式にデータ駆動チップ３４を形成し、可撓性プリント回路基板を通じてデータプリント回路基板３６とピクセルアレイのデータライン端子部を接続する。また、可撓性プリント回路基板上には、前述したＣＯＦ方式によりゲート駆動チップ４０を形成し、可撓性プリント回路基板を通じて、ゲートプリント回路基板４２とピクセルアレイのゲートライン端子部を接続する。
【０００９】
また、最近、ゲート電源供給部をデータプリント回路基板に実装する集積プリント回路基板技術を利用して、ゲートプリント回路基板を不要にする技術が紹介されている。以下の特許文献１は、ゲート印刷回路基板を除去した統合印刷回路基板を利用したＬＣＤモジュールを開示する。
【００１０】
しかし、統合印刷回路基板を利用しても、ゲート駆動回路が形成された可撓性プリント回路基板は、そのままに使用する。したがって、複数の可撓性プリント回路基板をガラス基板に組立てる工程を実施するために、ａ−Ｓｉ ＴＦＴ ＬＣＤは、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤに比べて、ＯＬＢ（ＯＵＴＥＲ ＬＥＡＤ ＢＯＮＤＩＮＧ）工程が複雑であるので、製造原価が高くなる。
【００１１】
上記した観点から、最近では、ａ−Ｓｉ ＴＦＴ ＬＣＤにおいても、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤのように、ガラス基板上にデータ駆動回路及びゲート駆動回路をピクセルアレイと同時に形成することにより、組立工程の数を減少させるための技術開発が行われようとしている。
【００１２】
以下の特許文献２は、ガラス基板上に形成されたａ−Ｓｉ ＴＦＴゲート駆動回路に関する技術を開示している。
特許文献２におけるゲート駆動回路のシフトレジスタは、３個のクロック信号を使用する。シフトレジスタの各ステージは、３個のクロック信号のうち、２個のクロック信号を使用し、前段ステージの出力信号が入力されるとイネーブルされ、次段（第２）ステージの出力をフィードバック入力することによりディセーブル状態を維持する。
【００１３】
特許文献２における各ステージは、ディセーブル状態を維持するために、プルダウントランジスタのゲートに印加される電圧をキャパシタチャージ方式で提供している。したがって、プルダウントランジスタのストレスによってプルダウントランジスタのゲートスレッショルド電圧の上昇がキャパシタのチャージ電圧より高くなる場合には、ディセーブル状態でプルダウントランジスタがターンオフされる誤動作が生じる恐れがある。
特許文献２においては、このようなスレッショルド電圧上昇による誤動作を防止するために、ａ−Ｓｉ ＴＦＴのスレッショルド電圧の上昇に比例してＶＤＤ電源電圧を上昇させる電源供給回路を用いている。
【特許文献１】
韓国特公開第２０００−６６４９３号
【特許文献２】
米国特許第５，５１７，５４２号
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、プルダウン部の入力ノードを常に電源電圧と結合された状態に維持することにより、長時間使用の経年変化によってａ−Ｓｉ ＴＦＴのスレッショルド電圧が変動したとしても、常に安定した動作が可能であるシフトレジスタを提供することにある。
本発明の他の目的は、二つのクロック信号を使用することにより、外部回路と接続するための液晶パネル上の外部接続端子の数を最少化することができる液晶表示装置を提供することにある。
【００１５】
本発明の他の目的は、基板上にデータ駆動回路を集積したａ−Ｓｉ 液晶表示装置を提供することにある。
本発明の別の目的は、液晶表示装置のゲートラインの駆動方法を提供することである。
本発明のさらに別の目的は、液晶表示装置のデータラインブロック駆動方法を提供することにある。
【課題を解決するための手段】
【００１６】
上述した目的を達成するための本発明によるシフトレジスタは、複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、前記シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供される。
【００１７】
各ステージは、出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を提供するプルアップ部と、前記出力端子に前記第１電源電圧を提供するプルダウン部と、前記プルアップ部の入力ノードに接続され、入力信号の先端に応答して前記プルアップ部をターンオンさせ、次段ステージの出力信号の先端に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記プルダウン部の入力ノードに接続され、前記入力信号の先端に応答して前記プルダウン部をターンオフさせ、次段ステージの出力信号の先端に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、プルダウン部の入力ノードに接続され、前記プルダウン部の入力ノードに常に第２電源電圧を接続して前記プルダウン部の入力ノードがフローティングされることを防止する手段をさらに備える。
【００１８】
ここで、第１電源電圧はターンオフ電圧（ＶＯＦＦ、ＶＳＳ）であり、第２電源電圧はターンオン電圧（ＶＯＮ、ＶＤＤ）である。
本発明で、各ステージは、プルダウン部の入力ノードに接続され、出力端子の出力信号に応答して前記プルダウン部の入力ノードに第１電源電圧を接続して前記プルダウン部がターンオンされることを防止する手段をさらに備えることが望ましい。
本発明で、ターンオン防止手段は、ドレインが前記プルダウン部の入力ノードに接続され、ゲートが前記出力端子に接続され、ソースが第１電源電圧に接続されたＮＭＯＳトランジスタにより構成する。
【００１９】
また、プルアップ駆動部は、プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、入力信号にドレイン及びゲートが共通に結合され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧に接続された第２トランジスタと、プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号がゲートに結合され、ソースが第１電源電圧に接続された第３トランジスタにより構成する。
【００２０】
プルダウン駆動部は、第２電源電圧にドレインが結合され、次段ステージの出力信号がゲートに結合され、前記プルダウン部の入力ノードにソースが結合された第４トランジスタと、前記プルダウン部の入力ノードにドレインが接続され、前記入力信号がゲートに結合され、ソースが第１電源電圧に接続された第５トランジスタにより構成する。
【００２１】
フローティング防止部は、第２電源電圧にドレイン及びゲートが接続され、前記プルダウン部の入力ノードにソースが接続された第６トランジスタにより構成され、第６トランジスタは前記第５トランジスタのサイズに比べて相対的に十分に小さいサイズにより構成する。ここで、第５トランジスタと第６トランジスタのサイズ比は約２０：１程度であることが望ましい。
【００２２】
このように構成することにより、シフトレジスタに接続される外部接続端子は、第１クロック信号入力端子、第２クロック信号入力端子、開始信号入力端子、第１電源電圧入力端子及び第２電源電圧入力端子の５端子により構成することができる。
また、本発明で第５トランジスタと第７トランジスタのサイズ比は約２：１程度であることが望ましい。
【００２３】
上述した他の目的を達成するための本発明によるシフトレジスタは、複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、前記シフトレジスタの奇数番目ステージの第１クロック端子と第２クロック端子には、第１クロック信号と位相が反転する第２クロック信号が各々提供され、偶数番目ステージの第１クロック端子と第２クロック端子には前記第１クロック信号と第２クロック信号が各々提供され、前記各ステージは、前段ステージの出力端子が接続された入力端子と、対応するゲートラインが接続された出力端子と、次々段ステージの第２制御端子が接続された第１制御端子と、第２制御端子と、対応するクロック信号が入力されるクロック端子と、出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を提供するプルアップ部と、前記出力端子に前記第１電源電圧を提供するプルダウン部と、前記プルアップ部の入力ノードに接続され、入力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記第１制御端子に供給される制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記プルダウン部の入力ノードに接続され、前記プルアップ部の入力ノードと接続されて前記プルダウン部をターンオフさせ、次段ステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部とを備える。
【００２４】
ここで、プルアップ駆動部は、プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、ドレイン及びゲートが共通結合されて入力信号に接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、プルアップ部の入力ノードにドレインンが接続され、次段ステージの出力信号にゲートが接続され、第１電源電圧にソースが接続された第２トランジスタとを備えることが望ましく、第１トランジスタは共通接続されたゲートとドレインンを通じて、前段ステージから開始信号または入力信号の提供を受けて、ソースを通じて前記キャパシタを充電させることを特徴とする。
【００２５】
プルアップ駆動部は次々段ステージの第２制御端子から提供されるプルアップ制御信号を使用して前記プルアップ部の制御信号を放電させることを特徴とする。
また、プルダウン駆動部は、第１電源電圧にドレインが接続され、次段ステージの出力信号にゲートが接続され、前記プルダウン部の入力ノードにソースが接続された第３トランジスタと、ドレイン及びゲートが共通結合されて第２クロック信号に接続され、前記プルダウン部の入力ノードにソースが接続された第４トランジスタとを含むことを特徴とする。
【００２６】
本発明はまた、複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号を順次に出力するシフトレジスタを提供するが、該シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、ステージはそれぞれ、出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を提供するプルアップ部と、出力端子に前記第１電源電圧を提供するプルダウン部と、プルダウン部の入力ノードに接続され、前記入力信号の先端に応答して前記プルダウン部をターンオフさせ、次段ステージの出力信号の先端に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、一端を通じてプルアップ部の入力ノードに接続され、他端を通じて出力端子に接続されたキャパシタと、所定の外部入力制御信号に沿って前記キャパシタを強制放電させる放電手段を備えて、入力信号の先端に応答して前記キャパシタの充電を通じて前記プルアップ部をターンオンさせ、次段ステージの出力信号の先端に応答して前記キャパシタの強制放電を通じて前記プルアップ部をターンオフさせるプルアップ駆動部とを備える。
【００２７】
ここで、前記プルアップ駆動部は、前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、入力信号にゲートが接続され、第２電源電圧にドレインが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧に接続された第２トランジスタと、前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが結合され、ソースが第１電源電圧に接続された第３トランジスタと、前記プルアップ部の入力ノードにドレインが接続され、前記第１電源電圧にソースが接続され、ゲートが外部入力制御信号の提供を受ける前記キャパシタを強制放電させる第４トランジスタとを備える。
【００２８】
外部入力制御信号のレベルは、電源印加時、前記トランジスタをターンオンさせるレベルであり、第１ステージに開始信号が印加される前に前記トランジスタをターンオフさせるレベルであることを特徴とし、外部入力制御信号は、第１ステージに開始信号が印加され、最終段ステージの出力が発生する間に、前記トランジスタをターンオフさせるレベルであり、最終段ステージの出力が発生した後、前記トランジスタをターンオンさせるレベルになり、最終段ステージ内の前記キャパシタを放電させることを特徴とする。
【００２９】
また、プルアップ駆動部は、プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、入力信号にゲートが接続され、第２電源電圧にドレインが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、第１電源電圧にソースが接続された第２トランジスタと、プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが接続され、ソースが外部入力制御信号の提供を受けて前記キャパシタを強制放電させる第３トランジスタとを備えることが望ましく、第２トランジスタと第３トランジスタのソースは共通接続されることを特徴とし、外部入力制御信号は電源印加と同時にロー状態を維持し、前記キャパシタを強制放電させ、第１ステージに印加される開始信号発生前にハイ状態であることを特徴とする。
【００３０】
また、外部入力制御信号のレベルは、電源印加時、前記第３トランジスタをターンオンさせるレベルであり、第１ステージに開始信号が印加される前に前記第３トランジスタをターンオフさせるレベルであることを特徴とし、ターンオンレベルは、第２電源電圧レベルであり、前記ターンオンレベルは、第１電源電圧レベルであることを特徴とする。
【００３１】
また、第２電源電圧は、前記第３トランジスタのゲート端子に第１電源電圧が印加される場合にも前記第３トランジスタをターンオンさせるスレッショルド電圧以上であり、前記第１電源電圧より低いことが望ましく、外部入力制御信号は、第１ステージに開始信号が印加され、最終段ステージの出力が発生するの間に、前記トランジスタをターンオフさせるレベルであり、最終段ステージの出力が発生した後、前記トランジスタをターンオンさせるレベルになって最終段ステージ内のキャパシタを放電させることを特徴とする。
【００３２】
また、上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含む。
表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セルアレイ回路は対応するデータ及びゲートライン対に接続される。
ゲート駆動回路は複数のステージが縦属接続され、第１ステージにはスキャン開始信号が入力端子に結合され、各ステージの出力信号により前記複数のゲートラインを順次に選択する第１シフトレジスタにより構成される。
【００３３】
データ駆動回路は、データ入力端子とデータラインとの間にドレイン及びソースが各々接続され、ゲートがブロック選択端子に共通に接続された複数の駆動トランジスタにより構成された複数のデータラインブロックと、複数のステージが縦属接続され、第１ステージにはデータラインブロック開始信号が入力端子に結合され、各ステージの出力信号により、複数のデータラインブロックを順次に選択する第２シフトレジスタにより構成される。
【００３４】
液晶表示装置は、可撓性印刷回路基板をさらに含み、可撓性印刷回路基板は統合制御及びデータ駆動チップが設けられ、ゲート駆動回路及びデータ駆動回路の各入力端子に制御信号及びデータ信号を提供する。
前記第１及び第２シフトレジスタは上述した第１目的のシフトレジスタを用いる。
前記第１シフトレジスタに印加される第１及び第２クロック信号のデュティ期間は、第２シフトレジスタに印加される第１及び第２クロック信号のデュティ期間にデータラインブロックの数を乗算した期間より大きい。
【００３５】
透明基板と可撓性印刷回路基板を接続する外部接続端子は、ゲート駆動回路に接続される第１クロック信号入力端子、第２クロック信号入力端子、スキャン開始信号入力端子、第１電源電圧入力端子及び第２電源電圧入力端子の５端子と、データ駆動回路に接続される第１クロック信号入力端子、第２クロック信号入力端子、及びデータラインブロック選択信号入力端子の制御用の３端子と複数のデータ信号入力端子とを含む。
【００３６】
また、上述した他の目的を達成するための本発明による液晶表示装置において、各ステージの対応するゲートライン駆動方法は、入力信号にキャパシタを充電させてクロック信号の１デュティ期間の間に出力端子に接続されたゲートラインをプルアップさせる段階と、出力端子の出力信号によりプルアップ状態を維持させる段階と、出力信号の後縁に応答してゲートラインのプルダウンを始めて、前記キャパシタの放電を始める段階と、次段ステージの出力信号に応答してゲートラインを完全プルダウンさせる段階と、プルダウン部の入力ノードに常に提供される第２電源電圧によりプルダウン状態を維持する段階とを備えることを特徴とする。
【００３７】
また、本発明のゲートライン駆動方法は、スキャン開始信号に応答して、複数のゲートラインを複数のステージを有するシフトレジスタに順次に駆動し、各ゲートラインの駆動は、奇数番目ゲートラインはシフトレジスタの奇数番目ステージにより第１クロック信号を順次にサンプリングし、サンプリングされた第１クロック信号の１デュティ期間の間に駆動し、偶数番目ゲートラインはシフトレジスタの偶数番目ステージにより１クロック信号と位相が反転された第２クロック信号をサンプリングし、サンプリングされた第２クロック信号の１デュティ期間の間に駆動し、各ステージのサンプリングは前段ステージの出力信号に応答して開始し、次段ステージの出力信号に応答して終了することを特徴とする。
【００３８】
また、上述した他の目的を達成するための本発明による液晶表示装置のデータラインブロック駆動方法は、入力信号によりキャパシタを充電させてクロック信号の１デュティ期間の間に出力端子に接続されたデータラインブロックをイネーブルさせる段階と、出力端子の出力信号によりイネーブル状態を維持する段階と、出力信号の後縁に応答してデータラインブロックのディセーブルを開始して、前記キャパシタの放電を始める段階と、次段ステージの出力信号に応答してデータラインブロックを完全ディセーブルさせる段階と、プルダウン部の入力ノードに常に提供される第２電源電圧によりディセーブル状態を維持する段階とを備えることを特徴とする。
【００３９】
また、本発明のデータラインブロック駆動方法は、データラインブロックスキャン開始信号に応答して複数のデータラインを複数のステージを有するシフトレジスタに順次に駆動し、各データラインブロックの駆動は、奇数番目データラインブロックはシフトレジスタの奇数番目ステージにより第１クロック信号を順次にサンプリングし、サンプリングされた第１クロック信号の１デュティ期間の間に駆動し、偶数番目ゲートラインブロックはシフトレジスタの偶数番目ステージにより１クロック信号と位相が反転された第２クロック信号をサンプリングし、サンプリングされた第２クロック信号の１デュティ期間の間に駆動し、各ステージのサンプリングは前段ステージの出力信号に応答して開始し、次段ステージの出力信号に応答して終了することを特徴とする。
【発明の効果】
【００４０】
本発明によると、液晶パネルのガラス基板に集積されるシフトレジスタに２個のクロック信号を使用することにより、外部接続端子の数を減少させることができ、プルダウントランジスタのゲートがディセーブル状態でフローティングされることを防止するために、持続的に第２電源電圧を供給することにより、ａ−Ｓｉ ＮＭＯＳ ＴＦＴの経年変化によるスレッショルド電圧の変化に無関係に常に安定された回路動作が可能である。
また、２”パネルのように小型ａ−Ｓｉ ＴＦＴパネルでデータ駆動方式をシフトレジスタを利用したブロック駆動方式を使用することにより、データ駆動チップとパネルとの間の接続チャンネル数を大幅的に減少させることができる。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
図３は、本発明によるａ−Ｓｉ ＴＦＴ 液晶表示装置の分解斜視図を示す。図３に示すように、液晶表示装置１００は、液晶表示パネルアセンブリ１１０、バックライトアセンブリ１２０、シャーシ１３０及びカバー１４０を含む。
【００４２】
液晶表示パネルアセンブリ１１０は、液晶表示パネル１１２、可撓性プリント回路基板１１６、集積化された制御及びデータ駆動チップ１１８を含む。液晶表示パネル１１２は、ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂを含む。ＴＦＴ基板１１２ａには、ａ−Ｓｉ ＴＦＴ 工程により表示セルアレイ回路、データ駆動回路、ゲート駆動回路及び外部接続端子が形成される。カラーフィルタ基板１１２ｂには、カラーフィルタ及び透明共通電極が形成される。ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂは、互いに対向され、これら間に液晶が注入された後に封入される。
【００４３】
可撓性プリント回路基板１１６に設けられた制御及びデータ駆動チップ１１８とＴＦＴ基板１１２ａの表示セルアレイに形成されたＴＦＴは、可撓性プリント回路基板１１６により電気的に接続される。可撓性プリント回路基板１１６は、データ信号、データタイミング信号、ゲートタイミング信号、及びゲート駆動電圧を、ＴＦＴ基板１１２ａのデータ駆動回路及びゲート駆動回路に提供する。バックライトアセンブリ１２０は、ランプアセンブリ１２２、導光板１２４、光学シート１２６、反射板１２８、及びモールドフレーム１２９を含んでいる。
【００４４】
図４に示すように、本発明においては、ＴＦＴ基板１１２ａ上に、表示セルアレイ１５０、データ駆動回路１６０、ゲート駆動回路１７０、データ駆動回路外部接続端子１６２、１６３、ゲート駆動回路外部接続端子１６９が、ＴＦＴ工程時に共に形成される。
【００４５】
表示セルアレイ１５０は、列方向に延びたｍ個のデータライン（ＤＬ１〜ＤＬｍ）と行方向に延びたｎ個のゲートライン（ＧＬ１〜ＧＬｎ）を含む。
本発明の実施形態では、２インチ液晶表示パネルであり、１７６個のデータラインおよび１９２個のゲートラインを有し、５２５（＝１７６×３）×１９２の解像度を有する。
【００４６】
データラインとゲートラインの各交差点には、スイッチングトランジスタ（ＳＴ）が形成される。スイッチングトランジスタ（ＳＴｉ）のドレインはデータライン（ＤＬｉ）に接続され、ゲートはゲートライン（ＧＬｉ）に接続される。スイッチングトランジスタ（ＳＴｉ）のソースは透明画素電極（ＰＥ）に接続される。透明画素電極（ＰＥ）とカラーフィルタ基板１１２ｂに形成された透明共通電極（ＣＥ）の間に、液晶（ＬＣ）が位置することになる。
これにより、透明画素電極（ＰＥ）と透明共通電極（ＣＥ）間に印加された電圧により、液晶配列が制御されて通過される光量を制御して、各ピクセルのグレイ表示をすることになる。
【００４７】
データ駆動回路１６０は、シフトレジスタ１６４と５２８個のスイッチングトランジスタ（ＳＷＴ）を含む。５２８個のスイッチングトランジスタ（ＳＷＴ）は、６６個ずつ８個のデータラインブロック（ＢＬ１〜ＢＬ８）を形成する。
各データラインブロック（ＢＬｉ）は、６６個のデータ入力端子により構成された外部接続端子１６３に６６個の入力端子が共通に接続され、対応する６６個のデータラインに６６個の出力端子が接続される。また、シフトレジスタ１６４の８個の出力端子のうちの対応する一つの出力端子にブロック選択端子が接続される。
【００４８】
５２８個のスイッチングトランジスタ（ＳＷＴ）の各々は、対応するデータラインにソースが接続され、６６個のデータ入力端子の対応する入力端子にドレインが接続され、ブロック選択端子にゲートが接続されたａ−Ｓｉ ＴＦＴ ＭＯＳトランジスタにより構成される。
したがって、５２８個のデータラインは、６６個ずつ８個のブロックに分割され、シフトレジスタ１６４の８個のブロック選択信号により、順次に各ブロックが選択される。
シフトレジスタ１６４は、３端子の外部接続端子１６２を通じて、第１クロック（ＣＫＨ）、第２クロック（ＣＫＨＢ）、ブロック選択開始信号（ＳＴＨ）が提供される。シフトレジスタ１６４の出力端子は各々、対応するデータラインブロックのブロック選択端子に接続される。
【００４９】
図５に示すように、本発明によるシフトレジスタ１６４は、９個のステージ（ＳＲＨ１〜ＳＲＨ９）が従属接続される。即ち、各ステージの出力端子（ＯＵＴ）が次段ステージの入力端子（ＩＮ）に接続される。ステージは、データラインブロックに対応する８個のステージ（ＳＲＨ１〜ＳＲＨ８）と一つのダミーステージ（ＳＲＨ９）により構成される。各ステージは、入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。８個のステージ（ＳＲＨ１〜ＳＲＨ８）は、各データラインブロック（ＢＬ１〜ＢＬ８）のブロック選択端子にブロック選択開始信号（ＤＥ１〜ＤＥ８）を各々提供する。ブロック選択開始信号は、各ラインブロックのイネーブル信号である。
【００５０】
奇数番目ステージ（ＳＲＨ１、ＳＲＨ３、ＳＲＨ５、ＳＲＨ７、ＳＲＨ９）には、第１クロック（ＣＫＨ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、ＳＲＣ６、ＳＲＣ８）には、第２クロック（ＣＫＨＢ）が提供される。第１クロック（ＣＫＨ）と第２クロック（ＣＫＨＢ）は相補的な位相を有する。第１クロック（ＣＫＨ）及び第２クロック（ＣＫＨＢ）のデューティサイクルは、例えば１／６６ｍｓ以下である。
【００５１】
各ステージの制御端子（ＣＴ）には、次段ステージの出力信号が制御信号として入力される。これにより、制御端子（ＣＴ）に入力される制御信号は、自身の出力信号のデューティサイクル遅延された信号になる。
したがって、各ステージの出力信号（ゲートライン駆動信号）が順次にアクティブ（即ち、ハイ状態）となるので、各出力信号のアクティブ区間に対応するデータラインブロックが選択され、イネーブルされることになる。
ダミーステージ（ＳＲＨ９）は、その前段のステージ（ＳＲＨ８）の制御端子（ＣＴ）に制御信号を提供するためのものである。
【００５２】
図６は、前述した図４のゲート駆動回路に利用されるシフトレジスタを説明するためのブロック図である。
図６に示すように、図４のゲート駆動回路１７０は、一つのシフトレジスタにより構成され、該シフトレジスタは、複数のステージ（ＳＲＣ１〜ＳＲＣ４が縦属接続される。すなわち、各ステージの出力端子（ＯＵＴ）が次段ステージの入力端子（ＩＮ）に接続される。複数のステージは、ゲートラインに対応する１９２個のステージ（ＳＲＣ１〜ＳＲＣ１９２）と一つのダミーステージ（ＳＲＣ１９３）を含んでいる。各ステージは、入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。
【００５３】
第１ステージ（ＳＲＣ１）の入力端子（ＩＮ）には、図７に図示した開始信号（ＳＴ）が入力される。開始信号（ＳＴ）は、垂直同期信号に同期されたパルス信号である。
各ステージの出力信号（ＧＯＵＴ１〜ＧＯＵＴ１９２）は、対応する各ゲートラインに接続される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３、．．．）には、第１クロック信号（ＣＫ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、．．．）には、第２クロック信号（ＣＫＢ）が提供される。ここで、第１クロック信号（ＣＫ）と第２クロック信号（ＣＫＢ）は相補的な位相（反対位相）を有する。また、第１クロック信号（ＣＫ）と第２クロック信号（ＣＫＢ）のデューティサイクルは、例えば、１６．６／１９２ｍｓである。
したがって、データ駆動回路のシフトレジスタ１６４のクロック信号のデューティサイクルに比べて、ゲート駆動回路のシフトレジスタのクロック信号のデューティサイクルが約８倍以上になる。
【００５４】
各ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）の各制御端子（ＣＴ）には、次段ステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．）の出力端子（ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ４）の制御信号が入力される。即ち、制御端子（ＣＴ）に入力される制御信号は、自身の出力信号のデューティサイクル遅延された信号になる。
従って、各ステージの出力信号が順次にアクティブ（ハイ状態）となるので、各出力信号のアクティブ区間に対応する水平ラインが選択されることになる。
【実施形態１】
【００５５】
図７は、本発明の第１実施形態によるシフトレジスタの各ステージの具体回路図として、特に、上述した図４のデータ駆動回路及び図５のゲート駆動回路のシフトレジスタの各ステージの具体的な回路構成を示す断面図である。
図７に示すように、本発明の第１実施形態によるシフトレジスタ１６４、１７０の各ステージは、プルアップ部１８０、プルダウン部１８２、プルアップ駆動部１８４、プルダウン駆動部１８６、フローティング防止手段１８８、ターンオン防止手段１９０とを含む。
【００５６】
プルアップ部１８０は、クロック信号入力端子（ＣＫ）にドレインが接続され、第１ノード（Ｎ１）にゲートが接続され、出力端子（ＯＵＴ）にソースが接続されたプルアップＮＭＯＳトランジスタ（ＮＴ１）により構成される。
プルダウン部１８２は出力端子（ＯＵＴ）にドレインが接続され、第２ノード（Ｎ２）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続されたプルダウンＮＭＯＳトランジスタ（ＮＴ２）により構成される。
【００５７】
プルアップ駆動部１８４は、キャパシタ（Ｃ）、ＮＭＯＳトランジスタ（ＮＴ３〜ＮＴ５）により構成される。キャパシタ（Ｃ）は、第１ノード（Ｎ１）と出力端子（ＯＵＴ）間に接続される。トランジスタ（ＮＴ３）は、入力端子（ＩＮ）にドレイン及びゲートが共通に結合され、第１ノード（Ｎ１）にソースが接続される。トランジスタ（ＮＴ４）は第１ノード（Ｎ１）にドレインが接続され、第２ノード（Ｎ２）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。トランジスタ（ＮＴ５）は第１ノード（Ｎ１）にドレインが接続され、制御端子（ＣＴ）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。
【００５８】
プルダウン駆動部１８６は、二つのトランジスタ（ＮＴ６、ＮＴ７）により構成される。トランジスタ（ＮＴ６）は、第２電源電圧（ＶＤＤ）にドレインが結合され、制御端子（ＣＴ）にゲートが接続され、第２ノード（Ｎ２）にソースが接続される。トランジスタ（ＮＴ７）は第２ノード（Ｎ２）にドレインが接続され、入力端子（ＩＮ）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。
【００５９】
フローティング防止手段１８８は第２電源電圧（ＶＤＤ）にドレイン及びゲートが共通接続され、第２ノード（Ｎ２）にソースが接続されたトランジスタ（ＮＴ８）により構成される。トランジスタ（ＮＴ８）はトランジスタ（ＮＴ７）のサイズに比べて相対的に十分に小さいサイズ、例えば、１：２０程度のサイズ比により構成される。
【００６０】
ターンオン防止手段１９０は第２ノード（Ｎ２）にドレインが接続され、出力端子（ＯＵＴ）にゲートが接続され、第１電源電圧（ＶＳＳ）にソースが接続されたトランジスタ（ＮＴ９）により構成される。トランジスタ（ＮＴ９）のサイズはトランジスタ（ＮＴ７）のサイズに比べて約１：２の比を有する。
【００６１】
図８に示したように、第１及び第２クロック信号（ＣＫ、ＣＫＢ）とスキャン開始信号（ＳＴ）がシフトレジスタ１７０に供給されると、第１ステージ（ＳＲＣ１）では、スキャン開始信号（ＳＴ）の先端に応答して第１クロック信号（ＣＫ）のハイレベル区間を所定時間（Ｔｄｒ１）遅延させて出力端子に出力信号（ＯＵＴ１）に発生する。
【００６２】
スキャン開始信号（ＳＴ）のアクティブ区間は第１クロック信号（ＣＫ）のハイレベル区間に比べて約１／４周期先立つ位相を有する。スキャン開始信号（ＳＴ）のアクティブ区間はパルス先端、即ち、上昇エッジからのセットアップタイム（Ｔｓ１）のパルス後端、即ち、下降エッジまでのホールドタイム（Ｔｓ２）に分割される。
従って、出力信号（ＯＵＴ１）の先端は、ホールドタイム（Ｔｓ２）の開始時点から所定時間約２〜４μｓ遅延された先端、即ち、上昇エッジを有する。即ち、第１クロック信号（ＣＫ）のアクティブ区間、ハイレベル区間がＴｄｒ１時間ほど遅延されて出力端子（ＯＵＴ）に出力される。
【００６３】
このような遅延特性は、プルアップ駆動部１８４のキャパシタ（Ｃ）が開始信号（ＳＴ）の先端でトランジスタ（ＮＴ４）がターンオフされた状態からトランジスタ（ＮＴ３）を通じて充電され始め、キャパシタの充電電圧がプルアップトランジスタ（ＮＴ１）のゲートソース間スレッショルド電圧以上に充電された以後に、プルアップトランジスタ（ＮＴ１）がターンオンされ、第１クロック信号（ＣＫ）のハイレベル区間が出力端子に出力され始めるからである。
【００６４】
出力端子（ＯＵＴ）にクロック信号のハイレベルが現れ始めると、この出力電圧がキャパシタ（Ｃ）にブートストラップされ、プルアップトランジスタ（ＮＴ１）のゲート電圧がターンオン電圧（ＶＤＤ）以上に上昇される。従って、ＮＭＯＳトランジスタであるプルアップトランジスタ（ＮＴ１）が完全導通状態を維持することになる。
【００６５】
一方、プルダウン駆動部１８６は、トランジスタ（ＮＴ６）がターンオフされた状態で、開始信号（ＳＴ）の先端でトランジスタ（ＮＴ７）がターンオンされるので、第２ノード（Ｎ２）の電位が第１電源電圧（ＶＳＳ）にダウンされる。ここで、フローティング防止手段１８８のトランジスタ（ＮＴ８）はターンオン状態を維持するが、ターンオンされたトランジスタ（ＮＴ７）のサイズがトランジスタ（ＮＴ８）のサイズより約２０倍程度大きいために、第２ノード（Ｎ２）は第２電源電圧（ＶＤＤ）状態から第１電源電圧（ＶＳＳ）にダウンされる。これにより、プルダウントランジスタ（ＮＴ２）はターンオン状態からターンオフ状態に遷移される。
【００６６】
出力端子（ＯＵＴ）にターンオン電圧（ＶＯＮ＝ＶＤＤ）が現れると、ターンオン防止手段１９０のトランジスタ（ＮＴ９）がターンオンされ、第２ノード（Ｎ２）を第１電源電圧（ＶＳＳ）に駆動する能力が約５０％程度さらに増加される。したがって、出力信号の上昇遷移時にプルダウントランジスタのドレインソース間寄生キャパシタにより第２ノード（Ｎ２）の電圧が上昇されることを防止することができる。従って、出力信号の上昇遷移時、プルダウントランジスタがターンオンされる誤動作を確実に防止することができる。
【００６７】
出力端子（ＯＵＴ）の出力信号（ＯＵＴ１）は、第１クロック信号（ＣＫ）のデュティ期間遅延されて出力される。
出力端子（ＯＵＴ）の出力信号の電圧がターンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態に低下されると、トランジスタ（ＮＴ９）がターンオフされる。これにより、トランジスタ（ＮＴ８）を通じて第２ノード（Ｎ２）に第２電源電圧（ＶＤＤ）が供給される状態であるので、第２ノード（Ｎ２）の電位は第１電源電圧（ＶＳＳ）から第２電源電圧（ＶＤＤ）に上昇され始める。第２ノード（Ｎ２）の電位が上昇され始めると、トランジスタ（ＮＴ４）がターンオンされ、これにより、キャパシタの充電電圧はトランジスタ（ＮＴ４）を通じて放電される。したがって、プルアップトランジスタ（ＮＴ１）もターンオフされ始める。
【００６８】
続いて、制御端子（ＣＴ）に提供される次段ステージの出力信号がターンオン電圧に上昇するので、これによりトランジスタ（ＮＴ５、ＮＴ６）がターンオンされる。よって、第２ノード（Ｎ２）の電位はトランジスタ（ＮＴ６、ＮＴ８）により提供される第２電源電圧（ＶＤＤ）に高速で上昇され、第１ノード（Ｎ１）の電位はトランジスタ（ＮＴ４、ＮＴ５）を通じて高速で第１電源電圧（ＶＳＳ）にダウンされる。
これにより、プルアップトランジスタ（ＮＴ１）はターンオフされ、プルダウントランジスタ（ＮＴ２）はターンオンされて、出力端子（ＯＵＴ）はターンオン電圧（ＶＯＮ）で第２電源電圧（ＶＤＤ）のターンオフ電圧（ＶＯＦＦ）にダウンされる。
【００６９】
制御端子（ＣＴ）に印加される次段ステージの出力信号がローレベルに下降され、トランジスタ（ＮＴ６）がターンオフされても、第２ノード（Ｎ２）はトランジスタ（ＮＴ８）を通じて第２電源電圧（ＶＤＤ）にバイアスされた状態を維持することになり、第１ノード（Ｎ１）は、ターンオン状態を維持するトランジスタ（ＮＴ４）を介して第１電源電圧（ＶＳＳ）にバイアスされた状態を維持する。したがって、長時間使用によりトランジスタ（ＮＴ２、ＮＴ４）のスレッショルド電圧が上昇されても、第２ノード（Ｎ２）の電位が第２電源電圧（ＶＤＤ）に維持されるので、プルダウントランジスタ（ＮＴ２）がターンオフされる誤動作の恐れなしに、安定された動作が確保される。
上述した動作と同一である動作により、各ステージ（ＳＲＣ１〜ＳＲＣ４）が動作して、出力信号（ＯＵＴ１〜ＯＵＴ４）が図９に示したように順次に安定して発生する。
【００７０】
上述した本発明のシフトレジスタに２インチパネルのゲートラインロード３０ｐＦを接続し、シミュレーションした結果、図１０に示すような、第１及び第２クロック信号（ＣＫ、ＣＫＢ）に対する出力信号の遅延特性を示した。図１０から、出力信号の上昇時間（Ｔｒ）及び下降時間（Ｔｆ）は約１．５μｓであり、クロック信号から遅延上昇時間（Ｔｄｒ）及び遅延下降時間（Ｔｄｆ）は約０．３μｓであることが分かる。
【００７１】
図１１は、本発明による液晶パネル上に集積されたゲート駆動回路のシフトレジスタに提供される外部接続端子部のレイアウトを示す。このレイアウトにおいて、右側はＴＦＴ側であり、左側はフィルムケーブル側である。図面に示したように、本発明では、シフトレジスタのために５個の外部接続端子、スキャン開始信号入力端子（ＳＴ）、第１クロック信号入力端子（ＣＫ）、第２クロック信号入力端子（ＣＫＢ）、第１電源電圧端子（ＶＯＦＦ又はＶＳＳ）、第２電源電圧端子（ＶＯＮ又はＶＤＤ）のみを必要とする。従って、ガラス基板上に端子部１７２の空間占有率を減少させることができる。
【００７２】
図１２〜図１４は、従来のキャパシタを利用したプルダウン制御技術を用いたシフトレジスタの出力特性と本発明のシフトレジスタの出力特性を比較した波形図である。
図１２は、第２ノード（Ｎ２）の電圧波形を比較したものであり、区間Ａにおいて、本発明（実線）の波形が従来技術（鎖線）の波形に比べてより安定されたローレベル状態を維持することが分かる。
【００７３】
図１３は、時間による第２ノード（Ｎ２）のハイレベルの状態変化を比較したものである。実線の本発明に比べて、鎖線の従来技術は、時間経過によりレベルが徐々にダウンされる現象を示すことが分かり、一方、本発明においては、ＶＤＤ電源電圧がフローティング防止手段を通じて常に提供された状態を維持することにより、プルダウン維持期間の間、常に一定なレベル状態を維持することが分かる。
【００７４】
図１４は、出力端子の出力信号の波形を比較したものである。鎖線の従来技術の出力信号の波形に比べて、実線の本発明の出力信号の波形がアクティブ状態（ハイレベル）でより確実であるハイレベル状態を維持し、ノンアクティブ状態（ローレベル）でも変動なしに安定されるように、ローレベルにバイアスされることが分かる。
【実施形態２】
【００７５】
図１５は、本発明の第２実施形態によるシフトレジスタの各ステージの具体的回路図として、特に、上述した図４のデータ駆動回路及びゲート駆動回路のシフトレジスタの各ステージの具体的な回路構成を示す図である。
図１５に示すように、シフトレジスタ１６４、１７０の各ステージは、プルアップ部１９０、プルダウン部１９２、プルアップ駆動部１９４、プルダウン駆動部１９６とを含む。
【００７６】
プルアップ部１９０は、クロック信号入力端子（ＣＫ）にドレインが接続され、第３ノード（Ｎ３）にゲートが接続され、出力端子（ＯＵＴ）にソースが接続されたプルアップＮＭＯＳトランジスタ（ＮＴ１１）により構成される。
プルダウン部１９２は、出力端子（ＯＵＴ）にドレインが接続され、第４ノード（Ｎ４）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続されたプルダウンＮＭＯＳトランジスタ（ＮＴ１２）により構成される。
【００７７】
プルアップ駆動部１９４は、キャパシタ（Ｃ）、ＮＭＯＳトランジスタ（ＮＴ１３〜ＮＴ１５）により構成される。キャパシタ（Ｃ）は、第３ノード（Ｎ３）と出力端子（ＯＵＴ）間に接続される。トランジスタ（ＮＴ１３）は、第２電源電圧（ＶＤＤ）にドレインが接続され、入力端子（ＩＮ）にゲートが接続され、第３ノード（Ｎ３）にソースが接続される。トランジスタ（ＮＴ１４）は、第３ノード（Ｎ３）にドレインが接続され、制御端子（ＣＴ）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。トランジスタ（ＮＴ１５）は、第３ノード（Ｎ３）にドレインが接続され、第４ノード（Ｎ４）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。ここで、トランジスタ（ＮＴ１３）のサイズは、トランジスタ（ＮＴ１５）のサイズより約２倍程度大きく形成される。
【００７８】
プルダウン駆動部１９６は、二つのトランジスタ（ＮＴ１６、ＮＴ１７）により構成される。トランジスタ（ＮＴ１６）は、第２電源電圧（ＶＤＤ）にドレインとゲートが共通に結合され、第４ノード（Ｎ４）にソースが接続される。トランジスタ（ＮＴ１７）は、第４ノード（Ｎ４）にドレインが接続され、第３ノード（Ｎ３）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に結合される。ここで、トランジスタ（ＮＴ１６）のサイズは、トランジスタ（ＮＴ１７）のサイズより約１６倍程度大きく形成される。
【００７９】
図１６に図示したように、第１及び第２クロック信号（ＣＫ、ＣＫＢ）とスキャン開始信号（ＳＴ）がシフトレジスタ１７０に供給されると、第１ステージ（ＳＲＣ１）では、スキャン開始信号（ＳＴ）の先端（前縁）に応答して第１クロック信号（ＣＫ）のハイレベル区間を所定時間（Ｔｄｒ１）遅延させて出力端子に出力信号（ＯＵＴ１）に発生する。
【００８０】
スキャン開始信号（ＳＴ）のアクティブ区間は、第１クロック信号（ＣＫ）のハイレベル区間に比べて約１／４周期先立つ位相を有する。スキャン開始信号（ＳＴ）のアクティブ区間は、パルス先端、即ち、上昇エッジからのセットアップタイム（Ｔｓ１）のパルス後端（後縁）、即ち、下降エッジまでのホールドタイム（Ｔｓ２）に分割される。
従って、出力信号（ＯＵＴ１）の先端は、ホールドタイム（Ｔｓ２）の開始時点から所定時間である約２〜４μｓ遅延された先端、即ち、上昇エッジとなる。即ち、第１クロック信号（ＣＫ）のアクティブ区間、ハイレベル区間が、Ｔｄｒ１時間ほど遅延されて出力端子（ＯＵＴ）に現れる。
【００８１】
このような遅延特性は、プルアップ駆動部１９４のキャパシタ（Ｃ）が開始信号（ＳＴ）の先端でトランジスタ（ＮＴ１３）を通じて充電され始め、キャパシタの充電電圧がプルアップトランジスタ（ＮＴ１１）のゲートソース間スレッショルド電圧以上に充電された後に、プルアップトランジスタ（ＮＴ１１）がターンオンされ、第１クロック信号（ＣＫ）のハイレベル区間が出力端子に現れ始めるからである。
【００８２】
出力端子（ＯＵＴ）にクロック信号のハイレベル区間が現れ始めると、この出力電圧がキャパシタ（Ｃ）にブートストラップされ、プルアップトランジスタ（ＮＴ１１）のゲート電圧がターンオン電圧（ＶＤＤ）以上に上昇される。従って、ＮＭＯＳトランジスタであるプルアップトランジスタ（ＮＴ１１）が完全（ＦＵＬＬ）導通状態を維持することになる。ここで、トランジスタ（ＮＴ１３）のサイズはトランジスタ（ＮＴ１５）のサイズより約２倍程度大きいために、開始信号（ＳＴ）によりトランジスタ（ＮＴ１５）がターンオンされても、トランジスタ（ＮＴ１１）をターンオン状態に遷移させる。
【００８３】
一方、プルダウン駆動部１９６は、トランジスタ（ＮＴ１７）がターンオフされて第４ノード（Ｎ４）が第２電源電圧（ＶＤＤ）に上昇され、トランジスタ（ＮＴ１２）をターンオンさせる。従って、出力端子（ＯＵＴ）の出力信号の電圧が第１電源電圧（ＶＳＳ）状態にある。ここで、開始信号（ＳＴ）によりトランジスタ（ＮＴ１７）がターンオンされるので、第４ノード（Ｎ４）の電位が第１電源電圧（ＶＳＳ）にダウンされる。以後、トランジスタ（ＮＴ１６）がターンオンされても、トランジスタ（ＮＴ１７）のサイズがトランジスタ（ＮＴ１６）のサイズより約１６倍程度大きいために、第４ノード（Ｎ４）は第１電源電圧（ＶＳＳ）のレベルに維持される。従って、プルダウントランジスタ（ＮＴ１２）はターンオン状態でターンオフ状態に遷移される。
【００８４】
出力端子（ＯＵＴ）の出力信号（ＯＵＴ１）は、第１クロック信号（ＣＫ）のデュティ期間程度、遅延されて現れる。
出力端子（ＯＵＴ）の出力信号の電圧がターンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態に落ちると、トランジスタ（ＮＴ１７）がターンオフされる。これにより、トランジスタ（ＮＴ１６）を通じて第４ノード（Ｎ４）に第２電源電圧（ＶＤＤ）が供給される状態であるので、第４ノード（Ｎ４）の電位は、第１電源電圧（ＶＳＳ）から第２電源電圧（ＶＤＤ）に上昇され始める。第４ノード（Ｎ４）の電位が上昇され始めると、トランジスタ（ＮＴ１５）がターンオンされ、これにより、キャパシタの充電電圧はトランジスタ（ＮＴ１５）を通じて放電される。従って、プルアップトランジスタ（ＮＴ１１）もターンオフされる。
【００８５】
続いて、制御端子（ＣＴ）に提供される次段ステージの出力信号がターンオン電圧に上昇するので、これによりトランジスタ（ＮＴ１４）がターンオンされる。ここで、トランジスタ（ＮＴ１４）のサイズはトランジスタ（ＮＴ１５）より約２倍程度大きいために、第３ノード（Ｎ３）の電位は、トランジスタ（ＮＴ１５）のみターンオンされた場合より、さらに速く第１電源電圧（ＶＳＳ）にダウンされる。
したがって、プルアップトランジスタ（ＮＴ１１）はターンオフされ、一方プルダウントランジスタ（ＮＴ１２）はターンオンされて、出力端子（ＯＵＴ）はターンオン電圧（ＶＯＮ）で第２電源電圧（ＶＤＤ）のターンオフ電圧（ＶＯＦＦ）にダウンされる。
【００８６】
制御端子（ＣＴ）に印加される次段ステージの出力信号がローレベルに下降され、トランジスタ（ＮＴ１４）がターンオフされても、第４ノード（Ｎ４）はトランジスタ（ＮＴ１６）を通じて第２電源電圧（ＶＤＤ）にバイアスされた状態を維持することにより、第３ノード（Ｎ３）は、ターンオン状態を維持するトランジスタ（ＮＴ１５）により第１電源電圧（ＶＳＳ）にバイアスされた状態を維持する。第４ノード（Ｎ４）の電位が第２電源電圧（ＶＤＤ）に維持されるので、プルダウントランジスタ（ＮＴ２）がターンオフされる誤動作の恐れなしに、安定された動作が確保される。
上述した動作により、各ステージが動作して出力信号（ＯＵＴ１１〜ＯＵＴ１４）が図１７に図示したように順次に安定されるように発生する。
【００８７】
上述したように、本発明による第２実施形態は、トランジスタ（ＮＴ１５）及びトランジスタ（ＮＴ１７）をラッチ形態に配置することにより、第３ノード（Ｎ３）及び第４ノード（Ｎ４）に安定された状態を維持することができる。また、二つのトランジスタを除去するだけでなく、トランジスタのサイズも減少させることにより、パネル内でシフトレジスタが占める面積を１０％程度減少させることができる。
また、本発明による第２実施形態は、本発明による第１実施形態に比べて、スキャン開始信号（ＳＴ）のパルス幅に関係なしに、安定された動作が可能である。
【００８８】
即ち、本発明による第１実施形態は、スキャン開始信号（ＳＴ）のパルス幅がクロック信号のパルス幅より狭い場合には、クロック信号が入る前にキャパシタが放電を開始する。この理由により、プルダウントランジスタがターンオンされるので、出力が発生されない。よって、出力信号が次端にシフトされないので、動作不能状態になる恐れがある。
一方、本発明による第２実施形態は、スキャン開始信号（ＳＴ）をラッチするために、スキャン開始信号（ＳＴ）のパルス幅の広狭に関係なしに、安定された動作が可能である。
【００８９】
図１８は、本発明の他の実施形態による第１及び第２クロック信号波形図であり、図１９は各ステージの出力波形図である。
シフトレジスタ１６４、１７０のそれぞれのステージには、図１８及び図１９に示すような第１及び第２クロック信号（ＣＫ、ＣＫＢ）が提供される。具体的には、奇数番目ステージには第１クロック信号（ＣＫ）が提供され、偶数番目ステージには第２クロック信号（ＣＫＢ）が提供される。ここで、第１及び第２クロック信号（ＣＫ、ＣＫＢ）は、互いに反転された位相を有する。ステージそれぞれに第１及び第２クロック信号（ＣＫ、ＣＫＢ）が提供されると、第１及び第２クロック信号（ＣＫ、ＣＫＢ）のハイレベル区間がそれぞれのステージの出力端子（ＯＵＴ）の出力信号に発生する。
【００９０】
ここで、それぞれのステージに提供される第１クロック信号（ＣＫ）で発生されるハイレベル区間と、第２クロック信号（ＣＫＢ）のハイレベル区間の間に一定の位相差（Ｐ１）を設ける。即ち、奇数番目ステージに第１クロック信号（ＣＫ）のハイレベル区間が提供された後、一定時間後、偶数番目ステージに第２クロック信号（ＣＫＢ）のハイレベル区間が提供される。
【００９１】
従って、図１９に示すように、各ステージで出力される出力信号（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＯＵＴ５）のハイ区間の間に一定の位相差（Ｐ２）が発生する。即ち、第１クロック信号（ＣＫ）が提供される奇数番目ステージの出力信号（ＯＵＴ１、ＯＵＴ３、ＯＵＴ５）のハイレベル区間が発生された後、一定時間後に第２クロック信号（ＣＫＢ）が提供される偶数番目ステージの出力信号（ＯＵＴ２、ＯＵＴ４）のハイレベル区間が発生される。従って、各ステージの出力信号の下降遷移と次段ステージの出力信号の上昇遷移のオーバーラップ現象を防止することができる。
【実施形態３】
【００９２】
図２０は、本発明の第３実施形態によるシフトレジスタの各ステージの具体回路図を示し、図２１は、上述した図２０によるシフトレジスタの駆動波形を説明するための図面である。
図２０に示すように、本発明の第３実施形態によるシフトレジスタ１７０の各ステージは、プルアップ部１９０、プルダウン部１９２、プルアップ駆動部１９４及びプルダウン駆動部１９６とを含む。
【００９３】
プルアップ部１９０は、クロック信号入力端子（ＣＫ）にドレインが接続され、第５ノード（Ｎ５）にゲートが接続され、出力端子（ＯＵＴ）にソースが接続されたプルアップＮＭＯＳトランジスタ（Ｍ２）により構成される。
プルダウン部１９２は、出力端子（ＯＵＴ）にドレインが接続され、第６ノード（Ｎ６）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続されたプルダウンＮＭＯＳトランジスタ（Ｍ３）により構成される。
【００９４】
プルアップ駆動部１９４は、キャパシタ（Ｃ）、ＮＭＯＳトランジスタ（Ｍ１、Ｍ４）により構成される。キャパシタ（Ｃ）は、第５ノード（Ｎ５）と出力端子（ＧＯＵＴ）間に接続される。トランジスタ（Ｍ１）は、共通接続されたドレインとゲートが入力信号に接続され、ソースは第５ノード（Ｎ５）を経てプルアップ部１９０の入力ノードに接続されるが、第１ステージである場合には、共通接続されたドレインとゲートは入力信号に接続されるが、第２番目以降のステージである場合には、共通接続されたドレインとゲートは前段ステージの出力端子に接続されて、前端キャリ信号の提供を受ける。トランジスタＭ４はドレインがプルアップ部の入力ノードに接続され、ゲートが次段ステージの出力信号に接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。
【００９５】
プルダウン駆動部１９６は、二つのトランジスタ（Ｍ５、Ｍ６）により構成されてインバータ動作を実施する。トランジスタ（Ｍ５）は、第２電源電圧（ＶＤＤ）にドレインとゲートが共通に結合され、第６ノード（Ｎ６）にソースが接続される。トランジスタ（Ｍ６）は第６ノード（Ｎ６）にドレインが接続され、第５ノード（Ｎ５）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。ここで、トランジスタ（Ｍ５）のサイズは、トランジスタ（Ｍ６）のサイズより約１６倍程度大きく形成される。
【００９６】
動作時、前段ステージの出力信号（ＧＯＵＴ［ｎ−１］）（または、ＳＴＶ）によりキャパシタＣ１が充電されると、トランジスタＭ２のＶ_GSバイアスがかかって、ターンオン可能状態になり、トランジスタＭ２のドレインのＣＫがハイになると、この電圧がＧＯＵＴ［ｎ］ノードに現れる。このとき、ＧＯＵＴ［ｎ］ノードを基準電位にするキャパシタＣ１によりＣＴ１［ｎ］ノードの電位がレベルシフトされて、ＣＫがハイレベルであるの間にトランジスタＭ２がターンオン状態を維持する。
【００９７】
トランジスタ（Ｍ２）のターンオン状態で、次段ステージのＣＴ１［ｎ＋２］信号をＣＴ信号に印加すると、トランジスタ（Ｍ４）がターンオンされて第５ノード（Ｎ５）が第１電源電圧（ＶＳＳ）レベルに放電される。このとき、トランジスタ（Ｍ２）がターンオン状態である時には、トランジスタ（Ｍ３）が必ずターンオフされなければならない。万一、トランジスタ（Ｍ３）が十分にターンオフされなければ、トランジスタ（Ｍ２）からトランジスタ（Ｍ３）の経路に漏洩電流が発生して消費電力が増加される問題があるからである。
このために、トランジスタ（Ｍ５）とトランジスタ（Ｍ６）は、トランジスタ（Ｍ２）のゲート電圧である第５ノード（Ｎ５）の電圧を反転することにより、トランジスタ（Ｍ２）とトランジスタ（Ｍ３）が同時にターンオンされることを防止することになる。
【００９８】
図２２は、本発明の第２実施形態によるシフトレジスタを利用したａ−ＴＦＴ ＬＣＤゲート駆動回路を説明するための図面であり、図２３は、本発明の第３実施形態によるシフトレジスタを利用したａ−ＴＦＴ ＬＣＤ ゲート駆動回路を説明するための図面である。
図２２に示すように、上述した図１５に示したステージをゲートライン数以上に従属接続してゲート駆動回路の動作を実行する。しかし、外部入力に全体で５個の転送配線（ＶＤＤ、ＶＳＳ、ＣＫＶ、ＣＫＶＢ、ＳＴＶ）が必要であり、ステージ毎に７個のトランジスタが必要である。このように回路配線とトランジスタの数が多ければ、ａ− ＴＦＴ ＬＣＤ基板で設計することができる空間の制約が発生する。
【００９９】
また、トランジスタ（ＮＴ１２）をターンオフすることができるレベルを作くるためのトランジスタ（ＮＴ１６）及びトランジスタ（ＮＴ１７）からなるインバータ回路１９６で２つトランジスタ（ＮＴ１６、ＮＴ１７）が同時にターンオンされる条件が動作中に発生することになり、消費電力上問題が発生し、プルダウン部（ＮＴ１２）に印加されるターンオフ電圧にＶＳＳが印加されることが困難であるために、プルアップ部（ＮＴ１１）とプルダウン部（ＮＴ１２）の経路に漏洩電流の問題がある。
【０１００】
また、第４ノード（Ｎ４）が初期ハイ状態であるので、トランジスタ（ＮＴ１５）がターンオンされた状態でキャパシタへの充電が困難になる回路的限界にトランジスタ（ＮＴ１３、ＮＴ１５、ＮＴ１６、ＮＴ１７）のサイズが精密に調整されなければ、トランジスタ（ＮＴ１５）のターンオンによって、“ＩＮ”信号がキャパシタに充電されないという動作不能状態になる可能性があるという問題点がある。
しかし、本発明の第３実施形態で開示するシフトレジスタによると、少ない数のトランジスタと減少された転送配線をａ−ＴＦＴ ＬＣＤ基板に適用することができるので、その設計が容易であり、駆動上問題点を解決するａ−ＴＦＴゲート駆動回路を提供することができる。
【０１０１】
図２３に示すように、第２電源電圧（ＶＤＤ）の供給を必要とせず、次々段ステージ（２段先のステージ）のＣＴ１信号を制御端子（ＣＴ）の入力に使用する。
このように、次々段ステージ（ｎ＋２）のＣＴ１信号を制御端子（ＣＴ）の入力に使用する特徴は、トランジスタＭ２のドレインとゲート間の寄生結合容量により発生されるＣＴ１のノードの電位変動による誤動作を防止してくれる。即ち、次段ステージのＧＯＵＴ出力を制御端子（ＣＴ）の入力に使用した時に発生したＣＴ１ノードの電位変動による誤動作を制御するために必要とした別途の放電トランジスタ（ＮＴ１５）を不要とするものである。
【０１０２】
例えば、次段ステージのＧＯＵＴ出力を制御端子（ＣＴ）の入力に使用したとき、ＣＫが上昇時にＣＴ１ノードが付随して上昇して、ＣＴ１ノード電圧がＶＳＳ＋Ｖｔｈ（トランジスタ（Ｍ２）のスレッショルド電圧）以上となる場合、トランジスタＭ２がターンオンされる誤動作が生じるとともにトランジスタＭ３に多い電流が流れるという問題が発生する。
【０１０３】
図２４Ａ、図２４Ｂは、本発明の第２実施形態による次段ステージのＧＯＵＴ出力をＣＴ入力に使用した時のゲート出力波形と、本発明の第３実施形態による次々段ステージのＣＴ１信号を使用した時のゲート出力波形を各々シミュレーションした結果である。
図２４Ａに示すように、本発明の第２実施形態のように次段ステージのＧｏｕｔ［ｎ＋１］をトランジスタＭ４をターンオンするに使用したとすると、ＣＫがロー状態である時にＣＴ１がＶＳＳにクランプされた後にＣＫが上昇する時、ＣＴ１のカップリング電圧がＶＳＳ＋Ｖｔｈ以上になって、トランジスタＭ２がターンオンされる誤動作が発生され、このために別途の放電用トランジスタが必要であった。
【０１０４】
しかし、図２４Ｂの場合にには、ＣＴ１がＣＫにカップリングされ、ＣＫがハイ状態である時、放電用トランジスタＭ４がＣＴ１をＶＳＳにクランピングさせることができ、したがって、以後ＣＫが降下しても、ＣＴ１のカップリング電圧がＶＳＳ以下になるようにして、トランジスタＭ２がターンオンされる状況を除去することができる。
【０１０５】
上述したシミュレーション結果で分かるように、本発明の第３実施形態において、ＣＴ１電圧がＣＫにカップリングされても、ＶＳＳ以下に維持することができてトランジスタＭ２の誤動作を防止することができる。
従って、本発明の第３実施形態によると、上述した図１５で開示した別途の放電用トランジスタ（ＮＴ１５）を除去することができるので、トランジスタ（ＮＴ１５）による回路的誤動作防止は勿論、シフトレジスタを構成するトランジスタの数を６個に単純化することができる。
【０１０６】
図２５Ａ、図２５Ｂは、本発明の第２実施形態と第３実施形態によるゲートドライバから出力されるゲート信号の出力波形を各々説明するための波形図であり、特に、トランジスタＭ３をターンオフさせるためのＣＴ２波形のシミュレーション結果を説明するための波形図である。
【０１０７】
図２５Ａに示した本発明の第２実施形態によると、ＣＴ２レベルがＶＳＳ以上になって、トランジスタＭ３とトランジスタＭ２が同時にターンオンされる状況が発生されて過電流発生になる可能性がある。
しかし、図２５Ｂに示した本発明の第３実施形態によると、トランジスタＭ２がターンオンされる時、ロー状態になるＣＫＢ信号を第２電源電圧（ＶＤＤ）代わりに使用してトランジスタＭ２がターンオンされてＯＵＴ１信号が発生された時、ＣＴ２が必ず第１電源電圧（ＶＳＳ）レベルになるので、トランジスタＭ３をターンオフさせて過電流の発生を除去することができた。
【０１０８】
このように、本発明の第３実施形態のシミュレーション結果から分かるように、既存のａ−ＴＦＴゲート駆動回路で問題になった誤動作や過電流発生状況を除去して、本発明の第２実施形態に比べて安定性と優れている特性を確保することができる。
また、シフトレジスタ構成に必要としたトランジスタ１個と別途の第２電源電圧（ＶＤＤ）のための配線を不要として、集積度を高くすることができるａ−ＴＦＴ ゲート駆動回路を提供することができる。
【０１０９】
以上で説明したように、本発明の第３実施形態による図２０と本発明の第２実施形態による図１５を比較すると、トランジスタの数を７個から６個に減少させることができ、また、外部入力端子数を５個から４個に減少させながら、回路動作の安定性を確保しかつ高集積化を実現することができる。
【０１１０】
一方、前述した図１５に示すように各々ステージが作られ、各々のステージは前述した図２２のようにゲートライン数以上に直列接続してゲートドライバＩＣの動作と同一である動作を実現する。
しかし、図２２のような回路で駆動する時には次のような問題が発生される。
【０１１１】
第一は信頼性に関する問題であり、初期モジュール駆動時に液晶パネル上に配線されるＶＳＳ、ＣＫＶまたはＣＫＶＢに過電流が流れて断線したり、電源回路に過負荷がかかってシステムダウンが発生する現象である。
これに対する原因を分析した結果、ステージに必ず必要であるＮ３ノードのキャパシタＣが原因であることが分かった。これは、複数のステージで静電気により所望でない電荷がキャパシタに充電されたり、初期外部電源印加時に不安定な電源及び信号状態でキャパシタに電荷が充電され、ＣＫＶとＣＫＶＢが回路に印加される場合、複数のステージが同時に動作する場合に発生することになる。
【０１１２】
即ち、キャパシタに電荷が充電されている場合、各ステージのＮＴ１１はＧＯＵＴにかかるロードキャパシタに充電を行い、直にＣＫＶまたはＣＫＶＢ信号の位相遷移になる時、トランジスタＮＴ１２により放電が行われるが、複数のラインのステージが同時にこのような動作が実行される場合、ＶＳＳ、ＣＫＶまたはＣＫＶＢ配線に過電流が流れることになる。
【０１１３】
一つのトランジスタの駆動電流が０．１ｍＡとする時、ＸＧＡ解像度（１０２４×３×３７６８）の場合、７６８個のゲートラインが存在するので、第１電源電圧（ＶＳＳ）には最大３８．４ｍＡ（＝０．１ｍＡ×７６８／２）が流れることになる。
このような過電流状況は、シフト動作が完了される１フレーム時間、例えば、６０Ｈｚである１６．７ｍｓｅｃ間発生し、この時間の間に抵抗を有するＶＳＳ配線での発熱により配線自体が溶けて切れる現象が発生される。
このような状況は、ステージに提供される電源が安定な場合であり、配線抵抗が大きくて電圧強化が発生される場合や十分でない電圧状態でトランジスタが正常動作をしない場合には、誤動作時間が１６．７ｍｓｅｃ以上になって、駆動不能状態になる恐れがある。
【０１１４】
第二の問題として、駆動時に最終段ステージのキャパシタを放電することができなくて、最終段のゲートライン出力電圧が低く、または発生されないなどの不良動作を誘発する問題がある。勿論、これを解決するために、最終段ステージに追加してステージ（すなわちダミーステージ）を装着することができるが、これも追加されるステージのキャパシタを放電させることができないので、前段ステージのキャパシタをＣＫまたはＣＫＢにより周期的に充電を妨害することになって、問題が発生するものである。
【０１１５】
本発明の第４及び第５実施形態では、このような二つ問題を解決して信頼性側面で優れて、機能性側面で良好であるａ−ＴＦＴ ＬＣＤゲート駆動回路を提供する。
【実施形態４】
【０１１６】
図２６は、本発明の第４実施形態によるシフトレジスタの各ステージの具体回路図であり、図２７は上述した図２６を駆動するための波形図である。特に、図２６に示すように、初期駆動時にキャパシタに充電された電荷を放電する放電専用トランジスタを各ステージに装着する。
図２６に示すように、本発明の第４実施形態によるシフトレジスタ１７０の各ステージは、プルアップ部１９０、プルダウン部１９２、プルアップ駆動部１９８、プルダウン駆動部１９６を含む。上述した図１５と比較する時、プルアップ部１９０、プルダウン部１９２及びプルダウン駆動部１９６は同一であるので、その説明は省略する。
【０１１７】
プルアップ駆動部１９８は、キャパシタ（Ｃ）及びＮＭＯＳトランジスタ（ＮＴ１３、ＮＴ１４、ＮＴ１５、ＮＴ１８）により構成される。より詳細には、キャパシタ（Ｃ）は第３ノード（Ｎ３）と出力端子（ＯＵＴ）間に接続される。トランジスタ（ＮＴ１３）は第２電源電圧（ＶＤＤ）にドレインが接続され、入力端子（ＩＮ）にゲートが接続され、第３ノード（Ｎ３）にソースが接続される。トランジスタ（ＮＴ４）は第３ノード（Ｎ３）にドレインが接続され、制御端子（ＣＴ）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。トランジスタ（ＮＴ１５）は第３ノード（Ｎ３）にドレインが接続され、第４ノード（Ｎ４）にゲートが接続され、ソースが第１電源電圧（ＶＳＳ）に接続される。ここで、トランジスタ（ＮＴ１３）のサイズは、トランジスタ（ＮＴ１５）のサイズより約２倍程度大きく形成される。トランジスタ（ＮＴ１８）は第１電源電圧（ＶＳＳ）にソースが接続され、外部入力制御信号（またはクリア信号）（ＣＬＲ）にゲートが接続され、ドレインを利用してプルアップ部１９０の第３ノード（Ｎ３）と並列接続されたキャパシタの充電電荷を強制放電する。
【０１１８】
ここで、外部入力制御信号（ＣＬＲ）は、キャパシタ（Ｃ）を第１電源電圧（ＶＳＳ）に放電させる信号として、最初電源オン時にキャパシタを放電させることができるように、所定の時間の間に第２電源電圧（ＶＤＤ）状態を維持するが、画面がディスプレイされる期間中ではトランジスタがターンオフ状態を維持することができるスレッショルド電圧以下、例えば、第１電源電圧（ＶＳＳ）状態である信号である。
【０１１９】
図２７に示すように、外部入力制御信号（ＣＬＲ）は電源印加（Ｖｉｎ）と同時にハイ状態を維持してステージのキャパシタに充電された電荷を放電させ、以後、垂直開始信号（ＳＴＶ）を発生する。
また、ＣＫ及びＣＫＢ信号に過ロードがかかることを防止するために外部入力制御信号（ＣＬＲ）がハイである場合には、二つ信号がロー状態である。
また、正常動作中、最終段のゲートパルス（Ｇｏｕｔ（Ｌａｓｔ））発生後、ハイ状態になって最終段ステージのキャパシタを放電させる。
【０１２０】
以上で説明した本発明の第４実施形態によると、プルアップ駆動部に備えられるキャパシタの充電電荷を放電させる手段を別途に提供することにより、初期起動時にキャパシタに充電されている電荷による誤動作や液晶パネル、特に、ａ−ＴＦＴ液晶パネルの配線が損傷される問題を解決することができるので、信頼性高いＴＦＴ−ＬＣＤモジュールを提供することができる。
また、最終段のゲートラインの駆動信号のエラーを解決することにより、画面下端縁に生じるライン損傷を防止して、機能的に安定であるａ−ＴＦＴトランジスタからなるゲート駆動回路を内蔵したＴＦＴ−ＬＣＤモジュールを提供することができる。
【実施形態５】
【０１２１】
図２８は、本発明の第５実施形態によるシフトレジスタの各ステージの具体回路図であり、図２９は、図２８を駆動するための波形図である。特に、放電専用トランジスタを追加することなくステージのキャパシタに充電された電荷を放電させることができるようにした回路図である。
図２８に示すように、本発明の第５実施形態によるシフトレジスタ１７０の各ステージは、プルアップ部１９０、プルダウン部１９２、プルアップ駆動部１９４、プルダウン駆動部１９６を含み、上述した図１５でキャパシタの放電動作を実施するプルアップ駆動部１９４のトランジスタ（ＮＴ１４）のソースに外部入力制御信号（ＣＬＲ）を印加する。勿論、図示していないが、トランジスタ（ＮＴ１５）のソースに外部入力制御信号（ＣＬＲ）を印加することもでき、トランジスタ（ＮＴ１４）とトランジスタ（ＮＴ１５）の共通接続されたソースに外部入力制御信号（ＣＬＲ）を印加することもできる。
【０１２２】
図示したように、トランジスタ（ＮＴ１４）のゲートには常に、ＶＳＳ電圧以上かかることを利用することとして、Ｖｇｓ＞Ｖｔｈ（ここで、Ｖｔｈはトランジスタ（ＮＴ１４）のスレッショルド電圧）を作るためにソースに、ＶＳＳ２＞（ＶＳＳ−Ｖｔｈ）であるＶＳＳ２電圧を印加して、トランジスタ（ＮＴ１４）をターンオンさせることにより、キャパシタの充電電圧を強制的にＶＳＳ２電圧レベルに引き下げる放電動作を実行する。
【０１２３】
このために、外部入力制御信号（ＣＬＲ）は、電源印加（Ｖｉｎ）と同時にロー状態（ＶＳＳ２）を維持してステージのキャパシタに充電されている電荷を放電させ、その後、ＳＴＶ信号の発生前にハイ状態（ＶＳＳ）になる。
また、ＣＫＶ及びＣＫＶＢ信号に過ロードがかかることを防止するために、外部入力制御信号（ＣＬＲ）がロー状態（ＶＳＳ２）である場合には、二つ信号がロー状態である。
また、正常動作中、最終段のゲートパルス（Ｇｏｕｔ（Ｌａｓｔ））発生後、外部入力制御信号ＣＬＲがロー状態（ＶＳＳ２）になって、最終段ステージのキャパシタを放電させる。
【０１２４】
以上で説明した本発明の第５実施形態によると、キャパシタの充電電荷を放電させるために、プルアップ駆動部のトランジスタのソースに外部入力制御信号（ＣＬＲ）を提供することにより、初期起動時にキャパシタに充電されている電荷による誤動作や液晶パネルの配線が損傷される問題を解決することができるので、信頼性高いＴＦＴ−ＬＣＤモジュールを提供することができる。
また、最後ゲートラインの駆動信号におけるエラーを解決することにより、画面下端縁に生じるライン損傷を防止して、機能的に安定であるａ−ＴＦＴトランジスタからなるゲート駆動回路を内蔵したＴＦＴ−ＬＣＤモジュールを提供することができる。
【０１２５】
一方、本発明のデータ駆動回路１６０は、全チャンネル同時駆動方式（図３０参照）を採択せずに、ブロック駆動方式（図３１参照）を採択する。
ａ−Ｓｉ ＴＦＴによりデータ駆動チップの複雑なアナログ機能を具現することが、現在の技術としては容易でない。しかし、スイッチングトランジスタを利用してブロック駆動をする場合には、データ駆動チップから液晶表示パネルに提供されるビデオチャネル数を大幅に減少させることができる。ブロック駆動の場合、ピクセル充電時間が減少するが、液晶表示パネルのサイズが２インチである小型パネルの場合にはノートブックやデスクトップ液晶モニタに比べて十分なラインタイムを有することができるので、ブロック駆動が可能である。
解像度によるピクセル充電時間は次の表１のとおりである。
【表１】

【０１２６】
ＵＸＧＡ級パネルでは、パネルサイズの大きさによるロードと遅延時間を考慮する場合、可能である充電時間は７〜８μｓ程度である。従って、同一電流駆動能力のデータ駆動チップを考慮する場合、２”パネルはＵＸＧＡ級パネルに比べて約１０倍以上の充電時間を有する。従って、データラインを１０ブロックに分割してブロック駆動をしても、ＵＸＧＡ級パネルと同一である充電特性を有することができる。
【０１２７】
従って、本発明では、２”パネルでデータラインを８ブロックに分割してブロックを駆動する。よって、５２８ビデオチャンネルを８ブロックに分割すると、各ブロック当り６６チャンネルが割当てられ、これにより、５２８個の全チャンネル同時駆動方式（図３０参照）に比べてデータ駆動チップとパネル間の接続チャネル数を５２８チャネルから６６チャネルに減少させることができる。
【０１２８】
本発明では、このようなデータラインの駆動をブロック駆動方式に採択し、各ブロックをシフトレジスタに順次に選択するデータライン駆動回路をパネル上に集積させることにより、データ駆動チップとパネルの接続端子数を１／８に大幅減少させることができる。
従って、本発明の実施形態では、全体で外部接続端子は６６チャネル端子、データ制御用３端子、ゲート制御用５端子、共通電圧（ＶＣＯＭ）用１端子を必要とするので、７５個の外部接続端子のみが必要である。
このように、外部接続端子数を大幅減少させることができるので、パネルの外郭サイズを減少させることができるために、原価節減及び生産性が向上され、パネル実装の薄形化により商品性が向上される。
【０１２９】
図３２に示すように、ブロック駆動方式は、ゲートラインアクティブ区間で８個のブロックを順次にイネーブルさせるために、ブロック選択信号（ＤＥ１〜ＤＥ８）がシフトレジスタ１６４を通じて発生される。
本発明では、１７６＊１９２の解像度を有する２”パネルでゲートラインアクティブ期間は８６μｓであり、各ブロック選択信号のアクティブ期間は１０μｓに設計する。従って、ブロック駆動時にも十分であるピクセル充電特性を維持することができる。
【０１３０】
図３３〜図３５は、スイッチングトランジスタ（ＳＷＴ）を幅４，０００μｍ、長さ５μｓのａ−Ｓｉ ＴＦＴに設計し、２０Ｖの電圧を印加した時、ゲートライン駆動信号、データラインブロック選択信号及びピクセル充電特性シミュレーション結果を各々示す。ここで、ゲートライン駆動信号（ＯＵＴｉ）のアクティブ期間は８６μｓであり、データラインブロック選択信号（ＤＥｉ）のアクティブ期間は１０μｓである。
図３５に示すように、上述したブロック駆動時にシミュレーションした結果、９９％以上のピクセル充電率が得られている。
【０１３１】
以上の実施形態では、データ駆動回路及びゲート駆動回路の両方に本発明のシフトレジスタを利用した例を示したが、データ駆動回路またはゲート駆動回路いずれか一方のみに本発明のシフトレジスタを利用することができることは、当業者には明らかであろう。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【０１３２】
【図１】ｐｏｌｙ−ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図２】従来のａ−Ｓｉ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図３】本発明によるａ−Ｓｉ ＴＦＴ ＬＣＤの液晶表示装置の分解斜視図である。
【図４】本発明による望ましい一実施形態のａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す図面である。
【図５】図４のデータ駆動回路のシフトレジスタのブロック図である。
【図６】図４のゲート駆動回路のシフトレジスタのブロック図である。
【図７】本発明の第１実施形態によるシフトレジスタの各ステージの具体回路図である。
【図８】図７の各部のタイミング図である。
【図９】図７の各ステージのシミュレーション出力波形図である。
【図１０】図７の出力信号のクロック信号に対する遅延特性シミュレーション波形図である。
【図１１】本発明によるゲート駆動回路の外部接続端子部レイアウト図である。
【図１２】本発明のゲート駆動回路のシフトレジスタと従来技術の比較波形図である。
【図１３】本発明のゲート駆動回路のシフトレジスタと従来技術の比較波形図である。
【図１４】本発明のゲート駆動回路のシフトレジスタと従来技術の比較波形図である。
【図１５】本発明の第２実施形態によるシフトレジスタの各ステージの具体回路図である。
【図１６】図１５の各部のタイミング図である。
【図１７】図１５の各ステージのシミュレーション出力波形図である。
【図１８】本発明の他の実施形態による第１及び第２クロック信号のシミュレーション波形図である。
【図１９】各ステージのシミュレーション出力波形図である。
【図２０】本発明の第３実施形態によるシフトレジスタの各ステージの具体回路図である。
【図２１】図２０によるシフトレジスタの駆動波形を説明するための図面である。
【図２２】本発明の第２実施形態によるシフトレジスタを利用したａ−ＴＦＴ ＬＣＤゲート駆動回路を説明するための図面である。
【図２３】本発明の第３実施形態によるシフトレジスタを利用したａ−ＴＦＴ ＬＣＤゲート駆動回路を説明するための図面である。
【図２４Ａ】次段ステージのＧＯＵＴ出力をＣＴ入力に使用したときのゲート出力波形と次々段ステージのＣＴ１信号を使用した時のゲート出力波形を各々シミュレーションした結果を示す図面である。
【図２４Ｂ】次段ステージのＧＯＵＴ出力をＣＴ入力に使用したときのゲート出力波形と次々段ステージのＣＴ１信号を使用した時のゲート出力波形を各々シミュレーションした結果を示す図面である。
【図２５Ａ】本発明の第２実施形態と第３実施形態によるゲートドライバから出力されるゲート信号の出力波形を各々説明するための波形図である。
【図２５Ｂ】本発明の第２実施形態と第３実施形態によるゲートドライバから出力されるゲート信号の出力波形を各々説明するための波形図である。
【図２６】本発明の第４実施形態によるシフトレジスタの各ステージの具体回路図である。
【図２７】図２６の駆動波形図である。
【図２８】本発明の第５実施形態によるシフトレジスタの各ステージの具体回路図である。
【図２９】図２８の駆動波形図である。
【図３０】全チャネル同時駆動方式のパネルを説明するための図面である。
【図３１】本発明によるブロック駆動方式のパネルを示す図面である。
【図３２】本発明によるブロック駆動方式の各部のタイミングを示す図面である。
【図３３】スイッチングトランジスタ（ＳＷＴ）を幅４，０００μｍ、長さ５μｓのａ−Ｓｉ ＴＦＴに設計し、２０Ｖの電圧を印加した時、ゲートライン駆動信号、データラインブロック選択信号及びピクセル充電特性のシミュレーション結果を各々示す図面である。
【図３４】スイッチングトランジスタ（ＳＷＴ）を幅４，０００μｍ、長さ５μｓのａ−Ｓｉ ＴＦＴに設計し、２０Ｖの電圧を印加した時、ゲートライン駆動信号、データラインブロック選択信号及びピクセル充電特性のシミュレーション結果を各々示す図面である。
【図３５】スイッチングトランジスタ（ＳＷＴ）を幅４，０００μｍ、長さ５μｓのａ−Ｓｉ ＴＦＴに設計し、２０Ｖの電圧を印加した時、ゲートライン駆動信号、データラインブロック選択信号及びピクセル充電特性のシミュレーション結果を各々示す図面である。
【符号の説明】
【０１３３】
１００ 液晶表示装置
１１０ 液晶表示パネルアセンブリ
１２０ バックライトアセンブリ
１３０ シャーシ
１４０ カバー
１８０ プルアップ部
１８２ プルダウン部
１８４ プルダウン駆動部
１８６ プルダウン駆動部
１８８ フローティング防止手段
１９０ ターンオン防止手段

Claims (76)

1. 複数のステージが縦属接続され、第１ステージには開始信号が入力端子に供給され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
   前記シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、
   前記ステージは、各々、
   出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を提供するプルアップ部と、
   前記出力端子に第１電源電圧を提供するプルダウン部と、
   前記プルアップ部の入力ノードに接続され、入力信号の前縁に応答して前記プルアップ部をターンオンさせ、次段ステージの出力信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
   前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターンオフさせ、次段ステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と
   を備えることを特徴とするシフトレジスタ。
2. 前記各ステージは、前記プルダウン部の入力ノードに接続され、前記プルダウン部の入力ノードに常に第２電源電圧を供給して前記プルダウン部の入力ノードがフローティングされることを防止するフローティング防止手段をさらに備えることを特徴とする請求項１に記載のシフトレジスタ。
3. 前記各ステージは、前記プルダウン部の入力ノードに接続され、前記出力端子の出力信号に応答して前記プルダウン部の入力ノードに前記第１電源電圧を供給して前記プルダウン部がターンオンされることを防止する手段をさらに備えることを特徴とする請求項２に記載のシフトレジスタ。
4. 前記ターンオン防止手段は、ドレインが前記プルダウン部の入力ノードに接続され、ゲートが前記出力端子に接続され、ソースが第１電源電圧に接続されたＮＭＯＳトランジスタにより構成したことを特徴とする請求項２に記載のシフトレジスタ。
5. 前記プルアップ駆動部は、
   前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
   入力信号にドレイン及びゲートが共通に結合され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
   前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧に接続された第２トランジスタと、
   前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号がゲートに結合され、ソースが第１電源電圧に接続された第３トランジスタと
   を備えることを特徴とする請求項２に記載のシフトレジスタ。
6. 前記プルダウン駆動部は、
   第２電源電圧にドレインが結合され、次段ステージの出力信号がゲートに結合され、前記プルダウン部の入力ノードにソースが結合された第４トランジスタと、
   前記プルダウン部の入力ノードにドレインが接続され、前記入力信号がゲートに結合され、ソースが第１電源電圧に接続された第５トランジスタと
   を備えることを特徴とする請求項５に記載のシフトレジスタ。
7. 前記フローティング防止部は、前記第２電源電圧にドレイン及びゲートが接続され、前記プルダウン部の入力ノードにソースが接続された第６トランジスタにより構成され、
   前記第６トランジスタは、前記第５トランジスタのサイズに比べて相対的に十分に小さいサイズにより構成された
   ことを特徴とする請求項６に記載のシフトレジスタ。
8. 前記第５トランジスタと第６トランジスタのサイズ比は約２０：１程度であることを特徴とする請求項７に記載のシフトレジスタ。
9. 透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セルアレイ回路が対応するデータライン及びゲートラインの対に接続された液晶表示装置において、
   前記ゲート駆動回路は、複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、
   前記ステージは、各々、
   前段ステージの出力端子が接続された入力端子と、
   対応するゲートラインが接続された出力端子と、
   次段ステージの出力端子が接続された制御端子と、
   対応するクロック信号が入力されるクロック端子と、
   前記クロック端子と前記出力端子間に接続され、ターンオン時に、クロック信号のデュティ期間の間に前記対応するゲートラインをプルアップさせるプルアップ部と、
   前記出力端子と第１電源電圧間に接続され、ターンオン時に前記対応するゲートラインを前記第１電源電圧にプルダウンさせるプルダウン部と、
   前記プルアップ部の入力ノードに接続され、前記入力端子に供給される入力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記制御端子に供給される制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
   前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターンオフさせ、前記制御信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、
   前記プルダウン部の入力ノードと第２電源電圧間に接続され、前記プルダウン部の入力ノードに常に第２電源電圧を供給して前記プルダウン部の入力ノードがフローティングされることを防止するフローティング防止部と
   を備えることを特徴とする液晶表示装置。
10. 前記各ステージは、前記プルダウン部の入力ノードと第１電源電圧間に接続され、前記出力端子の出力信号に応答して前記プルダウン部の入力ノードに前記第１電源電圧を接続して、前記プルダウン部がターンオンされることを防止するターンオン防止部をさらに備えることを特徴とする請求項９に記載の液晶表示装置。
11. 前記ターンオン防止部は、前記プルダウン部の入力ノードにドレインが接続され、前記出力端子にゲートが接続され、ソースが第１電源電圧に接続されたＮＭＯＳトランジスタにより構成したことを特徴とする請求項１０に記載の液晶表示装置。
12. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子間に接続されたキャパシタと、
    前記入力端子にドレイン及びゲートが共通に結合され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧に接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記制御端子にゲートが接続され、ソースが第１電源電圧に接続された第３トランジスタと
    を備えることを特徴とする請求項１１に記載の液晶表示装置。
13. 前記プルダウン駆動部は、
    第２電源電圧にドレインが接続され、前記制御端子にゲートが接続され、前記プルダウン部の入力ノードにソースが結合された第４トランジスタと、
    前記プルダウン部の入力ノードにドレインが接続され、前記入力端子にゲートが結合され、ソースが第１電源電圧に接続された第５トランジスタと
    を備えることを特徴とする請求項１２に記載の液晶表示装置。
14. 前記フローティング防止部は、前記第２電源電圧にドレイン及びゲートが接続され、前記プルダウン部の入力ノードにソースが接続された第６トランジスタにより構成され、
    前記第６トランジスタは、前記第５トランジスタのサイズに比べて相対的に十分に小さいサイズにより構成された
    ことを特徴とする請求項１３に記載の液晶表示装置。
15. 前記第５トランジスタと第６トランジスタのサイズ比は、約２０：１程度であることを特徴とする請求項１４に記載の液晶表示装置。
16. 前記ゲート駆動回路に接続される外部接続端子は、第１クロック信号入力端子、第２クロック信号入力端子、開始信号入力端子、第１電源電圧入力端子及び第２電源電圧入力端子の５端子を含むことを特徴とする請求項９に記載の液晶表示装置。
17. 前記表示セルアレイ回路、データ駆動回路、ゲート駆動回路のトランジスタは、ａ−Ｓｉ ＮＭＯＳ ＴＦＴにより構成することを特徴とする請求項９に記載の液晶表示装置。
18. 透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路が複数のデータラインと複数のゲートラインとを含み、各表示セルアレイ回路が対応するデータライン及びゲートラインの対に接続された液晶表示装置において、
    前記データ駆動回路は、複数のデータラインブロック及びシフトレジスタにより構成され、
    前記データラインブロックは、データ入力端子とデータラインとの間にドレイン及びソースが各々接続され、ゲートがブロック選択端子に共通に接続された複数の駆動トランジスタにより構成され、
    前記シフトレジスタは、複数のステージが従属接続され、第１ステージにはブロック選択開始信号が入力端子に供給され、各ステージの出力信号により前記複数のデータラインブロックを順次に選択し、前記シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、
    前記ステージは、各々、
    前段ステージの出力端子が接続された入力端子と、
    対応するデータラインブロックのブロック選択端子に接続された出力端子と、
    次段ステージの出力端子が接続された制御端子と、
    対応するクロック信号が入力されるクロック端子と、
    前記クロック端子と前記出力端子との間に接続され、ターンオン時に、クロック信号のデュティ期間の間に、前記対応するゲートラインをプルアップさせるプルアップ部と、
    前記出力端子と第１電源電圧との間に接続され、ターンオン時に前記対応するゲートラインを前記第１電源電圧にプルダウンさせるプルダウン部と、
    前記プルアップ部の入力ノードに接続され、前記入力端子に供給される入力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記制御端子に供給される制御信号の前縁に応答してプルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターンオフさせ、前記制御信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部とを備える
    ことを特徴とする液晶表示装置。
19. 前記各ステージは、前記プルダウン部の入力ノードと第２電源電圧間に接続され、前記プルダウン部の入力ノードに常に前記第２電源電圧を接続して、前記プルダウン部の入力ノードがフローティングされることを防止するフローティング防止手段を備えることを特徴とする請求項１８に記載の液晶表示装置。
20. 前記各ステージは、前記プルダウン部の入力ノードと第１電源電圧間に接続され、前記出力端子の出力信号に応答して前記プルダウン部の入力ノードに前記第１電源電圧を接続して、前記プルダウン部がターンオンされることを防止するターンオン防止部をさらに備えることを特徴とする請求項１９に記載の液晶表示装置。
21. 前記ターンオン防止部は、前記プルダウン部の入力ノードにドレインが接続され、前記出力端子にゲートが接続され、ソースが第１電源電圧に接続されたＮＭＯＳトランジスタにより構成したことを特徴とする請求項２０に記載の液晶表示装置。
22. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    前記入力端子にドレイン及びゲートが共通に結合され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧に接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記制御端子にゲートが接続され、ソースが第１電源電圧に接続された第３トランジスタとを備えることを特徴とする請求項２１に記載の液晶表示装置。
23. 前記プルダウン駆動部は、
    第２電源電圧にドレインが結合され、前記制御端子にゲートが接続され、前記プルダウン部の入力ノードにソースが結合された第４トランジスタと、
    前記プルダウン部の入力ノードにドレインが接続され、前記入力端子にゲートが結合され、ソースが第１電源電圧に接続された第５トランジスタ
    とを備えることを特徴とする請求項２２に記載の液晶表示装置。
24. 前記フローティング防止部は、前記第２電源電圧にドレイン及びゲートが接続され、前記プルダウン部の入力ノードにソースが接続された第６トランジスタにより構成され、
    前記第６トランジスタは前記第５トランジスタのサイズに比べて相対的に十分に小さいサイズにより構成された
    ことを特徴とする請求項２３に記載の液晶表示装置。
25. 前記第５トランジスタと第６トランジスタのサイズ比は約２０：１程度であることを特徴とする請求項２４に記載の液晶表示装置。
26. 前記データ駆動回路に接続される外部接続端子は、第１クロック信号入力端子、第２クロック信号入力端子ブロック選択、開始信号入力端子、複数のデータ入力端子を含むことを特徴とする請求項１８に記載の液晶表示装置。
27. 前記表示セルアレイ回路、データ駆動回路、ゲート駆動回路のトランジスタは、ａ−Ｓｉ ＮＭＯＳ ＴＦＴにより構成することを特徴とする請求項１８に記載の液晶表示装置。
28. 下部透明基板と上部透明基板との間に液晶を封入した液晶表示モジュールを有する液晶表示装置において、
    前記下部透明基板上に形成され、複数のデータラインと複数のゲートラインを含み、複数の表示セルアレイ回路各々が対応するデータライン及びゲートラインの対に接続された表示セルアレイ回路と、
    前記透明基板上に形成され、複数のステージが従属接続され、第１ステージにはスキャン開始信号が入力端子に結合され、各ステージの出力信号により前記複数のゲートラインを順次に選択する第１シフトレジスタにより構成されたゲート駆動回路と、
    前記透明基板上に形成され、データ入力端子とデータラインとの間にドレイン及びソースが各々接続され、ゲートがブロック選択端子に共通に接続された複数の駆動トランジスタにより構成された複数のデータラインブロックと、複数のステージが従属接続され、第１ステージにはブロック選択開始信号が入力端子に結合され、各ステージの出力信号により前記複数のデータラインブロックを順次に選択する第２シフトレジスタにより構成されたデータ駆動回路と、
    統合制御及びデータ駆動チップが実装され、前記ゲート駆動回路及びデータ駆動回路の各入力端子に制御信号及びデータ信号を提供する可撓性印刷回路基板と
    を備えることを特徴とする液晶表示装置。
29. 前記第１及び第２シフトレジスタの各々は、
    奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、
    前記各ステージは、
    前段ステージの出力端子が接続された入力端子と、
    対応するゲートラインまたはデータラインのブロックに接続された出力端子と、
    次段ステージの出力端子が接続された制御端子と、
    対応するクロック信号が入力されるクロック端子と、
    前記クロック端子と前記出力端子との間に接続され、ターンオン時に、クロック信号のデュティ期間の間に前記出力端子をプルアップさせるプルアップ部と、
    前記出力端子と第１電源電圧との間に接続され、ターンオン時に、前記対応するゲートラインを前記第１電源電圧にプルダウンさせるプルダウン部と、
    前記プルアップ部の入力ノードに接続され、前記入力端子に供給される入力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記制御端子に供給される制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターンオフさせ、前記制御信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、
    前記プルダウン部の入力ノードと第２電源電圧との間に接続され、前記プルダウン部の入力ノードに常に第２電源電圧を供給して前記プルダウン部の入力ノードがフローティングされることを防止するフローティング防止手段と
    を備えることを特徴とする請求項２８に記載の液晶表示装置。
30. 前記第１シフトレジスタに印加される第１及び第２クロック信号のデュティ期間は、前記第２シフトレジスタに印加される第１及び第２クロック信号のデュティ期間にデータラインブロックの数を乗算した期間より大きいことを特徴とする請求項２８に記載の液晶表示装置。
31. 前記下部透明基板と可撓性印刷回路基板を接続する外部接続端子は、
    ゲート駆動回路に接続される第１クロック信号入力端子、第２クロック信号入力端子、スキャン開始信号入力端子、第１電源電圧入力端子及び第２電源電圧入力端子の５端子と、
    データ駆動回路に接続される第１クロック信号入力端子、第２クロック信号入力端子及びブロック選択開始信号入力端子の制御用の３端子と複数のデータ入力端子と
    を含むことを特徴とする請求項２８に記載の液晶表示装置。
32. 複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、
    前記各ステージは、
    出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を提供するプルアップ部と、
    前記出力端子に第１電源電圧を提供するプルダウン部と、
    前記プルアップ部の入力ノードに接続され、入力信号の前縁に応答してキャパシタを充電して前記プルアップ部をターンオンさせ、次段ステージの出力信号の前縁に応答して前記キャパシタを放電させて前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに接続され、前記プルアップ部の入力ノードと接続されて前記プルダウン部をターンオフさせ、次段ステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と
    を備えることを特徴とするシフトレジスタ。
33. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    ドレインが第２電源電圧に接続され、入力信号にゲートが結合され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが接続され、ソースが第１電源電圧に接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが結合され、ソースが第１電源電圧に接続された第３トランジスタと
    を備えることを特徴とする請求項３２に記載のシフトレジスタ。
34. 前記第１トランジスタと第２トランジスタのサイズ比は、約２：１程度であることを特徴とする請求項３３に記載のシフトレジスタ。
35. 前記プルダウン駆動部は、
    第２電源電圧にドレインとゲートが共通に結合され、ソースが前記プルダウン部の入力ノードに接続された第４トランジスタと、
    前記プルダウン部の入力ノードにドレインが結合され、前記プルアップ部の入力ノードにゲートが接続され、ソースが第１電源電圧と接続された第５トランジスタと
    を備えることを特徴とする３３に記載のシフトレジスタ。
36. 前記第４トランジスタと第５トランジスタのサイズ比は、約１６：１程度であることを特徴とする請求項３５に記載のシフトレジスタ。
37. 前記シフトレジスタに接続される外部接続端子は、第１クロック信号入力端子、第２クロック信号入力端子、開始信号入力端子、第１電源電圧入力端子及び第２電源電圧入力端子の５端子により構成されることを特徴とする請求項３２に記載のシフトレジスタ。
38. 前記第１及び第２クロック信号のハイレベル区間との間に位相差を置くことを特徴とする請求項３２に記載のシフトレジスタ。
39. 複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、
    前記各ステージは、
    対応されるクロック信号がドレインに接続され、第１ノードにゲートが接続され、出力端子にソースが接続されたＮＭＯＳプルアップトランジスタと、
    出力端子にドレインが接続され、第２ノードにゲートが接続され、ソースが第１電源電圧に接続されたＮＭＯＳプルダウントランジスタと、
    前記第１ノードと前記出力端子間に接続されたキャパシタと、
    ドレインが第２電源電圧に接続され、入力信号にゲートが接続され、ソースが前記第１ノードに接続された第１トランジスタと、
    前記第１ノードにドレインが接続され、次段ステージの出力信号がゲートに結合され、ソースが第１電源電圧に接続された第２トランジスタと、
    前記第１ノードにドレインが接続され、前記第２ノードにゲートが接続され、ソースが前記第１電源電圧に接続された第３トランジスタと、
    前記第２電源電圧にドレインとゲートが共通に結合され、ソースが前記第２ノードに接続された第４トランジスタと、
    前記第２ノードにドレインが結合され、前記第１ノードにゲートが接続され、ソースが前記第１電源電圧と接続された第５トランジスタと
    を備えることを特徴とするシフトレジスタ。
40. 前記第１トランジスタと第３トランジスタのサイズ比は、約２：１程度であることを特徴とする請求項３９に記載のシフトレジスタ。
41. 前記第４トランジスタと第５トランジスタのサイズ比は約１６：１程度であることを特徴とする請求項３９に記載のシフトレジスタ。
42. 前記トランジスタはａ−Ｓｉ ＮＭＯＳ ＴＦＴにより構成することを特徴とする請求項３９に記載のシフトレジスタ。
43. 複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージの第１クロック端子と第２クロック端子には、第１クロック信号と位相が反転する第２クロック信号が各々提供され、偶数番目ステージの第１クロック端子と第２クロック端子には前記第１クロック信号と第２クロック信号が各々提供され、
    前記各ステージは、
    前段ステージの出力端子が接続された入力端子と、
    対応するゲートラインが接続された出力端子と、
    次々段ステージの第２制御端子が接続された第１制御端子と、
    第２制御端子と、
    対応するクロック信号が入力されるクロック端子と、
    出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を提供するプルアップ部と、
    前記出力端子に前記第１電源電圧を提供するプルダウン部と、
    前記プルアップ部の入力ノードに接続され、入力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記第１制御端子に供給される制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに接続され、前記プルアップ部の入力ノードと接続されて前記プルダウン部をターンオフさせ、次段ステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と
    を備えることを特徴とするシフトレジスタ。
44. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    ドレイン及びゲートが共通結合されて入力信号に接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが接続され、第１電源電圧にソースが接続された第２トランジスタと
    を備えることを特徴とする請求項４３に記載のシフトレジスタ。
45. 前記第１トランジスタは、共通接続されたゲートとドレインを通じて、前段ステージから開始信号または入力信号の提供を受けて、ソースを通じて前記キャパシタを充電させることを特徴とする請求項４４に記載のシフトレジスタ。
46. 前記プルアップ駆動部は、次々段ステージの第２制御端子から提供されるプルアップ制御信号を使用して前記プルアップ部の制御信号を放電させることを特徴とする請求項４４に記載のシフトレジスタ。
47. 前記プルダウン駆動部は、
    第１電源電圧にドレインが接続され、次段ステージの出力信号にゲートが接続され、前記プルダウン部の入力ノードにソースが接続された第３トランジスタと、
    ドレイン及びゲートが共通結合されて第２クロック信号に接続され、前記プルダウン部の入力ノードにソースが接続された第４トランジスタ
    とを含むことを特徴とする請求項４３に記載のシフトレジスタ。
48. 透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セルアレイ回路が対応するデータ及びゲートライン対に接続された液晶表示装置において、
    前記ゲート駆動回路は、複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記シフトレジスタの奇数番目ステージの第１クロック端子と第２クロック端子には第１クロック信号と位相が反転される第２クロック信号が提供され、偶数番目ステージの第１クロック端子と第２クロック端子には前記第２クロック信号と第１クロック信号が各々提供され、
    前記各ステージは、
    前段ステージの出力端子が接続された入力端子と、
    対応するゲートラインが接続された出力端子と、
    次々段ステージの第２制御端子が接続された第１制御端子と、
    第２制御端子と、
    対応するクロック信号が入力されるクロック端子と、
    前記クロック端子と前記出力端子間に接続され、ターンオン時に、クロック信号のデュティ期間の間に前記対応するゲートラインをプルアップさせるプルアップ部と、
    前記出力端子と前記第１電源電圧間に接続され、ターンオン時に、前記対応するゲートラインを前記第１電源電圧にプルダウンさせるプルダウン部と、
    前記プルアップ部の入力ノードに接続され、前記入力端子に供給される入力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記制御端子に供給される次々段ステージの制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに接続され、前記プルアップ部の入力ノードと接続され、前記プルダウン部をターンオフさせ、次段ステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部とを備えることを特徴とする液晶表示装置。
49. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    ドレイン及びゲートが共通結合されて入力信号に接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが接続され、第１電源電圧にソースが接続された第２トランジスタと
    を備えることを特徴とする請求項４８に記載の液晶表示装置。
50. 前記第１トランジスタは、共通接続されたゲートとドレインを通じて前段ステージから開始信号または入力信号の提供を受けて、ソースを通じて前記キャパシタを充電させることを特徴とする請求項４９に記載の液晶表示装置。
51. 前記プルアップ駆動部は、次々段ステージの第２制御端子から提供されるプルアップ制御信号を使用して前記プルアップ部の制御信号を放電させることを特徴とする請求項４８に記載の液晶表示装置。
52. 前記プルダウン駆動部は、
    第１電源電圧にドレインが接続され、次段ステージの出力信号にゲートが接続され、前記プルダウン部の入力ノードにソースが接続された第３トランジスタと、
    ドレイン及びゲートが共通結合されて第２クロック信号に接続され、前記プルダウン部の入力ノードにソースが接続された第４トランジスタと
    を含むことを特徴とする請求項４８に記載の液晶表示装置。
53. 複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、
    前記各ステージは、
    出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を提供するプルアップ部と、
    前記出力端子に前記第１電源電圧を提供するプルダウン部と、
    前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターンオフさせ、次段ステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、
    一端を通じてプルアップ部の入力ノードに接続され、他端を通じて出力端子に接続されたキャパシタと、所定の外部入力制御信号に沿って前記キャパシタを強制放電させる放電手段を備えて、入力信号の前縁に応答して前記キャパシタの充電を通じて前記プルアップ部をターンオンさせ、次段ステージの出力信号の前縁に応答して前記キャパシタの強制放電を通じて前記プルアップ部をターンオフさせるプルアップ駆動部と
    を備えることを特徴とするシフトレジスタ。
54. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    入力信号にゲートが接続され、第２電源電圧にドレインが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧に接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが結合され、ソースが第１電源電圧に接続された第３トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記第１電源電圧にソースが接続され、ゲートが外部入力制御信号の提供を受ける前記キャパシタを強制放電させる第４トランジスタと
    を備えることを特徴とする請求項５３に記載のシフトレジスタ。
55. 前記外部入力制御信号のレベルは電源印加時、前記トランジスタをターンオンさせるレベルであり、第一ステージに開始信号が印加される前に前記トランジスタをターンオフさせるレベルであることを特徴とする請求項５４に記載のシフトレジスタ。
56. 前記外部入力制御信号は、第一ステージに開始信号が印加され、最後シフトレジスタの出力が発生するの間に、前記トランジスタをターンオフさせるレベルであり、最後シフトレジスタ出力が発生した後、前記トランジスタをターンオンさせるレベルになり、最後シフトレジスタ内の前記キャパシタを放電させることを特徴とする請求項５５に記載のシフトレジスタ。
57. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    入力信号にゲートが接続され、第２電源電圧にドレインが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、第１電源電圧にソースが接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが接続され、ソースが外部入力制御信号の提供を受けて前記キャパシタを強制放電させる第３トランジスタと
    を備えることを特徴とする請求項５３に記載のシフトレジスタ。
58. 前記第２トランジスタと第３トランジスタのソースは共通接続されることを特徴とする請求項５７に記載のシフトレジスタ。
59. 前記外部入力制御信号は、電源印加と同時にロー状態を維持し、前記キャパシタを強制放電させ、第１ステージに印加される開始信号発生前にはハイ状態であることを特徴とする請求項５７に記載のシフトレジスタ。
60. 前記外部入力制御信号は、電源印加と同時にロー状態を維持し、前記キャパシタを強制放電させ、第１ステージに印加される開始信号発生前にはハイ状態であることを特徴とする請求項５８に記載のシフトレジスタ。
61. 前記外部入力制御信号のレベルは、電源印加時、前記第３トランジスタをターンオンさせるレベルであり、第１ステージに開始信号が印加される前に前記第３トランジスタをターンオフさせるレベルであることを特徴とする請求項５９に記載のシフトレジスタ。
62. 前記ターンオンレベルは第２電源電圧レベルであり、前記ターンオンレベルは第１電源電圧レベルであることを特徴とする請求項６１に記載のシフトレジスタ。
63. 前記第２電源電圧は、前記第３トランジスタのゲート端に第１電源電圧が印加される場合にも、前記第３トランジスタをターンオンさせるスレッショルド電圧以上であり、前記第１電源電圧より低いことを特徴とする請求項５７に記載のシフトレジスタ。
64. 前記外部入力制御信号は、第１ステージに開始信号が印加され、最終段ステージの出力が発生するの間に、前記トランジスタをターンオフさせるレベルであり、最終段ステージの出力が発生した後、前記トランジスタをターンオンさせるレベルになって、最終段ステージ内のキャパシタを放電させることを特徴とする請求項６３に記載のシフトレジスタ。
65. 透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セルアレイ回路は対応するデータライン及びゲートラインの対に接続された液晶表示装置において、
    前記ゲート駆動回路は、複数のステージが縦属接続され、第１ステージには開始信号が入力端子に結合され、各ステージの出力信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記シフトレジスタの奇数番目ステージには第１クロック信号が提供され、偶数番目ステージには前記第１クロック信号と位相が反転された第２クロック信号が提供され、
    前記各ステージは、
    前段ステージの出力端子が接続された入力端子と、
    対応するゲートラインが接続された出力端子と、
    次段ステージの出力端子が接続された制御端子と、
    対応するクロック信号が入力されるクロック端子と、
    外部入力制御信号の供給を受ける外部入力制御端子と、
    出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を提供するプルアップ部と、
    前記出力端子に前記第１電源電圧を提供するプルダウン部と、
    前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターンオフさせ、次段ステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、
    一端を通じてプルアップ部の入力ノードに接続され、他端を通じて出力端子に接続されたキャパシタと、外部入力制御端子に印加される外部入力制御信号に沿って前記キャパシタを強制放電させる放電手段を備えて、入力信号の前縁に応答して前記キャパシタの充電を通じて前記プルアップ部をターンオンさせ、次段ステージの出力信号の前縁に応答して前記キャパシタの強制放電を通じて前記プルアップ部をターンオフさせるプルアップ駆動部と
    を備えることを特徴とする液晶表示装置。
66. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    入力信号にゲートが接続され、第２電源電圧にドレインが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧に接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが結合され、ソースが第１電源電圧に接続された第３トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記第１電源電圧にソースが接続され、ゲートが外部入力制御信号の提供を受けてキャパシタを強制放電させる第４トランジスタと
    を備えることを特徴とする請求項６５に記載の液晶表示装置。
67. 前記外部入力制御信号のレベルは、電源印加時に前記トランジスタをターンオンさせるレベルであり、第１ステージに開始信号が印加される前に前記トランジスタをターンオフさせるレベルであることを特徴とする請求項６６に記載の液晶表示装置。
68. 前記外部入力制御信号は、第１ステージに開始信号が印加され、最終段ステージの出力が発生するの間に、前記トランジスタをターンオフさせるレベルであり、最後シフトレジスタ出力が発生した後、前記トランジスタをターンオンさせるレベルになり、最終段ステージ内の前記キャパシタを放電させることを特徴とする請求項６７に記載の液晶表示装置。
69. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    入力信号にゲートが接続され、第２電源電圧にドレインが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、第１電源電圧にソースが接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが接続され、ソースが外部入力制御信号の提供を受けて前記キャパシタを強制放電させる第３トランジスタと
    を備えることを特徴とする請求項６５に記載の液晶表示装置。
70. 前記第２トランジスタと第３トランジスタのソースは共通接続されることを特徴とする請求項６９に記載の液晶表示装置。
71. 前記外部入力制御信号は、電源印加と同時にロー状態を維持し、前記キャパシタを強制放電させ、第１ステージに印加される開始信号発生前にはハイ状態であることを特徴とする請求項６９に記載の液晶表示装置。
72. 前記外部入力制御信号は、電源印加と同時にロー状態を維持し、前記キャパシタを強制放電させ、第１ステージに印加される開始信号発生前にはハイ状態であることを特徴とする請求項７０に記載の液晶表示装置。
73. 前記外部入力制御信号のレベルは、電源印加時に前記第３トランジスタをターンオンさせるレベルであり、第１ステージに開始信号が印加される前に前記第３トランジスタをターンオフさせるレベルであることを特徴とする請求項７０に記載の液晶表示装置。
74. 前記ターンオンレベルは第２電源電圧レベルであり、前記ターンオウレベルは第１電源電圧レベルであることを特徴とする請求項７３に記載の液晶表示装置。
75. 前記第２電源電圧は、前記第３トランジスタのゲート端子に第１電源電圧が印加される場合にも、前記第３トランジスタをターンオンさせるスレッショルド電圧以上であり、前記第１電源電圧より低いことを特徴とする請求項７０に記載の液晶表示装置。
76. 前記外部入力制御信号は、第１ステージに開始信号が印加され、最終段ステージの出力が発生するの間に、前記トランジスタをターンオフさせるレベルであり、最終段ステージの出力が発生した後、前記トランジスタをターンオンさせるレベルになって、最終段ステージ内のキャパシタを放電させることを特徴とする請求項７５に記載の液晶表示装置。

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