KR101658153B1 - 쉬프트 레지스터 - Google Patents

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Abstract

인버터 방식으로 작동하는 스위칭소자들의 열화를 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 어느 하나의 스테이지에 구비된 노드 제어부가, 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 기수 리세트 노드와 상기 방전용 전압을 전송하는 방전용전원라인간에 접속된 제 1 기수 스위칭소자; 제 1 교류전원라인으로부터의 제 1 교류 전압에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 기수 공통 노드간에 접속된 제 2 기수 스위칭소자; 상기 기수 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 기수 리세트 노드간에 접속된 제 3 기수 스위칭소자; 상기 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며 상기 기수 공통 노드와 상기 방전용전원라인간에 접속된 제 4 기수 스위칭소자; 및, 외부로부터의 기수 클리어신호에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 기수 리세트 노드간에 접속된 제 5 기수 스위칭소자를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 인버터 방식으로 작동하는 스위칭소자들의 열화를 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
쉬프트 레지스터는 스캔펄스를 차례로 출력하는 다수의 스테이지들로 구성된다. 각 스테이지는 다수의 스위칭소자들로 구성되는 바, 이들 스위칭소자들 중 프레임 기간별로 서로 다른 교류 전압을 받아 동작하는 인버터 방식의 스위칭소자들이 각 스테이지마다 구비된다.
도 1은 종래의 인버터 방식의 스위칭소자들이 연결된 노드에 공급되는 각종 신호의 타이밍도이다.
도 1에 도시된 바와 같이, 제 1 교류 전압과 제 2 교류 전압은 서로 위상이 반대이다. 도 1의 A구간은 활성화된 인버터를 이루는 스위칭소자들이 턴-온되는 구간이고, 도 1의 B구간은 비활성화된 인버터를 이루는 스위칭소자들이 턴-온되는 구간을 나타낸다. 이 구간들 중 B구간은 쉬프트 레지스터의 특성상 후단 스테이지로 갈수록 그 길이가 더 증가하게 되어 후단 스테이지로 갈수록 비활성화된 인버터를 이루는 스위칭소자들의 열화가 가속화되는 문제점이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 별도의 클리어신호에 의해 동작하는 스위칭소자들을 추가 설치하여 비활성화된 인버터를 이루는 스위칭소자들이 턴-온되는 구간을 최소화하여 이 스위칭소자들의 열화를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 상기 각 스테이지가, 출력기간에 스캔펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어함과 아울러 게이트 라인을 구동하며, 비출력기간에 외부로부터의 방전용 전압을 상기 다음단 스테이지 및 전단 스테이지에 공급하는 출력부; 상기 출력부에 접속된 다수의 노드들; 및, 상기 노드의 신호상태를 제어함으로써 상기 출력부의 동작을 제어하는 노드 제어부를 포함하며; 어느 하나의 스테이지에 구비된 노드 제어부가, 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 기수 리세트 노드와 상기 방전용 전압을 전송하는 방전용전원라인간에 접속된 제 1 기수 스위칭소자; 제 1 교류전원라인으로부터의 제 1 교류 전압에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 기수 공통 노드간에 접속된 제 2 기수 스위칭소자; 상기 기수 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 기수 리세트 노드간에 접속된 제 3 기수 스위칭소자; 상기 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며 상기 기수 공통 노드와 상기 방전용전원라인간에 접속된 제 4 기수 스위칭소자; 및, 외부로부터의 기수 클리어신호에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 기수 공통 노드간에 접속된 제 5 기수 스위칭소자를 포함함을 특징으로 한다.
제 2k-1 스테이지(k는 1보다 큰 자연수)의 적어도 하나의 노드와 제 2k 스테이지의 적어도 어느 하나의 노드가 서로 전기적으로 연결됨을 특징으로 한다.
제 2k-1 스테이지의 제 1 기수 리세트 노드와 제 2k 스테이지의 제 1 우수 리세트 노드가 서로 연결되며; 제 2k-1 스테이지의 제 2 기수 리세트 노드와 제 2k 스테이지의 제 2 우수 리세트 노드가 서로 연결되며; 제 2k 스테이지에 구비된 노드 제어부는, 우수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 우수 리세트 노드와 상기 방전용전원라인간에 접속된 제 1 우수 스위칭소자; 제 2 교류전원라인으로부터의 제 2 교류 전압에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 우수 공통 노드간에 접속된 제 2 우수 스위칭소자; 상기 우수 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 1 우수 리세트 노드간에 접속된 제 3 우수 스위칭소자; 상기 우수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 우수 공통 노드와 상기 방전용전원라인간에 접속된 제 4 우수 스위칭소자; 및, 외부로부터의 우수 클리어신호에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 우수 공통 노드간에 접속된 제 5 우수 스위칭소자를 포함하며; 상기 제 1 교류 전압과 제 2 교류 전압이 서로 위상반전된 형태이며; 상기 기수 클리어신호는 상기 제 2 교류 전압이 로우상태에서 하이상태로 천이되는 구간에서 하이상태를 유지하며; 상기 우수 클리어신호는 상기 제 1 교류 전압이 로우상태에서 하이상태로 천이하는 구간에서 하이상태를 유지함을 특징으로 한다.
상기 제 2k-1 스테이지에 구비된 출력부는, 상기 스캔펄스 또는 방전용 전압이 출력되며, 제 2k+1 스테이지, 제 2k+2 스테이지 및 제 2k-1 게이트 라인에 접속된 출력단자; 상기 제 2k-1 스테이지의 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자와 상기 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자; 및, 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자와 상기 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자를 포함함을 특징으로 한다.
상기 제 2k-1 스테이지에 구비된 노드 제어부는, 외부로부터의 제 1 스타트 신호 또는 제 2k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 충전용 전압을 전송하는 충전용전원라인과 상기 제 2k-1 스테이지의 기수 세트 노드간에 접속된 제 1 스위칭소자; 제 2k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 2 스위칭소자; 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 3 스위칭소자; 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 4 스위칭소자; 상기 제 1 스타트 펄스 또는 제 2k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 제 1 기수 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 5 스위칭소자; 및, 제 2k 스테이지의 우수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자를 더 포함함을 특징으로 한다.
상기 제 2k 스테이지에 구비된 출력부는, 상기 스캔펄스 또는 방전용 전압이 출력되며, 제 2k+2 스테이지, 제 2k-2 스테이지, 제 2k-3 스테이지 및 제 2k 게이트 라인에 접속된 출력단자; 상기 제 2k 스테이지의 우수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 2 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자와 상기 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자; 및, 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자와 상기 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자를 포함함을 특징으로 한다.
상기 제 2k 스테이지에 구비된 노드 제어부는, 외부로부터의 제 2 스타트 신호 또는 제 2k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 제 1 충전용전원라인과 상기 제 2k 스테이지의 우수 세트 노드간에 접속된 제 1 스위칭소자; 제 2k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 2 스위칭소자; 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 3 스위칭소자; 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드와 상기 제 2 방전용전원라인간에 접속된 제 4 스위칭소자; 상기 제 2 스타트 펄스 또는 제 2k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 기수/우수 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 5 스위칭소자; 상기 제 2k-1 스테이지의 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 10 스위칭소자를 더 포함함을 특징으로 한다.
상기 기수 클리어신호는 우수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스들 중 적어도 어느 하나에 동기되며; 그리고, 상기 우수 클리어신호는 기수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스들 중 적어도 어느 하나에 동기된 것을 특징으로 한다.
상기 기수 클리어신호는 우수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스이고; 그리고, 상기 우수 클리어신호는 기수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스인 것을 특징으로 한다.
기수번째 프레임 기간에서의 스타트 펄스와 우수번째 프레임 기간에서의 스타트 펄스가 서로 동일한 신호일 때, 기수 클리어신호와 우수 클리어신호가 서로 동일한 신호인 것을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터는 다음과 같은 효과를 갖는다.
본 발명에서는 별도의 클리어신호에 의해 동작하는 스위칭소자들을 추가 설치하여 비활성화된 인버터를 이루는 스위칭소자들의 턴-온되는 구간을 최소화하여 이 스위칭소자들의 열화를 방지할 수 있다.
도 1은 종래의 인버터 방식의 스위칭소자들이 연결된 노드에 공급되는 각종 신호의 타이밍도
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 3은 도 2의 각 스테이지에 공급되는 각종 신호들의 타이밍도
도 4는 도 2의 각 스테이지로부터 출력되는 스캔펄스의 타이밍도
도 5는 도 2의 제 2k-1 스테이지의 노드 제어부에 구비된 인버터 회로 및 제 k+1 스테이지의 노드 제어부에 구비된 인버터 회로를 나타낸 도면
도 6은 도 5의 인버터 회로를 구비한 제 2k-1 및 제 2k 스테이지의 노드 제어부의 상세 구성도
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 8은 도 7의 각 스테이지에 공급되는 각종 신호들의 타이밍도
도 9는 도 7의 각 스테이지로부터 출력되는 스캔펄스의 타이밍도
도 10은 도 5의 인버터 회로를 구비한 제 2k-1 및 제 2k 스테이지의 노드 제어부의 상세 구성도
도 11a 및 도 11b는 종래의 쉬프트 레지스터의 노드들의 전압을 나타낸 도면
도 12a 및 12b는 본 발명의 실시예에 따른 쉬프트 레지스터의 노드들의 전압을 나타낸 도면
도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급되는 각종 신호들의 타이밍도이며, 그리고 도 4는 도 2의 각 스테이지로부터 출력되는 스캔펄스의 타이밍도이다.
본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 하나의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 각각의 출력단자(OT)를 통해 한 프레임 기간동안 한 번의 스캔펄스(SP1 내지 SPn)를 출력한다.
각 스테이지(ST1 내지 STn+1)는 상기 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킴과 아울러, 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.
상기 스테이지들(ST1 내지 STn+1)은 제 1 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔펄스를 출력한다. 즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(SP1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(SP2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(SP3)를 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 n 스캔펄스(SPn)를 출력한다. 그리고, 마지막으로 상기 더미 스테이지(STn+1)가 제 n+1 스캔펄스(SPn+1)를 출력한다.
상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 상기 스테이지들로부터 출력된 스캔펄스는 자신으로부터 전단에 위치한 스테이지에만 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에만 공급된다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 제 1 및 제 2 교류 전압(Vac1, Vac2)들 중 어느 하나, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나, 그리고 기수 클리어신호(Vr_o) 및 우수 클리어신호(Vr_e) 중 어느 하나를 공급받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중제 1 및 제 2 스테이지(ST1, ST2)는 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 더 공급받는다.
상기 충전용 전압(VDD)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들을 충전시키는데 사용되며, 제 1 방전용 전압(VSS1)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들 및 출력단자(OT)를 방전시키는데 사용된다. 그리고, 제 2 방전용 전압(VSS2)은 주로 각 스테이지(ST1 내지 STn+1)의 스캔출력단자(OT)를 방전시키는데 사용된다.
상기 충전용 전압(VDD) 및 방전용 전압(VSS)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 정극성을 나타내며, 상기 방전용 전압(VSS)은 부극성을 나타낸다. 한편, 상기 방전용 전압(VSS)은 접지전압이 될 수 있다.
제 1 및 제 2 교류 전압(Vac1, Vac2)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들 중 리세트 노드들의 충전과 방전을 제어하기 위한 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)들 중 하나만을 공급받는다. 예를 들어, 기수번째 스테이지들(ST1, ST3, ST5, ...)은 상기 제 1 교류 전압(Vac1)을 공급받으며, 우수번째 스테이지들(ST2, ST4, ST6, ...)은 상기 제 2 교류 전압(Vac2)을 공급받는다. 상기 제 1 교류 전압(Vac1) 및 제 2 교류 전압(Vac2)은 모두 교류 전압으로서, 상기 제 1 교류 전압(Vac1)은 제 2 교류 전압(Vac2)에 대하여 180도 위상 반전된 형태를 갖는다. 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 하이상태에서의 전압값은 상기 충전용 전압(VDD)의 전압값과 동일 할 수도 있으며, 상기 제 1 및 제 2 교류 전압(Vac1, Vac2)의 로우상태에서의 전압값은 상기 방전용 전압(VSS)의 전압값과 동일 할 수도 있다. 제 1 및 제 2 교류 전압(Vac1, Vac2)은 p 프레임 기간을 주기로 하여 그들의 상태가 반전된다. 여기서, p는 자연수이다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)는 각 스테이지(ST1 내지 STn+1)의 스캔펄스(SP1 내지 SPn)를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 상기 스캔펄스(SP1 내지 SPn)를 출력한다. 예를 들어, 제 4j+1 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스, 제 4j+2 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스를 출력하며, 제 4j+3 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스를 출력하며, 제 4j+4 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스를 출력한다. 여기서, j는 자연수를 나타낸다.
본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 상기 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상차를 갖고 출력된다. 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다.
상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 제 1 스타트 펄스(Vst1)를 서로 동기시켜 출력하거나, 또는 상기 제 4 클럭펄스(CLK4)와 제 2 스타트 펄스(Vst2)를 서로 동기시켜 출력할 수도 있다. 이와 같이 상기 제 4 클럭펄스(CLK4)와 제 1 또는 제 2 스타트 펄스(Vst1, Vst2)가 서로 동기될 때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
상기 각 클럭펄스(CLK1 내지CLK4)는 한 프레임 기간동안 여러 번 출력되지만, 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)는 한 프레임 기간동안 단 한번 출력된다.
다시 말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이 상태)를 나타내지만, 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)는 한 프레임 기간동안 단 한 번의 액티브상태를 나타낸다.
한편, 이와 같은 쉬프트 레지스터는 제 1 및 제 2 스타트 펄스(Vst1, Vst2) 중 어느 하나만을 사용할 수 있으며, 이때 제 1 및 제 2 스테이지(ST1, ST2)는 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2) 중 어느 하나를 공통으로 공급받는다. 이와 같이 하나의 스타트 펄스를 사용할 경우, 이 하나의 스타트 펄스의 펄스폭은 상기 제 1 및 제 2 스타트 펄스(Vst1, Vst2)의 펄스폭 중 어느 하나의 펄스폭과 동일할 수 도 있으며, 또는 상기 제 1 스타트 펄스(Vst1)의 펄스폭과 제 2 스타트 펄스(Vst2)의 펄스폭을 합한 크기의 펄스폭과 동일할 수 있다.
각 스테이지(ST1 내지 STn+1)가 스캔펄스(SP1 내지 SPn)를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다.
예를 들어, 제 j 스테이지는 제 j-2 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 마이너스 스테이지는 존재하지 않는다는 것을 의미한다. 즉, 가장 상측에 위치한 제 1 스테이지(ST1)의 바로 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 응답하여 인에이블된다. 이와 비슷한 방식으로, 상기 제 2 스테이지(ST2)의 두 번째 전단에는 스테이지가 존재하지 않으므로, 상기 제 2 스테이지(ST2)는 타이밍 콘트롤러부터의 제 2 스타트 펄스(Vst2)에 응답하여 인에이블된다. 여기서, 상기 제 2 스테이지(ST2)는 상기 제 2 스타트 펄스(Vst2) 대신에 제 1 스타트 펄스(Vst1)에 의해 인에이블될 수 도 있다.
또한, 각 스테이지(ST1 내지 STn+1)는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
예를 들어, 제 j 및 제 j+1 스테이지는 제 j+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
여기서, 가장 하측에 위치한 더미 스테이지(STn+1)의 후단에는 스테이지가 존재하지 않으므로, 상기 더미 스테이지(STn+1)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)또는 제 2 스타트 펄스(Vst2)에 응답하여 디스에이블된다.
기수 클리어신호(Vr_o)는 홀수번째 스테이지에 공급되는 신호로서, 이 기수 클리어신호(Vr_o)는 제 2 교류 전압이 로우상태에서 하이상태로 천이되는 구간에서 하이상태를 유지한다. 반면, 우수 클리어신호(Vr_e)는 짝수번째 스테이지에 공급되는 신호로서, 이 우수 클리어신호(Vr_e)는 제 1 교류 전압이 로우상태에서 하이상태로 천이하는 구간에서 하이상태를 유지한다.
기수 클리어신호(Vr_o)는 우수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스들 중 적어도 어느 하나에 동기되며, 그리고, 우수 클리어신호(Vr_e)는 기수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스들 중 적어도 어느 하나에 동기된다.
기수 및 우수 클리어신호(Vr_e)의 펄스폭이 상기 스타트 펄스의 펄스폭보다 작을 수 있으며, 또는 같을 수도 있다.
다른 예로서, 기수 클리어신호(Vr_o)는 우수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스(제 1 스타트 펄스)가 될 수 있으며, 상기 우수 클리어신호(Vr_e)는 기수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스(제 1 스타트 펄스)가 될 수 있다.
한편, 프레임 기간에 상관없이 한 종의 스타트 펄스, 예를 들어 제 1 및 제 2 스타트 펄스들(Vst1, Vst2) 중 어느 하나만을 사용하여 쉬프트 레지스터를 구동할 수도 있다. 구체적으로, 기수번째 프레임 기간에도 제 1 스타트 펄스(Vst1)가 출력되며, 우수번째 프레임 기간에도 제 1 스타트 펄스(Vst1)가 출력될 수 있다. 이와 같은 경우에는 하나의 스타트전송라인을 통해 매 프레임 기간마다 한 종의 스타트 펄스가 쉬프트 레지스터에 공급된다.
이와 같이 기수번째 프레임 기간에서의 스타트 펄스와 우수번째 프레임 기간에서의 스타트 펄스가 동일한 신호일 경우, 프레임 기간에 상관없이 기수 클리어신호(Vr_o) 및 우수 클리어신호(Vr_e)도 동일하게 설정된다. 예를 들어, 기수 클리어신호(Vr_o) 및 우수 클리어신호(Vr_e)들 중 어느 하나만이 사용되어 각 스테이지에 공급된다. 구체적으로, 기수번째 프레임 기간에도 기수 클리어신호(Vr_o)가 출력되고, 우수번째 프레임 기간에도 기수 클리어신호(Vr_o)가 출력될 수 있다.
마찬가지 방식으로, 기수번째 프레임 기간과 우수번째 프레임 기간에 상기 제 1 스타트 펄스(Vst1) 대신에 제 2 스타트 펄스(Vst2)가 공급될 수도 있으며, 또한 기수번째 프레임 기간과 우수번째 프레임 기간에 상기 기수 클리어신호(Vr_o) 대신 우수 클리어신호(Vr_e)가 공급될 수도 있다.
한편, 본 발명에서는 서로 인접한 두 개의 스테이지들이 서로 간의 노드들의 신호상태를 제어하며 동작한다. 이를 위해, 제 k 스테이지의 노드들 중 적어도 어느 하나와 제 k+1 스테이지의 노드들 중 적어도 어느 하나가 서로 전기적으로 연결된다. 여기서, k는 1보다 큰 자연수를 의미한다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 5는 도 2의 제 2k-1 스테이지의 노드 제어부에 구비된 인버터 회로 및 제 k+1 스테이지의 노드 제어부에 구비된 인버터 회로를 나타낸 도면이다.
제 k 스테이지의 노드 제어부에 구비된 인버터 회로는, 제 1 내지 제 5 기수 스위칭소자(Tr5_o)들을 포함한다.
제 1 기수 스위칭소자(Tr1_o)는 기수 세트 노드(Q_o)의 신호상태에 따라 온/오프가 제어되며, 제 1 기수 리세트 노드(QB1_o)와 상기 방전용 전압을 전송하는 방전용전원라인간에 접속된다.
제 2 기수 스위칭소자(Tr2_o)는 제 1 교류전원라인으로부터의 제 1 교류 전압에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 기수 공통 노드(CN_o)간에 접속된다.
제 3 기수 스위칭소자(Tr3_o)는 상기 기수 공통 노드(CN_o)의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 기수 리세트 노드(QB1_o)간에 접속된다.
제 4 기수 스위칭소자(Tr4_o)는 상기 기수 세트 노드(Q_o)의 신호상태에 따라 온/오프가 제어되며 상기 기수 공통 노드(CN_o)와 상기 방전용전원라인간에 접속된다.
제 5 기수 스위칭소자(Tr5_o)는 외부로부터의 기수 클리어신호(Vr_o)에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 기수 공통 노드(CN_o)간에 접속된다.
이 제 5 기수 스위칭소자(Tr5_o)는 기수 클리어신호(Vr_o)에 응답하여 기수 공통 노드(CN_o)를 제 1 교류 전압의 로우전압으로 방전시킴으로써 상술된 B구간이 나타나지 않도록 한다.
제 k+1 스테이지의 노드 제어부에 구비된 인버터 회로는, 제 1 내지 제 5 우수 스위칭소자(Tr5_e)들을 포함한다.
제 1 우수 스위칭소자(Tr1_e)는 우수 세트 노드(Q_e)의 신호상태에 따라 온/오프가 제어되며, 제 1 우수 리세트 노드(QB1_e)와 상기 방전용전원라인간에 접속된다.
제 2 우수 스위칭소자(Tr2_e)는 제 2 교류전원라인으로부터의 제 2 교류 전압에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 우수 공통 노드(CN_e)간에 접속된다.
제 3 우수 스위칭소자(Tr3_e)는 상기 우수 공통 노드(CN_e)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 1 우수 리세트 노드(QB1_e)간에 접속된다.
제 4 우수 스위칭소자(Tr4_e)는 상기 우수 세트 노드(Q_e)의 신호상태에 따라 온/오프가 제어되며, 상기 우수 공통 노드(CN_e)와 상기 방전용전원라인간에 접속된다.
제 5 우수 스위칭소자(Tr5_e)는 외부로부터의 우수 클리어신호(Vr_e)에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 우수 공통 노드(CN_e)간에 접속된다.
이 제 5 우수 스위칭소자(Tr5_e)는 우수 클리어신호(Vr_e)에 응답하여 우수 공통 노드(CN_e)를 제 2 교류 전압의 로우전압으로 방전시킴으로써 상술된 B구간이 나타나지 않도록 한다.
이와 같은 인버터 회로를 포함한 노드 제어부의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 6은 도 5의 인버터 회로를 구비한 제 2k-1 및 제 2k 스테이지의 노드 제어부의 상세 구성도이다.
각 스테이지(ST1 내지 STn+1)는, 도 6에 도시된 바와 같이, 기수/우수 세트 노드(Q_o, Q_e), 제 1 기수/우수 리세트 노드(QB1_o, QB1_e), 제 2 기수/우수 리세트 노드(QB2_o, QB2_e), 노드 제어부(NC), 출력부(SO)를 포함한다.
각 스테이지의 노드 제어부(NC)는 기수/우수 세트 노드(Q_o, Q_e), 제 1 기수/우수 리세트 노드(QB1_o, QB1_e) 및 제 2 기수/우수 리세트 노드(QB2_o, QB2_e)의 신호상태를 제어한다.
구체적으로, 제 2k-1 스테이지에 구비된 노드 제어부(NC)는 제 2k-1 스테이지의 기수 세트 노드(Q_o), 제 2k-1 스테이지의 제 1 기수 리세트 노드(QB1_o), 및 제 2k 스테이지의 제 1 우수 리세트 노드(QB1_e)를 제어한다. 그리고, 제 2k 스테이지에 구비된 노드 제어부(NC)는, 제 2k 스테이지의 우수 세트 노드(Q_e), 제 2k 스테이지의 제 2 우수 리세트 노드(QB2_e), 및 제 2k-1 스테이지의 제 2 기수 리세트 노드(QB2_o)를 제어한다. 이를 위해, 상기 제 2k-1 스테이지의 제 1 기수 리세트 노드(QB1_o)와 제 2k 스테이지의 제 1 우수 리세트 노드(QB1_e)가 서로 전기적으로 연결되어 있으며, 상기 제 2k-1 스테이지의 제 2 기수 리세트 노드(QB2_o)와 제 2k 스테이지의 제 2 우수 리세트 노드(QB2_e)가 서로 전기적으로 연결되어 있다. 이와 같이 두 개로 이루어진 한 쌍의 스테이지들이 서로의 기수/우수 리세트 노드(QB1, QB2)를 공유함으로써, 각 스테이지(ST1 내지 STn+1)는 종래와 달리 한 종류의 교류 전압만을 공급받는다. 즉, 종래에는 각 스테이지(ST1 내지 STn+1)가 두 개의 교류 전압을 제어하기 위해 많은 수의 스위칭소자들을 포함하고 있어야 했지만, 본 발명에서의 각 스테이지(ST1 내지 STn+1)는 하나의 교류 전압을 제어하기 위한 스위칭소자들만 있으면 되므로 종래에 비하여 각 스테이지(ST1 내지 STn+1)의 스위칭소자들의 수를 줄일 수 있다.
제 k 스테이지의 노드 제어부(NC)는, 상술된 제 1 내지 제 5 기수 스위칭소자(Tr5_o)외에 다음과 같은 제 1 내지 제 6 스위칭소자(Tr1 내지 Tr6)들을 더 포함한다.
제 2k-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 외부로부터의 제 2k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 충전용 전압(VDD)을 전송하는 제 1 충전용전원라인과 상기 제 2k-1 스테이지의 세트 노드간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 2k-3 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 충전용전원라인에 접속되며, 그리고 소스단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스타트 펄스(Vst1)를 전송하는 제 1 스타트전송라인에 접속되며, 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스타트전송라인 또는 제 2 스타트 펄스(Vst2)를 전송하는 제 2 스타트전송라인에 접속된다.
제 2k-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2k+1 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)와 방전용 전압(VSS)을 전송하는 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 2k+1 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2k-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2k-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 2k-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2k-3 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 2k-3 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 상기 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 1 스타트전송라인에 접속된다.
제 2k-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2k 스테이지의 우수 세트 노드(Q_e)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 공통 노드(CN_o)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 10 스위칭소자(Tr6)의 게이트단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 기수 공통 노드(CN_o)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
각 스테이지(ST1 내지 STn+1)의 출력부(SO)는 상기 기수/우수 세트 노드(Q_e), 제 1 기수/우수 리세트 노드, 및 제 2 기수/우수 리세트 노드에 전기적으로 접속된다. 이에 따라, 상기 출력부(SO)는 상기 노드 제어부(NC)로부터의 제어를 받아 동작한다.
상기 출력부(CO)는 출력단자(OT), 풀업 스위칭소자(Uc), 제 1 풀다운 스위칭소자(Ds1), 및 제 2 풀다운 스위칭소자(Ds2)를 포함한다.
상기 제 2k-1 스테이지의 출력부(CO)는 상기 출력단자(OT)를 통해 스캔펄스 또는 방전용 전압(VSS)을 출력한다. 제 2k-1 스테이지의 출력단자(OT)는 제 2k+1 스테이지, 제 2k-2 스테이지, 제 2k-3 스테이지 및 제 2k-1 게이트 라인에 접속된다. 구체적으로, 상기 제 2k-1 스테이지의 출력단자(OT)는 상기 제 2k+1 스테이지에 구비된 제 1 및 제 5 스위칭소자(Tr1, Tr5)의 게이트단자에 접속되며, 제 2k-2 및 제 2k-3 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자에 접속된다.
상기 제 2k-1 스테이지의 출력부(CO)에 구비된 풀업 스위칭소자(Uc)는 제 2k-1 스테이지의 기수 세트 노드(Q_o)의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 출력단자(OT)간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 풀업 스위칭소자(Uc)의 게이트단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 드레인단자는 상기 제 1 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 2k-1 스테이지의 출력단자(OT)에 접속된다.
상기 제 2k-1 스테이지의 출력부(CO)에 구비된 제 1 풀다운 스위칭소자(Ds1)는 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자(OT)와 상기 방전용 전압(VSS)을 전송하는 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 1 풀다운 스위칭소자(Ds1)의 게이트단자는 상기 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 출력단자(OT)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
상기 제 2k 스테이지의 제 1 우수 리세트 노드(QB1_e)의 신호상태는 상기 제 2k-1 스테이지의 제 1 기수 리세트 노드(QB1_o)의 신호상태에 따라 좌우되므로, 실제 상기 제 2k-1 스테이지에 구비된 제 1 풀다운 스위칭소자(Ds1)는 제 2k-1 스테이지의 제 1 기수 리세트 노드(QB1_o)의 신호상태에 의해 제어된다고 할 수 있다.
상기 제 2k-1 스테이지의 출력부(CO)에 구비된 제 2 풀다운 스위칭소자(Ds2)는 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자(OT)와 상기 방전용 전압(VSS)을 전송하는 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Ds2)의 게이트단자는 상기 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 출력단자(OT)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
상기 제 2k-1 스테이지의 제 2 기수 리세트 노드(QB2_o)의 신호상태는 상기 제 2k 스테이지의 제 2 우수 리세트 노드(QB2_e)의 신호상태에 따라 좌우되므로, 실제 상기 제 2k-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Ds2)는 제 2k 스테이지의 제 2 우수 리세트 노드(QB2_e)의 신호상태에 의해 제어된다고 할 수 있다.
제 2k 스테이지의 노드 제어부(NC)는, 상술된 제 1 내지 제 5 우수 스위칭소자(Tr1_e 내지 Tr5_e)외에 다음과 같은 제 1 내지 제 6 스위칭소자(Tr1 내지 Tr6)들을 더 포함한다.
제 2k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 외부로부터의 제 2k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압(VDD)을 전송하는 충전용전원라인과 상기 제 2k 스테이지의 우수 세트 노드(Q_e)간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 2k-2 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 충전용전원라인에 접속되며, 그리고 소스단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속된다.
단, 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스타트전송라인 또는 제 2 스타트전송라인에 접속된다.
제 2k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2k+1 스테이지로부터의 펄스에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드(Q_e)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 2k+1 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드(Q_e)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드(Q_e)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 2k 및 제 2k-1 스테이지의 제 1 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 2k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 k-2 스테이지로부터의 펄스에 따라 온/오프가 제어되며, 상기 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 2k-2 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
단, 제 2 스테이지(ST2)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 1 스타트전송라인 또는 제 2 스타트전송라인에 접속된다.
제 2k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2k-1 스테이지의 기수 세트 노드(Q_o)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 공통 노드(CN_e)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 드레인단자는 상기 제 2k 스테이지의 우수 공통 노드(CN_e)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
상기 제 2k 스테이지에 구비된 출력부는. 상기 스캔펄스 또는 방전용 전압이 출력되며, 제 2k+2 스테이지 및 제 2k 게이트 라인에 접속된 출력단자(OT)와; 상기 제 2k 스테이지의 우수 세트 노드(Q_e)의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 2 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자(Us)와; 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자(OT)와 상기 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자(Ds1)와; 그리고, 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자(OT)와 상기 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자(Ds2)를 포함한다.
이와 같이 구성된 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
먼저, 제 1 프레임 기간에서의 제 1 초기 기간(T0A)의 동작을 설명하면 다음과 같다.
상기 제 1 프레임 기간동안에는 제 1 교류 전압(Vac1)이 정극성을 나타내며, 제 2 교류 전압(Vac2)이 부극성을 나타낸다.
상기 제 1 초기 기간(T0A)동안에는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터 출력되는 제 1 스타트 펄스(Vst1) 및 우수 클리어신호(Vr_e) 만이 하이상태를 유지하고, 나머지 클럭펄스는 로우상태를 유지한다.
상기 타이밍 콘트롤러로부터 출력된 제 1 스타트 펄스(Vst1)는 제 1 스테이지(ST1)에 입력된다.
즉, 상기 제 1 스타트 펄스(Vst1)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 5 스위칭소자(Tr5)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 5 스위칭소자(Tr1, Tr5)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압(VDD)이 기수 세트 노드(Q_o)에 인가된다. 이에 따라, 상기 기수 세트 노드(Q_o)가 충전되며, 상기 충전된 기수 세트 노드(Q_o)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Uc), 제 1 기수 스위칭소자(Tr1_o), 및 제 4 기수 스위칭소자(Tr4_o), 그리고 제 2 스테이지(ST2)의 제 6 스위칭소자(Tr6)가 턴-온된다.
여기서, 상기 턴-온된 제 1 기수 스위칭소자(Tr1_o)를 통해 방전용 전압(VSS)이 제 1 스테이지(ST1)의 제 1 기수 리세트 노드(QB1_o)에 공급되어 상기 제 1 기수 리세트 노드(QB1_o)가 방전된다. 이에 따라 상기 제 1 기수 리세트 노드(QB1_o)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Ds1) 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 1 스테이지(ST1)의 제 1 기수 리세트 노드(QB1_o)는 제 2 스테이지(ST2)의 제 1 우수 리세트 노드(QB1_e)와 전기적으로 연결되어 있으므로 상기 제 2 스테이지(ST2)의 제 1 우수 리세트 노드(QB1_e)도 방전상태이다. 따라서, 상기 제 2 스테이지(ST2)의 제 1 우수 리세트 노드(QB1_e)에 접속된 제 2 풀다운 스위칭소자(Ds2) 및 제 4 스위칭소자(Tr4)도 턴-오프된다.
한편, 상기 제 1 프레임 기간동안 상기 제 1 교류 전압(Vac1)이 정극성으로 유지되므로, 상기 제 1 교류 전압(Vac1)을 공급받는 제 1 스테이지(ST1)의 제 2 기수 스위칭소자(Tr2_o)는 제 1 프레임 기간동안 턴-온 상태를 유지한다. 이 턴-온된 제 2 기수 스위칭소자(Tr2_o)를 통해 제 1 교류 전압(Vac1)이 제 1 스테이지(ST1)의 기수 공통 노드(CN_o)에 공급된다. 이때, 상기 제 1 스테이지(ST1)의 기수 공통 노드(CN_o)에는 상기 턴-온된 제 4 기수 스위칭소자(Tr4_o)를 통해 출력되는 방전용 전압(VSS)도 공급된다. 즉, 상기 제 1 스테이지(ST1)의 기수 공통 노드(CN_o)에는 정극성의 제 1 교류 전압(Vac1)과 부극성의 방전용 전압(VSS)이 동시에 공급된다.
그런데, 상기 방전용 전압(VSS)을 공급하는 제 4 기수 스위칭소자(Tr4_o)의 사이즈가 상기 제 1 교류 전압(Vac1)을 공급하는 제 2 기수 스위칭소자(Tr2_o)의 사이즈보다 더 크게 설정되므로, 상기 제 1 스테이지(ST1)의 기수 공통 노드(CN_o)는 상기 방전용 전압(VSS)으로 유지된다. 따라서, 상기 기수 공통 노드(CN_o)는 방전되고, 이 방전된 기수 공통 노드(CN_o)에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 3 기수 스위칭소자(Tr3_o)는 턴-오프된다.
상기 제 1 초기 기간(T0A)동안 제 2 스테이지(ST2)의 우수 세트 노드(Q_e)가 방전상태이다. 따라서, 이 제 2 스테이지(ST2)의 우수 세트 노드(Q_e)에 게이트단자를 통해 접속된 제 2 스테이지(ST2)의 풀업 스위칭소자(Uc), 제 1 우수 스위칭소자(Tr1_e), 및 제 4 우수 스위칭소자(Tr4_e), 그리고 제 1 스테이지(ST1)의 제 6 스위칭소자(Tr6)는 턴-오프상태를 유지한다.
또한, 상기 제 1 초기 기간(T0A)동안 제 2 스테이지(ST2)의 제 2 우수 리세트 노드(QB2_e)가 모두 방전상태이다. 이에 따라, 이 제 2 스테이지(ST2)의 제 2 우수 리세트 노드(QB2_e)에 게이트단자가 접속된 제 2 스테이지(ST2)의 제 1 풀다운 스위칭소자(Ds1) 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 2 스테이지(ST2)의 제 2 우수 리세트 노드(QB2_e)는 제 1 스테이지(ST1)의 제 2 기수 리세트 노드(QB2_o)와 전기적으로 연결되어 있으므로 상기 제 1 스테이지(ST1)의 제 2 기수 리세트 노드(QB2_o)도 방전상태이다. 따라서, 상기 제 1 스테이지(ST1)의 제 2 기수 리세트 노드(QB2_o)에 접속된 제 2 풀다운 스위칭소자(Ds2) 및 제 4 스위칭소자(Tr4)는 턴-오프상태를 유지한다.
제 1 초기 기간(T0A)에 제 3 스테이지(ST3)로부터의 캐리펄스는 없으므로, 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.
결국, 상기 제 1 초기 기간(T0A)에 상기 제 1 스테이지(ST1)는 자신의 기수 세트 노드(Q_o)를 충전시키고, 자신의 제 1 기수 리세트 노드(QB1_o) 및 제 2 스테이지(ST2)의 제 1 우수 리세트 노드(QB1_e)를 방전시킨다. 그리고, 상기 제 1 초기 기간(T0A)에 상기 제 2 스테이지(ST2)는 자신의 우수 세트 노드(Q_e) 및 제 2 우수 리세트 노드(QB2_e), 그리고 제 1 스테이지(ST1)의 제 2 기수 리세트 노드(QB2_o)를 방전시킨다.
한편, 이 제 1 초기 기간(TOA)동안 타이밍 콘트롤러로부터 출력된 우수 클리어신호(Vr_e)는 제 2 스테이지(ST2)를 포함한 우수번째 스테이지에 구비된 각 제 5 우수 스위칭소자(Tr5_e)의 게이트단자에 공급되어 각 제 5 우수 스위칭소자(Tr5_e)를 턴-온시킨다. 이 턴-온된 제 5 우수 스위칭소자(Tr5_e)는 제 1 프레임 기간동안 부극성으로 유지되는 제 2 교류 전압(Vac2)을 우수 공통 노드(CN_e)에 공급함으로써 이 우수 공통 노드(CN_e)를 방전시킨다. 이에 따라 이 우수 공통 노드(CN_e)에 접속된 비활성 스위칭소자들(제 1 내지 제 4 우수 스위칭소자(Tr1_e 내지 Tr4_e)들)의 열화를 방지할 수 있다.
이어서, 제 2 초기 기간(T0B)동안의 동작을 설명하면 다음과 같다.
제 2 초기 기간(T0B)에는 제 2 스타트 펄스(Vst2)만이 하이상태를 나타내고, 나머지 제 1 스타트 펄스(Vst1) 및 모든 클럭펄스들이 로우상태를 유지한다.
따라서, 제 2 초기 기간(T0B)동안 상기 제 1 스테이지(ST1)는 인에이블상태를 그대로 유지한다. 한편, 상기 제 2 초기 기간(T0B)에 상기 제 1 스타트 펄스(Vst1)가 로우상태로 변하였기 때문에, 상기 제 1 스테이지(ST1)의 제 1 및 제 5 스위칭소자(Tr1, Tr5)가 턴-오프 상태로 변화하며, 이에 의해 상기 제 1 스테이지(ST1)의 기수 세트 노드(Q_o)는 플로팅상태로 유지된다. 따라서, 제 1 초기 기간(T0A)에 상기 제 1 및 제 2 스테이지(ST1, ST2)의 각 기수/우수 세트 노드(Q_e)에 공급되었던 충전용 전압(VDD)은 제 2 초기 기간(T0B)에도 상기 기수/우수 세트 노드(Q_e)에 그대로 유지된다.
상기 타이밍 콘트롤러로부터 출력된 제 2 스타트 펄스(Vst2)는 제 2 스테이지(ST2)에 입력된다.
즉, 상기 제 2 스타트 펄스(Vst2)는 상기 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 제 5 스위칭소자(Tr5)의 게이트단자에 공급된다.
그러면, 상기 제 1 및 제 5 스위칭소자(Tr1, Tr5)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 충전용 전압(VDD)이 우수 세트 노드(Q_e)에 인가된다. 이에 따라, 상기 우수 세트 노드(Q_e)가 충전되며, 상기 충전된 우수 세트 노드(Q_e)에 게이트단자가 접속된 제 2 스테이지(ST2)의 풀업 스위칭소자(Uc), 제 1 우수 스위칭소자(Tr1_e), 및 제 4 우수 스위칭소자(Tr4_e), 그리고 제 1 스테이지(ST1)의 제 6 스위칭소자(Tr6)가 턴-온된다. 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 방전용 전압(VSS)이 제 1 스테이지(ST1)의 기수 공통 노드(CN_o)에 공급됨에 따라, 상기 제 1 스테이지(ST1)의 기수 공통 노드(CN_o)는 더욱 안정적으로 방전상태로 유지된다.
여기서, 상기 턴-온된 제 1 우수 스위칭소자(Tr1_e)를 통해 방전용 전압(VSS)이 제 2 스테이지(ST2)의 제 2 우수 리세트 노드(QB2_e)에 공급되어 상기 제 2 우수 리세트 노드(QB2_e)가 방전된다. 이에 따라 상기 제 2 우수 리세트 노드(QB2_e)에 게이트단자가 접속된 제 2 스테이지(ST2)의 제 1 풀다운 스위칭소자(Ds1) 및 제 3 스위칭소자(Tr3)가 턴-오프된다. 또한, 상기 제 2 스테이지(ST2)의 제 2 우수 리세트 노드(QB2_e)는 제 1 스테이지(ST1)의 제 2 기수 리세트 노드(QB2_o)와 전기적으로 연결되어 있으므로 상기 제 1 스테이지(ST1)의 제 2 기수 리세트 노드(QB2_o)도 방전상태이다. 따라서, 상기 제 1 스테이지(ST1)의 제 2 기수 리세트 노드(QB2_o)에 접속된 제 2 풀다운 스위칭소자(Ds2) 및 제 4 스위칭소자(Tr4)도 턴-오프상태를 유지한다.
한편, 상기 제 1 프레임 기간동안 상기 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 상기 제 2 교류 전압(Vac2)을 공급받는 제 2 스테이지(ST2)의 제 2 우수 스위칭소자(Tr2_e)는 제 1 프레임 기간동안 턴-오프 상태를 유지한다.
상기 제 2 스테이지(ST2)의 우수 공통 노드(CN_e)에는 상기 턴-온된 제 4 우수 및 제 6 스위칭소자(Tr4_e, Tr6)를 통해 출력되는 방전용 전압(VSS)이 공급된다. 이에 따라, 상기 제 2 스테이지(ST2)의 우수 공통 노드(CN_e)는 방전상태로 유지되며, 이 우수 공통 노드(CN_e)에 게이트단자를 통해 접속된 제 3 우수 스위칭소자(Tr3_e)는 턴-오프된다.
제 2 초기 기간(T0B)에 제 3 스테이지(ST3)로부터의 캐리펄스는 없으므로, 제 2 스테이지(ST2)의 제 2 스위칭소자(Tr2)는 턴-오프상태이다.
결국, 상기 제 2 초기 기간(T0B)에 상기 제 2 스테이지(ST2)는 자신의 우수 세트 노드(Q_e)를 충전시키고, 자신의 제 2 우수 리세트 노드(QB2_e) 및 제 1 스테이지(ST1)의 제 2 기수 리세트 노드(QB2_o)를 방전시킨다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)은 제 1 스테이지(ST1)의 출력기간에 해당하는 기간으로서, 이 제 1 기간(T1)에는 제 1 클럭펄스(CLK1)만이 하이 상태를 나타내고, 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
여기서, 상기 제 1 스테이지(ST1)의 기수 세트 노드(Q_o)가 상기 제 1 초기 기간(T0A)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Uc)는 턴-온 상태를 유지한다. 이때, 상기 턴-온된 풀업 스위칭소자(Uc)의
드레인단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 스테이지(ST1)의 플로팅 상태의 기수 세트 노드(Q_o)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Uc)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 소스단자(출력단자)를 통해 안정적으로 출력된다. 여기서, 상기 풀업 스위칭소자(Uc)를 통해 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(SP1)이다. 상기 제 1 스캔펄스(SP1)는 제 3 스테이지(ST3)에 공급되어, 상기 제 3 스테이지(ST3)를 인에이블시키며, 그리고 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인을 구동시킨다.
상기 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(SP1)는 제 3 스테이지(ST3)에 구비된 제 1 및 제 5 스위칭소자(Tr1, Tr5)의 각 게이트단자에 공급된다. 이에 따라, 제 1 기간(T1)에 상기 제 3 스테이지(ST3)가 인에이블된다. 이 제 1 기간(T1)에서의 제 3 스테이지(ST3)의 인에이블 동작은 상술된 제 1 초기 기간(T0A)에서의 제 1 스테이지(ST1)의 인에이블 동작과 동일하다.
이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)은 제 2 스테이지(ST2)의 출력기간에 해당하는 기간으로서, 이 제 2 기간(T2)에는 제 2 클럭펄스(CLK2)만이 하이 상태를 나타내고, 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 포함한 나머지 클럭펄스들이 로우 상태를 유지한다.
여기서, 상기 제 2 스테이지(ST2)의 우수 세트 노드(Q_e)가 상기 제 2 초기 기간(T0B)동안 인가되었던 충전용 전압(VDD)에 의해 충전상태로 계속 유지됨에 따라, 상기 제 2 스테이지(ST2)의 풀업 스위칭소자(Uc)는 턴-온 상태를 유지한다. 이때, 상기 풀업 스위칭소자(Uc)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 인가됨에 따라, 상기 제 2 스테이지(ST2)의 플로팅 상태의 우수 세트 노드(Q_e)에 충전된 충전용 전압(VDD)은 부트스트랩핑에 의해 증폭된다.
따라서, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Uc)의 드레인단자에 인가된 제 2 클럭펄스(CLK2)는 소스단자(출력단자(OT))를 통해 안정적으로 출력된다. 여기서, 상기 풀업 스위칭소자(Uc)를 통해 출력된 제 2 클럭펄스(CLK2)가 제 2 스캔펄스(SP2)이다. 상기 제 2 스캔펄스(SP2)는 제 4 스테이지(ST4)에 공급되어, 상기 제 4 스테이지(ST4)를 인에이블시킴과 아울러, 제 2 게이트 라인에 공급되어 상기 제 2 게이트 라인을 구동시킨다.
상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(SP2)는 제 4 스테이지(ST4)에 구비된 제 1 및 제 5 스위칭소자(Tr1, Tr5)의 각 게이트단자에 공급된다. 이에 따라, 제 2 기간(T2)에 상기 제 4 스테이지(ST4)가 인에이블된다. 이 제 2 기간(T2)에서의 제 4 스테이지(ST4)의 인에이블 동작은 상술된 제 2 초기 기간(T0B)에서의 제 2 스테이지(ST2)의 인에이블 동작과 동일하다.
이와 같은 방식으로 나머지 스테이지들도 캐리펄스 및 스캔펄스를 출력한다.
한편, 제 4 기간(T4)에 제 4 스테이지(ST4)로부터 출력된 제 4 스캔펄스(SP4)는 제 1 및 제 2 스테이지(ST1, ST2)에 공급되어 상기 제 1 및 제 2 스테이지(ST1, ST2)를 동시에 디스에이블시킨다. 이 디스에이블 동작을 좀 더 구체적으로 설명하면 다음과 같다.
즉, 상기 제 4 스캔펄스(SP4)는 상기 제 1 및 제 2 스테이지(ST1, ST2)에 구비된 각 제 2 스위칭소자(Tr2)의 게이트단자에 공급된다. 그러면, 제 1 및 제 2 스테이지(ST1, ST2)의 각 제 2 스위칭소자(Tr2)는 턴-온되고, 이 턴-온된 각 제 2 스위칭소자(Tr2)를 통해 방전용 전압(VSS)이 상기 제 1 및 제 2 스테이지(ST1, ST2)의 각 기수/우수 세트 노드(Q_e)에 공급된다. 따라서, 상기 각 기수/우수 세트 노드(Q_e)는 방전되고, 상기 방전된 각 기수/우수 세트 노드(Q_e)에 게이트단자가 접속된 제 1 및 제 2 스테이지(ST1, ST2)의 각 풀업 스위칭소자(Uc), 제 1 기수/우수 스위칭소자, 각 제 4 기수/우수 스위칭소자, 및 각 제 6 스위칭소자(Tr6)가 턴-오프된다.
상기 제 1 스테이지(ST1)의 제 4 기수 및 제 6 스위칭소자가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 기수 공통 노드(CN_o)에는 제 2 기수 스위칭소자(Tr2_o)를 통해 출력되는 제 1 교류 전압(Vac1)이 공급된다. 이에 따라, 상기 제 1 스테이지(ST1)의 기수 공통 노드(CN_o)가 충전되고, 이 충전된 기수 공통 노드(CN_o)에 게이트단자가 접속된 상기 제 1 스테이지(ST1)의 제 3 기수 스위칭소자(Tr3_o)가 턴-온된다.
그리고, 이 턴-온된 제 3 기수 스위칭소자(Tr3_o)를 통해 상기 제 1 교류 전압(Vac1)이 상기 제 1 스테이지(ST1)의 제 1 기수 리세트 노드(QB1_o)에 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 제 1 기수 리세트 노드(QB1_o) 및 이에 접속된 제 2 스테이지(ST2)의 제 1 우수 리세트 노드(QB1_e)가 충전되고, 이 충전된 각 제 1 기수/우수 리세트 노드에 게이트단자가 접속된 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Ds1) 및 제 3 스위칭소자(Tr3), 그리고 제 2 스테이지(ST2)의 제 2 풀다운 스위칭소자(Ds2) 및 제 4 스위칭소자(Tr4)가 모두 턴-온된다.
상기 턴-온된 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)를 통해 방전용 전압(VSS)이 상기 제 1 스테이지(ST1)의 기수 세트 노드(Q_o)에 공급됨으로써, 상기 제 1 스테이지(ST1)에 구비된 기수 세트 노드(Q_o)의 방전상태가 더욱 안정적으로 유지된다. 또한, 상기 턴-온된 제 2 스테이지(ST2)의 제 4 스위칭소자(Tr4)를 통해 제 2 스테이지(ST2)의 우수 세트 노드(Q_e)에 공급됨으로써, 상기 제 2 스테이지(ST2)에 구비된 우수 세트 노드(Q_e)의 방전상태가 안정적으로 더욱 유지된다.
이와 같이 상기 제 4 기간(T4)동안 상기 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Ds1)가 턴-온되고, 또한 제 2 스테이지(ST2)의 제 2 풀다운 스위칭소자(Ds2)가 턴-온됨에 따라, 제 1 및 제 2 스테이지(ST1, ST2)는 동시에 방전용 전압을 출력한다.
즉, 상기 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Ds1)는 방전용 전압(VSS)을 출력하여 제 3 스테이지(ST3) 및 제 1 게이트 라인에 공급한다. 이에 따라 제 1 게이트 라인은 방전된다. 그리고, 상기 제 2 스테이지(ST2)의 제 2 풀다운 스위칭소자(Ds2)는 방전용 전압(VSS)을 출력하여 제 4 스테이지(ST4) 및 제 2 게이트 라인에 공급한다. 이에 따라 제 2 게이트 라인은 방전된다.
이와 같은 방식으로 나머지 스테이지들이 동작한다.
이후, 제 2 프레임 기간에는 제 1 교류 전압(Vac1)이 부극성으로 유지되고 제 2 교류 전압(Vac2)이 정극성으로 유지되므로, 디스에이블되는 기간에 제 k 스테이지(ST1, ST3, ST5, ...)의 제 1 기수 세트 노드(Q_o)가 방전되고, 제 2 기수 세트 노드(Q_o)가 충전된다. 즉, 제 2 프레임 기간에는 제 k 스테이지(ST1, ST3, ST5, ...)의 제 2 풀다운 스위칭소자(Ds2)가 턴-온되고 제 1 풀다운 스위칭소자(Ds1)가 턴-오프된다.
반대로, 제 2 프레임 기간에는 제 k+1 스테이지의 제 1 풀다운 스위칭소자(Ds1)가 턴-온되고 제 2 풀다운 스위칭소자가 턴-오프된다.
한편, 제 2 프레임 기간의 제 1 초기 기간동안 타이밍 콘트롤러로부터 출력된 기수 클리어신호(Vr_o)는 제 1 스테이지(ST1)를 포함한 기수번째 스테이지에 구비된 각 제 5 기수 스위칭소자(Tr5_o)의 게이트단자에 공급되어 각 제 5 기수 스위칭소자(Tr5_o)를 턴-온시킨다. 이 턴-온된 제 5 기수 스위칭소자(Tr5_o)는 제 2 프레임 기간동안 부극성으로 유지되는 제 1 교류 전압(Vac1)을 기수 공통 노드(CN_o)에 공급함으로써 이 기수 공통 노드(CN_o)를 방전시킨다. 이에 따라 이 기수 공통 노드(CN_o)에 접속된 비활성 스위칭소자들(제 1 내지 제 4 기수 스위칭소자(Tr1_o 내지 Tr4_o)들)의 열화를 방지할 수 있다.
한편, 본 발명에 따른 쉬프트 레지스터에서의 서로 인접한 클럭펄스들간의 하이상태의 전압 구간은 그 일부가 서로 중첩될 수 도 있다. 이와 같은 클럭펄스를 공급받는 쉬프트 레지스터로부터 출력되는 스캔펄스도 상기 클럭펄스들과 같은 형태로 출력된다.
도 7은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 8은 도 7의 각 스테이지에 공급되는 각종 신호들의 타이밍도이며, 그리고 도 9는 도 7의 각 스테이지로부터 출력되는 스캔펄스의 타이밍도이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 7에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 하나의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 각각의 출력단자(OT)를 통해 한 프레임 기간동안 한 번의 스캔펄스(SP1 내지 SPn)를 출력한다.
각 스테이지(ST1 내지 STn+1)는 상기 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킴과 아울러, 자신으로부터 후단에 위치한 스테이지 또는 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.
상기 스테이지들(ST1 내지 STn+1)은 제 1 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔펄스를 출력한다. 즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(SP1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(SP2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(SP3)를 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 n 스캔펄스(SPn)를 출력한다. 그리고, 마지막으로 상기 더미 스테이지(STn+1)가 제 n+1 스캔펄스(SPn+1)를 출력한다.
상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스는 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 그리고, 상기 스테이지들로부터 출력된 스캔펄스는 자신으로부터 전단에 위치한 스테이지에 공급되거나, 또는 전단에 위치한 스테이지 및 후단에 위치한 스테이지에 공급되거나, 또는 후단에 위치한 스테이지에 공급된다.
이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 제 1 및 제 2 교류 전압(Vac1, Vac2)들 중 어느 하나, 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나, 그리고 기수 클리어신호(Vr_o) 및 우수 클리어신호(Vr_e) 중 어느 하나를 공급받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중제 1 및 제 2 스테이지(ST1, ST2)는 제 1 및 제 2 스타트 펄스(Vst1, Vst2)를 더 공급받는다.
상기 열거된 각종 신호들은 제 1 실시예에서 설명된 그것들과 동일하므로 도 8 및 도 9에 도시된 신호들에 대한 설명은 도 3 및 도 4에 대한 설명으로 대신한다.
단, 제 2 실시예에서의 클럭펄스들(CLK1 내지 CLK4)은, 도 8에 도시된 바와 같이, 서로 인접한 기간에 출력되는 클럭펄스들간의 하이구간이 일정기간 중첩되도록 출력된다. 예를 들어, 서로 인접한 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)가 그들의 하이구간이 약 1/2H(수평기간)에 해당하는 시간 동안 중첩되도록 출력될 수 있다. 이 중첩되는 수평기간의 시간은 1/3H가 될 수도 있다. 이와 같이 서로 인접한 클럭펄스들의 하이구간이 중첩됨에 따라 스캔펄스들 역시 이들 클럭펄스와 동일한 특성을 갖는다. 즉, 도 9에 도시된 바와 같이, 스캔펄스들은 서로 인접한 기간에 출력되는 스캔펄스들간의 하이구간이 일정기간 중첩되도록 출력된다.
제 1 및 제 2 스타트 펄스(Vst1, Vst2) 역시 서로 중첩될 수 있다.
도 7에 도시된 바와 같이, 제 2k-1 스테이지는 제 2k-3 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. 그리고, 제 2k 스테이지는 제 2k-2 스테이지로부터의 스캔펄스 및 제 2k-3 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.
제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)에 응답하여 인에이블되며, 제 2 스테이지는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스에 응답하여 인에이블된다. 여기서, 상기 제 2 스테이지(ST2)는 상기 제 2 스타트 펄스(Vst2) 대신에 제 1 스타트 펄스(Vst1)에 의해 인에이블될 수 도 있다.
제 2k-1 스테이지 및 제 2k 스테이지는 모두 제 2k+2 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
이와 비슷한 방식으로, 상기 제 2 스테이지(ST2)의 두 번째 전단에는 스테이지가 존재하지 않으므로, 상기 제 2 스테이지(ST2)는 타이밍 콘트롤러부터의 제 2 스타트 펄스(Vst2)에 응답하여 인에이블된다.
여기서, 가장 하측에 위치한 더미 스테이지(STn+1)의 후단에는 스테이지가 존재하지 않으므로, 상기 더미 스테이지(STn+1)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(Vst1)또는 제 2 스타트 펄스(Vst2)에 응답하여 디스에이블된다.
한편, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터 역시 서로 인접한 두 개의 스테이지들이 서로 간의 노드들의 신호상태를 제어하며 동작한다. 이를 위해, 제 k 스테이지의 노드들 중 적어도 어느 하나와 제 k+1 스테이지의 노드들 중 적어도 어느 하나가 서로 전기적으로 연결된다.
이와 같이 구성된 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지는 노드 제어부를 구비하는 바, 각 노드 제어부는 도 5에 도시된 바와 같은 인버터 회로를 포함한다.
도 10은 도 5의 인버터 회로를 구비한 제 2k-1 및 제 2k 스테이지의 노드 제어부의 상세 구성도이다. 이 도 10은 도 7의 구조를 갖는 제 2 실시예에 따른 쉬프트 레지스터에 적용된 회로이다.
이 도 10에 도시된 기수 스위칭소자들(Tr1_o 내지 Tr5_o) 및 우수 스위칭소자들(Tr1_e 내지 Tr5_e)은 도 6에서의 기수 스위칭소자들(Tr1_o 내지 Tr5_o) 및 우수 스위칭소자들(Tr1_e 내지 Tr5_e)과 동일하다.
한편, 도 10에서의 제 1 내지 제 10 스위칭소자들의 동작을 상세히 설명하면 다음과 같다.
제 2k-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 충전용 전압(VDD)을 전송하는 제 1 충전용전원라인과 상기 제 k 스테이지의 세트 노드간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 2k-2 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 충전용전원라인에 접속되며, 그리고 소스단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스타트 펄스(Vst1)를 전송하는 제 1 스타트전송라인에 접속되며, 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 1 스타트전송라인 또는 제 2 스타트 펄스(Vst2)를 전송하는 제 2 스타트전송라인에 접속된다.
제 2k-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)와 방전용 전압(VSS)을 전송하는 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 2k+2 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2k-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2k-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 2k-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2k-3 스테이지로부터의 캐리펄스에 따라 온/오프가 제어되며, 상기 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 2k-3 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 상기 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
단, 제 1 스테이지(ST1)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 1 스타트전송라인에 접속된다.
제 2k-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2k 스테이지의 우수 세트 노드(Q_e)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 공통 노드(CN_o)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 10 스위칭소자(Tr6)의 게이트단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 기수 공통 노드(CN_o)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
각 스테이지(ST1 내지 STn+1)의 출력부(SO)는 상기 기수/우수 세트 노드(Q_e), 제 1 기수/우수 리세트 노드, 및 제 2 기수/우수 리세트 노드에 전기적으로 접속된다. 이에 따라, 상기 출력부(SO)는 상기 노드 제어부(NC)로부터의 제어를 받아 동작한다.
상기 출력부(CO)는 출력단자(OT), 풀업 스위칭소자(Uc), 제 1 풀다운 스위칭소자(Ds1), 및 제 2 풀다운 스위칭소자(Ds2)를 포함한다.
상기 제 2k-1 스테이지의 출력부(CO)는 상기 출력단자(OT)를 통해 스캔펄스 또는 방전용 전압(VSS)을 출력한다. 제 2k-1 스테이지의 출력단자(OT)는 제 2k+1 스테이지, 제 2k+2 스테이지 및 제 2k-1 게이트 라인에 접속된다. 구체적으로, 상기 제 2k-1 스테이지의 출력단자(OT)는 상기 제 2k+1 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자에 접속됨과 아울러, 상기 제 2k+2 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 접속된다.
상기 제 2k-1 스테이지의 출력부(CO)에 구비된 풀업 스위칭소자(Uc)는 제 2k-1 스테이지의 기수 세트 노드(Q_o)의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 출력단자(OT)간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 풀업 스위칭소자(Uc)의 게이트단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 드레인단자는 상기 제 1 클럭전송라인에 접속되며, 그리고 소스단자는 상기 제 2k-1 스테이지의 출력단자(OT)에 접속된다.
상기 제 2k-1 스테이지의 출력부(CO)에 구비된 제 1 풀다운 스위칭소자(Ds1)는 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자(OT)와 상기 방전용 전압(VSS)을 전송하는 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 1 풀다운 스위칭소자(Ds1)의 게이트단자는 상기 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 출력단자(OT)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
상기 제 2k-1 스테이지의 제 1 우수 리세트 노드(QB1_e)의 신호상태는 상기 제 2k-1 스테이지의 제 1 기수 리세트 노드(QB1_o)의 신호상태에 따라 좌우되므로, 실제 상기 제 2k-1 스테이지에 구비된 제 1 풀다운 스위칭소자(Ds1)는 제 2k-1 스테이지의 제 1 기수 리세트 노드(QB1_o)의 신호상태에 의해 제어된다고 할 수 있다.
상기 제 2k-1 스테이지의 출력부(CO)에 구비된 제 2 풀다운 스위칭소자(Ds2)는 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자(OT)와 상기 방전용 전압(VSS)을 전송하는 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Ds2)의 게이트단자는 상기 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k-1 스테이지의 출력단자(OT)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
상기 제 2k-1 스테이지의 제 2 기수 리세트 노드(QB2_o)의 신호상태는 상기 제 2k 스테이지의 제 2 우수 리세트 노드(QB2_e)의 신호상태에 따라 좌우되므로, 실제 상기 제 2k-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Ds2)는 제 2k 스테이지의 제 2 우수 리세트 노드(QB2_e)의 신호상태에 의해 제어된다고 할 수 있다.
제 2k 스테이지의 노드 제어부(NC)는, 상술된 제 1 내지 제 5 우수 스위칭소자(Tr1_e 내지 Tr5_e)외에 도 10에 도시된 바와 같은 제 1 내지 제 6 스위칭소자(Tr1 내지 Tr6)들을 더 포함한다.
제 2k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 외부로부터의 제 2k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 제 1 충전용 전압(VDD)을 전송하는 충전용전원라인과 상기 제 2k 스테이지의 우수 세트 노드(Q_e)간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 상기 제 2k-2 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 충전용전원라인에 접속되며, 그리고 소스단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속된다.
단, 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 1 스타트전송라인 또는 제 2 스타트전송라인에 접속된다.
제 2k 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2k+2 스테이지로부터의 펄스에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드(Q_e)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 2k+2 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드(Q_e)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속되며, 그리고 소스단자는 방전용전원라인에 접속된다.
제 2k 스테이지에 구비된 제 4 스위칭소자(Tr4)는 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드(Q_e)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 제 2k 및 제 2k-1 스테이지의 제 1 기수/우수 리세트 노드에 접속되며, 드레인단자는 상기 제 2k 스테이지의 우수 세트 노드(Q_e)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
제 2k 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2k-3 스테이지로부터의 펄스에 따라 온/오프가 제어되며, 상기 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 2k-3 스테이지의 출력단자(OT)에 접속되며, 드레인단자는 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
단, 제 2 스테이지(ST2)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 제 1 스타트전송라인 또는 제 2 스타트전송라인에 접속된다.
제 2k 스테이지에 구비된 제 6 스위칭소자(Tr6)는 제 2k-1 스테이지의 기수 세트 노드(Q_o)의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 공통 노드(CN_e)와 상기 방전용전원라인간에 접속된다. 이를 위해, 상기 제 2k 스테이지에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 2k-1 스테이지의 기수 세트 노드(Q_o)에 접속되며, 드레인단자는 상기 제 2k 스테이지의 우수 공통 노드(CN_e)에 접속되며, 그리고 소스단자는 상기 방전용전원라인에 접속된다.
상기 제 2k 스테이지에 구비된 출력부는. 상기 스캔펄스 또는 방전용 전압이 출력되며, 제 2k-2 스테이지, 제 2k-3 스테이지, 제 2k+2 스테이지 및 제 2k 게이트 라인에 접속된 출력단자(OT)와; 상기 제 2k 스테이지의 우수 세트 노드(Q_e)의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 2 클럭전송라인과 상기 출력단자(OT)간에 접속된 풀업 스위칭소자(Us)와; 서로 연결된 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자(OT)와 상기 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자(Ds1)와; 그리고, 서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자(OT)와 상기 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자(Ds2)를 포함한다.
도 11a 및 도 11b는 종래의 쉬프트 레지스터의 노드들의 전압을 나타낸 도면이고, 도 12a 및 12b는 본 발명의 실시예에 따른 쉬프트 레지스터의 노드들의 전압을 나타낸 도면이다.
도 11a 및 도 11b에 도시된 바와 같이, 제 1 교류 전압(Vac1)의 오프시 Vq high 사이에 구간 B가 존재한다. 이 시뮬레이션은 4번째 스테이지에 관한 실험 자료로서 이 스테이지의 후단으로 갈수록 Vq high 시점이 늦어지므로 B구간이 장시간 존재하게 된다. 특히, 종래에는 각 스테이지마다 B구간의 크기가 다르다.
도 12a 및 도 12b에 도시된 바와 같이, 제 1 교류 전압(Vac1)의 오프시와 스타트 펄스(제 1 스타트 펄스 또는 제 2 스타트 펄스) 사이에 B구간이 존재한다. 이 시뮬레이션 역시 4번째 스테이지에 관한 실험자료지만, 스타트 펄스 신호에 의해 B구간이 종료됨을 알 수 있다. 즉, 종래에 비하여 B구간이 짧아지며, 또한 모든 스테이지는 동일한 크기의 B구간을 갖는다. 따라서 소자 열화가 완화된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Tr1_o 내지 Tr5_o: 제 1 내지 제 5 기수 스위칭소자
Tr1_e 내지 Tr5_e: 제 1 내지 제 5 우수 스위칭소자
Vac1 및 Vac2: 제 1 및 제 2 교류전압
CN_o 및 CN_e: 기수 및 우수 공통노드
QB1_o 및 QB2_e: 제 1 기수 및 제 2 우수 리세트 노드
Vr_o 및 Vr_e: 기수 및 우수 클리어신호
Q_o 및 Q_e: 기수 및 우수 세트 노드

Claims (10)

  1. 차례로 출력을 발생시키는 다수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서,
    상기 각 스테이지가,
    출력기간에 스캔펄스를 출력하여 다음단 스테이지 및 전단 스테이지의 동작을 제어함과 아울러 게이트 라인을 구동하며, 비출력기간에 외부로부터의 방전용 전압을 상기 다음단 스테이지 및 전단 스테이지에 공급하는 출력부;
    상기 출력부에 접속된 다수의 노드들; 및,
    상기 노드의 신호상태를 제어함으로써 상기 출력부의 동작을 제어하는 노드 제어부를 포함하며;
    어느 하나의 스테이지에 구비된 노드 제어부가,
    기수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 기수 리세트 노드와 상기 방전용 전압을 전송하는 방전용전원라인간에 접속된 제 1 기수 스위칭소자;
    제 1 교류전원라인으로부터의 제 1 교류 전압에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 기수 공통 노드간에 접속된 제 2 기수 스위칭소자;
    상기 기수 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 제 1 기수 리세트 노드간에 접속된 제 3 기수 스위칭소자;
    상기 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며 상기 기수 공통 노드와 상기 방전용전원라인간에 접속된 제 4 기수 스위칭소자; 및,
    외부로부터의 기수 클리어신호에 따라 온/오프가 제어되며, 상기 제 1 교류전원라인과 상기 기수 공통 노드간에 접속되고, 상기 기수 클리어신호에 응답하여 부극성의 상기 제 1 교류 전압을 상기 기수 공통 노드에 공급함으로써, 상기 기수 공통 노드를 방전시키는 제 5 기수 스위칭소자를 포함하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    제 2k-1 스테이지(k는 1보다 큰 자연수)의 적어도 하나의 노드와 제 2k 스테이지의 적어도 어느 하나의 노드가 서로 전기적으로 연결되는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    제 2k-1 스테이지의 제 1 기수 리세트 노드와 제 2k 스테이지의 제 1 우수 리세트 노드가 서로 연결되며;
    제 2k-1 스테이지의 제 2 기수 리세트 노드와 제 2k 스테이지의 제 2 우수 리세트 노드가 서로 연결되며;
    제 2k 스테이지에 구비된 노드 제어부는,
    우수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 제 1 우수 리세트 노드와 상기 방전용전원라인간에 접속된 제 1 우수 스위칭소자;
    제 2 교류전원라인으로부터의 제 2 교류 전압에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 우수 공통 노드간에 접속된 제 2 우수 스위칭소자;
    상기 우수 공통 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 제 1 우수 리세트 노드간에 접속된 제 3 우수 스위칭소자;
    상기 우수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 우수 공통 노드와 상기 방전용전원라인간에 접속된 제 4 우수 스위칭소자; 및,
    외부로부터의 우수 클리어신호에 따라 온/오프가 제어되며, 상기 제 2 교류전원라인과 상기 우수 공통 노드간에 접속되며, 상기 우수 클리어신호에 응답하여 부극성의 상기 제 2 교류 전압을 상기 우수 공통 노드에 공급함으로써, 상기 우수 공통 노드를 방전시키는 제 5 우수 스위칭소자를 포함하며;
    상기 제 1 교류 전압과 제 2 교류 전압이 서로 위상반전된 형태이며;
    상기 기수 클리어신호는 상기 제 2 교류 전압이 로우상태에서 하이상태로 천이되는 구간에서 하이상태를 유지하며;
    상기 우수 클리어신호는 상기 제 1 교류 전압이 로우상태에서 하이상태로 천이하는 구간에서 하이상태를 유지하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제 2k-1 스테이지에 구비된 출력부는,
    상기 스캔펄스 또는 방전용 전압이 출력되며, 제 2k+1 스테이지, 제 2k+2 스테이지 및 제 2k-1 게이트 라인에 접속된 출력단자;
    상기 제 2k-1 스테이지의 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 1 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자;
    서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자와 상기 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자; 및,
    서로 연결된 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자와 상기 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자를 포함하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제 2k-1 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 1 스타트 신호 또는 제 2k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 충전용 전압을 전송하는 충전용전원라인과 상기 제 2k-1 스테이지의 기수 세트 노드간에 접속된 제 1 스위칭소자;
    제 2k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 2 스위칭소자;
    서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 3 스위칭소자;
    서로 연결된 제 2k-1 및 제 2k 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 4 스위칭소자;
    상기 제 1 스타트 펄스 또는 제 2k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 제 1 기수 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 5 스위칭소자; 및,
    제 2k 스테이지의 우수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k-1 스테이지의 기수 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 6 스위칭소자를 더 포함하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 제 2k 스테이지에 구비된 출력부는,
    상기 스캔펄스 또는 방전용 전압이 출력되며, 제 2k+2 스테이지, 제 2k-2 스테이지, 제 2k-3 스테이지 및 제 2k 게이트 라인에 접속된 출력단자;
    상기 제 2k 스테이지의 우수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 서로 위상차를 갖는 다수의 클럭펄스들 중 어느 하나를 전송하는 제 2 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자;
    서로 연결된 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자와 상기 방전용전원라인간에 접속된 제 1 풀다운 스위칭소자; 및,
    서로 연결된 제 2k-1 및 제 2k 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 출력단자와 상기 방전용전원라인간에 접속된 제 2 풀다운 스위칭소자를 포함하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 제 2k 스테이지에 구비된 노드 제어부는,
    외부로부터의 제 2 스타트 신호 또는 제 2k-2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 제 1 충전용전원라인과 상기 제 2k 스테이지의 우수 세트 노드간에 접속된 제 1 스위칭소자;
    제 2k+2 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 2 스위칭소자;
    서로 연결된 제 2k 및 제 2k-1 스테이지의 제 2 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 3 스위칭소자;
    서로 연결된 제 2k 및 제 2k-1 스테이지의 제 1 기수/우수 리세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 세트 노드와 상기 제 2 방전용전원라인간에 접속된 제 4 스위칭소자;
    상기 제 2 스타트 펄스 또는 제 2k-3 스테이지로부터의 스캔펄스에 따라 온/오프가 제어되며, 상기 제 k+1 및 제 k 스테이지의 제 2 기수/우수 리세트 노드와 상기 제 1 방전용전원라인간에 접속된 제 5 스위칭소자;
    상기 제 2k-1 스테이지의 기수 세트 노드의 신호상태에 따라 온/오프가 제어되며, 상기 제 2k 스테이지의 우수 공통 노드와 상기 제 1 방전용전원라인간에 접속된 제 10 스위칭소자를 더 포함하는 쉬프트 레지스터.
  8. 제 3 항에 있어서,
    상기 기수 클리어신호는 우수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스들 중 적어도 어느 하나에 동기되며; 그리고,
    상기 우수 클리어신호는 기수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스들 중 적어도 어느 하나에 동기된 쉬프트 레지스터.
  9. 제 3 항에 있어서,
    상기 기수 클리어신호는 우수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스이고; 그리고,
    상기 우수 클리어신호는 기수번째 프레임 기간의 시작 시점마다 출력되는 스타트 펄스인 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    기수번째 프레임 기간에서의 스타트 펄스와 우수번째 프레임 기간에서의 스타트 펄스가 서로 동일한 신호일 때, 기수 클리어신호와 우수 클리어신호가 서로 동일한 신호인 쉬프트 레지스터.
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