KR20150014619A - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 멀티 출력을 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 자신의 출력단자를 통해 스캔펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 다수의 스테이지들 중 n번째(n은 자연수) 스테이지는, 외부로부터의 세트개시신호에 따라 세트 노드의 전압 상태를 제어하는 세트개시 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 출력 클럭펄스를 전송하는 출력클럭전송라인과 상기 n번째 스테이지의 출력단자 사이에 접속된 제 1 풀업 스위칭소자; 어느 하나의 클리어 클럭펄스를 전송하는 클리어클럭전송라인과 리세트 노드 사이에 접속된 커패시터; 및, 상기 리세트 노드의 전압에 따라 상기 세트 노드의 전압 상태를 제어하는 클리어 스위칭소자를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 멀티 출력을 방지할 수 있는 쉬프트 레지스터에 대한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.

여기서, 게이트 라인들은 스캔펄스에 의해 차례로 구동되는데, 이러한 스캔펄스는 쉬프트 레지스터를 포함한 게이트 구동회로에 의해 발생된다.

이러한 쉬프트 레지스터는, 순차적으로 스캔펄스들을 출력하는 다수의 스테이지들을 포함한다.

종래의 스테이지는 세트 노드 및 리세트 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 세트 노드의 신호상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 그리고, 리세트 노드의 신호상태에 따라 방전용전압을 출력하는 풀다운 스위칭소자를 구비한다.

여기서, 세트 노드와 리세트 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 세트 노드가 충전된 상태일 때에는 리세트 노드가 방전된 상태를 유지하며, 리세트 노드가 충전된 상태일 때에는 세트 노드가 방전된 상태를 유지하게 된다.

이때, 세트 노드가 충전상태 일 때는 풀업 스위칭소자로부터는 스캔펄스(가 출력되고, 리세트 노드가 충전상태 일 때는 출력부의 풀다운 스위칭소자로부터 방전용전압이 출력된다.

풀업 스위칭소자로부터 출력된 스캔펄스 및 풀다운 스위칭소자로부터 출력된 방전용전압은 해당 게이트 라인에 공급된다.

여기서, 풀업 스위칭소자의 게이트전극은 세트 노드에 접속되며, 드레인전극은 클럭펄스가 인가되는 클럭라인에 접속되며, 소스단자는 게이트 라인에 접속된다. 클럭펄스는 주기적으로 하이 상태 및 로우 상태를 가지며 풀업 스위칭소자의 드레인단자에 공급된다. 이때, 풀업 스위칭소자는 매 주기마다 입력되는 하이 상태의 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다.

이 특정 시점이란, 세트 노드가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 세트 노드가 충전된 상태의 시점)에 입력된 하이 상태의 클럭펄스를 스캔펄스로서 출력하게 된다. 그리고, 스캔펄스의 출력 이후 세트 노드가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 풀업 스위칭소자는 한 프레임에 한 번의 스캔펄스를 출력하게 된다. 그런데, 클럭펄스는 한 프레임 기간동안 여러 번 출력되기 때문에, 풀업 스위칭소자가 턴-오프된 상태에서도, 즉 상기 세트 노드가 방전된 상태에서도 클럭펄스는 상기 풀업 스위칭소자의 드레인전극에 계속해서 입력되게 된다.

다시 말하면, 풀업 스위칭소자는 한 프레임동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인전극에 입력되는 클럭펄스를 스캔펄스로 출력한다.

이후, 풀업 스위칭소자는 다음 프레임 기간이 시작될 때까지 턴-오프되며, 이에 따라, 이 풀업 스위칭소자는 이 턴-오프된 기간에는 아무리 자신의 드레인전극에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 풀업 스위칭소자의 드레인전극에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자의 게이트전극이 접속된 세트 노드와 풀업 스위칭소자의 드레인전극간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 세트 노드에는 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다.

그러면, 세트 노드가 어느 순간 충전상태로 유지될 수 있다. 즉, 세트 노드가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 세트 노드가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자가 한 프레임 기간 동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간 동안 두 번 이상의 스캔펄스를 출력하는 멀티 출력현상이 발생할 수 있다.

이와 같이, 하나의 스테이지가 한 프레임 기간 동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 클럭펄스의 주기에 맞춰 세트 노드의 전압을 주기적으로 방전시켜 그 세트 노드에 원치 않는 전압이 누적되는 것을 방지함으로써 멀티 출력을 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 자신의 출력단자를 통해 스캔펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며; 상기 다수의 스테이지들 중 n번째(n은 자연수) 스테이지는, 외부로부터의 세트개시신호에 따라 세트 노드의 전압 상태를 제어하는 세트개시 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 출력 클럭펄스를 전송하는 출력클럭전송라인과 상기 n번째 스테이지의 출력단자 사이에 접속된 제 1 풀업 스위칭소자; 어느 하나의 클리어 클럭펄스를 전송하는 클리어클럭전송라인과 리세트 노드 사이에 접속된 커패시터; 및, 상기 리세트 노드의 전압에 따라 상기 세트 노드의 전압 상태를 제어하는 클리어 스위칭소자를 포함함을 특징으로 한다.

상기 세트개시신호의 발생 시점이 상기 클리어 클럭펄스의 발생 시점보다 늦거나 같으며; 그리고, 상기 세트개시신호의 발생 시점이 상기 출력 클럭펄스의 발생 시점보다 빠르거나 같으며; 상기 클리어 클럭펄스와 출력 클럭펄스가 일부 중첩된 것을 특징으로 한다.

상기 세트개시신호의 라이징에지 시점이 상기 클리어 클럭펄스의 라이징에지 시점보다 늦거나 같으며; 그리고, 상기 세트개시신호의 라이징에지 시점이 상기 출력 클럭펄스의 라이징에지 시점보다 빠르거나 같은 것을 특징으로 한다.

상기 출력 클럭펄스 및 클리어 클럭펄스는, 서로 다른 위상을 갖는 r(r은 3보다 큰 자연수)개의 클럭펄스들로부터 선택되며; 상기 출력 클럭펄스에 해당하는 클럭펄스의 위상과 상기 클리어 클럭펄스에 해당하는 클럭펄스의 위상이 서로 다르며; 상기 r개의 클럭펄스들은 서로 동일한 펄스폭을 가지며, 순차적으로 위상 지연되도록 발생되며, 그리고 인접한 것끼리의 펄스 유지기간이 일정 기간 동안 중첩된 r상의 클럭펄스들인 것을 특징으로 한다.

상기 출력 클럭펄스는, 서로 다른 위상을 갖는 i(i는 1보다 큰 자연수)개의 O-클럭펄스들로부터 선택되며; 상기 클리어 클럭펄스는, 서로 다른 위상을 갖는 j(j는 1보다 큰 자연수)개의 C-클럭펄스들로부터 선택되며; 상기 i개의 O-클럭펄스들은 서로 동일한 펄스폭을 가지며, 순차적으로 위상 지연되도록 발생되는 i상의 클럭펄스들이며; 상기 j개의 C-클럭펄스들은 서로 동일한 펄스폭을 가지며, 순차적으로 위상 지연되도록 발생되며, 그리고 인접한 것끼리의 펄스 유지기간이 일정 기간 동안 중첩된 j상의 클럭펄스들이며; O-클럭펄스의 펄스폭과 C-클럭펄스의 펄스폭이 서로 같거나 다르며; 상기 n번째 스테이지에 공급되는 세트개시신호, O-클럭펄스 및 C-클럭펄스에 있어서, 그 C-클럭펄스의 라이징에지 시점이 그 세트개시신호의 라이징에지 시점보다 빠르거나 같으며, 그리고 그 O-클럭펄스의 라이징에지 시점이 그 C-클럭펄스의 펄스 유지기간내에 위치한 것을 특징으로 한다.

상기 n번째 스테이지로 입력되는 세트개시신호는, n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스인 것을 특징으로 한다.

상기 n번째 스테이지에 구비된 클리어 스위칭소자는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 1 전원라인 사이에 접속된 것을 특징으로 한다.

상기 n번째 스테이지에 구비된 클리어 스위칭소자는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 어느 하나의 스테이지의 출력단자 또는 n번째 스테이지의 출력단자 사이에 접속된 것을 특징으로 한다.

상기 n번째 스테이지에 구비된 클리어 스위칭소자는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 n-p(p는 n보다 작은 자연수)번째 스테이지의 출력단자 또는 n번째 스테이지의 출력단자 사이에 접속된 것을 특징으로 한다.

상기 n번째 스테이지는, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 전원라인 사이에 접속된 제 1 스위칭소자; 및, 상기 세트개시신호에 따라 제어되며, 상기 리세트 노드와 제 2 전원라인 사이에 접속된 제 2 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.

상기 n번째 스테이지는, 외부로부터의 리세트개시신호에 따라 제어되며, 상기 세트 노드와 제 3 전원라인 사이에 접속된 리세트개시 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지로 입력되는 리세트개시신호는, n+q번째(q는 자연수) 스테이지로부터의 스캔펄스인 것을 특징으로 한다.

상기 n번째 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 제 4 전원라인 사이에 접속된 제 1 풀다운 스위칭소자; 외부로부터의 제어 클럭펄스에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 제 4 전원라인 사이, 또는 상기 n번째 스테이지의 출력단자와 출력클럭전송라인 사이에 접속된 제 2 풀다운 스위칭소자; 상기 n번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 출력클럭전송라인 사이에 접속된 제 3 풀다운 스위칭소자; 및, n+q번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 제 4 전원라인 사이, 또는 상기 n번째 스테이지의 출력단자와 출력클럭전송라인 사이에 접속된 제 4 풀다운 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.

상기 제어 클럭펄스의 펄스 유지기간이 출력 클럭펄스의 펄스 유지기간과 중첩하지 않는 것을 특징으로 한다.

상기 n번째 스테이지의 출력단자는 제 1 출력단자와 제 2 출력단자로 구분되며, 상기 제 1 풀업 스위칭소자는 제 1 출력단자에 접속되며; 상기 n번째 스테이지는, 상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 출력 클럭펄스를 전송하는 출력클럭전송라인과 상기 n번째 스테이지의 제 2 출력단자 사이에 접속된 제 2 풀업 스위칭소자를 더 포함하며; 그리고, 상기 제 1 풀업 스위칭소자에 공급되는 출력 클럭펄스와 제 2 풀업 스위칭소자에 공급되는 출력 클럭펄스의 위상이 동일하거나 또는 다른 것을 특징으로 한다.

상기 n번째 스테이지는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이, 또는 상기 세트 노드와 n번째 스테이지의 제 1 출력단자 사이에 접속된 제 3 스위칭소자; 및, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전원라인 사이, 또는 상기 세트 노드와 n번째 스테이지의 제 2 출력단자 사이에 접속된 제 4 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.

상기 세트개시 스위칭소자는, 상기 세트개시신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 것을 특징으로 한다.

상기 세트개시 스위칭소자는, 상기 세트개시신호에 따라 제어되며, 상기 세트개시신호를 전송하는 라인과 상기 세트 노드 사이에 접속된 것을 특징으로 한다.

상기 n번째 스테이지는, 상기 세트 노드의 전압이 리세트 노드의 전압에 대하여 상반된 논리를 갖도록 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부를 더 포함함을 특징으로 한다.

상기 n번째 스테이지에 구비된 반전부는, 고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 한다.

상기 n번째 스테이지에 구비된 반전부는, 고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자; 세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자; 상기 공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 한다.

제 1 전원라인 내지 제 4 전원라인으로 각각 직류의 제 1 내지 제 4 방전용전압이 인가되거나, 또는 출력 클럭펄스들가 인가되거나, 또는 클리어 클럭펄스가 인가되거나, 또는 n번째 스테이지로부터의 스캔펄스가 인가되며; 그리고, 상기 제 1 내지 제 4 전원라인 중 적어도 2개가 동일한 것을 특징으로 한다.

본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.

본 발명에서는, 해당 스테이지의 출력 시점 이후부터 하이 상태의 클리어 클럭펄스가 리세트 노드로 인가될 때마다 그에 맞춰 주기적으로 세트 노드를 방전용전압으로 방전시킨다. 따라서, 커플링 현상에 의해 세트 노드의 전압이 상승하여도, 이를 다시 방전시킴으로써 그 세트 노드에 전압이 누적되는 것이 방지될 수 있으며, 그로 인해 멀티 출력이 방지된다.

도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면
도 4는 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면
도 5는 본 발명의 제 3 실시예에 따른 스테이지의 구성을 나타낸 도면
도 6은 본 발명의 제 4 실시예에 따른 스테이지의 구성을 나타낸 도면
도 7은 본 발명의 제 5 실시예에 따른 스테이지의 구성을 나타낸 도면
도 8은 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 9는 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 10은 본 발명의 제 6 실시예에 따른 스테이지의 구성을 나타낸 도면
도 11은 본 발명의 제 7 실시예에 따른 스테이지의 구성을 나타낸 도면
도 12는 본 발명의 제 8 실시예에 따른 스테이지의 구성을 나타낸 도면
도 13은 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 14는 출력 클럭펄스와 클리어 클럭펄스가 서로 다른 클럭펄스들로부터 선택되는 경우를 설명하기 위한 도면
도 15는 제 1 실시예에 따른 반전부의 구성을 나타낸 도면
도 16은 제 2 실시예에 따른 반전부의 구성을 나타낸 도면

도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.

본 발명의 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(ST_n-2 내지 ST_n+4)을 포함한다. 도 1에 도시된 스테이지들(ST_n-2 내지 ST_n+4)은 쉬프트 레지스터에 구비된 전체 스테이지들 중 일부에 해당한다.

각 스테이지들(ST_n-2 내지 ST_n+4)은 출력단자(OT)를 포함하는 바, 이들 스테이지들(ST_n-2 내지 ST_n+4) 각각은 자신의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(SP_n-2 내지 SP_n+4)를 출력한다.

각 스테이지(ST_n-2 내지 ST_n+4)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 전단 및 후단에 위치한 스테이지의 동작을 제어한다.

스테이지들은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 예를 들어, n-2번째 스테이지가 n-2번째 스캔펄스를 출력하고, 이어서 n-1번째 스테이지(ST_n-1)가 n-1번째 스캔펄스(SP_n-1)를 출력하고, 다음으로 n번째 스테이지(ST_n)가 n번째 스캔펄스(SP_n)를 출력한다.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 상기 표시부의 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.

이와 같이 구성된 쉬프트 레지스터의 각 스테이지는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들 중 적어도 하나를 인가받는다.

제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된다.

각 스테이지(ST_n-2 내지 ST_n+4)는, 도 1에 도시된 바와 같이, 이들 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들 중 서로 다른 위상을 갖는 2개의 클럭펄스들을 공급받을 수 있다. 이때 각 스테이지(ST_n-2 내지 ST_n+4)는 이들 2개 중 하나를 세트 노드의 전압을 주기적으로 방전시켜 출력을 안정화시키기 위한 클리어 클럭펄스로 사용하고, 그리고 다른 하나를 스캔펄스를 생성하기 위한 출력 클럭펄스로 사용한다. 예를 들어, 8k+1번째 스테이지는 제 7 클럭펄스(CLK_7)를 클리어 클럭펄스로 사용하고 제 1 클럭펄스(CLK_1)를 출력 클럭펄스로 사용하며, 8k+2번째 스테이지는 제 8 클럭펄스(CLK_8)를 클리어 클럭펄스로 사용하고 제 2 클럭펄스(CLK_2)를 출력 클럭펄스로 사용하며, 8k+3번째 스테이지는 제 1 클럭펄스(CLK_1)를 클리어 클럭펄스로 사용하고 제 3 클럭펄스(CLK_3)를 출력 클럭펄스로 사용하며, 8k+4번째 스테이지는 제 2 클럭펄스(CLK_2)를 클리어 클럭펄스로 사용하고 제 4 클럭펄스(CLK_4)를 출력 클럭펄스로 사용하며, 8k+5번째 스테이지는 제 3 클럭펄스(CLK_3)를 클리어 클럭펄스로 사용하고 제 5 클럭펄스(CLK_5)를 출력 클럭펄스로 사용하며, 8k+6번째 스테이지는 제 4 클럭펄스(CLK_4)를 클리어 클럭펄스로 사용하고 제 6 클럭펄스(CLK_6)를 출력 클럭펄스로 사용하며, 8k+7번째 스테이지는 제 5 클럭펄스(CLK_5)를 클리어 클럭펄스로 사용하고 제 7 클럭펄스(CLK_7)를 출력 클럭펄스로 사용하며, 그리고 8k+8번째 스테이지는 제 6 클럭펄스(CLK_6)를 클리어 클럭펄스로 사용하고 제 8 클럭펄스(CLK_8)를 출력 클럭펄스로 사용한다. 여기서, k는 자연수를 나타낸다.

본 발명에서는 서로 다른 위상차를 갖는 8상(phase)의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다. 이때, 서로 인접한 기간에 출력되는 클럭펄스의 펄스 유지시간(하이 구간에 해당하는 기간)이 서로 중첩될 수 있다. 예를 들어, 도 2에는 2/3 H(수평기간) 동안 중첩된 클럭펄스들이 나타나 있다.

각 클럭펄스는 한 프레임 기간 동안 여러 번 출력되지만, 스타트 펄스는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK_1 내지 CLK_8)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다.

각 스테이지가 스캔펄스를 출력하기 위해서는 각 스테이지의 세트 동작이 선행되어야 한다. 이 스테이지가 세트 된다는 것은, 그 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 된다는 것을 의미한다. 이를 위해 각 스테이지는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 세트 동작을 수행한다. 예를 들어, n번째 스테이지(ST_n)는 n-p번째 스테이지로부터의 스캔펄스를 공급받아 세트 되는 바, 여기서 p는 도 1에 도시된 바와 같이 1이 될 수 있다.

단, 도시되지 않은 첫 번째 및 두 번째 스테이지의 바로 전단에는 스테이지가 존재하지 않으므로, 이들 첫 번째 및 두 번째 스테이지는 스타트 펄스(Vst)에 응답하여 세트 된다.

각 스테이지는 다음단 스테이지로부터의 스캔펄스에 응답하여 리세트 동작을 수행한다. 스테이지가 리세트 된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 된다는 것을 의미한다. 예를 들어, n번째 스테이지는 n+q번째 스테이지로부터의 스캔펄스에 응답하여 리세트 되는 바, 여기서 q는 도 1에 도시된 바와 같이 3이 될 수 있다.

전술된 p와 q는 자연수로서, 이 q와 p는 서로 동일한 수로 설정될 수 있고, 또는 다른 수로 설정될 수도 있다.

한편,　상술된 더미 스테이지들의 후단에는 스테이지가 존재하지 않으므로, 이들 더미 스테이지들 역시 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여 리세트 될 수 있다.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST_n-2 내지 ST_n+2)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 3은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

제 1 실시예에 따른 n번째 스테이지(ST_n)는, 도 3에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 제 1 풀다운 스위칭소자(Tr_D1), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.

n번째 스테이지(ST_n)에 구비된 세트개시 스위칭소자(Tr_S)는 세트개시신호(STS)에 따라 제어되며, 충전용전압(VDD)을 전송하는 충전용전원라인과 세트 노드(Q) 사이에 접속된다. 여기서, 세트개시신호(STS)는, 도 3에 도시된 바와 같이, n-1번째 스테이지(ST_n-1)로부터의 스캔펄스(SP_n-1)가 될 수 있다. 이러한 세트개시 스위칭소자(Tr_S)는 세트개시신호(STS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세트 노드(Q)로 공급한다.

한편, 이 세트개시 스위칭소자(Tr_S)는 전술된 충전용전압(VDD) 대신 n-1번째 스테이지로부터의 스캔펄스(SP_n-1)를 공급받을 수도 있다.

또 한편, 세트개시 스위칭소자(Tr_S)는, 클럭펄스(클리어 클럭펄스 및 출력 클럭펄스 중 하나)에 따라 제어되며, 이전 스테이지(예를 들어, n-1번째 스테이지)의 출력단자와 세트 노드(Q) 사이에 접속될 수도 있다. 이와 같은 경우, 이전 스테이지로부터의 스캔펄스(예를 들어, SP_n-1)는 그 클럭펄스(전술된 클리어 클럭펄스 및 출력 클럭펄스 중 하나)와 중첩이 되며, 그때 그 스캔펄스는 세트개시신호(STS)의 역할을 한다.

n번째 스테이지(ST_n)에 구비된 리세트개시 스위칭소자(Tr_R)는 리세트개시신호(RTS)에 따라 제어되며, 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인과 세트 노드(Q) 사이에 접속된다. 여기서, 리세트개시신호(RTS)는, 도 3에 도시된 바와 같이, n+3번째 스테이지(ST_n+3)로부터의 스캔펄스(SP_n+3)가 될 수 있다. 이러한 리세트개시 스위칭소자(Tr_R)는 리세트개시신호(RTS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 방전용전압(VSS3)을 세트 노드(Q)로 공급한다.

n번째 스테이지(ST_n)에 구비된 제 1 풀업 스위칭소자(Tr_U1)는 세트 노드(Q)의 전압 따라 제어되며, 출력 클럭펄스(O-CLK)를 전송하는 클럭전송라인과 n번째 스테이지의 출력단자(OT) 사이에 접속된다. 여기서, 출력 클럭펄스(O-CLK)는 전술된 도 2에 도시된 제 1 내지 제 8 클럭펄스(CLK_1 내지 CLK_8) 중 하나가 될 수 있다. 이러한 제 1 풀업 스위칭소자(Tr_U1)는 세트 노드(Q)의 전압 따라 턴-온 또는 턴-오프되며, 턴-온시 출력 클럭펄스(O-CLK)를 출력단자(OT)로 공급한다.

n번째 스테이지(ST_n)에 구비된 제 1 풀다운 스위칭소자(Tr_D1)는 리세트 노드(QB)의 전압 따라 제어되며, n번째 스테이지의 출력단자(OT)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인 사이에 접속된다. 이러한 제 1 풀다운 스위칭소자(Tr_D1)는 리세트 노드(QB)의 전압 따라 턴-온 또는 턴-오프되며, 턴-온시 제 4 방전용전압(VSS4)을 출력단자(OT)로 공급한다.

n번째 스테이지(ST_n)에 구비된 커패시터(C)는 클리어 클럭펄스(C-CLK)를 전송하는 클럭전송라인과 리세트 노드(QB) 사이에 접속된다. 이 클리어 클럭펄스(C-CLK)는 커패시터(C)를 통해 리세트 노드(QB)로 인가된다. 여기서, 클리어 클럭펄스(C-CLK)는 도 2에 도시된 제 1 내지 제 8 클럭펄스(CLK_1 내지 CLK_8) 중 어느 하나가 될 수 있는 바, 이때 하나의 스테이지, 즉 n번째 스테이지(ST_n)로 공급되는 출력 클럭펄스(O-CLK)와 클리어 클럭펄스(C-CLK)는 서로 다른 위상을 갖도록 그 제 1 내지 제 8 클럭펄스(CLK_1 내지 CLK_8)로부터 선택된다. 예를 들어, 도 3에 도시된 바와 같이, 출력 클럭펄스(O-CLK)가 제 1 클럭펄스(CLK_1)일 때 클리어 클럭펄스(C-CLK)는 제 3 클럭펄스(CLK_3)가 될 수 있다.

n번째 스테이지(ST_n)에 구비된 클리어 스위칭소자(Tr_C)는 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인 사이에 접속된다. 이러한 클리어 스위칭소자(Tr_C)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 방전용전압(VSS1)을 세트 노드(Q)로 공급한다. 다시 말하면, 이 클리어 스위칭소자(Tr_C)는 전술된 커패시터(C)를 통해 주기적으로 리세트 노드(QB)에 공급되는 클리어 클럭펄스(C-CLK)에 따라 주기적으로 턴-온되는 바, 그 턴-온 기간 마다 세트 노드(Q)의 전압을 제 1 방전용전압(VSS1)으로 방전시킨다. 따라서, 커플링 현상에 의해 세트 노드(Q)의 전압이 상승하는 것이 방지된다.

n번째 스테이지(ST_n)에 구비된 제 1 스위칭소자(Tr1)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인 사이에 접속된다. 이러한 제 1 스위칭소자(Tr1)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 방전용전압(VSS2)을 리세트 노드(QB)로 공급한다.

전술된 도 3에서의 충전용전압(VDD)은 각 스테이지의 세트 노드(Q)를 충전시키는데 사용되며, 제 1 내지 제 4 방전용전압(VSS1 내지 VSS4)은 각 스테이지의 세트 노드(QB) 및 출력단자(OT)를 방전시키는데 사용된다.

충전용전압(VDD)은 전술된 스위칭소자들의 문턱전압 이상으로 설정된 직류 전압으로서 이는 예를 들어 정극성의 전압으로 설정될 수 있으며, 제 1 내지 제 4 방전용전압(VSS1 내지 VSS4)은 전술된 스위칭소자들의 문턱전압보다 작게 설정된 직류 전압으로서 이는 예를 들어 부극성의 전압으로 설정될 수 있다. 또한, 이 제 1 내지 제 4 방전용전압(VSS1 내지 VSS4)은 접지전압이 될 수 있다. 여기서, 제 1 내지 제 4 방전용전압(VSS1 내지 VSS4)은 모두 같은 값을 가질 수도 있고, 또한 서로 다른 값을 가질 수도 있고, 또한 일부 몇 개만 동일한 값을 갖고 나머지들이 서로 다른 값을 가질 수도 있다.

한편, 전술된 제 1 내지 제 4 방전용전압(VSS1 내지 VSS4) 대신 출력 클럭펄스(O-CLK), 또는 클리어 클럭펄스(C-CLK), 또는 n번째 스테이지(ST_n)로부터의 스캔펄스(SP_n)가 사용될 수 있다. 이후 설명될 제 # 방전용전압(#은 자연수)은 전술된 바와 같이 출력 클럭펄스(O-CLK), 또는 클리어 클럭펄스(C-CLK), 또는 n번째 스테이지(ST_n)로부터의 스캔펄스(SP_n)로 변경될 수 있다.

한편, n번째 스테이지(ST_n)로 공급되는 세트개시신호(STS), 출력 클럭펄스(O-CLK) 및 클리어 클럭펄스(C-CLK)에 있어서, 그 세트개시신호(STS)의 발생 시점은 클리어 클럭펄스(C-CLK)의 발생 시점보다 늦고 출력 클럭펄스(O-CLK)의 발생 시점보다 빠르다. 다시 말하여, 세트개시신호(STS)의 라이징에지(rising edge) 시점이 클리어 클럭펄스(C-CLK)의 라이징에지 시점보다 늦고 출력 클럭펄스(O-CLK)의 라이징에지 시점보다 빠르다.

예를 들어, 도 2에 도시된 바와 같이, n-1번째 스캔펄스(SP_n-1)의 라이징에지 시점(Ts)은 제 1 클리어 클럭펄스(C-CLK)의 라이징에지 시점(Tc_FH)보다 늦고 출력 클럭펄스(O-CLK)의 라이징에지 시점(To)보다 빠르다.

한편, 세트개시신호(STS)의 발생 시점(Ts)이 클리어 클럭펄스(C-CLK)의 발생 시점(Tc_FH)과 같을 수도 있으며, 또한 그 세트개시신호(STS)의 발생 시점(Ts)이 클리어 클럭펄스(C-CLK)의 발생 시점(Tc_FH)과 동일할 수도 있다. 또한, 세트개시신호(STS)의 발생 시점(Ts), 클리어 클럭펄스(C-CLK)의 발생 시점(Tc_FH) 및 출력 클럭펄스(O-CLK)의 발생 시점(To)이 모두 동일할 수도 있다.

다른 스테이지들에 공급되는 세트개시신호, 클리어 클럭펄스 및 출력 클럭펄스간의 출력 타이밍 역시 전술된 n번째 스테이지에 공급되는 그것들간의 출력 타이밍과 동일하다.

이하, 도 2 및 도 3을 참조하여 도 3에 도시된 n번째 스테이지(ST_n)의 동작을 설명하면 다음과 같다.

먼저, 전반 클리어 시점(Tc_FH)에서의 n번째 스테이지(STn)의 동작을 설명한다.

1) 전반 클리어 시점( Tc _ FH )

이 전반 클리어 시점(Tc_FH)은 전술된 클리어 클럭펄스(C-CLK; 즉, CLK_1)의 라이징에지 시점에 해당한다.

이 전반 클리어 시점(Tc_FH)에는, 클리어 클럭펄스(C-CLK)에 해당하는 제 1 클럭펄스(CLK_1)가 액티브 상태(이하, 하이 상태)가 된다. 제 1 클럭펄스(CLK_1)는 커패시터(C)의 일측 단자에 공급되는 바, 이에 따라 커패시터(C)의 일측 단자의 전압이 상승하고, 이에 동반하여 그 커패시터(C)의 타측 단자의 전압도 증가하게 된다. 즉, 제 1 클럭펄스(CLK_1)가 로우 상태에서 하이 상태로 천이함에 따라 그 커패시터(C)의 일측 단자의 전압이 변동하며, 커패시터(C)의 특성에 의해서 그 변동분 만큼의 전압이 그 커패시터(C)의 타측 단자의 전압에 더해진다. 이 커패시터(C)의 타측 단자는 리세트 노드(QB)에 해당하는 바, 따라서 그 리세트 노드(QB)에 게이트전극을 통해 접속된 클리어 스위칭소자(Tr_C)가 턴-온된다. 그러면, 그 턴-온된 클리어 스위칭소자(Tr_C)를 통해 제 1 방전용전압(VSS1)이 세트 노드(Q)로 공급되며, 이에 따라 그 세트 노드(Q)의 전압이 로우 상태로 방전된다.

2) 세트 시점( Ts )

이 세트 시점(Ts)은 전술된 세트개시신호(STS; 즉, SP_n-1)의 라이징에지 시점에 해당한다.

이 세트 시점(Ts)에는, 도 2에 도시된 바와 같이, 제 2 클럭펄스(CLK_2)와, 그리고 이 제 2 클럭펄스(CLK_2)를 근거로 생성된 n-1번째 스캔펄스(SP_n-1)가 하이 상태가 된다. 이 n-1번째 스캔펄스(SP_n-1)는 n-1번째 스테이지(ST_n-1)로부터 출력된 스캔펄스이다. 이에 따라, 이 하이 상태의 n-1번째 스캔펄스(SP_n-1)를 게이트전극을 통해 공급받는 세트개시 스위칭소자(Tr_S)가 턴-온된다. 그러면, 이 턴-온된 세트개시 스위칭소자(Tr_S)를 통해, 충전용전압(VDD)이 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 하이 상태로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 1 스위칭소자(Tr1) 및 제 1 풀업 스위칭소자(Tr_U1)가 턴-온된다.

이때, 턴-온된 제 1 스위칭소자(Tr1)를 통해 제 2 방전용전압(VSS2)이 리세트 노드(QB)로 공급되며, 그로 인해 그 리세트 노드(QB)가 로우 상태로 방전된다. 한편, 이 세트 시점(Ts)에 리세트개시신호(RTS), 즉 n+3번째 스캔펄스(SP_n+3)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 리세트개시 스위칭소자(Tr_R)는 턴-오프 상태이다.

이와 같이 세트 시점(Ts)에는 n번째 스테이지(ST_n)의 세트 노드(Q)가 충전되고 리세트 노드(QB)가 방전됨으로써 이 n번째 스테이지(ST_n)가 세트 된다. 즉, 도 2에 도시된 바와 같이, 세트 노드(Q)의 전압(Vq_n)이 하이 상태로 상승하는 반면, 리세트 노드(QB)의 전압(Vqb_n)이 로우 상태로 하강함을 알 수 있다.

3) 출력 시점( To )

이 출력 시점(To)은 전술된 출력 클럭펄스(C-CLK; 즉, CLK_3)의 라이징에지 시점에 해당한다.

이 출력 시점(To)에는, 도 2에 도시된 바와 같이, 출력 클럭펄스(O-CLK)에 해당하는 제 3 클럭펄스(CLK_3)가 하이 상태가 된다. 여기서, 이미 턴-온 상태인 제 1 풀업 스위칭소자(Tr_U1)의 드레인전극으로 하이 상태의 제 3 클럭펄스(CLK_3)가 인가됨에 따라, 이 제 1 풀업 스위칭소자(Tr_U1)를 통해 이 하이 상태의 제 3 클럭펄스(CLK_3)가 n번째 스테이지(ST_n)의 출력단자(OT)로 전송된다. 이 출력단자(OT)에 인가된 제 3 클럭펄스(CLK_3)가 바로 n번째 스캔펄스(SP_n)로서, 이 하이 상태의 n번째 스캔펄스(SP_n)는 n+1번째 스테이지(ST_n+1)에 구비된 세트개시 스위칭소자(Tr_S) 및 n-3번째 스테이지에 구비된 리세트개시 스위칭소자(Tr_R)로 공급된다. 또한, 이 스캔펄스(SP_n)는 n번째 게이트 라인으로 더 공급될 수도 있다.

한편, 이 출력 시점(To)에는, 도 2에 도시된 바와 같이, 하이 상태의 제 3 클럭펄스(CLK_3)가 제 1 풀업 스위칭소자(Tr_U1)를 통해 출력으로 발생됨에 따라 커플링 현상이 발생하고, 그로 인해 세트 노드(Q)의 전압이 부트스트랩핑(bootstrapping)된다.

4) 리세트 시점( Tr )

이 리세트 시점(Tr)은 전술된 리세트개시신호(RTS; 즉, SP_n+3)의 라이징에지 시점에 해당한다.

이 리세트 기간(Tr)에는, 도 2에 도시된 바와 같이, 제 6 클럭펄스(CLK_6)와, 그리고 이 제 6 클럭펄스(CLK_6)를 근거로 생성된 n+3번째 스캔펄스(SP_n+3)가 하이 상태가 된다. 이 n+3번째 스캔펄스(SP_n+3)는 n+3번째 스테이지(ST_n+3)로부터 출력된 스캔펄스이다. 이에 따라, 이 하이 상태의 n+3번째 스캔펄스(SP_n+3)를 게이트전극을 통해 공급받는 리세트개시 스위칭소자(Tr_R)가 턴-온된다. 그러면, 이 턴-온된 리세트개시 스위칭소자(Tr_R)를 통해 제 3 방전용전압(VSS3)이 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 로우 상태로 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 1 스위칭소자(Tr1) 및 제 1 풀업 스위칭소자(Tr_U1)가 턴-오프된다.

한편, 이 리세트 시점(Tr)에 세트개시신호(STS), 즉 n-1번째 스캔펄스(SP_n-1)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 세트개시 스위칭소자(Tr_S)는 턴-오프 상태이다.

이와 같이 리세트 시점(Tr)에는 n번째 스테이지(ST_n)의 세트 노드(Q)가 방전됨으로써 이 n번째 스테이지(ST_n)가 리세트 된다. 즉, 도 2에 도시된 바와 같이, 세트 노드(Q)의 전압(Vq_n)이 로우 상태로 하강함을 알 수 있다.

5) 후반 클리어 시점( Tc _ SH )

이 후반 클리어 시점(Tc_SH)에는, 클리어 클럭펄스(C-CLK)에 해당하는 제 1 클럭펄스(CLK_1)가 또 다시 하이 상태가 된다. 제 1 클럭펄스(CLK_1)는 커패시터(C)의 일측 단자에 공급되는 바, 이에 따라 커패시터(C)의 일측 단자의 전압이 상승하고, 이에 동반하여 그 커패시터(C)의 타측 단자, 즉 리세트 노드(QB)의 전압도 증가하게 된다. 따라서 그 리세트 노드(QB)에 게이트전극을 통해 접속된 클리어 스위칭소자(Tr_C)가 턴-온된다. 그러면, 그 턴-온된 클리어 스위칭소자(Tr_C)를 통해 제 1 방전용전압(VSS1)이 세트 노드(Q)로 공급되며, 이에 따라 그 세트 노드(Q)의 전압이 로우 상태로 방전된다.

n번째 스테이지(ST_n)에 대한 전반 클리어 시점(Tc_FH)과 후반 클리어 시점(Tc_SH)은 그 n번째 스테이지(ST_n)의 출력 시점(To)을 기준으로 구분된다. 즉, 전반 클리어 시점(Tc_FH)은 출력 시점(To) 이전에 발생되며, 후반 클리어 시점(Tc_SH)은 출력 시점(To) 이후에 발생된다.

한편, 이러한 후반 클리어 시점(Tc_SH)에서의 동작은, 클리어 클럭펄스(C-CLK)인 제 1 클럭펄스(CLK_1)가 하이 상태로 될 때마다 수행된다. 즉, 클리어 스위칭소자(Tr_C)는, 출력 시점(To) 이후부터 하이 상태의 제 1 클럭펄스(CLK_1)가 리세트 노드(QB)로 인가될 때마다 주기적으로 세트 노드(Q)를 제 1 방전용전압(VSS1)으로 방전시킨다. 예를 들어, 도 2에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 클리어 스위칭소자(Tr_C)는 후반 클리어 시점(Tc_SH) 외에도, 제 1 클럭펄스(CLK_1)가 하이 상태로 유지되는 제 2 후반 클리어 시점(Tc_SH2), 제 3 후반 클리어 시점(Tc_SH3) 및 제 4 후반 클리어 시점(Tc_SH4)에 세트 노드(Q)를 로우 상태로 방전시킨다.

다른 스테이지들 역시 전술된 바와 같은 n번째 스테이지(ST_n)의 동작과 동일한 방식으로 동작한다.

한편, 세트개시신호(STS)가 스타트 펄스인 경우(예를 들어, 그 세트개시신호가 첫 번째 스테이지로 인가되는 스타트 펄스일 경우), 그 스테이지(예를 들어, 첫 번째 스테이지)에 대한 전반 클리어 시점(Tc_FH)에 해당 신호가 없을 수 있다. 전반 클리어 시점(Tc_FH) 및 후반 클리어 시점(Tc_SH)과 같은 비출력 기간 동안 동일 스테이지(예를 들어, 첫 번째 스테이지)에 인가되는 서로 중첩된 클리어 클럭펄스와 출력 클럭펄스에 있어서, 그 클리어 클럭펄스의 발생 시점이 그 출력 클럭펄스의 발생 시점보다 빠르다.

또한, 본 발명에 또 다른 실시예에 따르면, 2개의 세트개시신호들이 하나의 스테이지로 공급될 수도 있는 바, 그 경우 2개의 세트개시신호들 중 시간적으로 더 나중에 그 스테이지로 인가된 것이 그 스테이지에 대한 세트개시신호로 정의된다. 다시 말하여, 더 나중에 인가된 하나의 세트개시신호가 클리어 클럭펄스 및 출력 클럭펄스와 전술된 바와 같은 상관 관계를 갖는다.

도 4는 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 4는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

제 2 실시예에 따른 n번째 스테이지(ST_n)는, 도 4에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.

여기서, 제 2 실시예에서의 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C), 및 제 1 스위칭소자(Tr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로, 이들에 대한 설명은 도 3 및 그에 관련된 내용을 참조한다.

n번째 스테이지(ST_n)에 구비된 클리어 스위칭소자(Tr_C)는 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 n번째 스테이지(ST_n)의 출력단자(OT) 사이에 접속된다. 이러한 클리어 스위칭소자(Tr_C)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)의 전압을 세트 노드(Q)로 공급한다. 다시 말하면, 이 클리어 스위칭소자(Tr_C)는 전술된 커패시터(C)를 통해 주기적으로 리세트 노드(QB)에 공급되는 클리어 클럭펄스(C-CLK)에 따라 주기적으로 턴-온되는 바, 그 턴-온 기간 마다 세트 노드(Q)의 전압을 n번째 스테이지(ST_n)의 출력단자의 전압(로우 상태의 SP_n)으로 방전시킨다. 따라서, 커플링 현상에 의해 세트 노드(Q)의 전압이 상승하는 것이 방지된다.

도 5는 본 발명의 제 3 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 5는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

제 3 실시예에 따른 n번째 스테이지(ST_n)는, 도 5에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.

여기서, 제 3 실시예에서의 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C), 및 제 1 스위칭소자(Tr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로, 이들에 대한 설명은 도 3 및 그에 관련된 내용을 참조한다.

도 6은 본 발명의 제 4 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 6은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

제 4 실시예에 따른 n번째 스테이지(ST_n)는, 도 6에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.

여기서, 제 4 실시예에서의 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C), 및 제 1 스위칭소자(Tr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로, 이들에 대한 설명은 도 3 및 그에 관련된 내용을 참조한다.

n번째 스테이지(ST_n)에 구비된 클리어 스위칭소자(Tr_C)는 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 n-p번째 스테이지의 출력단자(OT; 예를 들어, n-1번째 스테이지의 출력단자) 사이에 접속된다. 이러한 클리어 스위칭소자(Tr_C)는 리세트 노드(QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 n-1번째 스테이지(ST_n-1)의 출력단자(OT)의 전압(SP_n-1)을 세트 노드(Q)로 공급한다. 다시 말하면, 이 클리어 스위칭소자(Tr_C)는 전술된 커패시터(C)를 통해 주기적으로 리세트 노드(QB)에 공급되는 클리어 클럭펄스(C-CLK)에 따라 주기적으로 턴-온되는 바, 그 턴-온 기간 마다 세트 노드(Q)의 전압을 n-1번째 스테이지(ST_n-1)의 출력단자(OT)의 전압(로우 상태의 SP_n-1)으로 방전시킨다. 따라서, 커플링 현상에 의해 세트 노드(Q)의 전압이 상승하는 것이 방지된다.

도 7은 본 발명의 제 5 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 7은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

제 5 실시예에 따른 n번째 스테이지(ST_n)는, 도 7에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 2 풀업 스위칭소자(Tr_U2), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.

이때, 이 n번째 스테이지(ST_n)에 구비된 출력단자는 제 1 출력단자(OT1)와 제 2 출력단자(OT)로 구분된다.

여기서, 제 5 실시예에서의 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로, 이들에 대한 설명은 도 3 및 그에 관련된 내용을 참조한다.

n번째 스테이지(ST_n)에 구비된 제 1 풀업 스위칭소자(Tr_U1)는 세트 노드(Q)의 전압 따라 제어되며, 출력 클럭펄스(O-CLK)를 전송하는 클럭전송라인과 n번째 스테이지의 제 1 출력단자(OT1) 사이에 접속된다. 여기서, 출력 클럭펄스(O-CLK)는 전술된 도 2에 도시된 제 1 내지 제 8 클럭펄스(CLK_1 내지 CLK_8) 중 하나가 될 수 있다. 이러한 제 2 풀업 스위칭소자(Tr_U1)는 세트 노드(Q)의 전압 따라 턴-온 또는 턴-오프되며, 턴-온시 출력 클럭펄스(O-CLK)를 출력단자(OT)로 공급한다.

n번째 스테이지(ST_n)에 구비된 제 2 풀업 스위칭소자(Tr_U2)는 세트 노드(Q)의 전압 따라 제어되며, 출력 클럭펄스(O-CLK)를 전송하는 클럭전송라인과 n번째 스테이지의 제 2 출력단자(OT2) 사이에 접속된다. 여기서, 출력 클럭펄스(O-CLK)는 전술된 도 2에 도시된 제 1 내지 제 8 클럭펄스(CLK_1 내지 CLK_8) 중 하나가 될 수 있다. 이러한 제 2 풀업 스위칭소자(Tr_U1)는 세트 노드(Q)의 전압 따라 턴-온 또는 턴-오프되며, 턴-온시 출력 클럭펄스(O-CLK)를 출력단자(OT)로 공급한다. 여기서, 제 1 풀업 스위칭소자(Tr_U1)로 공급되는 클럭펄스와 제 2 풀업 스위칭소자(Tr_U2)로 공급되는 클럭펄스는 다를 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제 1 풀업 스위칭소자(Tr_U1)로 제 3 클럭펄스(CLK_3)가 공급될 때 제 2 풀업 스위칭소자(Tr_U2)로 제 4 클럭펄스(CLK_4)가 공급될 수 있다.

도 8은 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 7에 도시된 n번째 스테이지는 도 8에 도시된 제 3 스위칭소자(Tr3) 및 제 4 스위칭소자(Tr4) 중 적어도 하나를 더 포함할 수 있다.

도 8의 (a)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 3 스위칭소자(Tr3)는 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전압(VSS1)을 전송하는 제 1 방전용전원라인 사이, 또는 세트 노드(Q)와 n번째 스캔펄스(SP_n)이 인가되는 n번째 스테이지(ST_n)의 제 1 출력단자(OT1) 사이에 접속될 수 있다.

도 8의 (b)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 4 스위칭소자(Tr4)는, 리세트 노드(QB)의 전압에 따라 제어되며, 세트 노드(Q)와 제 1 방전용전원라인 사이, 또는 세트 노드(Q)와 n번째 스테이지의 제 2 출력단자(OT2) 사이에 접속된다.

도 9는 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 4 내지 도 7에 도시된 n번째 스테이지는 도 9에 도시된 제 1 내지 제 4 풀다운 스위칭소자(Tr_D1 내지 Tr_D4) 중 적어도 하나를 더 포함할 수 있다.

도 9의 (a)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 1 풀다운 스위칭소자는 전술된 도 3에서의 그것과 동일하므로 이에 대한 설명은 도 3 및 그에 관련된 내용을 참조한다.

도 9의 (b)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 2 풀다운 스위칭소자(Tr_D2)는 외부로부터의 제어 클럭펄스(CT_CLK)에 따라 제어되며, n번째 스테이지(ST_n)의 출력단자(OT)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인 사이, 또는 n번째 스테이지(ST_n)의 출력단자(OT)와 출력 클럭펄스(O-CLK)를 전송하는 클럭전송라인 사이에 접속된다. 여기서, 제어 클럭펄스(CT_CLK)의 펄스 유지기간은 출력 클럭펄스(O-CLK)의 펄스 유지기간과 중첩하지 않는다.

도 9의 (c)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 3 풀다운 스위칭소자(Tr_D3)는 n번째 스테이지(ST_n)로부터의 스캔펄스(SP_n)에 따라 제어되며, n번째 스테이지(ST_n)의 출력단자(OT)와 출력 클럭펄스(O-CLK)를 전송하는 클럭전송라인 사이에 접속된다.

도 9의 (d)에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 4 풀다운 스위칭소자(Tr_D4)는 n+q번째 스테이지로부터의 스캔펄스(예를 들어, n+3번째 스테이지(ST_n+3)로부터의 스캔펄스(SP_n+3))에 따라 제어되며, n번째 스테이지(ST_n)의 출력단자(OT)와 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인 사이, 또는 n번째 스테이지(ST_n)의 출력단자(OT)와 출력 클럭펄스(O-CLK)를 전송하는 클럭전송라인 사이에 접속된다.

한편, 도 3에 도시된 n번째 스테이지(ST_n)는 전술된 도 9의 제 2 내지 제 4 풀다운 스위칭소자들(Tr_D2 내지 Tr_D4) 중 적어도 하나를 더 포함할 수 있다.

도 10은 본 발명의 제 6 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 10은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

제 6 실시예에 따른 n번째 스테이지(ST_n)는, 도 10에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 제 1 풀다운 스위칭소자(Tr_D1), 제 2 풀다운 스위칭소자(Tr_D2), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.

여기서, 제 6 실시예에서의 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 제 1 풀다운 스위칭소자(Tr_D1), 커패시터(C) 및 제 1 스위칭소자(Tr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로, 이들에 대한 설명은 도 3 및 그에 관련된 내용을 참조한다.

또한, 제 6 실시예에서의 클리어 스위칭소자(Tr_C)는 전술된 제 2 실시예에서의 그것과 동일하므로, 이에 대한 설명은 도 4 및 그에 관련된 내용을 참조한다.

또한, 제 6 실시예에서의 제 2 풀다운 스위칭소자(Tr_D2)는 전술된 도 9에 도시된 그것과 동일하므로, 이에 대한 설명은 도 9의 (b) 및 그에 관련된 내용을 참조한다.

도 11은 본 발명의 제 7 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 11은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

제 7 실시예에 따른 n번째 스테이지(ST_n)는, 도 11에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 제 2 풀다운 스위칭소자(Tr_D2), 커패시터(C), 클리어 스위칭소자(Tr_C), 제 1 스위칭소자(Tr1) 및 제 5 스위칭소자(Tr5)를 포함한다.

여기서, 제 7 실시예에서의 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C) 및 제 1 스위칭소자(Tr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로, 이들에 대한 설명은 도 3 및 그에 관련된 내용을 참조한다.

또한, 제 7 실시예에서의 클리어 스위칭소자(Tr_C)는 전술된 제 4 실시예에서의 그것과 동일하므로, 이에 대한 설명은 도 6 및 그에 관련된 내용을 참조한다.

또한, 제 7 실시예에서의 제 2 풀다운 스위칭소자(Tr_D2)는 전술된 도 9에 도시된 그것과 동일하므로, 이에 대한 설명은 도 9의 (b) 및 그에 관련된 내용을 참조한다.

n번째 스테이지(ST_n)에 구비된 제 5 스위칭소자(Tr5)는 n번째 스테이지(ST_n)로부터의 스캔펄스(SP_n)에 따라 제어되며, 출력 클럭펄스(O-CLK)를 전송하는 클럭전송라인과 n번째 스테이지(ST_n)의 출력단자(OT) 사이에 접속된다. 이 제 5 스위칭소자(Tr5)는 n번째 스캔펄스(SP_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 n번째 스테이지의 출력단자(OT)와 클럭전송라인을 서로 연결한다.

도 12는 본 발명의 제 8 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 12는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

제 8 실시예에 따른 n번째 스테이지(ST_n)는, 도 12에 도시된 바와 같이, 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 제 2 풀다운 스위칭소자(Tr_D2), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)를 포함한다.

여기서, 제 8 실시예에서의 세트개시 스위칭소자(Tr_S), 리세트개시 스위칭소자(Tr_R), 제 1 풀업 스위칭소자(Tr_U1), 커패시터(C), 클리어 스위칭소자(Tr_C) 및 제 1 스위칭소자(Tr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로, 이들에 대한 설명은 도 3 및 그에 관련된 내용을 참조한다.

또한, 제 8 실시예에서의 제 2 풀다운 스위칭소자(Tr_D2)는 전술된 도 9에 도시된 그것과 동일하므로, 이에 대한 설명은 도 9의 (b) 및 그에 관련된 내용을 참조한다.

또한, 제 8 실시예에서의 제 5 스위칭소자(Tr5)는 전술된 제 7 실시예에서의 그것과 동일하므로, 이에 대한 설명은 도 11 및 그에 관련된 내용을 참조한다.

도 13은 n번째 스테이지에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 3 내지 도 7, 도 10 내지 도 12에 도시된 n번째 스테이지는 도 13에 도시된 제 2 스위칭소자(Tr2)를 더 포함할 수 있다.

도 13에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 제 2 스위칭소자(Tr2)는 세트개시신호(STS; 예를 들어 SP_n-1)에 따라 제어되며, 리세트 노드(QB)와 제 2 방전용전압(VSS2)을 전송하는 제 2 방전용전원라인 사이에 접속된다. 이 제 2 스위칭소자(Tr2)는 세트개시신호(SP_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)로 제 2 방전용전압(VSS2)을 공급한다.

도 14는 출력 클럭펄스와 클리어 클럭펄스가 서로 다른 클럭펄스들로부터 선택되는 경우를 설명하기 위한 도면이다.

전술된 제 1 내지 제 8 실시예에 따른 스테이지들은 도 2에 도시된 바와 같은 제 1 내지 제 8 클럭펄스들 대신에 도 14에 도시된 바와 같은 클럭펄스들(O-CLK_1 내지 O-CLK_4, C-CLK_1 내지 C-CLK_4)을 공급받을 수도 있다. 이와 같은 경우, n번째 스테이지(ST_n)는 n-1번째 스테이지로부터의 스캔펄스에 따라 세트되고, n+2번째 스테이지로부터의 스캔펄스에 따라 리세트된다.

전술된 출력 클럭펄스(O-CLK)는 서로 다른 위상을 갖는 i(i는 1보다 큰 자연수)개의 O-클럭펄스들로부터 선택될 수 있는 바, 예를 들어 도 14에 도시된 바와 같이 4개의 O-클럭펄스들(O-CLK_1 내지 O-CLK_4) 중 어느 하나가 될 수 있다.

그리고, 전술된 클리어 클럭펄스(C-CLK)는 서로 다른 위상을 갖는 j(j는 1보다 큰 자연수)개의 C-클럭펄스들로부터 선택될 수 있는 바, 예를 들어 도 14에 도시된 바와 같이 4개의 C-클럭펄스들(C-CLK_1 내지 C-CLK_4) 중 어느 하나가 될 수 있다.

이때, i개의 O-클럭펄스들(예를 들어, 도 14의 O-CLK_1 내지 O-CLK_4)은 서로 동일한 펄스폭을 가지며, 순차적으로 위상 지연되도록 발생되는 i상의 클럭펄스들(예를 들어, 4상의 클럭펄스들)이다. 그리고, j개의 C-클럭펄스들(예를 들어, 도 14의 C-CLK_1 내지 C-CLK_4)은 서로 동일한 펄스폭을 가지며, 순차적으로 위상 지연되도록 발생되며, 그리고 인접한 것끼리의 펄스 유지기간이 일정 기간 동안 중첩된 j상의 클럭펄스들(예를 들어, 4상의 클럭펄스들)이다. 한편, 이 j개의 C-클럭펄스들은 중첩하지 않을 수도 있다.

여기서, 제 1 내지 제 4 클리어 클럭펄스(C-CLK_1 내지 C-CLK_4)의 펄스폭이 제 1 내지 제 4 출력 클럭펄스들(O-CLK_1 내지 O-CLK_4)의 펄스폭보다 더 크다. 한편, 제 1 내지 제 4 클리어 클럭펄스(C-CLK_1 내지 C-CLK_4)의 펄스폭이 제 1 내지 제 4 출력 클럭펄스들(O-CLK_1 내지 O-CLK_4)의 펄스폭이 같을 수도 있다.

한편, 하나의 스테이지, 예를 들어 n번째 스테이지(ST_n)에 공급되는 세트개시신호(SP_n-1), 제 2 출력 클럭펄스(O-CLK_2) 및 제 2 클리어 클럭펄스(C-CLK_2)에 있어서, 그 세트개시신호(SP_n-1)의 발생 시점(Ts)은 제 2 클리어 클럭펄스(C-CLK_2)의 발생 시점(Tc_FH)보다 늦고 제 2 출력 클럭펄스(O-CLK_2)의 발생 시점(To)보다 빠르다. 다시 말하여, 세트개시신호(SP_n-1)의 라이징에지(rising edge) 시점(Ts)이 제 2 클리어 클럭펄스(C-CLK_2)의 라이징에지 시점(Tc_FH)보다 늦고 제 2 출력 클럭펄스(O-CLK_2)의 라이징에지 시점(To)보다 빠르다.

예를 들어, 도 14에 도시된 바와 같이, n-1번째 스캔펄스(SP_n-1)의 라이징에지 시점(Ts)은 제 1 클리어 클럭펄스(C-CLK)의 라이징에지 시점(Tc_FH)보다 늦고 출력 클럭펄스(O-CLK)의 라이징에지 시점(To)보다 빠르다.

한편, 세트개시신호(SP_n-1)의 발생 시점(Ts)이 제 2 클리어 클럭펄스(C-CLK_2)의 발생 시점(Tc_FH)과 같을 수도 있으며, 또한 그 세트개시신호(SP_n-1)의 발생 시점(Ts)이 제 2 클리어 클럭펄스(C-CLK_2)의 발생 시점(Tc_FH)과 동일할 수도 있다. 또한, 세트개시신호(SP_n-1)의 발생 시점(Ts), 제 2 클리어 클럭펄스(C-CLK_2)의 발생 시점(Tc_FH) 및 제 2 출력 클럭펄스(O-CLK_2)의 발생 시점(To)이 모두 동일할 수도 있다.

다시 말하여, n번째 스테이지(ST_n)에 공급되는 세트개시신호(SP_n-1), 제 2 츨력 클럭펄스(O-CLK_2) 및 제 2 클리어 클럭펄스(C-CLK_2)에 있어서, 그 제 2 클리어 클럭펄스(C-CLK_2)의 라이징에지 시점이 그 세트개시신호(SP_n-1)의 라이징에지 시점보다 빠르거나 같으며, 그리고 그 제 2 출력 클럭펄스(O-CLK_2)의 라이징에지 시점이 그 제 2 클리어 클럭펄스(C-CLK_2)의 펄스 유지기간내에 위치한다.

다른 스테이지들에 공급되는 세트개시신호, 클리어 클럭펄스 및 출력 클럭펄스간의 출력 타이밍 역시 전술된 n번째 스테이지에 공급되는 그것들간의 출력 타이밍과 동일하다.

한편, 전술된 n번째 스테이지(ST_n)는, 세트 노드(Q)의 전압이 리세트 노드의 전압(QB)에 대하여 상반된 논리를 갖도록 상기 세트 노드(Q)의 전압에 따라 리세트 노드(QB)의 전압을 제어하는 반전부를 더 포함할 수 있다.

이 반전부의 구체적인 구성을 도 15 및 도 16을 통해 설명하면 다음과 같다.

도 15는 제 1 실시예에 따른 반전부의 구성을 나타낸 도면이다.

n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 15에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함한다.

n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 고전원라인으로부터의 고전압(VH)에 따라 제어되며, 고전압(VH)을 전송하는 고전원라인과 리세트 노드(QB) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 고전압(VH)에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)로 고전압(VH)을 공급한다.

n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전압(VL)을 전송하는 저전원라인 사이에 접속된다. 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)로 저전압(VL)을 공급한다.

여기서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(QB)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.

도 16은 제 2 실시예에 따른 반전부의 구성을 나타낸 도면이다.

n번째 스테이지(ST_n)에 구비된 반전부(INV)는, 도 16에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 내지 제 4 반전 스위칭소자(iTr4)를 포함한다.

n번째 스테이지(ST_n)에 구비된 제 1 반전 스위칭소자(iTr1)는 고전원라인으로부터의 고전압(VH)에 따라 제어되며, 고전원라인과 공통 노드(CN) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 고전압(VH)에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)로 고전압(VH)을 공급한다.

n번째 스테이지(ST_n)에 구비된 제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 공통 노드(CN)와 저전압(VL)을 전송하는 저전원라인 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 공통 노드(CN)로 저전압(VL)을 공급한다.

n번째 스테이지(ST_n)에 구비된 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 제어되며, 고전원라인과 리세트 노드(QB) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 공통 노드(CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)로 고전압(VH)을 공급한다.

n번째 스테이지(ST_n)에 구비된 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(QB)와 저전원라인 사이에 접속된다. 이 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(QB)로 저전압(VL)을 공급한다.

여기서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 공통 노드(CN)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.

한편, 이러한 반전부(INV)가 더 구비될 때, 그 n번째 스테이지(ST_n)에서 제 1 스위칭소자(Tr1) 및 제 2 스위칭소자(Tr2) 중 적어도 하나는 제거될 수도 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

VDD: 충전용전압 VSS#: 제 # 방전용전압
ST_n: n번째 스테이지 C-CLK: 클리어 클럭펄스
O-CLK: 출력 클럭펄스 CLK_#: 제 # 클럭펄스
C: 커패시터 STS: 세트개시신호
RTS: 리세트개시신호 Q: 세트 노드
QB: 리세트 노드 SP_#: #번째 스캔펄스
Tr_S: 세트개시 스위칭소자 Tr_R: 리세트개시 스위칭소자
Tr1: 제 1 스위칭소자 Tr_U1: 제 1 풀업 스위칭소자
Tr_D1: 제 1 풀다운 스위칭소자 Tr_C: 클리어 스위칭소자
OT: 출력단자

Claims (22)

1. 자신의 출력단자를 통해 스캔펄스를 순차적으로 출력하는 다수의 스테이지들을 포함하며;
   상기 다수의 스테이지들 중 n번째(n은 자연수) 스테이지는,
   외부로부터의 세트개시신호에 따라 세트 노드의 전압 상태를 제어하는 세트개시 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 출력 클럭펄스를 전송하는 출력클럭전송라인과 상기 n번째 스테이지의 출력단자 사이에 접속된 제 1 풀업 스위칭소자;
   어느 하나의 클리어 클럭펄스를 전송하는 클리어클럭전송라인과 리세트 노드 사이에 접속된 커패시터; 및,
   상기 리세트 노드의 전압에 따라 상기 세트 노드의 전압 상태를 제어하는 클리어 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
2. 제 1 항에 있어서,
   상기 세트개시신호의 발생 시점이 상기 클리어 클럭펄스의 발생 시점보다 늦거나 같으며; 그리고,
   상기 세트개시신호의 발생 시점이 상기 출력 클럭펄스의 발생 시점보다 빠르거나 같으며;
   상기 클리어 클럭펄스와 출력 클럭펄스가 일부 중첩된 것을 특징으로 하는 쉬프트 레지스터.
3. 제 2 항에 있어서,
   상기 세트개시신호의 라이징에지 시점이 상기 클리어 클럭펄스의 라이징에지 시점보다 늦거나 같으며; 그리고,
   상기 세트개시신호의 라이징에지 시점이 상기 출력 클럭펄스의 라이징에지 시점보다 빠르거나 같은 것을 특징으로 하는 쉬프트 레지스터.
4. 제 2 항에 있어서,
   상기 출력 클럭펄스 및 클리어 클럭펄스는, 서로 다른 위상을 갖는 r(r은 3보다 큰 자연수)개의 클럭펄스들로부터 선택되며;
   상기 출력 클럭펄스에 해당하는 클럭펄스의 위상과 상기 클리어 클럭펄스에 해당하는 클럭펄스의 위상이 서로 다르며;
   상기 r개의 클럭펄스들은 서로 동일한 펄스폭을 가지며, 순차적으로 위상 지연되도록 발생되며, 그리고 인접한 것끼리의 펄스 유지기간이 일정 기간 동안 중첩된 r상의 클럭펄스들인 것을 특징으로 하는 쉬프트 레지스터.
5. 제 2 항에 있어서,
   상기 출력 클럭펄스는, 서로 다른 위상을 갖는 i(i는 1보다 큰 자연수)개의 O-클럭펄스들로부터 선택되며;
   상기 클리어 클럭펄스는, 서로 다른 위상을 갖는 j(j는 1보다 큰 자연수)개의 C-클럭펄스들로부터 선택되며;
   상기 i개의 O-클럭펄스들은 서로 동일한 펄스폭을 가지며, 순차적으로 위상 지연되도록 발생되는 i상의 클럭펄스들이며;
   상기 j개의 C-클럭펄스들은 서로 동일한 펄스폭을 가지며, 순차적으로 위상 지연되도록 발생되며, 그리고 인접한 것끼리의 펄스 유지기간이 일정 기간 동안 중첩된 j상의 클럭펄스들이며;
   O-클럭펄스의 펄스폭과 C-클럭펄스의 펄스폭이 서로 같거나 다르며;
   상기 n번째 스테이지에 공급되는 세트개시신호, O-클럭펄스 및 C-클럭펄스에 있어서, 그 C-클럭펄스의 라이징에지 시점이 그 세트개시신호의 라이징에지 시점보다 빠르거나 같으며, 그리고 그 O-클럭펄스의 라이징에지 시점이 그 C-클럭펄스의 펄스 유지기간내에 위치한 것을 특징으로 하는 쉬프트 레지스터.
6. 제 1 항에 있어서,
   상기 n번째 스테이지로 입력되는 세트개시신호는, n-p번째(p는 n보다 작은 자연수) 스테이지로부터의 스캔펄스인 것을 특징으로 하는 쉬프트 레지스터.
7. 제 1 항에 있어서,
   상기 n번째 스테이지에 구비된 클리어 스위칭소자는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 1 전원라인 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
8. 제 1 항에 있어서,
   상기 n번째 스테이지에 구비된 클리어 스위칭소자는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 어느 하나의 스테이지의 출력단자 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
9. 제 8 항에 있어서,
   상기 n번째 스테이지에 구비된 클리어 스위칭소자는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 n-p(p는 n보다 작은 자연수)번째 스테이지의 출력단자 또는 n번째 스테이지의 출력단자 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
10. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 제 2 전원라인 사이에 접속된 제 1 스위칭소자; 및,
    상기 세트개시신호에 따라 제어되며, 상기 리세트 노드와 제 2 전원라인 사이에 접속된 제 2 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
11. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    외부로부터의 리세트개시신호에 따라 제어되며, 상기 세트 노드와 제 3 전원라인 사이에 접속된 리세트개시 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
12. 제 11 항에 있어서,
    상기 n번째 스테이지로 입력되는 리세트개시신호는, n+q번째(q는 자연수) 스테이지로부터의 스캔펄스인 것을 특징으로 하는 쉬프트 레지스터.
13. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 제 4 전원라인 사이에 접속된 제 1 풀다운 스위칭소자;
    외부로부터의 제어 클럭펄스에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 제 4 전원라인 사이, 또는 상기 n번째 스테이지의 출력단자와 출력클럭전송라인 사이에 접속된 제 2 풀다운 스위칭소자;
    상기 n번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 출력클럭전송라인 사이에 접속된 제 3 풀다운 스위칭소자; 및,
    n+q번째 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 n번째 스테이지의 출력단자와 제 4 전원라인 사이, 또는 상기 n번째 스테이지의 출력단자와 출력클럭전송라인 사이에 접속된 제 4 풀다운 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
14. 제 13 항에 있어서,
    상기 제어 클럭펄스의 펄스 유지기간이 출력 클럭펄스의 펄스 유지기간과 중첩하지 않는 것을 특징으로 하는 쉬프트 레지스터.
15. 제 1 항에 있어서,
    상기 n번째 스테이지의 출력단자는 제 1 출력단자와 제 2 출력단자로 구분되며,
    상기 제 1 풀업 스위칭소자는 제 1 출력단자에 접속되며;
    상기 n번째 스테이지는,
    상기 세트 노드의 전압에 따라 제어되며, 어느 하나의 출력 클럭펄스를 전송하는 출력클럭전송라인과 상기 n번째 스테이지의 제 2 출력단자 사이에 접속된 제 2 풀업 스위칭소자를 더 포함하며; 그리고,
    상기 제 1 풀업 스위칭소자에 공급되는 출력 클럭펄스와 제 2 풀업 스위칭소자에 공급되는 출력 클럭펄스의 위상이 동일하거나 또는 다른 것을 특징으로 하는 쉬프트 레지스터.
16. 제 15 항에 있어서,
    상기 n번째 스테이지는,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이, 또는 상기 세트 노드와 n번째 스테이지의 제 1 출력단자 사이에 접속된 제 3 스위칭소자; 및,
    상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 제 1 방전용전원라인 사이, 또는 상기 세트 노드와 n번째 스테이지의 제 2 출력단자 사이에 접속된 제 4 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터.
17. 제 1 항에 있어서,
    상기 세트개시 스위칭소자는, 상기 세트개시신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
18. 제 1 항에 있어서,
    상기 세트개시 스위칭소자는, 상기 세트개시신호에 따라 제어되며, 상기 세트개시신호를 전송하는 라인과 상기 세트 노드 사이에 접속된 것을 특징으로 하는 쉬프트 레지스터.
19. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    상기 세트 노드의 전압이 리세트 노드의 전압에 대하여 상반된 논리를 갖도록 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부를 더 포함함을 특징으로 하는 쉬프트 레지스터.
20. 제 19 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
21. 제 19 항에 있어서,
    상기 n번째 스테이지에 구비된 반전부는,
    고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 공통 노드 사이에 접속된 제 1 반전 스위칭소자;
    세트 노드의 전압에 따라 제어되며, 상기 공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 반전 스위칭소자;
    상기 공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및,
    상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 저전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
22. 제 7 항, 제 10 항, 제 11 항 및 제 13 항 중 어느 한 항에 있어서,
    제 1 전원라인 내지 제 4 전원라인으로 각각 직류의 제 1 내지 제 4 방전용전압이 인가되거나, 또는 출력 클럭펄스들가 인가되거나, 또는 클리어 클럭펄스가 인가되거나, 또는 n번째 스테이지로부터의 스캔펄스가 인가되며; 그리고,
    상기 제 1 내지 제 4 전원라인 중 적어도 2개가 동일한 것을 특징으로 하는 쉬프트 레지스터.

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