JP2004524639A5 - - Google Patents

Claims (50)

1. 複数のステージが接続され、第１ステージには開始信号が入力端子に供給され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
   前記シフトレジスタの奇数番目ステージには第１クロック信号が供給され、偶数番目ステージには前記第１クロック信号と位相が違う第２クロック信号が供給され、
   前記ステージは、各々、
   出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を供給するプルアップ部と、
   前記出力端子に第１電源電圧を供給するプルダウン部と、
   前記プルアップ部の入力ノードに接続され、入力信号の前縁に応答して前記プルアップ部をターンオンさせ、次段ステージのうち一つのステージの出力信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
   前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターンオフさせ、前記次段ステージの中一つの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と
   を備えることを特徴とするシフトレジスタ。
2. 前記ステージは、各々、
   前記プルダウン部の入力ノードに接続され、前記プルダウン部の入力ノードに第２電源電圧を供給して前記プルダウン部の入力ノードがフローティングされることを防止するフローティング防止部
   をさらに備えることを特徴とする請求項１に記載のシフトレジスタ。
3. 前記ステージは、各々、
   前記プルダウン部の入力ノードに接続され、前記出力端子の出力信号に応答して前記プルダウン部の入力ノードに前記第１電源電圧を供給して前記プルダウン部がターンオンされることを防止するターンオン防止部
   をさらに備えることを特徴とする請求項２に記載のシフトレジスタ。
4. 前記ターンオン防止部は、
   ドレインが前記プルダウン部の入力ノードに接続され、ゲートが前記出力端子に接続され、ソースが第１電源電圧の供給を受けるＮＭＯＳトランジスタにより構成さている
   ことを特徴とする請求項２に記載のシフトレジスタ。
5. 前記プルアップ駆動部は、
   前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
   入力信号にドレイン及びゲートが共通に接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
   前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが前記第１電源電圧の供給を受ける第２トランジスタと、
   前記プルアップ部の入力ノードにドレインが接続され、次段ステージのうち一つのステージの出力信号がゲートに接続され、ソースが前記第１電源電圧の供給を受ける第３トランジスタと
   を備えることを特徴とする請求項２に記載のシフトレジスタ。
6. 前記プルダウン駆動部は、
   第２電源電圧はドレインへ供給され、次段ステージのうち一つのステージの出力信号はゲートに供給され、前記プルダウン部の入力ノードにソースが接続された第４トランジスタと、
   前記プルダウン部の入力ノードにドレインが接続され、前記入力信号がゲートに接続され、ソースが前記第１電源電圧の供給を第５トランジスタと
   を備えることを特徴とする請求項５に記載のシフトレジスタ。
7. 前記フローティング防止部は、
   ドレイン及びゲートが共通接続されかつ前記第２電源電圧の供給をうけ、前記プルダウン部の入力ノードにソースが接続された第６トランジスタ
   により構成され、
   前記第６トランジスタは前記第５トランジスタのサイズに比べて相対的に十分に小さいサイズに構成されている
   ことを特徴とする請求項６に記載のシフトレジスタ。
8. 前記第５トランジスタと第６トランジスタのサイズ比は約２０：１程度であることを特徴とする請求項７に記載のシフトレジスタ。
9. 基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セルアレイ回路は対応するデータ及びゲートライン対に接続された表示装置において、
   前記ゲート駆動回路は、請求項１〜８のいずれかに記載されたシフトレジスタにより構成されている
   ことを特徴とする表示装置。
10. 前記ゲート駆動回路に接続される外部接続端子は、第１クロック信号入力端子、第２クロック信号入力端子、開始信号入力端子、第１電源電圧入力端子及び第２電源電圧入力端子の５端子を含むことを特徴とする請求項９に記載の表示装置。
11. 前記表示セルアレイ回路、データ駆動回路、ゲート駆動回路のトランジスタは、ａ−Ｓｉ ＮＭＯＳ ＴＦＴにより構成されることを特徴とする請求項９に記載の表示装置。
12. 基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと、複数のゲートラインとを含み、各表示セルアレイ回路は対応するデータライン及びゲートライン対に接続された表示装置において、
    前記データ駆動回路は複数のデータラインブロック及びシフトレジスタにより構成され、
    前記データラインブロックはデータ入力端子とデータラインとの間にドレイン及びソースが各々接続され、ゲートがブロック選択端子に共通に接続された複数の駆動トランジスタにより構成され、
    前記シフトレジスタは、請求項１〜８のいずれかに記載のシフトレジスタである
    ことを特徴とする表示装置。
13. 前記データ駆動回路に接続される外部接続端子は、第１クロック信号入力端子、第２クロック信号入力端子ブロック選択、開始信号入力端子、複数のデータ入力端子を含むことを特徴とする請求項１２に記載の表示装置。
14. 前記表示セルアレイ回路、データ駆動回路、ゲート駆動回路のトランジスタは、ａ−Ｓｉ ＮＭＯＳ ＴＦＴにより構成されることを特徴とする請求項１２に記載の表示装置。
15. 下部基板と上部基板との間に液晶を封入した液晶表示モジュールを有する液晶表示装置において、
    前記下部基板上に形成され、複数のデータラインと複数のゲートラインを含み、複数の表示セルアレイ回路各々が対応するデータ及びゲートライン対に接続された表示セルアレイ回路と、
    前記基板上に形成され、複数のステージが接続され、第１ステージにはスキャン開始信号が入力端子に接続され、各ステージの出力信号により前記複数のゲートラインを順次に選択する第１シフトレジスタにより構成されたゲート駆動回路と、
    前記基板上に形成され、データ入力端子とデータラインとの間にドレイン及びソースが各々接続され、ゲートがブロック選択端子に共通に接続された複数の駆動トランジスタにより構成された複数のデータラインブロックと、複数のステージが接続され、第１ステージにはブロック選択開始信号が入力端子に接続され、各ステージの出力信号により前記複数のデータラインブロックを順次に選択する第２シフトレジスタにより構成されたデータ駆動回路と、
    統合制御及びデータ駆動チップが実装され、前記ゲート駆動回路及びデータ駆動回路の各入力端子に制御信号及びデータ信号を供給する可撓性印刷回路基板と
    を備えることを特徴とする液晶表示装置。
16. 前記第１及び第２シフトレジスタの各々は、請求項１〜８いずれかに記載のシフトレジスタであることを特徴とする液晶表示装置。
17. 前記第１シフトレジスタに印加される第１及び第２クロック信号のデュティサイクルは、前記第２シフトレジスタに印加される第１及び第２クロック信号のデュティサイクルにデータラインブロックの数を乗算した期間より大きいであることを特徴とする請求項１５に記載の液晶表示装置。
18. 前記下部基板と可撓性印刷回路基板を接続する外部接続端子は、
    ゲート駆動回路に接続される第１クロック信号入力端子、第２クロック信号入力端子、スキャン開始信号入力端子、第１電源電圧入力端子及び第２電源電圧入力端子の５端子と、
    データ駆動回路に接続される第１クロック信号入力端子、第２クロック信号入力端子及びブロック選択開始信号入力端子の制御用３端子と複数のデータ入力端子と
    を含むことを特徴とする請求項１５に記載の液晶表示装置。
19. 複数のステージが接続され、第１ステージには開始信号が入力端子に供給され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージには第１クロック信号が供給され、偶数番目ステージには前記第１クロック信号と位相が違う第２クロック信号が供給され、
    前記各ステージは、
    出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を供給するプルアップ部と、
    前記出力端子に前記第１電源電圧を供給するプルダウン部と、
    前記プルアップ部の入力ノードに接続され、入力信号の前縁に応答してキャパシタを充電して前記プルアップ部をターンオンさせ、次段ステージのうち一つのステージの出力信号の前縁に応答して前記キャパシタを放電させて前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに接続され、前記プルアップ部の入力ノードと接続されて前記プルダウン部をターンオフさせ、次段ステージのうち一つのステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と
    を備えることを特徴とするシフトレジスタ。
20. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    ドレインが第２電源電圧入力端子に接続され、入力信号にゲートが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージのうち一つのステージの出力信号にゲートが接続され、ソースが第１電源電圧入力端子に接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧入力端子に接続された第３トランジスタと
    を備えることを特徴とする請求項１９に記載のシフトレジスタ。
21. 前記第１トランジスタと第３トランジスタのサイズ比は約２：１程度であることを特徴とする請求項２０に記載のシフトレジスタ。
22. 前記プルダウン駆動部は、
    第２電源電圧入力端子にドレインとゲートが共通に接続され、ソースが前記プルダウン部の入力ノードに接続された第４トランジスタと、
    前記プルダウン部の入力ノードにドレインが接続され、前記プルアップ部の入力ノードにゲートが接続され、ソースが第１電源電圧入力端子と接続された第５トランジスタと
    を備えることを特徴とする２０に記載のシフトレジスタ。
23. 前記第４トランジスタと第５トランジスタのサイズ比は約１６：１程度であることを特徴とする請求項２２に記載のシフトレジスタ。
24. 前記シフトレジスタに接続される外部接続端子は、第１クロック信号入力端子、第２クロック信号入力端子、開始信号入力端子、第１電源電圧入力端子及び第２電源電圧入力端子の５端子により構成されることを特徴とする請求項１９に記載のシフトレジスタ。
25. 前記第１及び第２クロック信号のアクティブ区間の間に位相差を置くことを特徴とする請求項１９に記載のシフトレジスタ。
26. 複数のステージが接続され、第１ステージには開始信号が入力端子に接続され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージには第１クロック信号が供給され、偶数番目ステージには前記第１クロック信号と位相が違う第２クロック信号が供給され、
    前記ステージは、各々、
    前記第１クロック信号または第２クロック信号がドレインに接続され、第１ノードにゲートが接続され、出力端子にソースが接続されたプルアップトランジスタと、
    出力端子にドレインが接続され、第２ノードにゲートが接続され、ソースが第１電源電圧入力端子に接続されたプルダウントランジスタと、
    前記第１ノードと前記出力端子間に接続されたキャパシタと、
    ドレインが第２電源電圧入力端子に接続され、入力信号にゲートが接続され、ソースが前記第１ノードに接続された第１トランジスタと、
    前記第１ノードにドレインが接続され、次段ステージのうち一つのステージの出力信号がゲートに接続され、ソースが第１電源電圧入力端子に接続された第２トランジスタと、
    前記第１ノードにドレインが接続され、前記第２ノードにゲートが接続され、ソースが前記第１電源電圧入力端子に接続された第３トランジスタと、
    前記第２電源電圧入力端子にドレインとゲートが共通に接続され、ソースが前記第２ノードに接続された第４トランジスタと、
    前記第２ノードにドレインが接続され、前記第１ノードにゲートが接続され、ソースが前記第１電源電圧入力端子と接続された第５トランジスタと
    を備えることを特徴とするシフトレジスタ。
27. 前記第１トランジスタと第３トランジスタのサイズ比は約２：１程度であることを特徴とする請求項２６に記載のシフトレジスタ。
28. 前記第４トランジスタと第５トランジスタのサイズ比は約１６：１程度であることを特徴とする請求項２６に記載のシフトレジスタ。
29. 前記トランジスタはａ−Ｓｉ ＮＭＯＳ ＴＦＴにより構成されることを特徴とする請求項２６に記載のシフトレジスタ。
30. 複数のステージが接続され、第１ステージには開始信号が入力端子に接続され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージの第１クロック端子と第２クロック端子には、第１クロック信号と位相が違う第２クロック信号が各々供給され、偶数番目ステージの第１クロック端子と第２クロック端子には前記第１クロック信号と第２クロック信号が各々供給され、
    前記ステージは、各々、
    前記開始信号または前段ステージのうち一つのステージの出力信号が入力信号に供給される入力端子と、
    対応するゲートラインが接続された出力端子と、
    次々段ステージの第２制御端子が接続された第１制御端子と、
    第２制御端子と、
    対応するクロック信号が入力されるクロック端子と、
    出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を供給するプルアップ部と、
    前記出力端子に前記第１電源電圧を供給するプルダウン部と、
    前記プルアップ部の入力ノードに接続され、入力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記第１制御端子に供給される制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに接続され、前記プルアップ部の入力ノードと接続されて前記プルダウン部をターンオフさせ、次段ステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と
    を備えることを特徴とするシフトレジスタ。
31. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    ドレイン及びゲートが共通接続されて入力信号の供給を受け、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージの出力信号にゲートが接続され、第１電源電圧入力端子にソースが接続された第２トランジスタと
    を備えることを特徴とする請求項３０に記載のシフトレジスタ。
32. 前記第１トランジスタは、共通接続されたゲートとドレインを通じて、前段ステージのうち一つのステージから開始信号または入力信号の供給を受けて、ソースを通じて前記キャパシタを充電させることを特徴とする請求項３１に記載のシフトレジスタ。
33. 前記プルアップ駆動部は、次々段ステージの第２制御端子から供給されるプルアップ制御信号を使用して前記プルアップ部の制御信号を放電せることを特徴とする請求項３１に記載のシフトレジスタ。
34. 前記プルダウン駆動部は、
    第１電源電圧入力端子にドレインが接続され、次段ステージの出力信号にゲートが接続され、前記プルダウン部の入力ノードにソースが接続された第３トランジスタと、
    ドレイン及びゲートが共通接続されて第２クロック信号に接続され、前記プルダウン部の入力ノードにソースが接続された第４トランジスタと
    を含むことを特徴とする請求項３０に記載のシフトレジスタ。
35. 基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セルアレイ回路は対応するデータ及びゲートライン対に接続された表示装置において、
    前記ゲート駆動回路は、請求項３０〜３５いずれかに記載のシフトレジスタにより構成されている
    ことを特徴とする表示装置。
36. 複数のステージが接続され、第１ステージには開始信号が入力端子に接続され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージには第１クロック信号が供給され、偶数番目ステージには前記第１クロック信号と位相が違う第２クロック信号が供給され、
    前記ステージは、各々、
    出力端子に前記第１及び第２クロック信号のうちの対応されるクロック信号を供給するプルアップ部と、
    前記出力端子に前記第１電源電圧を供給するプルダウン部と、
    前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターンオフさせ、次段ステージのうち一つのステージの出力信号の前縁に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、
    一端を通じて、プルアップ部の入力ノードに接続され、他端を通じて出力端子に接続されたキャパシタと、所定の外部入力制御信号に応答して前記キャパシタを強制放電させる放電部を備えて、入力信号の前縁に応答して前記キャパシタの充電を通じて前記プルアップ部をターンオンさせ、次段ステージのうち一つのステージの出力信号の前縁に応答して前記キャパシタの強制放電を通じて前記プルアップ部をターンオフさせるプルアップ駆動部と
    を備えることを特徴とするシフトレジスタ。
37. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    入力信号にゲートが接続され、第２電源電圧入力端子にドレインが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、ソースが第１電源電圧入力端子に接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージのうち一つのステージの出力信号にゲートが接続され、ソースが第１電源電圧入力端子に接続された第３トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記第１電源電圧入力端子にソースが接続され、ゲートが外部入力制御信号の供給を受ける前記キャパシタを強制放電させる第４トランジスタと
    を備えることを特徴とする請求項３６に記載のシフトレジスタ。
38. 前記外部入力制御信号のレベルは、電源印加時、前記トランジスタをターンオンさせるレベルであり、第１ステージに開始信号が印加される前に前記トランジスタをターンオフさせるレベルであることを特徴とする請求項３７に記載のシフトレジスタ。
39. 前記外部入力制御信号は、第１ステージに開始信号が印加され、最終段シフトレジスタの出力が発生するの間に、前記トランジスタをターンオフさせるレベルであり、最終段シフトレジスタ出力が発生した後、前記トランジスタをターンオンさせるレベルになり、最終段シフトレジスタ内の前記キャパシタを放電させることを特徴とする請求項３８に記載のシフトレジスタ。
40. 前記プルアップ駆動部は、
    前記プルアップ部の入力ノードと前記出力端子に接続されたキャパシタと、
    入力信号にゲートが接続され、第２電源電圧入力端子にドレインが接続され、前記プルアップ部の入力ノードにソースが接続された第１トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、前記プルダウン部の入力ノードにゲートが接続され、第１電源電圧入力端子にソースが接続された第２トランジスタと、
    前記プルアップ部の入力ノードにドレインが接続され、次段ステージのうち一つのステージの出力信号にゲートが接続され、ソースが外部入力制御信号の供給を受けて前記キャパシタを強制放電させる第３トランジスタと
    を備えることを特徴とする請求項３６に記載のシフトレジスタ。
41. 前記第２トランジスタと第３トランジスタのソースは、共通接続されていることを特徴とする請求項４０に記載のシフトレジスタ。
42. 前記外部入力制御信号は、電源印加と同時に非アクティブ状態を維持し、前記キャパシタを強制放電させ、第１ステージに印加される開始信号発生前にアクティブ状態であることを特徴とする請求項４０に記載のシフトレジスタ。
43. 前記外部入力制御信号は、電源印加と同時に非アクティブ状態を維持し、前記キャパシタを強制放電させ、第１ステージに印加される開始信号発生前アクティブ状態であることを特徴とする請求項４１に記載のシフトレジスタ。
44. 前記外部入力制御信号のレベルは、電源印加時、前記第３トランジスタをターンオンさせるレベルであり、第１ステージに開始信号が印加される前に前記第３トランジスタをターンオフさせるレベルであることを特徴とする請求項４２に記載のシフトレジスタ。
45. 前記ターンオンレベルは第２電源電圧レベルであり、前記ターンオンレベルは第１電源電圧レベルであることを特徴とする請求項４４に記載のシフトレジスタ。
46. 前記第２電源電圧は、前記第３トランジスタのゲート端に第１電源電圧が印加される場合にも前記第３トランジスタをターンオンさせるスレッショルド電圧以上であり、前記第１電源電圧より低いことを特徴とする請求項４０に記載のシフトレジスタ。
47. 前記外部入力制御信号は、第１ステージに開始信号が印加され、最終段シフトレジスタの出力が発生するの間に、前記トランジスタをターンオフさせるレベルであり、最終段シフトレジスタ出力が発生した後、前記トランジスタをターンオンさせるレベルになって最終段シフトレジスタ内のキャパシタを放電させることを特徴とする請求項４６に記載のシフトレジスタ。
48. 基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セルアレイ回路は対応するデータ及びゲートライン対に接続された表示装置において、
    前記ゲート駆動回路は、請求項３６〜４８いずれかに記載のシフトレジスタで構成されている
    ことを特徴とする表示装置。
49. 複数のステージが接続され各ステージの出力信号を順次に出力するシフトレジスタにおいて、
    前記ステージは、各々
    第1クロック信号または前記第１クロック信号と位相が違う第２クロック信号が供給されるクロック端子と、
    開始信号または前段ステージのうち一つのステージの出力信号が入力信号に供給される入力端子と、
    第1電源電圧の入力を受ける第1電源電圧と、
    対応するゲートラインに接続された出力端子と、
    次段ステージのうち一つの出力信号を制御信号で供給を受ける制御端子と、
    前記クロック端子と前記出力端子の間に接続されターンオン時に前記第１クロック信号または第２クロック信号のデュティサイクルの間前記対応するゲートラインをプルアップさせるプルアップ部と、
    前記出力端子と第１電源電圧入力端子の間に接続され、ターンオン時前記対応するゲートラインをプルダウンさせるプルダウン部と、
    前記入力端子、前記制御端子及び前記プルアップの入力ノードと接続され、前記入力信号の前縁に応答して前記プルアップをターオンさせて、前記制御信号の前縁に応答して前記プルアップ部をターオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに接続され、前記入力信号の前縁に応答して前記プルダウン部をターオフさせ、前記制御信号の前縁に応答して前記プルダウン部をターオンさせるプルダウン駆動部と
    を含むことを特徴とするシフトレジスタ。
50. 前記ステージは、各々、
    前記プルダウン部の入力ノードと第２電源電圧入力端子の間に接続され、前記プルダウン部の入力ノードに第２電源電圧を供給して前記プルダウン部の入力ノードがフローティング防止部
    をさらに含むことを特徴とする第４９項記載のシフトレジスタ。