JP4741293B2 - シフトレジスタ及び半導体表示装置 - Google Patents

Description

本発明はシフトレジスタに関する。また本発明は、画素部と同じ基板上にシフトレジスタが形成された半導体表示装置に関する。

安価なガラス基板を用いて形成されるアクティブマトリクス型の半導体表示装置は、その解像度が高くなるにつれて、実装に用いる画素部周辺の領域（額縁領域）の基板に占める割合が増大し、小型化が妨げられる傾向がある。そのため、単結晶のシリコンウェハを用いて形成されたＩＣを実装する方式には限界があると考えられており、信号線駆動回路や走査線駆動回路などの駆動回路を、画素部と同じガラス基板上に一体形成する技術、所謂システムオンパネル化が重要視されている。

しかし薄膜トランジスタは、単結晶のＭＯＳトランジスタに比べて閾値電圧などの特性のばらつきが大きく、またオン電流が小さい。そのため、画素部と同じ基板上に形成される回路（内部回路）では、所望のスペックでの動作を確保するために、ＩＣに形成された回路（外部回路）よりも大きな電源電圧が通常用いられている。ところが、外部回路から内部回路に入力されるクロック信号ＣＫなどの各種信号は、外部回路が内部回路よりも小さい電源電圧で動作するため、その振幅が小さく、３Ｖ程度である。一方内部回路は、１０Ｖ程度の振幅を有する信号を用いないと、正常な動作を確保することができない。

下記特許文献１には、内部回路にレベルシフタを配置し、外部回路から入力された信号の振幅を大きくすることで、内部回路を正常に動作させる技術について記載されている。
特開２０００−３３９９８５号公報（第３−６頁参照）

しかし、特許文献１のように内部回路にレベルシフタを設けて外部回路からの信号を増幅させる場合、内部回路の占有面積が増大する上、信号の遅延や、波形の鈍りを生じさせるという問題が生じ、好ましくない。また、外部回路において信号を増幅させてから、該信号を内部回路に入力させることも可能である。しかし、外部回路で信号を増幅させるためにレベルシフタを外部回路に設けると、ＩＣの部品数の増加により筐体を大型化しなくてはならず、また半導体表示装置のコストの増加を招くことになる。さらに外部回路において信号を増幅させるには、外部回路にも大きい電源電圧を供給せざるをえず、消費電力の増加に繋がってしまう。

本発明は上述した問題に鑑み、信号の遅延や、波形の鈍りを抑えつつ、正常に動作することができるシフトレジスタの提供を課題とする。また本発明は、内部回路の占有面積を抑え、なおかつ信号の遅延や、波形の鈍りを抑えつつ、内部回路を正常に動作させることができる半導体表示装置の提供を課題とする。また本発明は、筐体の大型化を防ぎ、コストの増加を抑え、消費電力の増加を抑えつつ、内部回路を正常に動作させることができる半導体表示装置の提供を課題とする。

本発明のシフトレジスタは、前段の出力を入力とするフリップフロップ回路がレジスタとして複数用いられている。さらに本発明では、フリップフロップ回路に前段の出力の他、前々段の出力が入力されており、該前々段の出力に同期して、当該フリップフロップ回路の出力の立ち上がり、または立ち下がりのタイミングが制御されている。

具体的に本発明のシフトレジスタは、クロックドインバータを用いたフリップフロップ回路を複数段有し、前記クロックドインバータは、直列に接続された第１及び第２のトランジスタを有するインバータと、直列に接続された第３及び第４のトランジスタを有する第１の補償回路と、第５のトランジスタ及びトランスミッションゲートを有する第２の補償回路とを有し、前記第１及び第２のトランジスタの各ドレインは前記クロックドインバータの出力端子に接続されており、前記第２及び第５のトランジスタの各ソースは第２の電源に接続されており、前記第１及び第４のトランジスタの各ソースは第１の電源に接続されており、前記第３及び第４のトランジスタの各ゲートには、前段に用いられている前記クロックドインバータから出力される信号が入力されており、前記トランスミッションゲートの第１の制御端子及び第５のトランジスタのゲートには、後段から出力される信号が入力されており、前記トランスミッションゲートの第２の制御端子には、後段から出力される信号を反転させた信号が入力されており、前記トランスミッションゲートの入力端子にはクロック信号が入力されており、前記トランスミッションゲートの出力端子及び前記第５のトランジスタのドレインは、前記第２のトランジスタのゲートに接続されており、前記第３のトランジスタのソースには前々段に用いられている前記クロックドインバータから出力される信号が入力されており、前記第３及び第４のトランジスタの各ドレインは前記第１のトランジスタのゲートに接続されている。第１の電源の電位と第２の電源の電位の電位差が、シフトレジスタの電源電圧に相当する。

また本発明の半導体表示装置は、上記シフトレジスタを画素部と同じ基板上に有する。シフトレジスタは、画素部が有する複数の画素の選択を行なう走査線駆動回路に用いられていても良いし、選択された画素へのビデオ信号の入力を制御する信号線駆動回路に用いられていても良い。

なお半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Display Panel）、ＦＥＤ（Field Emission Display）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置がその範疇に含まれる。

また半導体表示装置は、表示素子が形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該半導体表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板をも、その範疇に含む。具体的に素子基板は、表示素子が有する一対の電極のうち、一方の電極のみが形成された状態であっても良いし、該一方の電極となる導電膜を成膜した後であって、当該導電膜をパターニングして前記一方の電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。

なお本発明の半導体表示装置において用いられるトランジスタとして、多結晶半導体、微結晶半導体（セミアモルファス半導体を含む）、アモルファス半導体を用いた薄膜トランジスタを用いることができる。なお、ＳＯＩを用いたトランジスタであっても良い。本発明の半導体表示装置に用いられるトランジスタは薄膜トランジスタに限定されない。単結晶シリコンを用いて形成されたトランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。また本発明の半導体表示装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造（２つのトランジスタが直列に接続された構造）やそれ以上のゲートを有するマルチゲート構造（複数のトランジスタが直列に接続された構造）であっても良い。

セミアモルファス半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが５２０ｃｍ^-1よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端させるため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。

本発明のシフトレジスタは、前々段から出力される信号を用いることで、クロックドインバータの出力端子から出力される信号の、立ち上がりまたは立ち下がりのタイミングを制御することができる。よって、クロックドインバータに入力されるクロックの振幅が電源電圧より小さくても、信号の遅延や、波形の鈍りを抑えつつ、正常にシフトレジスタを動作させることができる。

また、トランスミッションゲートを用いてフリップフロップ回路へのクロック信号の入力を制御することができるので、クロック信号を供給するための配線にかかる負荷を軽減させることができる。

また上記シフトレジスタを用いることで、本発明の半導体表示装置は、内部回路の占有面積を抑え、なおかつ信号の遅延や波形の鈍りを抑えつつ、内部回路を正常に動作させることができる。また本発明の半導体表示装置は、筐体の大型化を防ぎ、コストの増加を抑え、消費電力の増加を抑えつつ、内部回路を正常に動作させることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

また以下の説明において、接続とは電気的な接続を含むものとする。

（実施の形態１）
図１（Ａ）に、本発明のシフトレジスタが有するフリップフロップ回路の一形態を示す。図１（Ａ）に示すフリップフロップ回路は、クロックドインバータ１１２と、インバータ１１０と、クロックドインバータ１１１とを有している。そしてクロックドインバータ１１２は、トランジスタ１０１及びトランジスタ１０２を有するインバータ１０７と、トランジスタ１０３及びトランジスタ１０４を有する第１の補償回路１０８と、トランジスタ１０５及びトランスミッションゲート１０６を有する第２の補償回路１０９とを有している。

本発明のシフトレジスタはフリップフロップ回路を複数段有しており、入力されるクロック信号が一段ごと交互に反転している。例えば前段でクロック信号ＣＫが入力されている端子には、クロック信号の反転信号ＣＫｂが入力される。逆に、前段でクロック信号の反転信号ＣＫｂが入力されている端子には、クロック信号ＣＫが入力される。

インバータ１０７において、トランジスタ１０１及びトランジスタ１０２の各ドレインは、クロックドインバータ１１２の出力端子（ＯＵＴ１）に接続されている。トランジスタ１０１のソースは第１の電源に接続され、電源電位ＶＤＤが供給されている。トランジスタ１０２のソースは第２の電源に接続され、電源電位ＶＳＳが供給されている。なお、電源電位ＶＤＤと電源電位ＶＳＳは、ＶＤＤ＞ＶＳＳであるものとする。またトランジスタ１０１のゲートは第１の補償回路１０８に、トランジスタ１０２のゲートは第２の補償回路１０９に、それぞれ接続されている。第１の電源の電源電位ＶＤＤと第２の電源の電源電位ＶＳＳの電位差（ＶＤＤ−ＶＳＳ）が、シフトレジスタの電源電圧に相当する。

第１の補償回路１０８において、トランジスタ１０３及びトランジスタ１０４の各ゲートには、前段のフリップフロップ回路において用いられているクロックドインバータ１１２の出力端子ＯＵＴ１からの信号Ａが入力されている。またトランジスタ１０３のソースには、前々段の出力端子ＯＵＴ１からの信号Ａ２が入力されている。トランジスタ１０４のソースは第１の電源に接続され、電源電位ＶＤＤが供給されている。そしてトランジスタ１０３及びトランジスタ１０４の各ドレインは、トランジスタ１０１のゲートに接続されている。

第２の補償回路１０９において、トランジスタ１０５のゲート及びトランスミッションゲート１０６の第１の制御端子には、後段のフリップフロップ回路の出力端子ＯＵＴ２からの信号Ｂが入力されている。トランジスタ１０５のソースは第２の電源に接続されており、電源電位ＶＳＳが供給されている。またトランスミッションゲート１０６の第２の制御端子には、後段の出力端子ＯＵＴ２からの信号Ｂを反転させた信号Ｂｂが入力されている。トランスミッションゲート１０６の入力端子には、クロック信号ＣＫが入力されている。なおトランスミッションゲート１０６の入力端子には、フリップフロップ回路の段によってクロック信号ＣＫの反転信号ＣＫｂが入力されている場合もある。そして、トランジスタ１０５のドレイン及びトランスミッションゲート１０６の出力端子は、トランジスタ１０２のゲートに接続されている。

クロックドインバータ１１２の出力端子ＯＵＴ１は、インバータ１１０の入力端子及びクロックドインバータ１１１の出力端子に接続されている。またインバータ１１０の出力端子及びクロックドインバータ１１１の入力端子は、フリップフロップ回路の出力端子ＯＵＴ２に接続されている。

なおトランスミッションゲート１０６は、第１の制御端子と第２の制御端子に入力される信号の電位に従って、そのスイッチングが制御されている。具体的には、第１の制御端子に低電位、第２の制御端子に高電位が供給された時にのみ、入力端子の電位を出力端子に供給することができる。

なお図１（Ａ）では、第２の補償回路１０９においてトランスミッションゲート１０６を用いているが、本発明は必ずしもこの構成に限定されない。トランスミッションゲートの代わりに、薄膜トランジスタ（ＴＦＴ）などの他のスイッチング素子を用いていても良い。ただし該スイッチング素子は、信号Ｂに同期してそのスイッチングが制御されるものとする。

またトランジスタ１０３及びトランジスタ１０４の各ゲートに入力される信号Ａは、必ずしも前段のＯＵＴ１から出力されているとは限らず、前段のいずれかの端子から出力されていれば良い。トランジスタ１０３のソースに入力される信号Ａ２は、必ずしも前々段のＯＵＴ１から出力されているとは限らず、前々段のいずれかの端子から出力されていれば良い。トランジスタ１０５のゲート及びトランスミッションゲート１０６の第１の制御端子に入力される信号Ｂは、必ずしも後段のＯＵＴ２から出力されているとは限らず、後段のいずれかの端子から出力されていれば良い。

また図１（Ａ）において、トランジスタ１０１及びトランジスタ１０４はｐ型であり、トランジスタ１０２、トランジスタ１０３及びトランジスタ１０５はｎ型である。

次に図１（Ｂ）を用いて、図１（Ａ）に示したフリップフロップ回路の動作について説明する。図１（Ｂ）は、図１（Ａ）における信号Ａ、信号Ｂ、信号Ａ２、信号Ｂｂ、クロック信号ＣＫ、出力端子ＯＵＴ１から出力される信号、出力端子ＯＵＴ２から出力される信号の、タイミングチャートを示している。

まず期間Ｔ０において、第１の補償回路１０８では、トランジスタ１０３がオフ、トランジスタ１０４がオンになるので、電源電位ＶＤＤがトランジスタ１０１のゲートに供給される。また第２の補償回路１０９では、トランジスタ１０５がオン、トランスミッションゲート１０６がオフになるので、トランジスタ１０２のゲートに電源電位ＶＳＳが供給される。従って、インバータ１０７では、トランジスタ１０１がオフ、トランジスタ１０２がオフとなり、出力端子ＯＵＴ１は前の状態の電位ＶＳＳを保持する。また出力端子ＯＵＴ２には、出力端子ＯＵＴ１の信号が反転した信号、即ち電位ＶＤＤが供給されている。

次に期間Ｔ１において、第１の補償回路１０８では、トランジスタ１０３がオン、トランジスタ１０４がオフであるので、トランジスタ１０１のゲートの電圧は信号Ａ２の電位、即ち電源電位ＶＤＤが供給される。また第２の補償回路１０９では、トランジスタ１０５がオン、トランスミッションゲート１０６がオフになるので、トランジスタ１０２のゲートに電源電位ＶＳＳが供給される。従って、インバータ１０７では、トランジスタ１０１がオフ、トランジスタ１０２がオフとなり、出力端子ＯＵＴ１の電位はＶＳＳに維持される。また出力端子ＯＵＴ２には、出力端子ＯＵＴ１の信号が反転した信号、即ち電位ＶＤＤが供給されている。

次に期間Ｔ２において、第１の補償回路１０８では、トランジスタ１０３がオン、トランジスタ１０４がオフであるので、トランジスタ１０１のゲートには、信号Ａ２の電位、即ち電源電位ＶＳＳが供給される。また第２の補償回路１０９では、トランジスタ１０５がオン、トランスミッションゲート１０６がオフになるので、トランジスタ１０２のゲートに電源電位ＶＳＳが供給される。従って、インバータ１０７では、トランジスタ１０１がオン、トランジスタ１０２がオフとなり、電源電位ＶＤＤが出力端子ＯＵＴ１に供給されている。また出力端子ＯＵＴ２には、出力端子ＯＵＴ１の信号が反転した信号、即ち電位ＶＳＳが供給されている。

次に期間Ｔ３において、第１の補償回路１０８では、トランジスタ１０３がオフ、トランジスタ１０４がオンであるので、トランジスタ１０１のゲートには電源電位ＶＤＤが供給される。また第２の補償回路１０９では、トランジスタ１０５がオフ、トランスミッションゲート１０６がオンになるので、トランジスタ１０２のゲートにクロック信号ＣＫの低い側の電位（Ｌｏ）が供給される。従って、インバータ１０７では、トランジスタ１０１がオフになる。

一方、トランジスタ１０２は、クロック信号ＣＫの電位Ｌｏと、電源電位ＶＳＳと、トランジスタ１０２の閾値電圧の値によって、オンになる場合とオフになる場合とがある。例えば、電源電位ＶＳＳが０Ｖ、電源電位ＶＤＤが７Ｖ、クロック信号ＣＫの電位Ｌｏが２Ｖ、クロック信号ＣＫの高い側の電位（Ｈｉ）が０Ｖの場合、トランジスタ１０２のゲートとソース間の電圧（ゲート電圧）が２Ｖとなり、この場合トランジスタ１０２の閾値電圧が０Ｖだと、トランジスタ１０２はオンとなる。しかし期間Ｔ３では、クロックドインバータ１１１の出力端子から、出力端子ＯＵＴ１へ電源電位ＶＤＤが供給されている。そしてクロックドインバータ１１１が有する、出力端子ＯＵＴ１への電源電位ＶＤＤの供給を制御するｐ型のトランジスタは、そのゲート電圧が電源電位ＶＤＤと電源電位ＶＳＳの差に相当する。そのため、トランジスタ１０２がオンであっても、クロックドインバータ１１１の方がクロックドインバータ１１２よりも電流供給能力が高くなっているため、出力端子ＯＵＴ１には電源電位ＶＤＤが供給されることになる。また出力端子ＯＵＴ２には、出力端子ＯＵＴ１の信号が反転した信号、即ち電位ＶＳＳが供給されている。

次に期間Ｔ４において、第１の補償回路１０８では、トランジスタ１０３がオフ、トランジスタ１０４がオンであるので、トランジスタ１０１のゲートには、電源電位ＶＤＤが供給される。また第２の補償回路１０９では、トランジスタ１０５がオフ、トランスミッションゲート１０６がオンになるので、トランジスタ１０２のゲートにクロック信号ＣＫの高い側の電位（Ｈｉ）が供給される。従って、インバータ１０７では、トランジスタ１０１がオフ、トランジスタ１０２がオンとなり、電源電位ＶＳＳが出力端子ＯＵＴ１に供給されている。また出力端子ＯＵＴ２には、出力端子ＯＵＴ１の信号が反転した信号、即ち電位ＶＤＤが供給されている。

このように図１（Ａ）に示すフリップフロップ回路では、出力端子ＯＵＴ１において信号が電源電位ＶＳＳから電源電位ＶＤＤに変化する、所謂立ち上がりのタイミングを、クロック信号ＣＫではなく、前々段の出力端子ＯＵＴ１からの信号Ａ２により決めることができる。従来のクロックドインバータでは、クロック信号ＣＫの振幅（Ｈｉ−Ｌｏ）が電源電圧よりも小さい場合に、出力端子ＯＵＴ１への電源電位ＶＤＤの供給を制御するトランジスタ１０１を、期間Ｔ１において完全にオフにすることができなかった。そのため期間Ｔ２に移行する前に、図１（Ｂ）中破線１１３に示すように出力端子ＯＵＴ１からの信号が早めに立ち上がっていた。しかし前々段の出力端子ＯＵＴ１からの信号Ａ２に同期するように、トランジスタ１０１をオンさせることで、期間Ｔ１においてトランジスタ１０１を完全にオフさせることができ、上述したように信号が早めに立ち上がるのを防ぐことができる。

なお図１（Ａ）において、クロックドインバータ１１１が有する、出力端子ＯＵＴ１への電源電位ＶＤＤの供給を制御するｐ型のトランジスタと、クロックドインバータ１１２が有する、出力端子ＯＵＴ１への電源電位ＶＳＳの供給を制御するｎ型のトランジスタ１０２とで、前者のトランジスタのチャネル幅Ｗがより大きくなるように設計を行なっても良い。上記構成により、期間Ｔ３において、クロックドインバータ１１２よりもクロックドインバータ１１１の出力端子ＯＵＴ１への電流供給能力をより高くすることができる。

図７に、図１（Ａ）に示したフリップフロップ回路のより詳しい構成を、一例として示す。なお図７では、図１（Ａ）において既に示したものに対し、同じ符号を付す。図７においてクロックドインバータ１１１は、直列に接続されたｐ型のトランジスタ１３０及びトランジスタ１３１と、直列に接続されたｎ型のトランジスタ１３２及びトランジスタ１３３とを有している。トランジスタ１３１のゲートにはクロック信号ＣＫが、トランジスタ１３３のゲートには、クロック信号ＣＫを反転させた信号ＣＫｂが入力されている。トランジスタ１３１のソースは第１の電源に接続されており、電源電位ＶＤＤが供給されている。またトランジスタ１３３のソースは第２の電源に接続されており、電源電位ＶＳＳが供給されている。トランジスタ１３０及びトランジスタ１３２の各ゲートは、インバータ１１０の出力端子に接続されている。また、トランジスタ１３０及びトランジスタ１３２の各ドレインは、インバータ１１０の入力端子に接続されている。

図７に示したフリップフロップ回路において、直列に接続されたｐ型のトランジスタ１３０及びトランジスタ１３１は、出力端子ＯＵＴ１への電源電位ＶＤＤの供給を制御することができる。よって、トランジスタ１３０及びトランジスタ１３１のチャネル幅Ｗを、トランジスタ１０２のチャネル幅Ｗよりも大きくすることで、期間Ｔ３においてクロックドインバータ１１２よりもクロックドインバータ１１１の出力端子ＯＵＴ１への電流供給能力をより高くすることができる。よって、期間Ｔ３において出力端子ＯＵＴ１を、より確実に電源電位ＶＤＤに保つことができる。

なお図１（Ａ）では、信号Ａ２により出力端子ＯＵＴ１から出力される信号の立ち上がりのタイミングを決めているが、本発明はこの構成に限定されない。信号Ａ２により、出力端子ＯＵＴ１において信号が電源電位ＶＤＤから電源電位ＶＳＳに変化する、所謂立ち下がりのタイミングを決めるようにしても良い。

図２（Ａ）に、本発明のシフトレジスタが有するフリップフロップ回路の、図１（Ａ）とは異なる一形態を示す。図２（Ａ）に示すフリップフロップ回路は、図１（Ａ）に示すフリップフロップ回路と同様に、クロックドインバータ２１２と、インバータ２１０と、クロックドインバータ２１１とを有している。そしてクロックドインバータ２１２は、トランジスタ２０１及びトランジスタ２０２を有するインバータ２０７と、トランジスタ２０３及びトランジスタ２０４を有する第１の補償回路２０８と、トランジスタ２０５及びトランスミッションゲート２０６を有する第２の補償回路２０９とを有している。

インバータ２０７において、トランジスタ２０１及びトランジスタ２０２の各ドレインは、クロックドインバータ２１２の出力端子（ＯＵＴ１）に接続されている。トランジスタ２０１のソースは第１の電源に接続され、電源電位ＶＤＤが供給されている。トランジスタ２０２のソースは第２の電源に接続され、電源電位ＶＳＳが供給されている。そして図２（Ａ）では、トランジスタ２０１のゲートが第２の補償回路２０９に、トランジスタ２０２のゲートが第１の補償回路２０８に、それぞれ接続されている点において、図１（Ａ）とは異なっている。

第１の補償回路２０８において、トランジスタ２０３及びトランジスタ２０４の各ゲートには、前段のフリップフロップ回路において用いられているクロックドインバータ２１２からの信号Ａが入力されている。またトランジスタ２０３のソースは、前々段の出力端子ＯＵＴ１からの信号Ａ２が入力されている。そして図２（Ａ）では、トランジスタ２０４のソースが第２の電源に接続され、電源電位ＶＳＳが供給されている点において、図１（Ａ）とは異なっている。また図２（Ａ）では、トランジスタ２０３及びトランジスタ２０４の各ドレインが、トランジスタ２０２のゲートに接続されている点において、図１（Ａ）とは異なっている。

第２の補償回路２０９において、図２（Ａ）では、トランジスタ２０５のゲート及びトランスミッションゲート２０６の第２の制御端子には、後段のフリップフロップ回路の出力端子ＯＵＴ２からの信号Ｂが入力されている。そして図２（Ａ）では、トランジスタ２０５のソースが第１の電源に接続されており、電源電位ＶＤＤが供給されている点において、図１（Ａ）とは異なっている。また図２（Ａ）では、トランスミッションゲート２０６の第１の制御端子に、後段の出力端子ＯＵＴ２からの信号Ｂを反転させた信号Ｂｂが入力されている点において、図１（Ａ）とは異なっている。トランスミッションゲート２０６の入力端子には、クロック信号ＣＫが入力されている。なおトランスミッションゲート２０６の入力端子には、フリップフロップ回路の段によってクロック信号ＣＫの反転信号ＣＫｂが入力されている場合もある。そして図２（Ａ）では、トランジスタ２０５のドレイン及びトランスミッションゲート２０６の出力端子が、トランジスタ２０１のゲートに接続されている点において、図１（Ａ）とは異なっている。

クロックドインバータ２１２の出力端子ＯＵＴ１は、インバータ２１０の入力端子及びクロックドインバータ２１１の出力端子に接続されている。またインバータ２１０の出力端子及びクロックドインバータ２１１の入力端子は、フリップフロップ回路の出力端子ＯＵＴ２に接続されている。

なお図２（Ａ）では、第２の補償回路２０９においてトランスミッションゲート２０６を用いているが、本発明は必ずしもこの構成に限定されない。トランスミッションゲートの代わりに、ＴＦＴなどの他のスイッチング素子を用いていても良い。ただし該スイッチング素子は、信号Ｂに同期してそのスイッチングが制御されるものとする。

またトランジスタ２０３及びトランジスタ２０４の各ゲートに入力される信号Ａは、必ずしも前段のＯＵＴ１から出力されているとは限らず、前段のいずれかの端子から出力されていれば良い。トランジスタ２０３のソースに入力される信号Ａ２は、必ずしも前々段のＯＵＴ１から出力されているとは限らず、前々段のいずれかの端子から出力されていれば良い。トランジスタ２０５のゲート及びトランスミッションゲート２０６の第２の制御端子に入力される信号Ｂは、必ずしも後段のＯＵＴ２から出力されているとは限らず、後段のいずれかの端子から出力されていれば良い。

また図２（Ａ）では、トランジスタ２０１、トランジスタ２０３及びトランジスタ２０５はｐ型であり、トランジスタ２０２、トランジスタ２０４はｎ型である。

また図２（Ｂ）に、図２（Ａ）における信号Ａ、信号Ｂ、信号Ａ２、信号Ｂｂ、クロック信号ＣＫ、出力端子ＯＵＴ１から出力される信号、出力端子ＯＵＴ２から出力される信号の、タイミングチャートを示す。

図２（Ｂ）に示すタイミングチャートから分かるように、図２（Ａ）に示すフリップフロップ回路では、出力端子ＯＵＴ１において信号が電源電位ＶＤＤから電源電位ＶＳＳに変化する、所謂立ち下がりのタイミングを、クロック信号ＣＫではなく、前々段の出力端子ＯＵＴ１からの信号Ａ２により決めることができる。よって、図１（Ａ）に示すフリップフロップ回路と同様に、前々段の出力端子ＯＵＴ１からの信号Ａ２に同期するようにトランジスタ２０２をオンさせることで、期間Ｔ１においてトランジスタ２０２を完全にオフさせることができる。したがって、図２（Ｂ）中破線２１３で示すように信号が早めに立ち下がるのを、防ぐことができる。

なおクロックドインバータ２１１が有する、出力端子ＯＵＴ１への電源電位ＶＳＳの供給を制御するｎ型のトランジスタと、クロックドインバータ２１２が有する、出力端子ＯＵＴ１への電源電位ＶＤＤの供給を制御するｐ型のトランジスタ２０１とで、前者のトランジスタのチャネル幅Ｗがより大きくなるように設計を行なっても良い。上記構成により、期間Ｔ３において、クロックドインバータ２１２よりもクロックドインバータ２１１の出力端子ＯＵＴ１への電流供給能力をより高くすることができる。よって、期間Ｔ３において出力端子ＯＵＴ１を、より確実に電源電位ＶＳＳに保つことができる。

図８に、図２（Ａ）に示したフリップフロップ回路のより詳しい構成を、一例として示す。なお図８では、図２（Ａ）において既に示したものに対し、同じ符号を付す。図８においてクロックドインバータ２１１は、直列に接続されたｐ型のトランジスタ２３０及びトランジスタ２３１と、直列に接続されたｎ型のトランジスタ２３２及びトランジスタ２３３とを有している。トランジスタ２３１のゲートにはクロック信号ＣＫを反転させた信号ＣＫｂが、トランジスタ２３３のゲートには、クロック信号ＣＫが入力されている。トランジスタ２３１のソースは第１の電源に接続されており、電源電位ＶＤＤが供給されている。またトランジスタ２３３のソースは第２の電源に接続されており、電源電位ＶＳＳが供給されている。トランジスタ２３０及びトランジスタ２３２の各ゲートは、インバータ２１０の出力端子に接続されている。また、トランジスタ２３０及びトランジスタ２３２の各ドレインは、インバータ２１０の入力端子に接続されている。

図８に示したフリップフロップ回路において、直列に接続されたｎ型のトランジスタ２３２及びトランジスタ２３３は、出力端子ＯＵＴ１への電源電位ＶＳＳの供給を制御することができる。よって、トランジスタ２３２及びトランジスタ２３３のチャネル幅Ｗを、トランジスタ２０１のチャネル幅Ｗよりも大きくすることで、期間Ｔ３においてクロックドインバータ２１２よりもクロックドインバータ２１１の出力端子ＯＵＴ１への電流供給能力をより高くすることができる。よって、期間Ｔ３において出力端子ＯＵＴ１を、より確実に電源電位ＶＳＳに保つことができる。

また図１（Ａ）、図２（Ａ）に示すフリップフロップ回路では、クロック信号ＣＫの入力を、信号Ｂに同期して動作するスイッチング素子（トランスミッションゲート１０６または２０６）で制御している。従って、クロック信号ＣＫをフリップフロップ回路に供給するための配線の負荷を低減することができる。

なお通常クロックドインバータは、直列に接続された２つのｎ型のトランジスタと、直列に接続された２つのｐ型のトランジスタとを有している。しかしトランジスタを２つ直列に接続するとオン電流が低くなる傾向がある。そこで従来では、オン電流を大きくするために、直列に接続された２つのトランジスタを、そのチャネル幅Ｗが大きくなるよう設計していた。そのため、該２つのトランジスタのゲートに接続された（該２つのトランジスタのゲート容量を負荷とする）トランジスタも、そのチャネル幅Ｗが大きくするよう設計する必要が生じるため、結果的にクロックドインバータ全体の負荷が大きくなり、高周波動作の妨げとなっていた。しかしながら本発明では、クロックドインバータの出力端子への電位の供給を制御するために、ダブルゲートのトランジスタ（直列に接続された２つのトランジスタ）を用いる必要はなく、シングルゲートのトランジスタを用いることができる。その結果、本発明ではチャネル幅Ｗが大きくなるようトランジスタを設計する必要はなく、トランジスタのサイズを小さくすることができるため、高集積化が可能となる。また該トランジスタのゲートを負荷とする素子の負担を軽減することができるので、クロックドインバータ全体の負荷を小さくし、高周波動作を可能にする。さらに、トランジスタのチャネル幅Ｗを抑えつつ、出力端子への電流の供給能力を高めることができる。よって、後段の回路の負荷により、フリップフロップ回路から出力される信号の波形が鈍るのを防ぐことができる。

（実施の形態２）
本実施の形態では、本発明のシフトレジスタの構成について説明する。

図３に、本実施の形態のシフトレジスタの構成を示す。本発明のシフトレジスタは、複数のフリップフロップ回路４０１を有しており、各フリップフロップ回路４０１は、前段の出力端子ＯＵＴ１からの信号Ａ、前々段の出力端子ＯＵＴ１からの信号Ａ２及び後段の出力端子ＯＵＴ２からの信号Ｂを、入力として用いている。ただし、１段目のフリップフロップ回路４０１は、信号Ａの代わりにスタートパルス信号ＳＰを入力し、信号Ａ２の代わりにグラウンドの電位を供給している。また２段目のフリップフロップ回路４０１は、信号Ａ２の代わりにスタートパルス信号ＳＰを入力している。最終段のフリップフロップ回路４０１は、信号Ｂの代わりに信号Ａが入力されている。

各フリップフロップ回路４０１の出力端子ＯＵＴ２からの信号は、シフトレジスタの後段の回路に入力される。

本実施の形態は、実施の形態１と自由に組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、フリップフロップ回路にクロック信号ＣＫを供給するための配線の負荷を、より低減するための構成について説明する。

図４（Ａ）に、図１（Ａ）に示したフリップフロップ回路において、クロックドインバータ１１１の代わりにインバータ１１４を用いる例を示す。なお、図４（Ａ）では、図１（Ａ）において既に示したものに対し、図１（Ａ）と同じ符号を付す。

図４（Ａ）では、インバータ１１０の出力端子とインバータ１１４の入力端子とが、フリップフロップ回路の出力端子ＯＵＴ２に接続されている。またインバータ１１０の入力端子とインバータ１１４の出力端子とが、クロックドインバータ１１２の出力端子ＯＵＴ１に接続されている。

図４（Ａ）では、図１（Ａ）に示したフリップフロップ回路よりも、クロック信号を供給するための配線に接続されたクロックドインバータの数が少ないので、上記配線の負荷を低減することができる。

また図４（Ｂ）に、図２（Ａ）に示したフリップフロップ回路において、クロックドインバータ２１１の代わりにインバータ２１４を用いる例を示す。なお、図４（Ｂ）では、図２（Ａ）において既に示したものに対し、図２（Ａ）と同じ符号を付す。

図４（Ｂ）では、インバータ２１０の出力端子とインバータ２１４の入力端子とが、フリップフロップ回路の出力端子ＯＵＴ２に接続されている。またインバータ２１０の入力端子とインバータ２１４の出力端子とが、クロックドインバータ２１２の出力端子ＯＵＴ１に接続されている。

図４（Ａ）と同様に図４（Ｂ）では、図２（Ａ）に示したフリップフロップ回路よりも、クロック信号を供給するための配線に接続されたクロックドインバータの数が少ないので、上記配線の負荷を低減することができる。

本実施の形態は、実施の形態１及び実施の形態２と自由に組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、フリップフロップ回路にクロック信号ＣＫを供給するための配線の負荷を、より低減するための構成について説明する。

図５（Ａ）に、本実施の形態のシフトレジスタが有する、フリップフロップ回路の一形態を示す。図５（Ａ）では、図１（Ａ）に示すフリップフロップ回路が有するクロックドインバータ１１１の代わりに、第３の補償回路１２２及びインバータ１２３を有するクロックドインバータ１２１を用いる例を示す。なお図５（Ａ）では、図１（Ａ）において既に示したものに対し、同じ符号を付している。

クロックドインバータ１２１は、トランジスタ１２４及びトランスミッションゲート１２５を有する第３の補償回路１２２と、トランジスタ１２６及びトランジスタ１２７を有するインバータ１２３とを有している。

クロックドインバータ１２１において、トランジスタ１２４のゲート及びトランスミッションゲート１２５の第２の制御端子は、クロックドインバータ１１２の出力端子ＯＵＴ１に接続されている。またトランジスタ１２４及びトランジスタ１２６の各ソースは、第１の電源に接続されており、それぞれ電源電位ＶＤＤが供給されている。トランスミッションゲート１２５の入力端子には、クロック信号ＣＫが供給されている。トランスミッションゲート１２５の出力端子及びトランジスタ１２４のドレインは、トランジスタ１２６のゲートに接続されている。トランジスタ１２７は、ゲートがフリップフロップ回路の出力端子ＯＵＴ２に接続されており、ソースは第２の電源に接続されて電源電位ＶＳＳが供給されている。トランジスタ１２６及びトランジスタ１２７の各ドレインは、クロックドインバータ１１２の出力端子ＯＵＴ１に接続されている。

図５（Ｂ）は、図５（Ａ）のフリップフロップにおける信号Ａ、信号Ｂ、信号Ａ２、信号Ｂｂ、クロック信号ＣＫ、出力端子ＯＵＴ１から出力される信号、出力端子ＯＵＴ２から出力される信号の、タイミングチャートを示している。図５（Ｂ）に示すように、各期間Ｔ０〜Ｔ４において、出力端子ＯＵＴ１及び出力端子ＯＵＴ２における電位を制御することができる。

図５（Ａ）では、図１（Ａ）に示したフリップフロップ回路よりも、クロック信号を供給するための配線に接続されたクロックドインバータの数が少ないので、上記配線の負荷を低減することができる。

また図６（Ａ）に、本実施の形態のシフトレジスタが有する、フリップフロップ回路の別の一形態を示す。図６（Ａ）では、図２（Ａ）に示すフリップフロップ回路が有するクロックドインバータ２１１の代わりに、第３の補償回路２２２及びインバータ２２３を有するクロックドインバータ２２１を用いる例を示す。なお図６（Ａ）では、図２（Ａ）において既に示したものに対し、同じ符号を付している。

クロックドインバータ２２１は、トランジスタ２２４及びトランスミッションゲート２２５を有する第３の補償回路２２２と、トランジスタ２２６及びトランジスタ２２７を有するインバータ２２３とを有している。

クロックドインバータ２２１において、トランジスタ２２４のゲート及びトランスミッションゲート２２５の第１の制御端子は、クロックドインバータ２１２の出力端子ＯＵＴ１に接続されている。またトランジスタ２２６のソースは第１の電源に接続されており、電源電位ＶＤＤが供給されている。トランジスタ２２４及びトランジスタ２２７の各ソースは第２の電源に接続されており、それぞれ電源電位ＶＳＳが供給されている。トランスミッションゲート２２５の入力端子には、クロック信号を反転させた信号ＣＫｂが供給されている。トランスミッションゲート２２５の出力端子及びトランジスタ２２４のドレインは、トランジスタ２２６のゲートに接続されている。トランジスタ２２７は、ゲートがフリップフロップ回路の出力端子ＯＵＴ２に接続されている。トランジスタ２２６及びトランジスタ２２７の各ドレインは、クロックドインバータ２１２の出力端子ＯＵＴ１に接続されている。

図６（Ｂ）は、図６（Ａ）のフリップフロップ回路における信号Ａ、信号Ｂ、信号Ａ２、信号Ｂｂ、クロック信号ＣＫ、出力端子ＯＵＴ１から出力される信号、出力端子ＯＵＴ２から出力される信号の、タイミングチャートを示している。図６（Ｂ）に示すように、各期間Ｔ０〜Ｔ４において、出力端子ＯＵＴ１及び出力端子ＯＵＴ２における電位を制御することができる。

図６（Ａ）では、図２（Ａ）に示したフリップフロップ回路よりも、クロック信号を供給するための配線に接続されたクロックドインバータの数が少ないので、上記配線の負荷を低減することができる。

本実施の形態は、実施の形態１及び実施の形態２と自由に組み合わせて実施することが可能である。

図９に、本発明のシフトレジスタが有する、フリップフロップ回路のマスク図面を示す。図９に示すマスク図面は、図１（Ａ）に示すシフトレジスタ一段分に相当し、図１（Ａ）において既に示しているものには、同じ符号を付している。なお１２０はインバータに相当し、信号Ｂを反転させることができる。

また図９において、信号Ａは配線８０１に供給されており、信号Ｂは配線８０２に供給されており、信号Ａ２は配線８０３に供給されている。電源電位ＶＤＤは配線８０４に、電源電位ＶＳＳは配線８０５に供給されている。また配線８１１には出力端子ＯＵＴ１の電位が供給されており、配線８１２には出力端子ＯＵＴ２の電位が供給されている。

なお本実施例は、上記実施の形態と組み合わせることができる。

図１０に、本発明の半導体表示装置が有するパネルの、具体的な構成の一例を示す。図１０に示すように本発明の半導体表示装置では、パネル３００が、画素部３０１、信号線駆動回路３０２、走査線駆動回路３０３とを有している。

図１０において信号線駆動回路３０２は、本発明のシフトレジスタ３０４、ラッチＡ３０５、ラッチＢ３０６を有している。なおシフトレジスタ３０４は、上記実施の形態及び実施例に示した構成を有している。シフトレジスタ３０４には、クロック信号ＣＫ、スタートパルス信号ＳＰなどの各種制御信号が入力されている。クロック信号ＣＫとスタートパルス信号ＳＰが入力されると、シフトレジスタ３０４において各段のフリップフロップ回路からタイミング信号が出力される。出力されたタイミング信号は、一段目のラッチＡ３０５に順に入力される。ラッチＡ３０５にタイミング信号が入力されると、該タイミング信号のパルスに同期して、ビデオ信号が順にラッチＡ３０５に書き込まれ、保持される。なお、本実施例ではラッチＡ３０５に順にビデオ信号を書き込んでいるが、本発明はこの構成に限定されない。複数のステージのラッチＡ３０５をいくつかのグループに分け、グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言える。ここでステージとは１つのビデオ信号を保持する回路のことである。

ラッチＡ３０５の全ステージのラッチへの、ビデオ信号の書き込みが一通り終了するまでの期間を、行選択期間と呼ぶ。実際には、上記行選択期間に水平帰線期間が加えられた期間を行選択期間に含むことがある。

一行選択期間が終了すると、２段目のラッチＢ３０６に、制御信号の一つに相当するラッチ信号（Latch Signal）が供給され、該ラッチ信号に同期してラッチＡ３０５に保持されているビデオ信号が、ラッチＢ３０６に一斉に書き込まれる。ビデオ信号をラッチＢ３０６に送出し終えたラッチＡ３０５には、再びシフトレジスタ３０４から出力されるタイミング信号に同期して、次のビットのビデオ信号の書き込みが順次行われる。この２順目の１行選択期間中には、ラッチＢ３０６に書き込まれ、保持されているビデオ信号が画素部３０１に入力される。

次に、走査線駆動回路３０３の構成について説明する。走査線駆動回路３０３は、本発明のシフトレジスタ３０７、バッファ３０８を有している。また場合によってはレベルシフタを有していても良い。なおシフトレジスタ３０７は、上記実施の形態及び実施例に示した構成を有している。走査線駆動回路３０３において、シフトレジスタ３０７にクロック信号ＣＫ及びスタートパルス信号ＳＰが入力されることによって、各段のフリップフロップ回路から選択信号が出力される。出力された選択信号はバッファ３０８において増幅され、対応する走査線に供給される。走査線に供給される選択信号によって、１行分の画素に含まれているトランジスタの動作が制御されるので、バッファ３０８には、比較的大きな電流を走査線に供給することができるものを用いることが望ましい。

なお本実施例では、信号線駆動回路３０２及び走査線駆動回路３０３において本発明のシフトレジスタを用いる例を示しているが、本発明の半導体表示装置はこの構成に限定されない。信号線駆動回路３０２においてのみ、本発明のシフトレジスタを用いていても良いし、走査線駆動回路３０３においてのみ、本発明のシフトレジスタを用いていても良い。

なお、信号線駆動回路３０２及び走査線駆動回路３０３において本発明のシフトレジスタを用いる場合、信号線駆動回路３０２及び走査線駆動回路３０３は、画素部３０１と同じ基板上に形成する。信号線駆動回路３０２においてのみ、本発明のシフトレジスタを用いる場合、信号線駆動回路３０２は画素部３０１と同じ基板上に形成する。また走査線駆動回路３０３においてのみ、本発明のシフトレジスタを用いる場合、走査線駆動回路３０３は画素部３０１と同じ基板上に形成する。

なお本実施例は、上記実施の形態または実施例と組み合わせることができる。

本発明のシフトレジスタ及び半導体表示装置は、例えばビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などの電子機器に用いることができる。特に、可撓性を有している基板は、ガラス基板などに比べて基板の軽量化、薄型化が容易であり、該可撓性を有する基板に剥離した半導体素子を貼り合わせる場合、半導体装置の軽量、小型化、薄型化を実現しやすい。よって、本発明の半導体表示装置または本発明のシフトレジスタは、携帯用の電子機器または比較的大型の画面を有する表示装置に特に適している。それら電子機器の具体例を図１１に示す。

図１１（Ａ）は携帯情報端末であり、本体２００１、表示部２００２、操作キー２００３、モデム２００４等を含む。図１１（Ａ）ではモデム２００４が取り外し可能な形態の携帯情報端末を示しているが、モデムが本体２００１に内蔵されていても良い。本発明の半導体表示装置または本発明のシフトレジスタにより、表示部２００２またはその他信号処理用の回路を作製して、携帯情報端末を完成させることができる。

図１１（Ｂ）はＩＣカードであり、本体２２０１、表示部２２０２、接続端子２２０３等を含む。本発明の半導体表示装置または本発明のシフトレジスタにより、表示部２２０２またはその他信号処理用の回路を作製して、ＩＣカードを完成させることができる。なお図１１（Ｂ）では接触型の電子カードを示しているが、非接触型のＩＣカードや、接触型と非接触型の機能を持ち合わせたＩＣカードにも、本発明の半導体表示装置または本発明のシフトレジスタを用いることができる。

図１１（Ｃ）は表示装置であり、筐体２１０１、表示部２１０２、スピーカー部２１０３等を含む。本発明の半導体表示装置または本発明のシフトレジスタにより、表示部２１０２またはその他信号処理用の回路を作製して、表示装置を完成させることができる。なお、表示装置には、コンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図１１（Ｄ）はコンピュータであり、本体２３０１、筐体２３０２、表示部２３０３、キーボード２３０４、ポインティングマウス２３０５等を含む。なおコンピュータは、モニターと、ＣＰＵを有する本体とが一体化されたコンピュータ（例えばノート型コンピュータ）であっても良いし、モニターと、ＣＰＵを有する本体とが分離したコンピュータ（例えばデスクトップ型コンピュータ）であっても良い。本発明の半導体表示装置または本発明のシフトレジスタにより、表示部２３０３またはその他信号処理用の回路を作製して、コンピュータを完成させることができる。

図１１（Ｅ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部２４０３、記録媒体（ＤＶＤ等）読み込み部２４０４、操作キー２４０５、スピーカー部２４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体表示装置または本発明のシフトレジスタにより、表示部２４０３またはその他信号処理用の回路を作製して、画像再生装置を完成させることができる。

なお、筐体の小型化、内部回路における駆動回路の占有面積の小型化、作製費用の削減、消費電力の削減、高周波動作を実現する本発明は、上記電子機器の全てに優れた効果をもたらすが、携帯端末には特に優れた効果をもたらす。

以上の様に、本発明の半導体表示装置または本発明のシフトレジスタの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は、上記実施の形態または実施例と組み合わせることができる。

本発明のシフトレジスタが有する、フリップフロップ回路の回路図及びタイミングチャート。 本発明のシフトレジスタが有する、フリップフロップ回路の回路図及びタイミングチャート。 本発明のシフトレジスタの構成を示すブロック図。 本発明のシフトレジスタが有する、フリップフロップ回路の回路図。 本発明のシフトレジスタが有する、フリップフロップ回路の回路図及びタイミングチャート。 本発明のシフトレジスタが有する、フリップフロップ回路の回路図及びタイミングチャート。 本発明のシフトレジスタが有する、フリップフロップ回路の回路図。 本発明のシフトレジスタが有する、フリップフロップ回路の回路図。 本発明のシフトレジスタが有する、フリップフロップ回路のマスク図面。 本発明のシフトレジスタを用いた、本発明の半導体表示装置のブロック図。 本発明のシフトレジスタまたは本発明の半導体表示装置を用いた電子機器の図。

符号の説明

１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランスミッションゲート
１０７ インバータ
１０８ 第１の補償回路
１０９ 第２の補償回路
１１０ インバータ
１１１ クロックドインバータ
１１２ クロックドインバータ
１１４ インバータ
１２０ インバータ
１２１ クロックドインバータ
１２２ 第３の補償回路
１２３ インバータ
１２４ トランジスタ
１２５ トランスミッションゲート
１２６ トランジスタ
１２７ トランジスタ
１３０ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１３３ トランジスタ
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ トランスミッションゲート
２０７ インバータ
２０８ 第１の補償回路
２０９ 第２の補償回路
２１０ インバータ
２１１ クロックドインバータ
２１２ クロックドインバータ
２１４ インバータ
２２１ クロックドインバータ
２２２ 第３の補償回路
２２３ インバータ
２２４ トランジスタ
２２５ トランスミッションゲート
２２６ トランジスタ
２２７ トランジスタ
２３０ トランジスタ
２３１ トランジスタ
２３２ トランジスタ
２３３ トランジスタ
３００ パネル
３０１ 画素部
３０２ 信号線駆動回路
３０３ 走査線駆動回路
３０４ シフトレジスタ
３０５ ラッチＡ
３０６ ラッチＢ
３０７ シフトレジスタ
３０８ バッファ
４０１ フリップフロップ回路
８０１ 配線
８０２ 配線
８０３ 配線
８０４ 配線
８０５ 配線
８１１ 配線
８１２ 配線
２００１ 本体
２００２ 表示部
２００３ 操作キー
２００４ モデム
２１０１ 筐体
２１０２ 表示部
２１０３ スピーカー部
２２０１ 本体
２２０２ 表示部
２２０３ 接続端子
２３０１ 本体
２３０２ 筐体
２３０３ 表示部
２３０４ キーボード
２３０５ ポインティングマウス
２４０１ 本体
２４０２ 筐体
２４０３ 表示部
２４０４ 読み込み部
２４０５ 操作キー
２４０６ スピーカー部

Claims (12)

1. クロックドインバータを用いたフリップフロップ回路を複数段有し、
   前記クロックドインバータは、インバータと、第１の補償回路と、第２の補償回路とを有し、
   前記インバータは、一導電型の第１のトランジスタと、前記一導電型とは逆の導電型の第２のトランジスタとを有し、
   前記第１のトランジスタのソースは第１の電源線に電気的に接続され、
   前記第２のトランジスタのソースは第２の電源線に電気的に接続され、
   前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとは電気的に接続されて前記インバータの出力となり、
   前記第１の補償回路は、前々段のフリップフロップ回路の出力と、前段のフリップフロップ回路の出力とを用いて、前記第１のトランジスタのゲートに入力される信号を生成し、
   前記第２の補償回路は、後段のフリップフロップ回路の出力と、クロック信号とを用いて、前記第２のトランジスタのゲートに入力される信号を生成することを特徴とするシフトレジスタ。
2. 請求項１において、
   前記第１の補償回路及び前記第２の補償回路において生成される信号によって、前記インバータの出力パルスの立ち上がり又は立ち下がりのタイミングが制御され、且つ前記クロック信号を前記第２のトランジスタのゲートに入力するか否かが制御されることを特徴とするシフトレジスタ。
3. クロックドインバータを用いたフリップフロップ回路を複数段有し、
   前記クロックドインバータは、一導電型の第１のトランジスタ及び前記一導電型とは逆の導電型の第２のトランジスタとを有するインバータと、第３のトランジスタ及び第４のトランジスタを有する第１の補償回路と、第５のトランジスタ及びスイッチング素子を有する第２の補償回路とを有し、
   前記第１のトランジスタのソースは第１の電源線に電気的に接続され、
   前記第２のトランジスタのソースは第２の電源線に電気的に接続され、
   前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとは電気的に接続されて前記インバータの出力となり、
   前記第４のトランジスタのソースは前記第１の電源線に電気的に接続され、
   前記第５のトランジスタのソースは前記第２の電源線に電気的に接続され、
   前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートには、前段のフリップフロップ回路に用いられている前記クロックドインバータから出力される信号が入力されており、
   前記第５のトランジスタのゲート及び前記スイッチング素子の制御端子には、後段のフリップフロップ回路から出力される信号が入力されており、
   前記スイッチング素子の入力端子にはクロック信号が入力されており、
   前記スイッチング素子の出力端子及び前記第５のトランジスタのドレインは、前記第２のトランジスタのゲートに電気的に接続されており、
   前記第３のトランジスタのソースまたはドレインの一方には、前々段のフリップフロップ回路に用いられている前記クロックドインバータから出力される信号が入力されており、
   前記第３のトランジスタのソースまたはドレインの他方及び前記第４のトランジスタのドレインは前記第１のトランジスタのゲートに電気的に接続されていることを特徴とするシフトレジスタ。
4. クロックドインバータを用いたフリップフロップ回路を複数段有し、
   前記クロックドインバータは、一導電型の第１のトランジスタ及び前記一導電型とは逆の導電型の第２のトランジスタとを有するインバータと、第３のトランジスタ及び第４のトランジスタを有する第１の補償回路と、第５のトランジスタ及びトランスミッションゲートを有する第２の補償回路とを有し、
   前記第１のトランジスタのソースは第１の電源線に電気的に接続され、
   前記第２のトランジスタのソースは第２の電源線に電気的に接続され、
   前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとは電気的に接続されて前記インバータの出力となり、
   前記第４のトランジスタのソースは前記第１の電源線に電気的に接続され、
   前記第５のトランジスタのソースは前記第２の電源線に電気的に接続され、
   前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートには、前段のフリップフロップ回路に用いられている前記クロックドインバータから出力される信号が入力されており、
   前記第５のトランジスタのゲート及び前記トランスミッションゲートの第１の制御端子には、後段のフリップフロップ回路から出力される信号が入力されており、
   前記トランスミッションゲートの第２の制御端子には、後段のフリップフロップ回路から出力される信号を反転させた信号が入力されており、
   前記トランスミッションゲートの入力端子にはクロック信号が入力されており、
   前記トランスミッションゲートの出力端子及び前記第５のトランジスタのドレインは、前記第２のトランジスタのゲートに電気的に接続されており、
   前記第３のトランジスタのソースまたはドレインの一方には、前々段のフリップフロップ回路に用いられている前記クロックドインバータから出力される信号が入力されており、
   前記第３のトランジスタのソースまたはドレインの他方及び前記第４のトランジスタのドレインは前記第１のトランジスタのゲートに電気的に接続されていることを特徴とするシフトレジスタ。
5. 請求項３または請求項４において、
   前記第１のトランジスタ及び前記第４のトランジスタはｐ型のトランジスタであり、前記第２のトランジスタ、前記第３のトランジスタ及び前記第５のトランジスタはｎ型のトランジスタであることを特徴とするシフトレジスタ。
6. クロックドインバータを用いたフリップフロップ回路を複数段有し、
   前記クロックドインバータは、一導電型の第１のトランジスタ及び前記一導電型とは逆の導電型の第２のトランジスタとを有するインバータと、第３のトランジスタ及び第４のトランジスタを有する第１の補償回路と、第５のトランジスタ及びスイッチング素子を有する第２の補償回路とを有し、
   前記第１のトランジスタのソースは第１の電源線に電気的に接続され、
   前記第２のトランジスタのソースは第２の電源線に電気的に接続され、
   前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとは電気的に接続されて前記インバータの出力となり、
   前記第４のトランジスタのソースは前記第２の電源線に電気的に接続され、
   前記第５のトランジスタのソースは前記第１の電源線に電気的に接続され、
   前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートには、前段のフリップフロップ回路に用いられている前記クロックドインバータから出力される信号が入力されており、
   前記第５のトランジスタのゲート及び前記スイッチング素子の制御端子には、後段のフリップフロップ回路から出力される信号が入力されており、
   前記スイッチング素子の入力端子にはクロック信号が入力されており、
   前記スイッチング素子の出力端子及び前記第５のトランジスタのドレインは、前記第１のトランジスタのゲートに電気的に接続されており、
   前記第３のトランジスタのソースまたはドレインの一方には、前々段のフリップフロップ回路に用いられている前記クロックドインバータから出力される信号が入力されており、
   前記第３のトランジスタのソースまたはドレインの他方及び前記第４のトランジスタのドレインは前記第２のトランジスタのゲートに電気的に接続されていることを特徴とするシフトレジスタ。
7. クロックドインバータを用いたフリップフロップ回路を複数段有し、
   前記クロックドインバータは、一導電型の第１のトランジスタ及び前記一導電型とは逆の導電型の第２のトランジスタとを有するインバータと、第３のトランジスタ及び第４のトランジスタを有する第１の補償回路と、第５のトランジスタ及びトランスミッションゲートを有する第２の補償回路とを有し、
   前記第１のトランジスタのソースは第１の電源線に電気的に接続され、
   前記第２のトランジスタのソースは第２の電源線に電気的に接続され、
   前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとは電気的に接続されて前記インバータの出力となり、
   前記第４のトランジスタのソースは前記第２の電源線に電気的に接続され、
   前記第５のトランジスタのソースは前記第１の電源線に電気的に接続され、
   前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートには、前段のフリップフロップ回路に用いられている前記クロックドインバータから出力される信号が入力されており、
   前記第５のトランジスタのゲート及び前記トランスミッションゲートの第１の制御端子には、後段のフリップフロップ回路から出力される信号が入力されており、
   前記トランスミッションゲートの第２の制御端子には、後段のフリップフロップ回路から出力される信号を反転させた信号が入力されており、
   前記トランスミッションゲートの入力端子にはクロック信号が入力されており、
   前記トランスミッションゲートの出力端子及び前記第５のトランジスタのドレインは、前記第１のトランジスタのゲートに電気的に接続されており、
   前記第３のトランジスタのソースまたはドレインの一方には、前々段のフリップフロップ回路に用いられている前記クロックドインバータから出力される信号が入力されており、
   前記第３のトランジスタのソースまたはドレインの他方及び前記第４のトランジスタのドレインは前記第２のトランジスタのゲートに電気的に接続されていることを特徴とするシフトレジスタ。
8. 請求項６または請求項７において、
   前記第１のトランジスタ、前記第３のトランジスタ及び前記第５のトランジスタはｐ型のトランジスタであり、前記第２のトランジスタ及び前記第４のトランジスタはｎ型のトランジスタであることを特徴とするシフトレジスタ。
9. 請求項１乃至請求項８のいずれか一において、
   前記第１の電源線には、前記第２の電源線よりも高い電位が入力されることを特徴とするシフトレジスタ。
10. 請求項１乃至請求項９のいずれか一において、
    前記第１の電源線に入力される電位と前記第２の電源線に入力される電位の電位差は、前記クロック信号の振幅電圧よりも大きいことを特徴とするシフトレジスタ。
11. 請求項１乃至請求項９のいずれか一において、
    前記第１の電源線に入力される電位と前記第２の電源線に入力される電位のうち高い方の電位は、前記クロック信号の最高電位よりも高く、
    前記第１の電源線に入力される電位と前記第２の電源線に入力される電位のうち低い方の電位は、前記クロック信号の最低電位よりも低いことを特徴とするシフトレジスタ。
12. 請求項１乃至請求項１１のいずれか一において、
    複数の画素を有する画素部と、前記複数の画素の選択を行なう走査線駆動回路と、前記選択された画素へのビデオ信号の入力を制御する信号線駆動回路とを有し、
    前記走査線駆動回路または前記信号線駆動回路には前記シフトレジスタが用いられていることを特徴とする半導体表示装置。

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