CN106952604B - 移位寄存器、栅极驱动电路及其驱动方法、显示装置 - Google Patents

移位寄存器、栅极驱动电路及其驱动方法、显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器、栅极驱动电路及其驱动方法、显示装置，属于显示技术领域，其可解决现有的移位寄存器的输入信号在输入阶段存在干扰，且直流电压信号使用多的问题。本发明的移位寄存器，包括：输入模块、输出模块、复位控制模块、上拉节点复位模块和输出信号复位模块；输入模块用于在第一信号输入端所输入的信号的控制下，对上拉节点进行预充电；输出模块用于在上拉节点的电位的控制下，将第一时钟信号输入端所输入的信号通过信号输出端进行输出；复位控制模块用于在第二信号输入端所输入的复位信号的控制下，控制上拉节点复位模块和输出信号复位模块是否工作，以分别对上拉节点和信号输出端进行复位。

Description

移位寄存器、栅极驱动电路及其驱动方法、显示装置
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及其驱动方法、显示装置。
背景技术
目前，随着显示领域的大力发展，显示面板的成本要求越来越低，如何有效的降低面板的制作成本关系着面板开发商竞争力的强弱。为了进一步降低显示面板的制作成本，相关技术人员会利用面板的边缘设计栅极驱动电路，栅极驱动电路包括多个栅极移位寄存器，在显示阶段，每一行栅极移位寄存器控制该行在其需要显示阶段进行显示。每个移位寄存器之间是有连接关系的，当上一级移位寄存器接受信号并且完成移位后会将输出信号传递给下一级的移位寄存器，这样实现逐行扫描的功能。这样的设计可以节省在面板边缘区域放置多个栅极驱动芯片，从而实现面板的窄边框设计，同时，降低面板的制作成本，提高产品的竞争力。
目前，显示面板中的栅极驱动电路的设计遇到的问题主要集中在信号输入阶段，复位信号会对输入信号产生干扰，特别是在OLED显示中常用氧化物薄膜晶体管(TFT)，氧化物TFT通常为耗尽型，在悬空(floating)状态常常处于导通状态，会写入外部的杂质信号或下一级的输出端信号。且在移位寄存器中常常需要用到两个直流信号即直流高电压信号和直流低电压信号，电路结构相对复杂。
因此，如何消除输入信号在输入阶段可以无干扰的输入的问题，是本领域技术人员亟待解决的技术问题；同时，如何更少的使用直流电压信号也是难点之一。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种能够使输入信号在输入阶段无干扰的输入，且直流电压信号使用少的移位寄存器、栅极驱动电路及其驱动方法、显示装置。
解决本发明技术问题所采用的技术方案是一种移位寄存器，包括：输入模块、输出模块、复位控制模块、上拉节点复位模块和输出信号复位模块；
所述输入模块，连接第一信号输入端、上拉节点复位模块和上拉节点，用于在第一信号输入端所输入的信号的控制下，对上拉节点进行预充电；
所述输出模块，连接第一时钟信号输入端、上拉节点、输出信号复位模块和信号输出端，用于在所述上拉节点的电位的控制下，将第一时钟信号输入端所输入的信号通过信号输出端进行输出；
所述复位控制模块，连接上拉节点复位模块、输出信号复位模块和第二信号输入端，用于在所述第二信号输入端所输入的复位信号的控制下，控制所述上拉节点复位模块和所述输出信号复位模块是否工作；
所述上拉节点复位模块，还连接上拉节点、第二信号输入端和输出信号复位模块，用于在所述复位控制模块的控制下，对所述上拉节点进行复位；
所述输出信号复位模块，还连接输出模块、信号输出端和第三信号输入端，用于在所述复位控制模块的控制下，对所述信号输出端进行复位；
所述上拉节点为所述输入模块、输出模块和所述上拉节点复位模块之间连接的节点。
其中，所述移位寄存器还包括：下拉模块；所述下拉模块连接所述第一信号输入端、第三信号输入端、上拉节点复位模块、复位控制模块和输出信号复位模块，用于在第一信号输入端所输入的信号的控制下，对A节点和B节点的电位进行下拉；
所述A节点为下拉模块和上拉节点复位模块之间连接的节点；所述B节点为复位控制模块、下拉模块、上拉节点复位模块和输出信号复位模块之间连接的节点。
其中，所述复位控制模块包括第三晶体管，所述第三晶体管的第一极连接所述第二信号输入端，所述第三晶体管的第二极连接所述上拉节点复位模块和输出信号复位模块，所述第三晶体管的控制极连接所述第二信号输入端。
其中，所述输入模块包括第一晶体管；
所述第一晶体管的第一极连接所述第一信号输入端，所述第一晶体管的第二极连接所述上拉节点复位模块和所述上拉节点，所述第一晶体管的控制极连接所述第一信号输入端。
其中，所述输出模块包括第五晶体管和存储电容；
所述第五晶体管的第一极连接所述第一时钟信号输入端，所述第五晶体管的第二极连接所述存储电容的第二端、输出信号复位模块和信号输出端，所述第五晶体管的控制极连接所述上拉节点和所述存储电容的第一端。
其中，所述上拉节点复位模块包括第二晶体管、第七晶体管；
所述第二晶体管的第一极连接所述输入模块和所述上拉节点，所述第二晶体管的第二极连接第三信号输入端，所述第二晶体管的控制极连接所述第七晶体管的第一极；
所述第七晶体管的第二极连接所述第二信号输入端，第七晶体管的控制极连接所述复位控制模块和输出信号复位模块。
其中，所述输出信号复位模块包括第八晶体管；
所述第八晶体管的第一极连接所述输出模块和所述信号输出端，所述第八晶体管的第二极连接所述第三信号输入端，所述第八晶体管的控制极连接所述上拉节点复位模块和所述复位控制模块。
其中，所述下拉模块包括第六晶体管和第四晶体管；
所述第六晶体管的第一极连接所述上拉节点复位模块，所述第六晶体管的第二极连接所述第三信号输入端，所述第六晶体管的控制极连接所述第一信号输入端；
所述第四晶体管的第一端连接所述上拉节点复位模块、复位控制模块和输出信号复位模块，所述第四晶体管的控制极连接第一信号输入端。
其中，所述移位寄存器还包括：电位维持模块；所述电位维持模块连接第二时钟信号输入端、第一信号输入端、输入模块、第一时钟信号输入端和上拉节点复位模块，用于在第一时钟信号输入端和第二时钟信号输入端所输入的信号的控制下，阻止所述上拉节点复位模块产生的漏电流。
其中，所述电位维持模块包括第九晶体管和第十晶体管；
所述第九晶体管的第一极连接所述第一信号输入端和所述输入模块，所述第九晶体管的第二极连接输入模块、上拉节点控制模块和第十晶体管的第一极，所述第九晶体管的控制极连接第二时钟信号输入端；
所述第十晶体管的第二极连接第一时钟信号输入端、输出单元和所述第十晶体管的控制极，所述第十晶体管的控制极还连接所述第一时钟信号输入端和输出单元。
其中，所述输入模块包括第一晶体管；所述第一晶体管的第一极连接所述电位维持模块，所述第一晶体管的第二极连接所述上拉节点和所述上拉节点复位模块，所述第一晶体管的控制极连接所述第一信号输入端。
其中，所述上拉节点复位模块包括第二晶体管、第七晶体管；
所述第二晶体管的第一极连接所述输入模块和所述上拉节点，所述第二晶体管的第二极连接所述电位维持模块，所述第二晶体管的控制极连接所述第七晶体管的第一极；
所述第七晶体管的第二极连接所述第二信号输入端，第七晶体管的控制极连接所述复位控制模块和输出信号复位模块。
作为另一技术方案，本发明还提供一种栅极驱动电路，所述栅极驱动电路包括多级上述任意一项的所述移位寄存器，
第N级所述移位寄存器的信号输出端所输出的信号作为第N+1级移位寄存器的第一信号输入端的输入信号；
第N级所述移位寄存器的第二信号输入端所输出的信号连接第N+2级移位寄存器的信号输出端。
作为另一技术方案，本发明还提供一种显示装置，包括上述的栅极驱动电路。
作为另一技术方案，本发明还提供一种栅极驱动电路的驱动方法，所述栅极驱动电路包括多级上述任意一项的所述移位寄存器，所述驱动方法包括：
在输入阶段，所述输入模块在第一信号输入端所输入的信号的控制下，对上拉节点进行预充电；
在输出阶段，所述输出模块在所述上拉节点的电位的控制下，将第一时钟信号输入端所输入的信号通过信号输出端进行输出；
在复位阶段，所述复位控制模块在所述第二信号输入端所输入的复位信号的控制下，控制所述上拉节点复位模块和所述输出信号复位模块工作，以使上拉节点复位模块在所述复位控制模块的控制下对所述上拉节点进行复位以及输出信号复位模块在所述复位控制模块的控制下对所述信号输出端进行复位。
其中，所述栅极驱动电路的驱动方法还包括：
在输入阶段，下拉模块在第一信号输入端所输入的信号的控制下，对A节点和B节点的电位进行下拉；
所述A节点为下拉模块和上拉节点复位模块之间连接的节点；所述B节点为复位控制模块、下拉模块、上拉节点复位模块和输出信号复位模块之间连接的节点。
其中，所述栅极驱动电路包括多级上述任意一项的所述移位寄存器，所述驱动方法还包括：
在输出阶段，所述电位维持模块在第一时钟信号输入端所输入的信号的控制下，阻止所述上拉节点复位模块产生的漏电流；
在复位阶段，所述电位维持模块在第二时钟信号输入端所输入的信号的控制下，阻止所述上拉节点复位模块产生的漏电流。
本发明的移位寄存器、栅极驱动电路及其驱动方法、显示装置中，该移位寄存器包括：输入模块、输出模块、复位控制模块、上拉节点复位模块和输出信号复位模块，复位控制模块在第二信号输入端所输入的复位信号的控制下，能够控制上拉节点复位模块的开启和关闭，从而避免上拉节点复位模块在输入阶段开启，进而避免第二信号输入端的噪声；同时，本发明的移位寄存器只设置一个直流低电压信号，降低了电路结构的复杂性。
附图说明
图1为本发明的实施例1的移位寄存器的结构示意图；
图2为本发明的实施例1的移位寄存器的电路原理图；
图3为本发明的移位寄存器的工作时序图；
图4为本发明的实施例2的移位寄存器的结构示意图；
图5为本发明的实施例2的移位寄存器的电路原理图；
图6为本发明的实施例3的栅极驱动电路的结构示意图；
图7为本发明的实施例5的栅极驱动电路的驱动方法的流程示意图；
图8为本发明的实施例6的栅极驱动电路的驱动方法的流程示意图；
其中，附图标记为：1、输入模块；2、输出模块；3、复位控制模块；4、上拉节点复位模块；5、输出信号复位模块；6、下拉模块；7、电位维持模块；10、移位寄存器；STU、第一信号输入端；STD、第二信号输入端；VGL、第三信号输入端；NQ、上拉节点；CLKA、第一时钟信号输入端；CLKB、第二时钟信号输入端；Vout、信号输出端。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源、漏极导通，P型晶体管则相反。可以想到的是，采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此，也是在本发明实施例的保护范围内的。
实施例1：
请参照图1至图3，本实施例提供一种移位寄存器，包括：输入模块1、输出模块2、复位控制模块3、上拉节点复位模块4和输出信号复位模块5。
输入模块1连接第一信号输入端STU、上拉节点复位模块4和上拉节点NQ，用于在第一信号输入端STU所输入的信号的控制下，对上拉节点NQ进行预充电。
输出模块2连接第一时钟信号输入端CLKA、上拉节点NQ、输出信号复位模块5和信号输出端Vout，用于在上拉节点NQ的电位的控制下，将第一时钟信号输入端CLKA所输入的信号通过信号输出端Vout进行输出。
复位控制模块3连接上拉节点复位模块4、输出信号复位模块5和第二信号输入端STD，用于在第二信号输入端STD所输入的复位信号的控制下，控制上拉节点复位模块4和输出信号复位模块5是否工作。
上拉节点复位模块4还连接上拉节点NQ、第二信号输入端STD和输出信号复位模块5，用于在复位控制模块3的控制下，对上拉节点NQ进行复位。
输出信号复位模块5还连接输出模块2、信号输出端Vout和第三信号输入端VGL，用于在复位控制模块3的控制下，对信号输出端Vout进行复位。其中，第三信号输入端VGL输入的信号为直流低电位信号。
其中，上拉节点NQ为输入模块1、输出模块2和上拉节点复位模块4之间连接的节点。
从图1中可以看出，输入模块1、输出模块2和上拉节点复位模块4均与上拉节点NQ连接。在输入阶段，第二信号输入端STD向复位控制模块3输入非工作电平，以使复位控制模块3处和上拉节点复位模块4处于关闭状态，从而避免了上拉节点复位模块4在输入阶段开启，进而避免了第三信号输入端VGL输入的低电平通过上拉节点复位模块4对上拉节点NQ的电位造成干扰；同时，本实施例的移位寄存器中只设置了一个直流低电压信号(VGL)，从而降低了移位寄存器的复杂性。
请参照图1，其中，移位寄存器还包括：下拉模块6；下拉模块6连接第一信号输入端STU、第三信号输入端VGL、上拉节点复位模块4、复位控制模块3和输出信号复位模块5，用于在第一信号输入端STU所输入的信号的控制下，对A节点和B节点的电位进行下拉；A节点为下拉模块6和上拉节点复位模块4之间连接的节点；B节点为复位控制模块3、下拉模块6、上拉节点复位模块4和输出信号复位模块5之间连接的节点。
从图1中可以看出，下拉模块6和上拉节点复位模块4均与A节点连接，复位控制模块3、下拉模块6、上拉节点复位模块4和输出信号复位模块5均与B节点连接，在输入阶段，第一信号输入端STU向下拉模块6输入高电平，使下拉模块6开启，从而使第三信号输入端VGL的低电平输入至A节点和B节点，即对A节点的电位进行下拉，避免上拉节点复位模块4开启，进而避免第三信号输入端VGL输入的低电平通过上拉节点复位模块4对上拉节点NQ的电位造成干扰，同时，对B节点的电位进行下拉，避免上拉节点复位模块4和输出信号复位模块5开启，进而避免了第三信号输入端VGL输入的低电平通过输出信号复位模块5对信号输出端Vout所输出的电位造成干扰。
请参照图2，其中，复位控制模块3包括第三晶体管M3，第三晶体管M3的第一极连接第二信号输入端STD，第三晶体管M3的第二极连接上拉节点复位模块4和输出信号复位模块5，第三晶体管M3的控制极连接第二信号输入端STD。
其中，输入模块1包括第一晶体管M1；第一晶体管M1的第一极连接第一信号输入端STU，第一晶体管M1的第二极连接上拉节点复位模块4和上拉节点NQ，第一晶体管M1的控制极连接第一信号输入端STU。
其中，输出模块2包括第五晶体管M5和存储电容C；第五晶体管M5的第一极连接第一时钟信号输入端CLKA，第五晶体管M5的第二极连接存储电容C的第二端、输出信号复位模块5和信号输出端Vout，第五晶体管M5的控制极连接上拉节点NQ和存储电容C的第一端。
其中，上拉节点复位模块4包括第二晶体管M2、第七晶体管M7；第二晶体管M2的第一极连接输入模块1和上拉节点NQ，第二晶体管M2的第二极连接第三信号输入端VGL，第二晶体管M2的控制极连接第七晶体管M7的第一极；第七晶体管M7的第二极连接第二信号输入端STD，第七晶体管M7的控制极连接复位控制模块3和输出信号复位模块5。
其中，输出信号复位模块5包括第八晶体管M8；第八晶体管M8的第一极连接输出模块2和信号输出端Vout，第八晶体管M8的第二极连接第三信号输入端VGL，第八晶体管M8的控制极连接上拉节点复位模块4和复位控制模块3。
其中，下拉模块6包括第六晶体管M6和第四晶体管M4；第六晶体管M6的第一极连接上拉节点复位模块4，第六晶体管M6的第二极连接第三信号输入端VGL，第六晶体管M6的控制极连接第一信号输入端STU；第四晶体管M4的第一端连接上拉节点复位模块4、复位控制模块3和输出信号复位模块5，第四晶体管M4的控制极连接第一信号输入端STU。
具体的，以下根据如图3所示的时序图，对本实施例的移位寄存器的工作原理进行说明。
输入阶段：
(1)第一信号输入端STU输入高电平，第一晶体管M1开启，使上拉节点NQ的电位上升为高电位，同时，对存储电容C进行充电；上拉节点NQ的电位上升为高电位，使第五晶体管M5开启，此时，第一时钟信号输入端CLKA输入的第一时钟信号(低电平)从信号输出端Vout输出。
(2)第一信号输入端STU输入高电平，第六晶体管M6开启，第三信号输入端VGL通过第六晶体管M6将A节点的电位拉至低电位，以使第二晶体管M2关闭，避免第三信号输入端VGL输入的低电平对上拉节点NQ的电位造成影响。
(3)第一信号输入端STU输入高电平，第四晶体管M4开启，第三信号输入端VGL通过第四晶体管M4将B节点的电位拉至低电位，以使第七晶体管M7和第八晶体管M8关闭，以避免第三信号输入端VGL输入的低电平通过第八晶体管M8对信号输出端Vout所输出的电位造成干扰。
输出阶段：
第一信号输入端STU输入低电平，第一晶体管M1关闭，由于上拉节点NQ仍保持高电位，因此，第五晶体管M5开启，由于存储电容C的自举作用，上拉节点NQ的电位继续升高，第一时钟信号输入端CLKA输入的高电平通过第五晶体管M5从信号输出端Vout输出。
复位阶段：
第二信号输入端STD输入高电平，第三晶体管M3开启，使B节点的电位为高电平，从而使第七晶体管M7开启，第二信号输入端STD通过第七晶体管M7向节点A输入高电平，从而开启第二晶体管M2，第三信号输入端VGL通过第二晶体管M2向上拉节点NQ输入低电平，即对上拉节点NQ的电位进行复位，以关闭第五晶体管M5；B节点的电位为高电平，使第八晶体管M8开启，第三信号输入端VGL通过第八晶体管M8向信号输出端Vout输出低电平，即对信号输出端Vout的电位进行复位。
需要说明的是，在输入阶段中的(1)-(3)是同时发生的，并不存在先后顺序，在此不再赘述。
本实施例的移位寄存器，包括：输入模块1、输出模块2、复位控制模块3、上拉节点复位模块4和输出信号复位模块5，复位控制模块3在第二信号输入端STD所输入的复位信号的控制下，能够控制上拉节点复位模块4的开启和关闭，从而避免上拉节点复位模块4在输入阶段开启，进而避免第二信号输入端STD的噪声；同时，本实施例的移位寄存器只设置一个直流低电压信号(VGL)，降低了电路结构的复杂性。
实施例2：
请参照图4和图5，本实施例提供一种移位寄存器，其具有与实施例1的移位寄存器类似的结构，其与实施例1的区别在于，移位寄存器还包括：电位维持模块7；电位维持模块7连接第二时钟信号输入端CLKB、第一信号输入端STU、输入模块1、第一时钟信号输入端CLKA和上拉节点复位模块4，用于在第一时钟信号输入端CLKA和第二时钟信号输入端CLKB所输入的信号的控制下，阻止上拉节点复位模块4产生的漏电流。
需要说明的是，CLKA与CLKB为两个外部控制的逻辑相反的时钟信号，即当第一时钟信号输入端CLKA输出高电平时，第二时钟信号输入端CLKB输出低电平；当第一时钟信号输入端CLKA输出低电平时，第二时钟信号输入端CLKB输出高电平。
从图4中可以看出，在输出阶段，第一时钟信号输入端CLKA向电位维持模块7输入高电平，以使电位维持模块7开启，使上拉节点复位模块4远离上拉节点NQ一端的电位升高至高电平，由于上拉节点NQ的电位也为高电平，使得上拉节点复位模块4两极之间的电压差小，从而避免了上拉节点复位模块4产生漏电流；在复位阶段，第二时钟信号输入端CLKB向电位维持模块7输入高电平，以使电位维持模块7开启，第一信号输入端STU通过电位维持模块7使上拉节点复位模块4远离上拉节点NQ一端的电位降低至低电位，由于上拉节点NQ的电位也为低电平，使得上拉节点复位模块4两极之间的电压差小，从而避免了上拉节点复位模块4产生漏电流。也就是说，在输出阶段和复位阶段，电位维持模块7能够减小上拉节点复位模块4两极之间的电压差小，从而避免了上拉节点复位模块4产生漏电流。
请参照图5，其中，电位维持模块7包括第九晶体管M9和第十晶体管M10；第九晶体管M9的第一极连接第一信号输入端STU和输入模块1，第九晶体管M9的第二极连接输入模块1、上拉节点控制模块4和第十晶体管M10的第一极，第九晶体管M9的控制极连接第二时钟信号输入端CLKB；第十晶体管M10的第二极连接第一时钟信号输入端CLKA、输出单元2和第十晶体管M10的控制极，第十晶体管M10的控制极还连接第一时钟信号输入端CLKA和输出单元2。
其中，输入模块1包括第一晶体管M1；第一晶体管M1的第一极连接电位维持模块7，第一晶体管M1的第二极连接上拉节点NQ和上拉节点复位模块4，第一晶体管M1的控制极连接第一信号输入端STU。
其中，上拉节点复位模块4包括第二晶体管M2、第七晶体管M7；第二晶体管M2的第一极连接输入模块1和上拉节点NQ，第二晶体管M2的第二极连接电位维持模块7，第二晶体管M2的控制极连接第七晶体管M7的第一极；第七晶体管M7的第二极连接第二信号输入端STD，第七晶体管M7的控制极连接复位控制模块3和输出信号复位模块5。
需要说明的是，在本实施例中，只有输入模块1和上拉节点复位模块4的连接关系发生了变化，其他模块的具体连接关系均没有变化，与实施例1相同，在此不再赘述。
具体的，以下根据如图3所示的时序图，对本实施例的移位寄存器的工作原理进行说明。
输入阶段：
(1)第一信号输入端STU输入高电平，第一晶体管M1开启，第二时钟信号输入端CLKB输入高电平，第九晶体管M9开启，第一信号输入端STU通过第九晶体管M9向上拉节点NQ输入高电平，同时，对存储电容C进行充电；上拉节点NQ的电位为高电位，使第五晶体管M5开启，此时，第一时钟信号输入端CLKA输入的第一时钟信号(低电平)从信号输出端Vout输出。
(2)第一信号输入端STU输入高电平，第六晶体管M6开启，第三信号输入端VGL通过第六晶体管M6将A节点的电位拉至低电位，以使第二晶体管M2关闭，避免第三信号输入端VGL输入的低电平对上拉节点NQ的电位造成影响。
(3)第一信号输入端STU输入高电平，第四晶体管M4开启，第三信号输入端VGL通过第四晶体管M4将B节点的电位拉至低电位，以使第七晶体管M7和第八晶体管M8关闭，以避免第三信号输入端VGL输入的低电平通过第八晶体管M8对信号输出端Vout所输出的电位造成干扰。
输出阶段：
(1)第一信号输入端STU输入低电平，第一晶体管M1关闭，由于上拉节点NQ仍保持高电位，因此，第五晶体管M5开启，由于存储电容C的自举作用，上拉节点NQ的电位继续升高，第一时钟信号输入端CLKA输入的高电平通过第五晶体管M5从信号输出端Vout输出。
(2)第一时钟信号输入端CLKA输入高电平，第十晶体管M10开启，第一时钟信号输入端CLKA通过第十晶体管M10使第二晶体管M2远离上拉节点NQ的一极的电位升高至高电平，由于上拉节点NQ的电位也为高电平，使得第二晶体管M2的源、漏两极之间的电压差减小，从而避免了第二晶体管M2产生漏电流。
复位阶段：
(1)第二信号输入端STD输入高电平，第三晶体管M3开启，使B节点的电位为高电平，从而使第七晶体管M7开启，第二信号输入端STD通过第七晶体管M7向节点A输入高电平，从而开启第二晶体管M2，第三信号输入端VGL通过第二晶体管M2向上拉节点NQ输入低电平，即对上拉节点NQ的电位进行复位，以关闭第五晶体管M5；B节点的电位为高电平，使第八晶体管M8开启，第三信号输入端VGL通过第八晶体管M8向信号输出端Vout输出低电平，即对信号输出端Vout的电位进行复位。
(2)第二时钟信号输入端CLKB输入高电平，第九晶体管M9开启，第一信号输入端STU通过第九晶体管M9使第二晶体管M2远离上拉节点NQ的一极的电位降低至低电位，由于上拉节点NQ的电位也为低电平，使得第二晶体管M2的源、漏两极之间的电压差减小，从而避免了第二晶体管M2产生漏电流。
需要说明的是，在上述各阶段中，每个小步骤，如输入阶段中的(1)-(3)是同时发生的，并不存在先后顺序，在此不再赘述。
本实施例的移位寄存器，复位控制模块3在第二信号输入端STD所输入的复位信号的控制下，能够控制上拉节点复位模块4的开启和关闭，从而避免上拉节点复位模块4在输入阶段开启，进而避免第二信号输入端STD的噪声；同时，本实施例的移位寄存器只设置一个直流低电压信号VGL，降低了电路结构的复杂性；另外，电位维持模块7能够有效避免上拉节点复位模块4产生的漏电流。
实施例3：
请参照图6，本实施例提供一种栅极驱动电路，栅极驱动电路包括多级实施例1或实施例2的移位寄存器，第N级移位寄存器的信号输出端Vout所输出的信号作为第N+1级移位寄存器的第一信号输入端STU的输入信号；第N级移位寄存器10的第二信号输入STD端所输出的信号连接第N+2级移位寄存器的信号输出端。
需要说明的是，每级移位寄存器的信号输出端Vout所输出的信号用于驱动与显示面板的显示区域连接的栅线G。
本实施例的栅极驱动电路，包括多级实施例1或实施例2的移位寄存器，详细描述可参照实施例1或实施例2的移位寄存器，在此不再赘述。
本实施例的栅极驱动电路，包括实施例1或实施例2的移位寄存器，其中，复位控制模块3在第二信号输入端STD所输入的复位信号的控制下，能够控制上拉节点复位模块4的开启和关闭，从而避免上拉节点复位模块4在输入阶段开启，进而避免第二信号输入端STD的噪声；同时，本实施例的移位寄存器只设置一个直流低电压信号VGL，降低了电路结构的复杂性。
实施例4：
本实施例提供了一种显示装置，其包括实施例3的栅极驱动电路。显示装置可以为：液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本实施例的显示装置，包括实施例3的栅极驱动电路，其中，复位控制模块3在第二信号输入端STD所输入的复位信号的控制下，能够控制上拉节点复位模块4的开启和关闭，从而避免上拉节点复位模块4在输入阶段开启，进而避免第二信号输入端STD的噪声；同时，本实施例的移位寄存器只设置一个直流低电压信号VGL，降低了电路结构的复杂性。
实施例5：
请参照图7，本实施例提供了一种栅极驱动电路的驱动方法，栅极驱动电路包括多级实施例1的移位寄存器，驱动方法包括：
在输入阶段，输入模块在第一信号输入端所输入的信号的控制下，对上拉节点进行预充电；同时，下拉模块在第一信号输入端所输入的信号的控制下，对A节点和B节点的电位进行下拉，A节点为下拉模块和上拉节点复位模块之间连接的节点；B节点为复位控制模块、下拉模块、上拉节点复位模块和输出信号复位模块之间连接的节点。
在输出阶段，输出模块在上拉节点的电位的控制下，将第一时钟信号输入端所输入的信号通过信号输出端进行输出。
在复位阶段，复位控制模块在第二信号输入端所输入的复位信号的控制下，控制上拉节点复位模块和输出信号复位模块工作，以使上拉节点复位模块在复位控制模块的控制下对上拉节点进行复位以及输出信号复位模块在复位控制模块的控制下对信号输出端进行复位。
本实施例的栅极驱动电路的驱动方法，用于驱动包括多级实施例1的移位寄存器的栅极驱动电路，详细描述可参照实施例1的移位寄存器，在此不再赘述。
本实施例的栅极驱动电路的驱动方法，用于驱动包括多级实施例1的移位寄存器的栅极驱动电路，其中，复位控制模块3在第二信号输入端STD所输入的复位信号的控制下，能够控制上拉节点复位模块4的开启和关闭，从而避免上拉节点复位模块4在输入阶段开启，进而避免第二信号输入端STD的噪声；同时，本实施例的移位寄存器只设置一个直流低电压信号VGL，降低了电路结构的复杂性。
实施例6：
请参照图8，本实施例提供一种栅极驱动电路的驱动方法，其具有与实施例5的栅极驱动电路的驱动方法类似的步骤，其与实施例5的区别在于，栅极驱动电路包括多级实施例2的移位寄存器，驱动方法还包括：
在输出阶段，电位维持模块在第一时钟信号输入端所输入的信号的控制下，阻止上拉节点复位模块产生的漏电流；
在复位阶段，电位维持模块在第二时钟信号输入端所输入的信号的控制下，阻止上拉节点复位模块产生的漏电流。
本实施例的栅极驱动电路的驱动方法，用于驱动包括多级实施例2的移位寄存器的栅极驱动电路，详细描述可参照实施例2的移位寄存器，在此不再赘述。
本实施例的栅极驱动电路的驱动方法，用于驱动包括多级实施例2的移位寄存器的栅极驱动电路，其中，复位控制模块3在第二信号输入端STD所输入的复位信号的控制下，能够控制上拉节点复位模块4的开启和关闭，从而避免上拉节点复位模块4在输入阶段开启，进而避免第二信号输入端STD的噪声；同时，本实施例的移位寄存器只设置一个直流低电压信号VGL，降低了电路结构的复杂性；另外，电位维持模块7能够有效避免上拉节点复位模块4产生的漏电流。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种移位寄存器，其特征在于，包括：输入模块、输出模块、复位控制模块、上拉节点复位模块、输出信号复位模块和下拉模块；
所述输入模块，连接第一信号输入端、上拉节点复位模块和上拉节点，用于在第一信号输入端所输入的信号的控制下，对上拉节点进行预充电；
所述输出模块，连接第一时钟信号输入端、上拉节点、输出信号复位模块和信号输出端，用于在所述上拉节点的电位的控制下，将第一时钟信号输入端所输入的信号通过信号输出端进行输出；
所述复位控制模块，连接上拉节点复位模块、输出信号复位模块和第二信号输入端，用于在所述第二信号输入端所输入的复位信号的控制下，控制所述上拉节点复位模块和所述输出信号复位模块是否工作；
所述上拉节点复位模块，还连接上拉节点、第二信号输入端和输出信号复位模块，用于在所述复位控制模块的控制下，对所述上拉节点进行复位；
所述输出信号复位模块，还连接输出模块、信号输出端和第三信号输入端，用于在所述复位控制模块的控制下，对所述信号输出端进行复位；
所述上拉节点为所述输入模块、输出模块和所述上拉节点复位模块之间连接的节点；
所述下拉模块连接所述第一信号输入端、第三信号输入端、上拉节点复位模块、复位控制模块和输出信号复位模块，用于在第一信号输入端所输入的信号的控制下，对A节点和B节点的电位进行下拉；
所述A节点为下拉模块和上拉节点复位模块之间连接的节点；所述B节点为复位控制模块、下拉模块、上拉节点复位模块和输出信号复位模块之间连接的节点。
2.根据权利要求1所述的移位寄存器，其特征在于，所述复位控制模块包括第三晶体管，所述第三晶体管的第一极连接所述第二信号输入端，所述第三晶体管的第二极连接所述上拉节点复位模块和输出信号复位模块，所述第三晶体管的控制极连接所述第二信号输入端。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括第一晶体管；
所述第一晶体管的第一极连接所述第一信号输入端，所述第一晶体管的第二极连接所述上拉节点复位模块和所述上拉节点，所述第一晶体管的控制极连接所述第一信号输入端。
4.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块包括第五晶体管和存储电容；
所述第五晶体管的第一极连接所述第一时钟信号输入端，所述第五晶体管的第二极连接所述存储电容的第二端、输出信号复位模块和信号输出端，所述第五晶体管的控制极连接所述上拉节点和所述存储电容的第一端。
5.根据权利要求1所述的移位寄存器，其特征在于，所述上拉节点复位模块包括第二晶体管、第七晶体管；
所述第二晶体管的第一极连接所述输入模块和所述上拉节点，所述第二晶体管的第二极连接第三信号输入端，所述第二晶体管的控制极连接所述第七晶体管的第一极；
所述第七晶体管的第二极连接所述第二信号输入端，第七晶体管的控制极连接所述复位控制模块和输出信号复位模块。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输出信号复位模块包括第八晶体管；
所述第八晶体管的第一极连接所述输出模块和所述信号输出端，所述第八晶体管的第二极连接所述第三信号输入端，所述第八晶体管的控制极连接所述上拉节点复位模块和所述复位控制模块。
7.根据权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括第六晶体管和第四晶体管；
所述第六晶体管的第一极连接所述上拉节点复位模块，所述第六晶体管的第二极连接所述第三信号输入端，所述第六晶体管的控制极连接所述第一信号输入端；
所述第四晶体管的第一端连接所述上拉节点复位模块、复位控制模块和输出信号复位模块，所述第四晶体管的控制极连接第一信号输入端。
8.根据权利要求1所述的移位寄存器，其特征在于，还包括：电位维持模块；所述电位维持模块连接第二时钟信号输入端、第一信号输入端、输入模块、第一时钟信号输入端和上拉节点复位模块，用于在第一时钟信号输入端和第二时钟信号输入端所输入的信号的控制下，阻止所述上拉节点复位模块产生的漏电流。
9.根据权利要求8所述的移位寄存器，其特征在于，所述电位维持模块包括第九晶体管和第十晶体管；
所述第九晶体管的第一极连接所述第一信号输入端和所述输入模块，所述第九晶体管的第二极连接输入模块、上拉节点控制模块和第十晶体管的第一极，所述第九晶体管的控制极连接第二时钟信号输入端；
所述第十晶体管的第二极连接第一时钟信号输入端、输出单元和所述第十晶体管的控制极，所述第十晶体管的控制极还连接所述第一时钟信号输入端和输出单元。
10.根据权利要求8所述的移位寄存器，其特征在于，所述输入模块包括第一晶体管；所述第一晶体管的第一极连接所述电位维持模块，所述第一晶体管的第二极连接所述上拉节点和所述上拉节点复位模块，所述第一晶体管的控制极连接所述第一信号输入端。
11.根据权利要求8所述的移位寄存器，其特征在于，所述上拉节点复位模块包括第二晶体管、第七晶体管；
所述第二晶体管的第一极连接所述输入模块和所述上拉节点，所述第二晶体管的第二极连接所述电位维持模块，所述第二晶体管的控制极连接所述第七晶体管的第一极；
所述第七晶体管的第二极连接所述第二信号输入端，第七晶体管的控制极连接所述复位控制模块和输出信号复位模块。
12.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多级权利要求1至11中任意一项的所述移位寄存器，
第N级所述移位寄存器的信号输出端所输出的信号作为第N+1级移位寄存器的第一信号输入端的输入信号；
第N级所述移位寄存器的第二信号输入端所输出的信号连接第N+2级移位寄存器的信号输出端。
13.一种显示装置，其特征在于，包括权利要求12的所述的栅极驱动电路。
14.一种栅极驱动电路的驱动方法，其特征在于，所述栅极驱动电路包括多级权利要求1至7中任意一项的所述移位寄存器，所述驱动方法包括：
在输入阶段，所述输入模块在第一信号输入端所输入的信号的控制下，对上拉节点进行预充电；
在输出阶段，所述输出模块在所述上拉节点的电位的控制下，将第一时钟信号输入端所输入的信号通过信号输出端进行输出；
在复位阶段，所述复位控制模块在所述第二信号输入端所输入的复位信号的控制下，控制所述上拉节点复位模块和所述输出信号复位模块工作，以使上拉节点复位模块在所述复位控制模块的控制下对所述上拉节点进行复位以及输出信号复位模块在所述复位控制模块的控制下对所述信号输出端进行复位；
在输入阶段，下拉模块在第一信号输入端所输入的信号的控制下，对A节点和B节点的电位进行下拉；
所述A节点为下拉模块和上拉节点复位模块之间连接的节点；所述B节点为复位控制模块、下拉模块、上拉节点复位模块和输出信号复位模块之间连接的节点。
15.根据权利要求14所述的栅极驱动电路的驱动方法，其特征在于，所述栅极驱动电路包括多级权利要求8至11中任意一项的所述移位寄存器，所述驱动方法还包括：
在输出阶段，所述电位维持模块在第一时钟信号输入端所输入的信号的控制下，阻止所述上拉节点复位模块产生的漏电流；
在复位阶段，所述电位维持模块在第二时钟信号输入端所输入的信号的控制下，阻止所述上拉节点复位模块产生的漏电流。
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