CN1395256A - 移位寄存器及电子装置 - Google Patents

Abstract

移位寄存器包含级，从各级输出输出信号。该级包含第一晶体管，在将输出信号输入到其控制端中时，它通过另一端输出从前一级输入到一端中的输出信号；第二晶体管具有连接在第一晶体管的另一端上的控制端，由输入到一端中的时钟信号在控制端与第一晶体管的另一端之间的线路的电容中累积电荷，及从一端输出时钟信号。在从后一级输入输出信号时，电路将线路的电位移位到预定的电平上，并将该线路的电位保持在预定的电平上直到输入了该输出信号为止。

Description

移位寄存器及电子装置

相关申请的相互参照

本申请基于并要求来自2001年6月29日提交的先有日本专利申请号2001-199040的优先权权益，现通过引用将其全部内容结合在此。

发明领域

本发明涉及连续地从各级输出输出信号的移位寄存器及包含该移位寄存器的电子装置。

背景技术

作为用于驱动图像拾取元件及其中的象素是以矩阵形式布置的显示元件的驱动器，已提出采用移位寄存器，它连续地将输出信号前前一级移位到后一级，并连续地从各级将该信号输出到图像拾取元件与显示元件。

发明内容

本发明的目的为提供不会导致从晶体管的寄生电容产生的不正常工作的移位寄存器及施用该移位寄存器的电子装置。

为达此目的，例如按照本发明的一个方面，如图4、5、8中所示，提供了包括多级(stage)及连续地从各级输出具有预定电平的输出信号的寄位寄存器，各级包括：

第一晶体管(TFT21)，具有控制端，并在具有预定电平的输出信号输入到该控制端中时通过另一端输出从前一级输入到一端中的输出信号；

第二晶体管(TFT24)，具有连接在第一晶体管的另一端上的控制端，由输入到一端中的时钟信号在具有控制端与第一晶体管和另一端之间的线路作为一极的电容中累积电荷，并通过另一端输出来自一端的时钟信号作为该级的输出信号；以及

电位保持部件(TFT22、27、28、29、30、31、32或TFT22、33、34)，当从下一级输入具有预定电平的输出信号时，将线路的电位移到预定的电平，并将线路的电位保持在预定的电平上直到从前一级输入具有预定电平的输出信号为止。

在移位寄存器中，当在最初的级前面再也没有级时，来自最前面的级中的前一级的具有预定电平的输出信号可以是来自最后一级的具有预定电平的输出信号，或者来自外部控制装置的具有预定电平的输出信号。此外，当在最后一级后面再也没有级时，来自最后一级中的后面级的具有预定电平输出信号可以是来自最前面的级的具有预定电平的输出信号，或者来自外部控制装置的具有预定电平的输出信号。

在该移位寄存器中，当将来自前一级的具有预定电平的输出信号输入到第一晶体管的控制端中时，便将输出信号从第一晶体管的一端输出到另一端。从前一级输入到其中的带有预定电平的输出信号的线路作为一极的电容保持在例如有可能在正电位中充电的状态中。因此，当将来自前一级的输出信号输入到线路中时，电荷保持在电容中。在这一情况中，当将时钟信号输入到第二晶体管的一端中时，便将该时钟信号输出到第二晶体管的另一端作为对应的级的输出信号。在这一情况中，由于第二晶体管的寄生电容的充电，线路的电位上升。以这一方式，将第二晶体管的控制端的电位保持在相对地高的状态中。因此，无须降低时钟信号的电平，便能从另一端输出信号。从而，以这一方式构成的移位寄存器安全地移位带有时钟信号的电平的输出信号。

此后，当从后一级输入具有预定电平的输出信号时，电位保持部件便将线路电位移位到预定的电位，而输入到第二晶体管的一端的时钟信号并不输出到第二晶体管的另一端。在再一次从前一级输入具有预定电平的输出信号之前，电位保持部件保持连接在第二晶体管的控制端上的线路的电位。因此，在这一情况中，即使输入到第二晶体管的一端中的时钟信号存在波幅，由于第二晶体管的寄生电容而线路电位仍是同步的并能防止被移位。从而能防止第二晶体管被时钟信号泄漏电流。因此，只在各级要输出输出信号时才输出输出信号。按照本发明的移位寄存器安全地移位输出信号。

电位保持部件可包括：

第三晶体管(TFT22)，具有控制端并在接通状态中将线路电位移位到预定电平；

第四晶体管(TFT29)，具有控制端，响应来自后一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为接通电压输出到第三晶体管的控制端，及响应来自前一级的输出信号停止输出该接通电压到第三晶体管的控制端；以及

第五晶体管(TFT28)，具有控制端，响应来自前一级的输出信号通过另一端将输入到一端的具有预定电平的信号作为断开电压输出到第三晶体管的控制端，以及响应来自后一级的输出信号停止输出断开电压到第三晶体管的控制端。

电位保持部件可包括：

第六晶体管(TFT32)，具有控制端，及响应来自后一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为接通电压输出到第四晶体管的控制端；

第七晶体管(TFT31)，具有控制端，及响应来自前一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到第四晶体管的控制端；

第八晶体管(TFT27)，具有控制端，及响应来自前一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到第五晶体管的控制端；以及

第九晶体管(TFT30)，具有控制端，及响应来自后一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到第五晶体管的控制端；

以上面所描述的构造的电位保持部件，当从后一级输入具有预定电平的输出信号时，通过第六晶体管累积用于确定第四晶体管的控制端的电位的电荷，并接通第四晶体管。因此，通过第四晶体管将接通电压的信号输出到第三晶体管的控制端。此外，当从后一级输入具有预定电平的输出信号时，第九晶体管便将第五晶体管的控制端的接通电压移位到断开电位。第五晶体管断开，并用从第四晶体管的另一端输出的具有恒定电压电平的信号将第三晶体管的控制端设置到接通电位上。因此，第三晶体管将连接到第二晶体管的控制端上的线路的电位设置到基准电压Vss上。此时，当将时钟信号输入到第二晶体管的一端中时，由于第二晶体管的寄生电容，电荷累积在电容中。然而，由于将第二晶体管的控制端的线路电位保持在基准电压Vss上，不从第二晶体管生成漏电流。因此，当从后一级输入具有预定电平的输出信号时，时钟信号不从对应的级输出输出信号。此后，当从前一级输入具有预定电平的输出信号时，第七晶体管便将第四晶体管的控制端的电位移位到预定的电位上。借此，第四晶体管停止输出具有恒定电压电平的信号。再者，当从前一级输入具有预定电平的输出信号时，第八晶体管便将第五晶体管的控制端的电位设定到接通电位上。第五晶体管将连接到第三晶体管的控制端上的线路电位移到预定的电位上，而第三晶体管被断开。因此，连接到第二晶体管的控制端上的线路电位被来自前一级的具有预定电平的输出信号移位。在这一情况中，当将时钟信号输入到第二晶体管的一端上时，便将该时钟信号作为这一级的输出信号输出到第二晶体管的另一端。在这一情况中，当将时钟信号输入到第二晶体管的另一端。在这情况中，当将时钟信号输入到第二晶体管的一端上时，由于第二晶体管的寄生电容，便进一步位移连接到第二晶体管上的线路电位。借此，无须降低时钟信号的电平，第二晶体管可将信号输出到其另一端上。因此，以这一方式构成的移位寄存器在输出信号的电平为时钟信号的电平的同时可靠地移位输出信号。

例如，如图10中所示，电位保持部件可包括：

第三晶体管(TFT22)，具有控制端，并在接通状态中将线路电位移位到预定电平上；

第十晶体管(TFT33)，具有控制端，及响应来自后一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到第三晶体管的控制端；以及

第十一晶体管(TFT34)，具有控制端，及响应来自前一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到第三晶体管的控制端；

在以这一方式的构成的移位寄存器中，当从下一级输入具有预定电平的输出信号时，第十一晶体管将电荷累积在第三晶体管的控制端中，例如，以便施加正电位。因此，第三晶体管是处于放电电荷来确定连接到第二晶体管的控制端上的线路电位的状态中。此时，当将时钟信号输入到第二晶体管的一端中时，由于第二晶体管的寄生电容，而将电荷累积在具有连接到第二晶体管的控制端上的线路作为一极的电容中。然而，第三晶体管能将线路电位设定到恒定电压上。因此，从后一级输出具有预定电平的输出信号时起直到再一次从前一级输入该输出信号为止，第二晶体管不生成漏电流。此后，当从前一级输入具有预定电平的输出信号时，第三晶体管停止放电第十晶体管累积在第二晶体管的寄生电容的一极中的电荷。而将电荷累积在第二晶体管的寄生电容的一极中。在这一情况中，当将时钟信号输入到第二晶体管的一端上时，便将该时钟信号作为该级的输出信号输出到第二晶体管的另一端上。在这一情况中，当将时钟信号输入到第二晶体管的一端中时，由于第二晶体管的寄生电容，电荷被累积在线路电容中，而进一步移位线路电位。因此，无须降低时钟信号的电平，第二晶体管将信号输出到其另一端。因此，具有这一构造的移位寄存器安全地移位带有时钟信号的电平的输出信号。

按照本发明的另一方面，例如，如图4、12中所示，提供了由多级(级RS(1)至RS(n))构成的，并从各级连续地输出具有预定电平的输出信号的移位寄存器，每一级包括：

第一晶体管(TFT41)，当从前一级将具有预定电平的输出信号输入到控制端中时，它通过另一端输出从前一级输入到一端中的输出信号；

第二晶体管(TFT44)，其控制连接在第一晶体管的另一端上，以及它由输入到一端中的时钟信号在具有该控制端与第一晶体管的另一端之间的线路作为一极的电容中累积电荷并通过另一端作为该级的输出信号输出来自一端的时钟信号；

第三晶体管(TFT45)，具有控制端，及当将第一电压从第一电压线路提供给该控制端时，它通过另一端作为该级的输出信号输出输入到一端中的第二电压；

第四晶体管(TFT43)，响应从第一晶体管的另一端输出到线路中的输出信号输出断开电压到第三晶体管的控制端；

第五晶体管(TFT42)，响应来自后一级的具有预定电平的输出信号将线路电位移位到预定的电平上；以及

布置在线路与第二晶体管的另一端之间电容器(电容器47)。

这里，例如图15中所示，各级可包含布置在该线路与提供第二恒定电压的第二恒定电压线路之间的第二电容(电容48)。

例如，如图16、18所示，每一级可包含布置在该线路与第一恒定电压线路之间的第三电容(电容49)。

例如，如科图17、19中所示，各级可包含第四电容器(电容器50)，其一极接地及另一极连接在线路上。

在该移位寄存器中，当在最前面的级之前在没有级时，来自该最前面的级中的前一级的具有预定电平的输出信号可以是来自最后的级的具有预定电平的输出信号。或者来自外部控制装置的具有预定电平的输出信号。再者，当在最后的级后面再也没有级时，来自该最后的级的后一级的具有预定电平的输出信号可以是来自最前面的级的具有预定电平的输出信号，或者来自外部控制装置的具有预定电平的输出信号。

上述各移位寄存器是稳定的，并当电容器具有连接在第二晶体的控制端上的线路作为一极时，能将第二晶体管的漏电流抑制时钟信号的波幅。特别是在按照另一方面的移位寄存器中，当第二晶体管具有n沟道时，能防止第二晶体管的控制端的电位下降。

在后面的描述中将提出本发明的附加目的与优点，而一部分将是从描述中显而易见或可从本发明的实践中理解的。利用下面具体指出的手段与组合可以实现及获得本发明的目的与优点。

附图说明

图1为示出应用按照本发明的电子装置的图像拾取装置的具体构造的框图。

图2为示出构成布置在图1中所示的图像拾取装置中的图像拾取元件阵列的双栅(gate)型晶体管的具体模式的平面图。

图3为沿图2中III-III线切取的剖面图，其中示出图2中所示的双栅型晶体管的具体模式。

图4为示出布置在图1中所示的图像拾取装置中的顶部栅极驱动器或底部栅极驱动器的整体具体构造的框图。

图5为示出图4中所示的顶部栅极驱动器或底部栅极驱动器的电路构造的具体模式的图。

图6为示出顶部栅极驱动器或底部栅极驱动器的操作的定时图。

图7为示出图像拾取装置的操作的示意图。

图8为示出作为比较性实例的顶部栅极驱动器或底部栅极驱动器的各级的电路构造的具体模式的图。

图9为示出图8的顶部栅极驱动器或底部栅极驱动器的操作的定时图。

图10为示出应用按照本发明的一定实施例的移位寄存器的顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图11为示出图10的顶部栅极驱动器或底部栅极驱动器的操作的定时图。

图12为示出应用按照本发明的移位寄存器的顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图13为示出图12的顶部栅极驱动器或底部栅极驱动器的操作的定时图。

图14为示出作为比较性实例的顶部栅极驱动器或底部栅极驱动器的各级的电路构造的具体模式的图。

图15为示出顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图16为示出顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图17为示出顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图18为示出顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图19为示出顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图20为示出顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图21为示出顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

图22为示出顶部栅极驱动器或底部栅极驱动器的各级的电路构造的另一具体模式的图。

具体实施方式

包含在说明书中并构成其一部分的附图展示本发明的当前较佳实施例，并与上面给出的一般性描述及下面给出的较佳实施例的详细描述一起说明本发明的原理。

下面参照附图描述按照本发明的实施例的移寄存器及电子装置的具体模式。此外，本发明的范围不限于所示的实例。

[第一实施例]

如图1中所示，应用按照本发明的一个实施例的电子装置的图像拾取装置1基本上包括：用于光学感测与拾取(获取)图像的图像拾取元件阵列2；用于控制整个图像拾取装置1的控制器3；用于响应来自控制器3的控制信号驱动图像拾取元件阵列2的顶部栅极驱动器4；底部栅极驱动器5；以及检测驱动器。顶部栅极驱动器4、底部栅极驱动器5与检测驱动器6连接在控制器3上以便能输入/输出数据。

图像拾取元件阵列2基本上由以矩阵形式布置在透明基板上的大量双栅型晶体管7构成。如图2与3中所示，各双栅型晶体管7包含底部栅电极8、底部栅绝缘膜9、半导体层10、阻塞绝缘膜11a、11b、掺杂层(掺有杂质的半导体层)12a、12b、13、源电极14a、14b、漏电极15、顶部绝缘膜16、顶部栅极电极17、及保护性绝缘膜18。

底部栅极电极8形成在透明基板19上。透明基板19具有可见光穿透性与电绝缘性。底部栅绝缘膜9配置在底部栅极电极8及透明基板19上从而底部栅极电极8及透明基板19是涂覆的。半导体层10布置在底部栅绝缘膜9上的底部栅极电极8相对处。半导体层10由非晶体硅构成。当可见光入射在半导体层10上时，在半导体层10中生成正电穴对。

在半导体层10中，阻塞绝缘膜11a、11b布置在同一平面中互相隔离处。掺杂层12a在沟道纵向上布置在半导体层的一端上，而掺杂层12b则布置在其另一端上。掺杂层13布置在阻塞绝缘膜11a与12b之间的半导体层10中央。掺杂层13与该对掺杂层12a、12b是分离的。因此半导体层10完全地用掺杂层12a、12b13及阻塞绝缘膜11a、11b涂覆的。一部分掺杂层12a覆盖阻塞绝缘膜11a的一部分，而掺杂层12b覆盖阻塞绝缘膜11b的一端。掺杂层12a、12b、13由掺杂有n型杂质的非晶体硅构成。

源电极14a、14b分别布置在掺杂层12a、12b上，而漏电极15布置在掺杂层13上。一个源电极14a覆盖一部分阻塞绝缘膜11a，另一源电极14b覆盖一部分阻塞绝缘膜11b，而漏电极15覆盖部分阻塞绝缘膜11a、11b。源电极14a、14b与漏电极15是分开的。形成顶部栅绝缘膜16以便底部栅绝缘膜9、阻塞绝缘膜11a、11b、源电极14a、14b以及漏电极15是涂覆的。布置成与半导体层10相对的顶部栅极电极17安装在顶部栅绝缘膜16上。保护性绝缘膜18覆盖顶部栅绝缘膜16及顶部栅极电极17。

如上所述构成的各双栅型晶体管7具有光感测功能与光电转换功能。这便是，双栅型晶体管7具有累积正电穴对的正穴的光感测功能，正电穴对具有用半导体层10、源电极14a、14b、漏电极15、顶部栅绝缘膜16与顶部栅极电极17构成的部分根据入射在半导体层10上的光量生成的量。再者，该晶体管具有根据正穴的量移位漏线DL的电压的光电转换功能，正穴的量是用半导体层10、源电极14a、14b、漏电极15、底部栅绝缘膜9及底部栅极电极8构成的晶体管部分的光感测功能累积的。

如图1与2中所示，顶部栅极电极17连接在顶部栅线TGL上，底部栅极电极8连接在底部栅线BGL上，漏电极15连接在漏线DL上，而源电极14a、14b连接在接地的地线GL上。

阻塞绝缘膜11a、11b、顶部栅绝缘膜16及保护性绝缘膜18由诸如氮气硅等具有半透明性与绝缘性质的材料构成。顶部栅极电极17与顶部栅线TGL用诸如铟锡氧化物(ITO)等具有半透明性与导电性的材料构成。源电极14a、14b、漏电极15、底部栅极电极8及底部栅线BGL用选自铬、铬合金、铝与铝合金的、切断可见光的传输并具有导电性的材料构成。

这里，如图1中所示，顶部栅极驱动器4连接在图像拾取元件阵列2的各顶部栅线TGL上，连续地与有选择地输出驱动信号(即输出信号)到各顶部栅线TGL，并按照从控制器3输出的控制信号群Tcht适当地作用复位电压(+25[V])或载流子累积的电压([-15V])到顶部栅线TGL上作为驱动信号。

底部栅极驱动器5与连接在图像拾取元件阵列2的底部栅线BGL上，连续地与有选择地输出驱动信号(即输出信号)到各底部栅线BGL上，并按照从控制器3输出的控制信号群Bcht适当地作用沟道形成电压(+10[V])或沟道不形成电压(±0[V])到底部栅线BGL上作为驱动信号。

检测驱动器6连接在图像拾取元件阵列2的各数据线DL上，在预定时段中响应从控制器3输出的控制信号群Dcnt作用基准电压(+10[V])到各数据线DL上，及预先充电电荷。检测驱动器6检测数据线DL的电位(该电位按照入射在各双栅型晶体管7上的光量或预充电之后预定的时段中在双栅型晶体管7的源与漏之间流动的漏电流改变)，及输出数据信号DATA到控制器3。

下面描述顶部栅极驱动器4与底部栅极驱动器5的细节。图4为示出按照本发明的移位寄存器的框图。按照本发明的实施例的移位寄存器应用在顶部栅极驱动器4与底部栅极驱动器5上。当布置在图像拾取元件阵列2中的双栅型晶体管7的行数(即顶部栅线TGL的数目)为n时，顶部栅极驱动器4与底部栅极驱动器5具有由用于输出输出信号到栅线的n级RS(1)至RS(n)及不输出输出信号到栅线的哑级RS(n+1)至RS(n+2)构成的移位寄存器。

级RS(k)具有输入信号端IN、输出信号端OUT、基准电压作用端SS、恒定电压作用端DD、时钟信号输入端clk(clk1或clk2)及复位信号输入端RST。这里，k表示1至n的整数，级RS(1)表示第一级，级RS(2)表示第二级，及级RS(n)表示第n级。

级RS(k)的输出信号端OUT为输出该级RS(k)的输出信号out(k)的端。当图4中所示的移寄存器为顶部栅极驱动器4时，级RS(k)的输出信号端OUT连接在对应的顶部栅线TGL(即第k行的顶部栅线TGL)上，并将输出信号out(k)输出到对应的顶部栅线TGL上。反之，当图4中所示的移位寄存器为底部栅极驱动器5时，级RS(k)的输出信号端OUT连接在对应的底部栅线BGL(即第k行的底部栅线BGL)上，并将输出信号out(k)输出到对应的底部栅线BGL上。

第一级RS(1)的输入信号端IN为输入来自控制器3的起动信号Vst的端。当图4中所示的移位寄存器为顶部栅极驱动器4时，起动信号Vst的高电平为+25[V]，而起动信号Vst的低电平为-15[V]。反之，当图4中所示的移位寄存器为底部栅极驱动器时，起动信号Vst的高电平为+10[V]，而起动信号Vst的低电平为±0[V]。除第一级外的级RS(k)(即k表示2至n)的输入信号端IN连接在前一级RS(k-1)的输出信号端OUT上，并输入前一级RS(k-1)的输出信号out(k-1)作为输入信号。

来自后面的级RS(2)至RS(n+2)的输出信号OUT(2)至OUT(n+2)是作为复位信号输入到级RS(n+2)以外的级RS(1)至RS(n+1)的复位信号输入端RST中的，并将来自控制器3的复位信号Vrst输入到级RS(n+2)的复位信号输入端RST。当图4中所示的移位寄存器为顶部栅极驱动器4时，复位信号Vrst的高电平为+25[V]，而复位信号Vrst的低电平为-15[V]。反之，当图4所示的移位寄存器为底部栅极驱动器时，复位信号Vrst的高电平为+10[V]，而复位信号Vrst的低电平为±0[V]。

级RS(k)的基准电压作用端SS为从控制器3向其提供基准电压Vss的端。当图4中所示的移位寄存器为顶部栅极驱动器4时，基准电压Vss的电平为-15[V]。反之，当图4中所示的移位寄存器为底部栅极驱动器5时，基准电压Vss的电平为±0[V]。级RS(k)的恒定电压作用端DD为从控制器3向其提供恒定电压Vdd的端。当图4中所示的移位寄存器为顶部栅极驱动器4时，恒定电压Vdd的电平为+25[V]。反之，当图4中所示的移位寄存器为底部栅极驱动器5时，恒定电压Vdd的电平为+10[V]。

来自控制器3的时钟信号CK1输入到奇数编号的(即k表示奇数)级RS(k)的时钟信号输入端clk1。时钟信号CK2输入到偶数编号的(即k表示偶数)级RS(k)的时钟信号输入端clk2。如图6中所示，各时钟信号CK1、CK2交替地在时隙的，预定时间中指示高电平用于在每一个时隙中移位移位寄存器的输出信号。这便是，当时钟信号CK1在一个时隙的预定时间中指示高电平时，时钟信号CK2在该时隙中指示低电平。在下一个时隙中，时钟信号CK1指示低电平而时钟信号CK2指示高电平该预定的时段。

当图4中所示的移位寄存器构成顶部栅极驱动器4时，时钟信号CK1、CK2指示+25[V]高电平及-15[V]低电平。反之，当将图4中所示的移位寄存器应用在底部栅极驱动器5上时，高电平为+10[V]而低电平为±0[V]。

如图5中所示，各级RS(1)至RS(n+2)基本上由六个薄膜晶体管(此后称作TFT)21至26构成，并附加地由六个TFT27至32构成。各该TFT21至32为n沟道MOS型场效应晶体管，在栅绝缘膜中使用了氮化硅，并在半导体层中使用了非晶体硅。具体地，参照图3描述双栅型晶体管7的剖面结构。TFT21至32为晶体管，其中的顶部栅极电极17不是叠层结构的。

如图5中所示，TFT21的栅与漏电极连接在输入信号端IN上，而TFT21的源电极连接在TFT24的栅极电极、TFT23的栅极电极与TFT22的漏电极上。在通过它分别连接TFT24的栅极电极、TFT23的栅极电极、TFT22的漏电极及TFT21的源电极的线路中，在TFT21与TFT23、24之间生成寄生电容。在作为该线路的任选点的节点 A中，电位能按照累积在线路与TFT24之间生成的寄生电容中的电荷移位。

TFT24的漏电极连接在时钟信号输入端clk上，而TFT24的源电极连接在输出信号端OUT上。TFT23的漏电极连接在TFT26的源电极及TFT25的栅极电极上。TFT23的源电极连接在基准电压作用端SS上。在通过它分别连接TFT23的漏电极、TFT25的栅极电极与TFT26的源电极的线路中，在TFT23、25、26中生成寄生电容。作为任选点的节点E位于线路。

TFT25的漏电极连接在输出信号端OUT上，而TFT25的源电极连接在基准电压作用端SS上。TFT26的漏与栅极电极连接在恒定电压作用端DD上。TFT27的栅与漏电极连接在输入信号端IN上，而TFT27的源电极连接在TFT28的栅极电极与TFT30的漏电极上。在连接到TFT28的栅极电极、TFT27的源电极与TFT30的漏电极的线路中，在TFT27、28、30中生成寄生电容。作为任选点的节点C位于线路中。

TFT30的栅极电极连接在复位信号输入端RST上，而TFT30的源电极连接在基准电压作用端SS上。TFT28的漏电极连接在TFT22的栅极电极与TFT29的源电极上，而TFT28的源电极连接在基准电压作用端SS上。在通过它互相连接TFT22的栅极电极、TFT28的漏电极与TFT29的源电极的线路中，在TFT22、28、29中生成寄生电容。作为任选点的节点D位于线路中。

TFT22的源电极连接在基准电压作用端SS上。TFT29的漏电极连接在恒定电压作用端DD上，TFT29的栅极电极连接在TFT31的漏电极与TFT32的源电极上。在通过它互相连接TFT29的栅极电极、TFT31的漏电极与TFT32的源电极的线路中，在TFT29、31、32中生成寄生电容。作为任选点的节点B位于线路中。TFT32的漏与栅极电极一起连接在复位信号输入端RST上。TFT31的栅极电极连接在输入信号端IN上，而TFT31的源电极连接在基准电压作用端SS上。

来自前一级RS(k-1)的输出信号out(k-1)作为输入信号(此外，k表示2至n)输入，或者来自控制器3的起动信号作为输入信号(此外，k表示1)输入到TFT21的栅与漏电极。当输出信号out(k-1)或起动信号Vst具有高电平时，接通TFT21，电流从晶体管21的漏电极流向源电极，而TFT21输出高电平输出信号out(k-1)到源电极。这时，当TFT22具有断开状态时，指示从TFT21的源电极输出的高电平的输出信号out(k-1)将节点 A设定到高电平上。反之，当输出信号out(k-1)或起动信号Vst指示低电平时，TFT21具有断开状态，并且电流并不在TFT21的漏与源电极之间流动。

将恒定电压Vdd提供给TFT26的栅与漏电极。从而使TFT26恒定地具有接通状态，电流在TFT26的漏与源电极之间流动，而TFT26输出具有基本上恒定的电压Vdd的电平的信号到源电极。TFT26具有分压恒定电压Vdd的负载的功能。

当节点 A指示低电平时，TFT23具有断开状态。节点E是由从TFT26的源电极输出并具有基本上恒定电压Vdd的电平的信号设定为高电平上的。反之，当节点 A指示高电平时，TFT23具有接通状态。当电流在TFT23的漏与源电极之间流动时，TFT23将节点E的电位设定到基准电压Vss上。当节点E指示低电平时TFT25具有断开状态，而当节点E指示高电平时具有接通状态。当节点 A指示高电平时TFT24具有接通状态，而当节点A指示低电平时具有断开状态。因此，当TFT25在断开状态中时，TFT24具有接通状态。当TFT25在接通状态中时，TFT24具有断开状态。

基准电压Vss是提供给TFT25的源电极的。在接通状态中的TFT25从漏电极输出具有基准电压Vss电平(即低电平)的信号到输出信号端OUT，并输出具有低电平的信号作为级RS(k)的输出信号out(k)。当TFT25在断开状态中时，级RS(k)的输出信号out(k)指示从TFT24的源电极输出的信号的电平。

时钟信号CK1或CK2是输入到TFT24的漏电极的。当TFT24在断开状态中时，便切断输入到漏电极的时钟信号CK1或CK2的输出。

当TFT24在接通状态中，且低电平时钟信号CK1或CK2输入到TFT24的漏电极中时，TFT24输出低电平时钟信号CK1或CK2到源电极。此时，当TFT24在接通状态中时，TFT25具有断开状态。低电平时钟信号CK1或CK2是作为级RS(k)的输出信号out(k)输出的。

反之，当TFT24在接通状态中，且高电平时钟信号CK1或CK2输入到TFT24的漏电极，电荷便累积在由栅与源电极及它们之间的栅绝缘膜构成的寄生电容中。在这一情况中，由于级RS(k)的TFT21具有断开状态，引导效应使节点 A的电位上升。当节点 A的电位到达TFT24的栅饱和电压时，TFT24的源一漏电流是饱和的。从而，在接通状态中的TFT24将指示基本上与高电平时钟信号CK1或CK2相同电位的信号输出到源电极。这时，当TFT24在接通状态中时，TFT25具有断开状态。因此，作为级RS(k)的输出信号out(k)输出高电平时钟信号CK1或CK2。

当节点D在高电平中时，TFT32具有接通状态，将节点 A的电位高设到基准电压Vss上，并保持这一状态。反之，当节点D在低电平中时，TFT22具有断开状态。由于节点 A的断开状态的时段并不与这一方式中的节点D的时段重叠，并不使节点 A的线路进入浮动(floating)状态。

复位信号是输入到TFT32的漏与栅极电极中的。此外，如果级RS(k)不是哑级RS(n+2)，复位信号便是后一级RS(k+1)的输出信号out(k+1)。如果是哑级RS(n+2)，复位信号为从控制器3输出的复位信号Vrst。

当将高电平复位信号输入到TFT32的栅极电极时，便接通TFT32，而电流在TFT32的漏与源电极之间流动。从而，接通状态中的TFT32将输入到漏电极中的高电平复位信号输出到源电极。这时，当TFT31在断开状态中时，从TFT32的源电极输出的高电平复位信号使节点B进入高电平。TFT31是由输入信号接通/断开的。这便是，当将高电平输入信号输入到TFT31的栅极电极时，便将TFT31接通，并将节点B的电位设定到基准电压Vss。反之，当将低电平输入信号输入到TFT31的栅极电极中时，便断开TFT31，并能使节点B的电位进入高电平。恒定电压Vdd是提供给TFT29的漏电极的。当节点B在高电平中时，接通TFT29，并且电流在TFT29的漏与源电极之间流动。借此，TFT29将输入到漏电极的具有恒定电压Vdd的信号从漏电极输出到源电极。反之，当TFT31使节点B进入低电平时，便断开TFT29，并停止输出带有恒定电压Vdd电平的信号到源电极。

因此，从高电平复位信号输入到复位信号输入端RST时起直到高电平输入信号输入到输入信号端IN时为止，TFT29保持接通状态。反之，从高电平输入信号输入到输入信号端IN时起直到高电平复位信号输入到复位信号输入端时为止，TFT29保持断开状态。

当从TFT29的源电极输出的具有恒定电压Vdd电平的信号使TFT28在断开状态中时，节点D保持高电平，并从而接通TFT22。TFT28是由TFT27与30接通/断开的。这便是，当将高电平输入信号输入到TFT27的栅极电极中时，便接通TFT27，同时将输入到漏电极中的高电平输入信号输出到源电极。反之，当将低电平输入信号输入到TFT27的栅极电极中时，便断开TFT27。这时，当TFT30在断开状态中时，从TFT27的源电极输出的高电平输入信号使节点C进入高电平。当将高电平复位信号输入到TFT30的栅极电极中时，便接通TFT30，而电流在TFT30的漏与源电极之间流动。借此，TFT30放电累积在节点C中的电荷，并将TFT28接通。反之，当将低电平复位信号输入到TFT30的栅极电极中时，便将TFT30断开。当将高电平输入信号输入到TFT27中时，使节点C进入高电平。因此，从高电平输入信号输入到输入信号端IN时起直到高电平复位信号输入到复位信号输入端RST时为止，TFT28保持接通状态。反之，从高电平位信号输入到复位信号输入端RST时起到高电平输入信号输入到输入信号端IN时为止，TFT28保持断开状态。

从而，从输入高电平位信号时起到输入高电平输入信号为止，节点D保持高电平状态。在这一结果中，TFT22保持接通状态，并从而节点 A的线路不具有浮动状态。反之，从输入高电平输入信号时起到输入高电平复位信号时为止，节点D的保持低电平状态，而TFT22保持断开状态。

在级RS(1)至RS(n)分别输出输出信号out(1)至out(n)之后，便将来自哑级RS(n+1)的输出信号输入到级RS(n)的复位信号输入端RST中，而级RS(n)的节点 A的电位指示基准电位Vss。随后将来自哑级RS(n+2)的输出信号输入到哑级RS(n+1)的复位信号输入端RST中，而哑级RS(n+1)的节点 A的电位指示基准电位Vss。最后，当将来自控制器3的复位信号Vrst输入到哑级RS(n+2)的复位信号输入端RST中，而哑级RS(n+1)的节点 A的电位指示基准电位Vss。最后，当将来自控制器3的复位信号Vrst输入到哑级RS(n+2)的复位信号输入端RST上时，哑级RS(n+2)的节点 A的电位都指示基准电位Vss，所有级RS(1)到RS(n+2)的节点A的电热都指示参考电热Vss。而移位寄存器的一个扫描周期结束。

下面描述按照本实施例的图像拾取装置1的操作。首先参照图5与6描述顶部栅极驱动器4及底部栅极驱动器5的操作。图中，1t的时段是一个选择时段。在下面的描述中假定顶部栅极驱动器4。然而，由于顶部栅极驱动器4只在输入/输出信号的电平与定时上与底部栅极驱动器5不同，顶部栅极驱动器能用底部栅极驱动器5替代。对于底部栅极驱动器5的操作，只描述与顶部栅极驱动器4不同的部分。

此外，在下面的描述中，将作为示例描述哑级RS(n+2)以外的偶数编号的级。然而，当作为复位信号(即输出信号out(k+1))输入来自控制器3的复位信号Vrst时，哑级RS(n+2)是与其它偶数编号的级相同的。再者，在用时钟信号CK1取代输入时钟信号CK2时，即使奇数编号的级也执行与偶数编号的级相同的操作。除了输入信号(即输出信号out(k-1))为来自控制器3的起动信号Vst之外，第一级也是与其它偶数编号的级相同的。此外，如上所述，提供给顶部栅极驱动器4的各级的基准电压作用端SS的基准电压Vss的电平为-15[V]。然而，即使在基准电压Vss的电平为0[V]时，操作也基本上相同。

如图5与6所示，在定时t0之前，从后一级RS(k+1)输入到级RS(k)的复位信号输入端RST的复位信号(即输出信号out(k+1))指示高电平(即+25[V])。当复位信号在高电平中时，接通TFT32，而节点B的电位上升。当节点B的电位上升时，接通TFT29。此外，对于这一时段，TFT30是接通的，从而TFT28是断开的。因此，将具有恒定电压Vdd(即+25[V])的电平的信号输出到TFT29的源电极中，而节点D的电位上升。从而接通TFT22，而节点A的电位指示基准电压Vss(即低电平)。

然后，使复位信号进入低电平，并断开TFT30、32。然而，由于节点B保持在高电平上，TFT29保持接通状态，而电荷累积在节点D中(即节点D保持高电平)。因此，TFT22保持接通状态。在这一情况中，输入到输入信号端IN中的输入信号(即来自前一级RS(R-1)的输出信号out(k-1))不具有高电平。从而，TFT27、30、31、21在断开状态中，而节点A与C不在高电平上。

随后，在定时t0上，使输入到输入信号端IN上的输入信号进入高电平，而将TFT27、31接通。当TFT31接通时，节点B的电位下降，而断开TFT29。反之，当接通TFT27时，输入到TFT27的漏电极的高电平输入信号输出到源电极，而节点C指示高电平。当节点C的电位上升时，接通TFT28。因此，放电累积在节点D中的电荷，而断开TFT22。

此后，从定时t0起，接通TFT21，并将输入到TFT21的漏电极的高电平输入信号输出到源电极。由于TFT22是在断开状态中，从TFT21的源电极输出的高电平输入信号允许节点A的电位上升。从而接通TFT23、24。当接通TFT23时，节点E指示基准电压Vss，而TFT25断开。以这一方式，由于TFT24在接通状态而TFT25在断开状态中，通过输出信号端OUT作为级RS(k)的输出信号out(k)输出要输入到TFT24的漏电极的时钟信号CK2。

在定时t0之后并紧接在定时t1之前，前一级RS(k-1)的TFT25使级RS(k)的输入信号进入低电平，并断开TFT21、27。在这一时间中，节点C保持高电平而节点B、D保持低电平。因此，即使在使输入信号进入低电平时，TFT22保持断开状态，将节点A的电位保持在高电平中，并且TFT23、24保持接通状态。

随后，当在定时t1上使时钟信号CK2进入高电平(+25[V])且漏电流在TFT24中流动时，随着源电极的电位升高，充电由TFT24的栅与源电极及电极之间的栅绝缘膜构成的寄生电容。当引导效应允许节点 A的电位进一步上升并达到TFT24的栅饱和电压时，在TFT24的漏与源电极之间流动的电流成为饱和的。从而，从级RS(k)的输出信号端OUT输出的输出信号out(k)具有基本上与时钟信号CK2的电位相同的高电平+25[v]。在时钟信号CK2在高电平中的时段中，充电TFT24的寄生电容，而且节点 A的电位基本上达到+45至+50[V]。

随后，在定时t1之后并紧接在定时t2之前，使时钟信号CK2进入低电平(-15[V])。借此，输出信号out(k)也具有大约-15[V]的电平。此外，放电充电到TFT24的寄生电容中的电荷，而节点 A的电位下降。

接着，在定时t2上，在复位信号输入端RST中输入的复位信号达到高电平。从而接通TFT30、32。当接通TFT32时，将输入到TFT32的漏电极中的高电平复位信号输出到源电极。输出到源电极的高电平复位信号使节点B进入高电平，并接通TFT29。反之，当TFT30接通时，节点C的电位下降，并断开TFT28。

当接通TFT29时，便将具有恒定电压Vdd电平的信号输出到TFT29的源电极。这时，由于TFT28是在断开状态中，输出到TFT29的源电极并具有恒定电压Vdd的信号使节点D进入高电平。因此，接通TFT22。当接通TFT22时，使节点A进入低电平。借此，断开TFT23、24。当断开TFT24时，切断输入到TFT24的漏电极上的时钟信号CK2的输出。当断开TFT23时，将具有恒定电压Vdd电平的信号输出到TFT26的源电极，并使节点E进入高电平，接通TFT25。从而，通过输出信号端OUT作为级RS(k)的输出信号out(k)输出具有基准电压Vss电平的信号。

紧接在定时t2之后的定时t3之前，断开TFT32，并断开TFT30，但节点B在高电平中。因此，由于TFT29保持接通状态及节点D保持高电平，TFT22保持接通状态。这便是，节点D保持高电平直到输入到输入信号端IN的输入信号在下一定时t0上到达高电平为止。在这一时间中，节点 A一贯地指示基准电压Vss而不在浮动状态中。因此，从定时t2直到下一定时t0，将高电平时钟信号CK2(奇数编号的级中的时钟信号CK1)输出到级RS(k)的TFT24。即使在TFT24的栅与源极之间的寄生电容升高节点 A的电位，该电位偏移了基准电压Vss。因此，TFT24能保持在断开状态中。输出信号不受时钟信号CK2或CK1的摆动并能保持正常波形。

当操作在奇数编号的与偶数编号的级中连续地重复时，输出高电平输出信号的级连续地移位到下一级。

底部栅极驱动器5的操作基本上与顶部栅极驱动器4的操作相同。然而，从控制器3输入的时钟信号CK1、CK2的高电平为+10[V]。因此，各级RS(k)的输出信号out(k)的高电平为大约10[V]，而在这一情况中节点A的电平具有+18到+20[V]的数量级。底部栅极驱动器5的时钟信号CK1、CK2在高电平中的时段短于顶部栅极驱动器4的时钟信号CK1、CK2在高电平中的时段。

下面参照图7A至7I的示意图描述驱动图象拾取元件阵列2及拾取图象的整个操作。此外，在下面的描述中，1T的时段与一个水平时段具有相同的长度。为了简化描述，在布置在图象拾取元件阵列2中的大量双栅型晶体管7中首先考虑前三行晶体管。

首先，在从定时T1到T2的1T的时段中，如图7A中所示，顶部栅极驱动器4将+25[V]供给第一行的顶部栅线TGL，并将-15[V]供给第二与第三行(所有其它的行)的顶部栅线TGL。这便是，从顶部栅极驱动器4的级RS(1)的输出信号端OUT输出高电平输出信号，并从级RS(2)、RS(3)的输出信号端OUT输出低电平输出信号。另一方面，底部栅极驱动器5将0[V]供给所有底部栅线BGL。这便是，从底部栅极驱动器5的RS(1)至RS(3)的输出信号端OUT输出低电平输出信号。在这一时段中，使第一行双栅型晶体管7进入复位状态，并且第二与第三行双栅型晶体管7是在前一垂直时段中的读出状态结束(不影响光感测)的状态中。

随后，在从定时T2到T3的1T时段中，如图7B中所示，高电平输出信号移位到顶部栅极驱动器4的级RS(2)。而顶部栅极驱动器4将+25[V]供给第二行的顶部栅线TGL，并将-15[V]供给其它顶部栅线TGL。另一方面，底部栅极驱动器5将0[V]供给所有底部栅线BGL。在这一时段中，使第一行双栅型晶体管7进入光感测状态，使第二行双栅型晶体管7进入前一垂直时段中的读出状态结束(不影响光感测)的状态。

随后，在从定时T3到T4的1T时段中，如图7C中所示，高电平输出信号移位到顶部栅极驱动器4的级RS(3)，而顶部栅极驱动器4将+25[V]供给第三行的顶部栅线TGL，并将-15[V]供给其它顶部栅线TGL。另一方面，底部栅极驱动器5将0[V]供给所有底部栅线BGL。在这一时段中，使第一与第二行双栅型晶体管进入光感测状态，而使第三行双栅型晶体管7进入复位状态。

随后，在从定时T4到T4.5的0.5T的时段中，如图7D中所示，顶部栅极驱动器4将-15[V]供给所有顶部栅线TGL。另一方面，度部闸栅极驱动器5将0[V]供给所有底部栅线BGL。此外，检测驱动器6将+10[V]供给所有数据线DL。在这一时段中，使所有的行的双栅型晶体管7进入光感测状态。

随后，在从定时T4.5到T5的0.5T的时段中，如图7E中所示，顶部栅极驱动器4将-15[V]供给所有顶部栅线TGL。另一方面，底部栅极驱动器5将+10[V]供给第一行的底部栅线BGL，并将0[V]供给其它底部栅线BGL。这便是，从底部栅极驱动器5的级RS(1)的输出信号端OUT输出高电平信号，而从级RS(2)、RS(3)的输出信号端OUT输出低电平输出信号。在这一时段中，使第一行双栅型晶体管7进入第一或第二读出状态，而使第二与第三行双栅型晶体管7保持在光感测状态中。

此时，在第一行双栅型晶体管7中，当在光感测状态中在定时T2到T4.5的时段中以足够的光照射半导体层10时，在第二读出状态中在半导体层10中形成n沟道，因此放电对应的数据线DL上的电荷。反之，当在定时T2到T4.5的时段中没有以足够的光照射半导体层10时，在第一读出状态中夹断半导体层10中的n沟道，并因此不放电对应的数据线DL上的电荷。在定时T4.5到T5的时段中，检测驱动器6读出各数据线DL上的电位，并将电位作为第一行双栅型晶体管7检测到的图象数据DATA提供给控制器3。

随后，在从定时T5到T5.5的0.5T的时段中，如图7F中所示，顶部栅极驱动器4作用-15[V]到所有顶部栅线TGL上。另一方面，底部栅极驱动器5作用0[V]到所有底部栅线BGL上，此外检测驱动器6作用+10[V]到所有数据线DL上。这一时段中，第一行双栅型晶体管7已结束读出，而使第二与第三行双栅型晶体管7进入光感测状态。在定时T5与T5.5之间，将底部栅极驱动器5的级RS(1)的高电平输出信号输入到级RS(2)中，但输入到级RS(2)的时钟信号并不到达高电平。由于级RS(2)不输出输出信号，将0[V]提供给第二行底部栅线BGL。

随后，在从定时T5.5到T6的0.5T的时段中，如图7G中所示，顶部栅极驱动器4将-15[V]提供给所有顶部栅线TGL。另一方面，高电平输出信号移位到底部栅极驱动器5的级RS(2)，而底部栅极驱动器5将+10[V]提供给第二行底部栅线BGL，并提供0[V]给其它底部栅线BGL。在这一时段中，第一行双栅型晶体管7在结束读出状态中，第二行双栅型晶体管7在第一或第二读出状态中，而第三行双栅型晶体管7在光感测状态中。

这时，在第二行双栅型晶体管7中，当在光感测状态中的定时T3到T5.5的时段中用足够的光照射半导体层10时，在第二读出状态中的半导体层10中形成n沟道，因此放电对应的数据线DL上的电荷。反之，当在定时T3到T5.5的时段中不用足够的光照射半导体层10时，在第一读出状态中夹断半导体层10中的n沟道，并因此不放电对应的数据线DL上的电荷。在定时T5.5到T6的时段中，检测驱动器6读出各数据线DL上的电位，并将该电位作为第二行双栅型晶体管7检测到的图象数据DATA提供给控制器3。

随后，在从定时T6到T6.5的0.5T的时段中，如图7H中所示，顶部栅极驱动器4将-15[V]供给所有顶部栅线TGL。另一方面，底部栅极驱动器5提供0[V]给所有底部栅线BGL。此外，检测驱动器6提供+10[V]给所有数据线DL。在这一时段中，使第一与第二行双栅型晶体管7进入已结束读出的状态中，并使第三行双栅型晶体管7进入光感测状态中。

随后，在定时T6.5到T7的0.5T的时段中，如图7I中所示，顶部栅极驱动器4提供-15[V]给所有顶部栅线TGL。另一方面，高电平输出信号移位到底部栅极驱动器5的级RS(3)，而底部栅极驱动器5提供+10[V]给第三行底部栅线BGL，并提供0[V]给其它底部栅线BGL。在这一时段中，使第一与第二行双栅型晶体管7进入已结束读出的状态中，并使第三行双栅型晶体管7进入第一或第二读出状态。

此时，在第三行双栅型晶体管7中，当在光感测状态中的定时T4到T6.5的时段中用足够的光照射半导体层10时，在第二读出状态中的半导体层10中形成n沟道，并因此放电对应的数据线DL上的电荷。反之，当在定时T4到T6.5的时段中不用足够的光照射半导体层10时，在第一读出状态中夹断半导体层10中的n沟道，并因此不放电对应的数据线DL上的电荷。在定时T6.5到T7的时段中，检测驱动器6读出各数据线DL上的电位，并将该电位作为第三行双栅型晶体管7所检测到的图象数据DATA提供给控制器3。

当将以这一方式从检测驱动器6提供给各行的图象数据DATA提交给控制器3进行预定的处理时，便生成图象拾取对象的图象数据。

下面描述本发明的效果。本实施例的顶部栅极驱动器4或底部栅极驱动器5的级RS(k)是通过在图8中所示的级上增加TFT27至32构成的。这便是，在图8中所示的级中，复位信号输入端是直接连接在TFT22的栅极电极上的。反之，在本实施例的级RS(k)中，将TFT27至32布置在TFT22的栅极电极与复位信号输入端RST或输入信号端IN之间。

在图8中所示的级中，当复位信号变成高电平时，TFT22接通并且节点A的电位指示基准电压Vss。此后，当复位信号变成低电平时，TFT22断开，并且只要复位信号不到达下一次高电平便保持断开状态。因此，从复位信号变成低电平直到信号到达高电平，节点A的线路在浮动状态中。在这一情况中，当输入到时钟信号输入端的时钟信号到达高电平时，便充电由TFT24的栅与源电极、这两个电极之间的栅绝缘膜构成的寄生电容，而线路A的电位上升。这时，漏电流在TFT24的源与漏电极之间流动。因此，如图9中所示，在t3至t4或t5至t6中，在另一级的驱动期间，该级的TFT24受高电平时钟信号移位并导致TFT的误操作。因此，图8中所示的级所构成的驱动驱动器及包含该驱动器的图象拾取装置有时导致误操作。

反之，在本实施例中，当复位信号到达高电平时，接通TFT22，并且节点A指示基准电压Vss。此后，即使在复位信号变成低电平时，TFT22也保持接通状态。因为TFT27到32布置在级RS(k)中。此后，当输入信号到达高电平时，断开TFT22。即使在输入信号变成低电平时。TFT22保持断开状态。这时，从复位信号到达高电平起到输入信号到达高电平止(即t3与t0之间)，时钟信号到达高电平，而这时充电由TFT24的栅与源电极及电极之间的栅绝缘膜构成的寄生电容。然而，在这一时段中TFT22保持接通状态。因此，即使充电寄生电容，电荷也被TFT22放电，而节点A的电位并不上升。因此，在本实施例中，漏电流并不由于时钟信号的高电平而从TFT24流出。输出信号端OUT的电平是极微小的但并不上升。因此，防止了浪费顶部栅极驱动器4与底部栅极驱动器5的功耗，并且顶部栅极驱动器4与底部栅极驱动器5的输出信号安全地移位。

当节点A在高电平中，并且输入到TFT24的时钟信号到达高平时，节点A的电位上升，并且从输出信号端OUT输出高电平输出信号out(k)。这里，由于节点A不连接在TFT21至24以外的诸如电阻与电容器等元件上，节点A安全地上升到栅饱和电压。因此，不会导致从输出信号端OUT输出的高电平输出信号out(k)下降。因此，本实施例中的顶部栅极驱动器4与底部栅极驱动器5的输出信号安全地移位。因此，顶部栅极驱动器4与底部栅极驱动器5的操作稳定性是令人满意的。

在顶部栅极驱动器4与底部栅极驱动器5中，将来自级RS(k)的高电平时钟信号CK1、CK2作为基本上在相同电平上的级RS(k)的输出信号out(k)输出。因此，即使在各级RS(k)中不配置缓冲器时，输出信号out(k)也能连续地移位而不衰减信号电平。

[第二实施例]

下面描述作为第二实施例的图象拾取装置。第二实施例的图象拾取装置的构造基本上与第一实施例的图象拾取装置1相同。此外，在第二实施例中，顶部栅极驱动器4与底部栅极驱动器5的各级的构造与第一实施例的不同。

图10为示出第二实施例中的顶部栅极驱动器4或底部栅极驱动器5的各级RS(1)至RS(n)的电路构造的图。如图10中所示，各级包含TFT21至26作为基本构造，及TFT33、34作为附加构造。与TFT21至26相似，TFT33、34为n沟道MOS型场效应晶体管。

TFT21至26的连接构造基本上与第一实施例的相同。此外，在第一实施例中，TFT22的栅极电极连接在TFT29的源电极及TFT28的漏电极上。反之，在第二实施例中，TFT22栅极电极连接在TFT33的源电极及TFT34的漏电极上。在连接到TFT22的栅极电极、TFT33的源电极与TFT34的漏电极上的线路中，在TFT22、33、34之间生成寄生电容，并且节点F作为任选点位于线路中。

TFT33的漏与栅极电极连接在复位信号输入端RST上。此外，TFT34的栅极电极连接在输入信号端IN上，及TFT34的源电极连接在基准电压作用端SS上。

TFT21及23至26具有类似于第一实施例的TFT的功能。

当节点F在高电平中时，TFT22接通，将节点A的电位设定到基准电压Vss上，并保持该电位状态。反之，当节点F在低电平中时，TFT22断开。在TFT21与22都在断开状态中的时段中，使节点A的线路进入浮动状态，而节点A的电位能波动。

将复位信号输入到TFT33的漏与栅极电极中。在哑级RS(n+2)以外的级RS(k)中，复位信号是后一级RS(k+1)的输出信号out(k+1)。对于哑级RS(n+2)，复位信号是从控制器3输出的复位信号Vrst。

当将高电平复位信号(即输出信号out(k+1))输入到TFT33的实施例中时，TFT33接通，并且电流从漏电极流到源电极。因此，在接通状态中的TFT33从源电极输出对应的高电平复位信号。这时，当TFT34在断开状态中时，从TFT33输出的高电平复位信号使节点F进入高电平。TFF34的接通/断开状态是受输入信号控制的。这便是，当将低电平输入信号(即输出信号out(k-1))输入到TFT34的栅极电极中时，TFT34断开。断开状态中的TFT34得到能将电荷累积在节点F的线路中的状态。反之，当将高电平输入信号输入到TFT34的栅极电极中时，TFT34断开。接通状态中的TFT34将节点F的电位设定在基准电压Vss上。

下面描述按照第二实施例的图象拾取装置的操作。此外，第一实施例中的图象拾取装置1的操作只在顶部栅极驱动器4与底部栅极驱动器5的操作上与第二实施例中的图象拾取装置的操作不同。下面参照图11描述第二实施例的顶部栅极驱动器4的操作。此外，在下面的描述中，将作为示例描述除部闸栅极驱动器4的哑级RS(n+2)之外的偶数编号的级。由于其它级及底部栅极驱动器5的各级的操作基本上与顶部栅极驱动器4的偶数编号的级的操作相同，省略了它们的详细描述。

如图11中所示，在定时t0上，使输入到输入信号端IN的输入信号(即前一级RS(k-1)的输出信号out(k-1))进入高电平，而接通TFT34。当接通TFT34时，节点F指示基准电压Vss，并且断开TFT22。再者，在定时t0上，接通TFT21，并将输入到TFT21的漏电极中的高电平输入信号输出到源电极。由于TFT22在断开状态中，高电平输入信号使节点A的电位升高，接通TFT23、24，并断开TFT25。

在定时t0之后及紧接在定时t1之前，输入信号变成低电平，并断开TFT21、34。在这一情况中，节点F指示基准电压Vss。因此，即使输入信号在低电平中时，TFT22也保持断开状态，并保持节点 A中的电荷的累积状态。

随后，在定时t1上时钟信号CK2达到高电平。这时，充电由TFT24的栅与源电极及这两个电极之间的栅绝缘膜构成的寄生电容，并且引导效应进一步升高节点 A的电位。再者，当节点 A的电位到达栅饱和电压时，在TFT24的漏与源电极之间流动的电流达到饱和。从而，从级RS(k)的输出信号端OUT输出的输出信号out(k)指示与时信号CK2基本上相同的+25[V]的电位，并处于高电平中。

随后，在定时t1之后并紧接在定时t2之前，时钟信号CK2变成低电平。从而，输出信号out(k)的电平大约为-15[V]。此外，放电充电到TFT24的寄生电容中的电荷，而节点 A的电位下降。

随后，在定时t2上，输入到复位信号输入端RST的复位信号(即后一级RS(k+1)的输出信号out(k+1))到达高电平。借此接通TFT33。当TFT33接通时，便将输入到TFT33的漏电极中的高电平复位信号输出到源电极。响应输出到源电极的高电平复位信号，在节点F中累积电荷，而节点F的电位达到高电平。当在节点F中累积了电荷时，接通TFT22。当接通TFT22时，节点 A指示基准电压Vss，并借此断开TFT23、24。当TFT24断开时，便切断输入到漏电极中的时钟信号CK2的输出。当断开TFT23时，便将具有恒定电压Vdd电平的信号输出到TFT23时，便将具有恒定电压Vdd电平的信号输出到TFT26的源电极，节点E到达高电平，接通TFT25，并借此从输出信号端OUT将具有基准电压Vss电平的信号作为级RS(k)的输出信号out(k)输出。

在定时t2之后并紧接在定时t3之前，当复位信号变成低电平时，断开TFT33。在这一情况中，由于TFT34在断开状态中，累积在节点F中的电荷的状态得以保持，并且节点F保持高电平。从而，TFT22保持接通状态。再者，TFT22保持断开状态，直到输入信号下一次到达高电平为止。

当在奇数编号与偶数编号的两种级中连续地重复这一操作时，输出高电平输出信号的级接连不断地移位到下一级。

如上所述，即使在第二实施例中，也与第一实施例相似，从输入高电平复位信号时起到输入高电平输入信号为止，节点F的电位保持高电平状态，并借此TFT22保持接通状态。反之，从输入高电平输入信号时起到输入高电平复位信号为止，节点F保持低电平，并且TFT22保持断开状态。因此，从输入高电平复位信号时起到输入高电平输入信号为止，即使将高电平时钟信号输入到TFT24中，节点 A的电位也不上升。因此，即使在第二实施例中，由于时钟信号的高电平而截止漏电流从TFT24流出。输出信号端OUT的电平是微小的但并不上升。

[第三实施例]

下面描述作为第三实施例的图象拾取装置。第三实施例的图象拾取装置的构造基本上与第一实施例的图象拾取装置1相同。此外，在第三实施例中，顶部栅极驱动器4与底部栅极驱动器5的各级的构造与第一实施例的不同。

图12为示出顶部栅极驱动器4或底部栅极驱动器5的各级RS(1)至RS(n)的电路构造的图。如图12中所示，各级包含TFT41至46作为基本构造，及电容器(电容)47作为附加构造。TFT41对应于第一实施例中的TFT21，TFT42对应于TFT22，TFT43对应于TFT23，TFT44对应于TFT24，TFT45对应于TFT25，及TFT46对应于TFT26。与TFT21至26相同，TFT41至46为n沟道MOS型场效应晶体管。

TFT41至46的连接构造基本上与第一实施例的相同。此外，在第一实施例中，TFT22的栅极电极连接在TFT29的源电极与TFT28的漏电极上。反之，在第三实施例中，TFT42的栅极电极连接在复位信号输入端RST上。再者，电容器47的一极连接在输出信号端OUT上，而其另一极则连接在连接到TFT41的源电极、TFT42的漏电极、TFT43的栅极电极及TFT44的栅极电极的线路上。

TFT41及43至46的功能类似于TFT21及23至26的功能。

当输入到TFT42的栅极电极中的复位信号到达高电平时，TFT42接通，并将节点 A的电位设定到基准电压Vss上。反之，当输入到TFT42的栅极电极中的复位信号变成低电平时，TFT42断开，并使节点 A进入浮动状态。

这时，当图12的节点 A在浮动状态中时，在具有节点 A作为一端的时钟信号电位侧上的电容Cp1是节点 A与时钟信号CK1或CK2的线路之间的寄生电容与节点 A与TFT44之间的寄生电容之和。当节点 A在浮动状态中时，在具有节点 A作为一端的基准电压Vss侧上的电容Cp2是节点 A与基准电压Vss之间的寄生电容、节点 A与TFT41、42、43之间的寄生电容及电容器47的电容之和。此外，在具有节点 A作为一端的恒定电压Vdd侧上的电容Cp3是节点 A与恒定电压Vdd的线路之间的寄生电容。因此，当节点 A在浮动状态中并将高电平时钟信号CK1或CK2输入到TFT44时，能用下式(1)表示节点 A的电位Vf：

Vf＝{Ca×Vdd+(Cb+Cc)×Vss}/(Ca+Cb+Cc)    (1)

这便是，当本实施例的TFT41至46的设定值等于图8的TFT21至46的设定值时，本实施例的值Cb比在图8中的节点 A处于浮动状态期间的具有节 A作为一端的基准电压侧上电容大电容器47的电容。因此，在浮动期间，能降低被高电平时钟信号CK移位的节点 A的电压Vf。

下面描述按照第三实施例的图象拾取装置的操作。此外，第一实施例中的图象拾取装置1的操作只在顶部栅极驱动器4与底部栅极驱动器5的操作中与第三实施例中的图象拾取装置的操作不同。下面参照图13描第三实施例的顶部栅极驱动器4或底部栅极驱动器5的操作。此外，下面作为示例描述除哑级RS(n+2)外的顶部栅极驱动器4的偶数编号的级。由于顶部栅极驱动器4的其它级及底部栅极驱动器5的各级的操作基本上与除哑级RS(n+2)之外的顶部栅极驱动器4的偶数编号的级的操作相同，省略了它们的详细描述。

在定时t0上，使输入到输入信号端IN的输入信号(即前一级RS(R-1)的输出信号out(k-1)进入高电平，而接通TFT41。当接通TFT41时，使将输入到TFT41的漏电极的高电平输入信号输出到源电极。在这一情况中，输入到复位信号输入端RST的复位信号(后一级RS(k+1)的信号out(k+1))在低电平中，TFT42在断开状态中。因此，在定时t0上，由于从TFT41的源电极输出的高电平输入信号，节点 A的电位上升。当节点 A的电位上升时，接通TFT43、44。当接通TFT43时，节点E的电位指示基准电压Vss，并断开TFT45。由于在这一方式中TFT44与45在接通状态中，从输出信号端OUT作为级RS(k)的输出信号out(k)输出输入到TFT44的漏电极中的低电平时钟信号。

在定时t0之后并在定时t1之前，输入信号变成低电平，而断开TFT41。也在这一情况中，由于复位信号在低电平中，TFT42在断开状态中并将电荷累积在节点 A的线路中。

随后，在定时t1中时钟信号CK2到达高电平。这时，充电由TFT44的栅与源电极及这两个电极之间的栅绝缘膜构成的寄生电容，并且引导效应进一步升高节点 A的电位。此外，当节点 A的电位到达TFT44的栅饱和电压时，在TFT44的漏与源电极之间流动的电流是饱和的。从而，从极RS(k)的输出信号端OUT输出的输出信号out(k)指示基本上与时钟信号CK2相同的+25[V]的电位，并且在高电平中。此外，当从输出信号端OUT输出高电平输出信号out(k)时，作为电容器47的输出信号端OUT的一极的电位与时钟信号CK2的电平(+25[V])相同，并且作为电容器47的节点 A的线路侧的另一极的电位与节点 A的电位相同。

接着，在定时t1之后并紧接在定时t2之前，时钟信号CK2变成低电平。从而，输出信号out(k)的电平为大约-15[V]。此外，放电充电到TFT44的寄生电容中的电荷，而节点 A的电位下降。

随后，在定时t2上，输入到复位信号输入端RST中的复位信号到达高电平。借此接通TFT42。当接通TFT42时，节点 A的电位指示基准电压Vss，并借此断开TFT43、44。当断开TFT44时，切断输入到漏电时钟信号的输出。当断开TFT43时，便将具有恒定电压Vdd电平的信号输出到TFF46的源电极，而节点E的电位上升。当节点E的电位上升时，接通TFT45，并借此从输出信号端OUT作为级RS(k)的输出信号out(k)输出具有基准电压Vss电平的信号。此外，由于TFT45在接通状态中，在输出信号端OUT侧上的电容器47的一极的电位与基准电压Vss的电平相同(-15[V])。

在定时t2之后并紧接在定时t3之前，当复位信号变成低电平时，断开TFF42。从而，TFT42在断开状态中，并使节点 A的线路进入浮动状态。

当在奇数编号与偶数编号的级中连续地重复这一操作时，输出高电平输出信号的级连续地移位到下一级。

下面描述第三实施例的效果。图14为示出作为比较性示例的顶部栅极驱动器或底部栅极驱动器的一级的构造的电路图。这便是在该比较性示例中的各级中，替代第三实施例中的级RS(k)的电容器47，配置了电容器48。电容器48的一极连接在TFT41的源电极、TFT42的漏电极、TFT43的栅极电极及TFT44的栅极电极上。电容器48的另一极连接在基准电压作用端SS上。

在图14中所示的级中，由于电容器48的另一极连接在基准电压作用端SS上，电容器48具有不断地调节累积在恒定地具有节点 A的线路作为一极的电容中的电荷量及稳定节点 A的电位的功能。因此，即使在时钟信号到达高电平(对应于图13的t3至t4、t5至t6)时，电容器48抑制节点 A的电位上升。然而，紧接在将电荷累积在具有节点 A的线路作为一极的电容中之后，时钟信号到达高电平(对应于图13的t1至t2)。即使在这一情况中，电容器48也抑制节点 A的电位上升。因此，在t1与t2之间，来自该级的输出信号端OUT的输出信号的电平低于时钟信号的高电平，并且在一些情况中顶部栅极驱动器或底部栅极驱动器的输出信号并不完全移位。

另一方面，按照第三实施例，当TFT44在接通状态中时(从输入信号到达高电平时起到复位信号到达高电平时为止，即在t0与t2之间)，TFT45在断开状态中。因此，在输出信号端OUT侧上的电容器47的一极的电位基本上与时钟信号的电平相同。因此，当TFT44在接通状态中时，电容器47并不工作以便稳定节点A的电位。因此，在第三实施例中，在t1与t2之间，来自级RS(k)的输出信号端OUT的输出信号的电平基本上与时钟信号的高电平相同。这便是，第三实施例中的各级RS(k)的输出信号out(k)的高电平高于图14中的输出信号的高电平，并且第三实施例中的顶部栅极驱动器4与底部栅极驱动器5的输出信号安全地移位。

在第三实施例中，当TFT44在断开状态中时(从复位信号到达高电平时起到输入信号到达高电平为止，即在t2与t0之间)，TFT45在接通状态中，并因而电容器47的一极的电位基本上与基准电压Vss的电平相同。因此，当TFT44在断开状态中时，电容器47调节累积在具有节点 A的线路作为一极的电容中的电荷量，并进行工作以便稳定节点 A的电位。因此，即使在t2与t0之间时钟信号到达高电平时，电容器47也抑制节点 A的电位上升。从而，漏电流并不从TFT44出，而输出信号端OUT的电平是微小的但不上升。因此，防止浪费顶部栅极驱动器4与底部栅极驱动器5的功耗，并且顶部栅极驱动器4与底部栅极驱动器5的输出信号安全地移位。

[第四实施例]

下面描述作为第四实施例的图象拾取装置。用在第四实施例的图象拾取装置中的顶部栅极驱动器4或底部栅极驱动器5的各级除了第三实施例中各级的构造之外还包含电容器48，如图15中所示。电容器48的一极连接在基准电压作用端SS上。电容器48的另一极连接在TFT41的源电极、TFT42的漏电极、TFT43的栅极电极、TFT44的栅极电极及电容器47的另一极上。由于电容器48的一极连接在具有恒定电位的基准电压作用端SS上，电容器48调节累积在具有节点 A的线路作为一极的电容中的电荷量，并进行工作以便稳定节点 A的电位。此外，由于配置了电容器47，产生类似于第三实施例的效果。

[第五实施例]

下面描述作为第五实施图象拾取装置。包含在第五实施例的图象拾取装置中的顶部栅极驱动器4或底部栅极驱动器5的各级除了第三实施例中各级的构造之外还使用电容器49，如图16中所示。电容器49的一极连接在恒定电压作用端DD上。电容器49的另一极连接在TFT41的源电极、TFT42的漏电极、TFT43的栅极电极、TFT44的栅极电极及电容器47的另一极上。由于电容器的一极连接在具有恒定电位的恒定电压作用端DD上，电容器49调节累积在具有节点 A的线路作为一极的电容中的电荷量，并进行工作以便稳定电容A的电位。此外，由于配置了电容器47，产生类似于第三实施例的效果。

[第六实施例]

下面描述作为第六实施例的图象拾取装置。第六实施例的图象拾取装置中的顶部栅极驱动器4或底部栅极驱动器5的各级除了第三实施例中的各级的构造之外还包含电容50，如图17中所示。电容器50的一极接地。电容器50的另一极连接在TFT41的源电极、TFT42的漏电极、TFT43的栅极电极、TFT44的栅极电极及电容器47的另一极上。由于电容器50的一极是接地的并具有恒定的电位，电容器50调节累积在具有节点 A的线路作为一级的电容中的电荷量，并进行工作以便稳定节点 A的电位。然而，由于设置了电容器47，产生类似于第三实施例的效果。

[第七实施例]

下面描述作为第七实施例的图象拾取装置。第七实施例的图象拾取装置中的顶部栅极驱动器4或底部栅极驱动器5的各级除了第四实施例中的各级的构造(图15)之外还包含电容器49(如图16中所示)，如图18中所示。电容器49的一极连接在恒定电压作用端DD上。电容器49的另一极连接在TFT41的源电极，TFT42的漏电极、TFT43的栅极电极、TFT44的栅极电极及电容器47的另一极上。

[第八实施例]

下面描述作为第八实施例的图象拾取装置。包含在第八实施例的图象拾取装置中的顶部栅极驱动器4或底部栅极驱动器5的各级除了第四实施例中各级的构造(图15)之外还包含电容器50(如图17中所示)，如图19中所示。电容器50的一极接地。电容器50的另一极连接在TFT41的源电极、TFT42的漏电极、TFT43的栅极电极、TFT44的栅极电极、电容器47的另一极及电容器48的另一极上。

[第九实施例]

下面描述作为第九实施例的图象拾取装置。第九实施例的图象拾取装置中的顶部栅极驱动器4或底部栅极驱动器5的各级除了第五实施例中各级的构造(图16)之外，还包含电容器50，如图20中所示。电容器50的一极接地。电容器50的另一极连接在TFT41的源电极、TFT42的漏电极、TFT43的栅极电极、TFT44的栅极电极、电容器47的另一极及电容器49的另一极上。

[第十实施例]

下面描述作为第十实施例的图象拾取装置。第十实施例的图象拾取装置中的顶部栅极驱动器4或底部栅极驱动器5的各级除了第七实施例中各级的构造(图18)之外，还包含电容器50，如图21中所示。电容器50的一极接地。电容器50的另一极连接在TFT41的源电极、TFT42的漏电极、TFT43的栅极电极、TFT44的栅极电极、电容器47的另一极、电容器48的另一极及电容器49的另一极上。

对于第四至第十实施例中的上述图象拾取装置，除了顶部栅极驱动器4与底部栅极驱动器5的各级以外的构造类似于第三实施例中的图象拾取装置的构造。

本发明不限于上述实施例，并能在设计上各式各样地改进与改变而不脱离发明的。例如，在这些实施例中，本发明的电子装置是应用在图象拾取装置上的，但也可应用在诸如显示器等其它装置上。例如，当将按照本发明的电子装置应用在液晶显示器上时，如图22中所示，液晶显示器60包含用于显示图象的液晶显示元件61、用于驱动液晶显示元件61的栅极驱动器62与漏极驱动器63、及用于控制整个液晶显示器60的控制器64。

液晶显示元件61包含阵列基板、布置在阵列基板上的矩阵中的象素电极、布置在阵列基板上的矩阵中并对应于各自的象素电极的大量TFT63、布置在阵列基板对面的对面基板、密封在阵列基板与对面基板之间的液晶层、以及布置在对面基板的表面上与阵列基板相反的侧上的公共电极。各TFT65的栅极电极连接在栅极线g1上，其漏电极连接在漏极线上(此后称作数据线d1)，以及其源电极连接在象素电极上。将基准电压提供给公共电极。在各象素电极与公共电极之间形成象素电容66。各TFT65用作在对应的象素电容中累积电荷的开关元件。在累积了电荷的象素电容或所有象素电容66中的电容中，液晶产生感应(朝向改变)，而在未累积电荷的象素电容中，液晶不产生感应(朝向改变)。光透过已产生感应的液晶，而不透过未产生感应的液晶。借此，液晶显示元件61控制透过液晶层的光量及显示图象。

栅极驱动器62是应用在第一至第十实施例中的顶部栅极驱动器4与底部栅极驱动器5上的任何一种移位寄存器。栅极驱动器62响应来自控制器3的控制信号Gcnt连续地提供预定电压给g1。

漏极驱动器63向应来自控制器64的控制信号Dcut连续地从控制器3取图象数据data。在累积了一行图象数据时，漏极驱动器63响应来自控制器64的控制信号Dcut输出数据到数据线DL，并接通连接在按照栅极驱动器62选择的数据线g1上的TFT65。借此，将电荷累积在象素电容66中。

当将图象显示在液晶显示器60中的液晶显示元件61上时，首先，栅极驱动器62从对应于要写入图象数据的行的栅极线g1的级输出高电平信号，及接通该行的TFT65。在接通该行的TFT65的定时中，漏极驱动器63将对应于累积的图象数据的电压输出到数据线DL上，并通过接通状态中的TFT65在象素电容66中累积电荷。通过重复上述操作，对应于各象素电容66的液晶的朝向状态改变，而将图象显示在液晶显示元件61上。

在上述实施例中，将按照本发明的移位寄存器应用在用于驱动栅极驱动器62及液晶显示元件61的驱动器上，但也能应用在其它用途上。例如，当在数据处理装置中将串行数据转换成并行数据时，也能应用按照本发明的移位寄存器。此外，TFT26、46为晶体管，但也可以是晶体管以外的诸如电阻器等负载。

此外，在上述实施例中，各级的所有晶体管具有n沟道型，但也可具有P沟道型。在这一情况中，各信号具有反向电位。

如上所述，按照本发明，从前一级将具有预定电平的输出信号输入到本级时起直到从后一级将具有预定电平的输出信号输入到本级为止，不降低时钟信号的电平，能作为本级的输出信号输出时钟信号。反之，从后一级将具有预定电平的输出信号输入到本级时起直到从前一级将具有预定电平的输出信号输入到本级为止，不输出具有由于晶体管的寄生电容而被时钟信号升高的电平的输出信号。

熟悉本技术的人容易掌握附加的优点与改型。因此，本发明在其广义方面不限于这里所示与描述的特定细节与代表性实施例。从而，可作出各种修改而不脱离由所附的权利要求及它们的等效物所定义的总的发明概念的精神或范围。

Claims (17)

1、一种包括多级并连续地从各级输出具有预定电平的输出信号的移位寄存器，其中各级包括：

第一晶体管，具有控制端，并且当将具有预定电平的输出信号输入到该控制端中时，便通过另一端输出从前一级输入到一端中的输出信号；

第二晶体管，具有连接在所述第一晶体管的另一端上的控制端，由输入到一端中的时钟信号在具有该控制端及所述第一晶体管的另一端之间的线路作为一极的电容中累积电荷，并通过另一端作为该级的输出信号输出来自一端的时钟信号；以及

电位保持部件，当从后一级输入具有预定电平的输出信号时将所述线路的电位移位到预定电平，并将所述线路的电位保持在预定电平上直到从前一级输入具有预定电平的输出信号为止。

2、按照权利要求1的移位寄存器，其中所述电位保持部件包括：

第三晶体管，具有控制端，并在接通状态中将所述线路的电位移位到预定电平上；

第四晶体管，具有控制端，响应来自后一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为接通电压输出到所述第三晶体管的控制端，并响应来自前一级的输出信号停止对所述第三晶体管的控制端的接通电压的输出；以及

第五晶体管，具有控制端，响应来自前一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到所述第三晶体管的控制端，并响应来自下一级的输出信号停止对所述第三晶体管的控制端的断开电压的输出。

3、按照权利要求2的移位寄存器，其中所述电位保持部件包括：

第六晶体管，具有控制端，并响应来自下一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为接通电压输出到所述第四晶体管的控制端。

4、按照权利要求2的移位寄存器，其中所述电位保持部件包括：

第七晶体管，具有控制端，并响应来自前一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到所述第四晶体管的控制端。

5、按照权利要求2的移位寄存器，其中所述电位保持部件包括：

第八晶体管，具有控制端，并响应来自前一级的输出信号通过另一端将输入到一端中的具有预定电平的信号作为接通电压输出到所述第五晶体管的控制端。

6、按照权利要求2的移位寄存器，其中所述电位保持部件包括：

第九晶体管，具有控制端，并响应来自后一级的输出信号，通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到所述第五晶体管的控制端。

7、按照权利要求1的移位寄存器，其中所述电位保持部件包括：

第三晶体管，具有控制端，并在接通状态中将所述线路的电位移位到该预定电平；

第十晶体管，具有控制端，并响应来自后一级的输出信号，通过另一端将输入到一端中的具有预定电平的信号作为接通电压输出到所述第三晶体管的控制端；以及

第十一晶体管，具有控制端，并响应来自前一级的输出信号，通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到所述第三晶体管的控制端。

8、按照权利要求1的移位寄存器，还包括：

第十二晶体管，具有控制端，并当提供第一电压给该控制端时，通过另一端将输入到一端的第二电压作为该级的输出信号输出。

9、按照权利要求8的移位寄存器，还包括：

第十三晶体管，响应从所述第一晶体管的另一端输出到所述线路的输出信号，输出断开电压到所述第十二晶体管的控制端。

10、按照权利要求8的移位寄存器，还包括：

第十四晶体管，具有控制端，并通过另一端将输入到一端中的所述第一电压输出到所述第十二晶体管的所述控制端。

11、一种电子装置，包括：

包括多级的移位寄存器，所述级包括：

第一晶体管，具有控制端，并在将具有预定电平的输出信号输入到该控制端中时，通过另一端将从前一级输入到一端中的输出信号输出；

第二晶体管，具有连接在所述第一晶体管的另一端上的控制端，由输入到一端中的时钟信号在具有该控制端与所述第一晶体管的另一端之间的线路作为一极的电容中累积电荷，并通过另一端作为该级的输出信号输出来自一端的时钟信号；

第三晶体管，具有控制端，并在接通状态中将所述线路的电位移位到预定电平；

第四晶体管，具有控制端，并响应来自后一级的输出信号，通过另一端将输入到一端中的具有预定电平的信号作为接通电压输出到所述第三晶体管的所述控制端；以及

第五晶体管，具有控制端，并响应来自前一级的输出信号，通过另一端将输入到一端中的具有预定电平的信号作为断开电压输出到所述第三晶体管的控制端；以及

由从所述移位寄存器的各级输出的输出信号驱动的受驱动元件。

12、按照权利要求11的电子装置，其中所述受驱动元件包含图象拾取元件：

13、按照权利要求11的电子装置，其中所述受驱动元件包含双栅型晶体管。

14、一种包括多级并连续地从各级输出具有预定的输出信号的移位寄存器，各级包括：

第一晶体管，当从前一级将具有预定电平的输出信号输入到控制端中时，通过另一端输出从前一级输入到一端中的输出信号；

第二晶体管，其控制端连接在所述第一晶体管的另一端上，并且它由输入到一端中的时钟信号在具有控制端与所述第一晶体管的另一端之间的线路作为一极的电容中累积电荷，及通过另一端作为该级的输出信号输出来自一端的时钟信号；

第三晶体管，具有控制端，并在从第一电压线路将第一电压提供给该控制端时，通过另一端作为该级的输出信号输出输入到一端中的第二电压；

第四晶体管，响应从所述第一晶体管的另一端输出到所述线路的输出信号，输出断开电压到所述第三晶体管的控制端；

第五晶体管，响应来自后一级的具有预定电平的输出信号将所述线路的电位移位到预定电平上；以及

配置在所述线路与所述第二晶体管的另一端之间的电容器。

15、按照权利要求14的移位寄存器，其中所述各级包括：

配置在所述线路与提供所述第二恒定电压的第二恒定电压线路之间的第二电容器。

16、按照权利要求14的移位寄存器，其中所述各级包括：

配置在所述线路与所述第一恒定电压线路之间的第三电容器。

17、一种电子装置，包括：

包括多级的移位寄存器，各级包括：

第一晶体管，当从前一级将具有预定电平的输出信号输入到控制端中时，通过另一端输出从前一级输入到一端中的输出信号；

第二晶体管，具有连接在所述第一晶体管的另一端上的控制端，并由输入到一端中的时钟信号在具有该控制端与所述第一晶体管的另一端之间的线路作为一极的电容中累积电荷，及通过另一端作为该级的输出信号输出来自一端的时钟信号；

第三晶体管，具有控制端，并在从第一电压线路将第一电压提供给该控制端时，通过另一端作为该级的输出信号输出输入到一端中的第二电压；

第四晶体管，响应从所述第一晶体管的另一端输出到所述线路的输出信号，输出断开电压到所述第三晶体管的控制端；

第五晶体管，响应来自后一级的具有预定电平的输出信号，将所述线路的电位移位到预定电平上；以及

配置在所述线路与所述第二晶体管的另一端之间的电容器；以及

由从所述移位寄存器的各级输出的输出信号驱动的受驱动元件。

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