KR101752640B1 - 반도체장치 - Google Patents

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KR101752640B1
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아쓰시 우메자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 회로의 오동작을 저감함으로써 표시 품질의 향상을 꾀한다. 제1트랜지스터 내지 제3트랜지스터, 및 제1신호선내지 제4신호선을 갖는 복수의 펄스 출력 회로로 구성되는 구동회로에 있어서, 제1신호선에는, 제1의 클록 신호가 공급되고, 제2신호선에는, 전단신호가 공급되고, 제3신호선에는, 제2의 클록 신호가 공급되며, 제4신호선으로부터, 출력 신호를 출력하고, 제1의 클록 신호와, 제2의 클록 신호의 듀티비가 다른 것으로 하고, 전단신호가 L신호로부터 H신호로 전환할 때까지의 기간보다, 제1의 클록 신호가 H신호로부터 L신호로 전환되고나서 제2의 클록 신호가 L신호로부터 H신호로 전환할 때까지의 기간을 길게 한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치, 표시장치, 액정표시장치, 발광 장치, 그것들의 구동방법, 또는 그것들을 생산하는 방법에 관한 것이다. 특히, 화소부와 같은 기판에 형성되는 구동회로를 갖는 반도체장치, 표시장치, 액정표시장치, 발광 장치, 또는 그것들의 구동방법에 관한 것이다. 또는, 해당 반도체장치, 해당 표시장치, 해당 액정표시장치, 또는 해당 발광 장치를 갖는 전자기기에 관한 것이다.
최근, 표시장치는, 액정 텔레비전 등의 대형 표시장치의 증가로, 활발하게 개발이 진척되고 있다. 특히, 비단결정 반도체로 구성되는 트랜지스터를 사용하고, 화소부와 같은 기판에 게이트 드라이버등의 구동회로를 구성하는 기술은, 비용의 저감, 신뢰성의 향상에 크게 공헌하기 때문에, 활발하게 개발이 진척되고 있다(특허문헌1을 참조).
일본국 공개특허공보 특개2006-293299호
본 발명의 일 형태는, 회로의 오동작을 저감함으로써 표시 품질의 향상을 꾀하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 신호의 왜곡 또는 지연을 저감하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 트랜지스터의 특성열화를 억제하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 트랜지스터의 채널 폭을 작게 하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 배치 면적을 작게 하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 표시장치의 프레임을 좁게 하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 표시장치를 고선명으로 하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 비용을 저감하는 것을 과제로 한다. 또한, 이것들의 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 상기의 과제의 모두를 해결할 필요는 없는 것으로 한다.
본 발명의 일 형태는, 제1트랜지스터 내지 제3트랜지스터, 및 제1신호선 내지 제4신호선에 접속하는 제1단자 내지 제4단자를 갖는 복수의 펄스 출력 회로로 구성되는 구동회로와, 액정소자를 포함하는 화소를 갖고, 구동회로에 있어서, 제1트랜지스터는, 제1단자가 제1신호선에 전기적으로 접속되고, 제2단자가 제4신호선에 전기적으로 접속되고, 제2트랜지스터는, 게이트 및 제1단자가 제3신호선에 전기적으로 접속되고, 제3트랜지스터는, 제1단자가 제3신호선에 전기적으로 접속되고, 게이트가 제2신호선에 전기적으로 접속되고, 제1트랜지스터의 게이트와 제2트랜지스터의 제2단자와 제3트랜지스터의 제2단자가 서로 전기적으로 접속되어 있는 액정표시장치의 구동방법이며, 제1신호선에는 제1의 클록 신호가 공급되고, 제2신호선에는 제2의 클록 신호가 공급되고, 제3신호선에는 전단(前段)신호가 공급되고, 제4신호선으로부터 출력 신호를 출력하고, 제1의 클록 신호와, 제2의 클록 신호의 듀티비가 다른 액정표시장치다.
본 발명의 일 형태에 있어서, 전단신호가 L신호로부터 H신호로 전환할 때까지의 기간보다, 제1의 클록 신호가 H신호로부터 L신호로 전환되고나서 제2의 클록 신호가 L신호로부터 H신호로 전환할 때까지의 기간을 길게 하는 액정표시장치로 해도 된다.
본 발명의 일 형태에 있어서, 구동회로는, 제어회로, 제1단자가 제4신호선에 전기적으로 접속되고, 제2단자가 저전원전위를 공급하는 배선에 전기적으로 접속된 제4트랜지스터, 및 제1단자가 제1트랜지스터의 게이트와 제2트랜지스터의 제2단자와 제3트랜지스터의 제2단자가 서로 전기적으로 접속된 노드에 전기적으로 접속되고, 제2단자가 저전원전위를 공급하는 배선에 전기적으로 접속된 제5트랜지스터를 갖고, 제어회로는, 제1트랜지스터의 게이트와 제2트랜지스터의 제2단자와 제3트랜지스터의 제2단자가 서로 전기적으로 접속된 노드의 전위에 따라, 제4트랜지스터의 게이트 및 제5트랜지스터의 게이트의 전위를 제어하는 액정표시장치로 해도 된다.
본 발명의 일 형태에 있어서, 제1트랜지스터 내지 제5트랜지스터는, 같은 극성의 트랜지스터인 액정표시장치로 해도 된다.
본 발명의 일 형태에 있어서, 홀수단의 펄스 출력 회로의 제1단자에는 제1의 클록 신호, 제2단자에는 제2의 클록 신호가 공급되고 있고, 짝수단의 펄스 출력 회로의 제1단자에는 제3의 클록 신호, 제2단자에는 제4의 클록 신호가 공급되는 액정표시장치로 해도 된다.
또한, 스위치로서는, 여러가지 형태의 스위치를 사용할 수 있다. 스위치의 일례로서는, 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는, 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다. 스위치의 일례로서는, 트랜지스터(예를 들면, 바이폴러트랜지스터, MOS트랜지스터등), 다이오드(예를 들면, PN다이오드, PIN다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal)다이오드, MIS(Metal Insulator Semiconductor)다이오드, 다이오드 접속의 트랜지스터등), 또는 이것들을 조합한 논리회로등이 있다. 기계적인 스위치의 일례로서는, 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(마이크로·일렉트로·기계적·시스템)기술을 사용한 스위치가 있다. 그 스위치는, 기계적으로 움직이는 것이 가능한 전극을 갖고, 그 전극이 움직임으로써, 도통과 비도통을 제어해서 동작한다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 그 트랜지스터는 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특별하게 한정되지 않는다.
또한, 스위치로서, N채널형 트랜지스터와 P채널형 트랜지스터의 양쪽을 사용하고, CMOS형태의 스위치를 사용해도 된다.
또한, 표시 소자, 표시 소자를 갖는 장치인 표시장치, 발광소자, 및 발광소자를 갖는 장치인 발광 장치는, 여러가지 형태를 사용하는 것, 또는 여러가지 소자를 가질 수 있다. 표시 소자, 표시장치, 발광소자 또는 발광 장치의 일례로서는, EL(electroluminescence)소자(유기물 및 무기물을 포함하는 EL소자, 유기EL소자, 무기EL소자), LED(백색LED, 적색LED, 녹색LED, 청색LED등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자방출소자, 액정소자, 전자 잉크, 전기영동소자, 그레이팅 라이트밸브(GLV), 플라즈마 디스플레이 패널(PDP), 디지털 마이크로 미러 디바이스(DMD), 압전 세라믹 디스플레이, 카본 나노튜브 등, 전기자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율등이 변화되는 표시 매체를 갖는 것이 있다. EL 소자를 사용한 표시장치의 일례로서는, EL디스플레이등이 있다. 전자방출소자를 사용한 표시장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display)등이 있다. 액정소자를 사용한 표시장치의 일례로서는, 액정 모니터(투과형 액정 모니터, 반투과형 액정 모니터, 반사형 액정 모니터, 직시형 액정 모니터, 투사형 액정 모니터)등이 있다. 전자 잉크 또는 전기영동소자를 사용한 표시장치의 일례로서는, 전자 페이퍼등이 있다.
액정소자의 일례로서는, 액정의 광학적 변조 작용에 의해 빛의 투과 또는 비투과를 제어하는 소자가 있다. 그 소자는 한 쌍의 전극과 액정층으로 구조되는 것이 가능하다. 또한, 액정의 광학적 변조 작용은, 액정에 걸리는 전계(가로방향의 전계, 세로방향의 전계 또는 경사 방향의 전계를 포함한다)에 의해 제어된다. 또한, 구체적으로는, 액정소자의 일례로서는, 네마틱 액정, 콜레스테릭 액정, 스멕칭 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 플라즈마 어드레스 액정(PALC), 바나나형 액정등을 들 수 있다. 또한, 액정의 구동방식으로서는, TN(Twisted Nematic)모드, STN(Super Twisted Nematic)모드, IPS(In-Plane-Switching)모드, FFS(Fringe Field Switching)모드, MVA(Multi-domain Vertical Alignment)모드, PVA(Patterned Vertical Alignment)모드, ASV(Advanced Super View)모드, ASM(Axially Symmetric aligned Micro-cell)모드, OCB(Optically Compensated Birefringence)모드, ECB(Electrically Controlled Birefringence)모드, FLC(Ferroelectric Liquid Crystal)모드, AFLC(AntiFerroelectric Liquid Crystal)모드, PDLC(Polymer Dispersed Liquid Crystal)모드, 게스트 호스트모드, 블루상(Blue Phase)모드등이 있다. 다만, 이것에 한정되지 않고, 액정소자 및 그 구동방식으로서 여러가지 것을 사용할 수 있다.
또한, 트랜지스터로서, 여러가지 구조의 트랜지스터를 사용할 수 있다. 따라서, 사용하는 트랜지스터의 종류에 한정은 없다. 트랜지스터의 일례로서는, 비정질 실리콘, 다결정 실리콘, 미결정(마이크로 크리스탈, 나노 크리스탈, 세미아모퍼스라고도 말한다) 실리콘등으로 대표되는 비단결정 반도체막을 갖는 박막트랜지스터(TFT)등을 사용할 수 있다.
또한, 트랜지스터의 일례로서는, ZnO, a-InGa ZnO, SiGe, GaAs, IZO, ITO, SnO, TiO, AlZnSnO(AZTO)등의 화합물반도체 또는 산화물반도체를 갖는 트랜지스터 또는, 이것들의 화합물반도체 또는 산화물반도체를 박막화한 박막트랜지스터등을 사용할 수 있다. 이것들에 의해, 제조 온도를 낮게 할 수 있으므로, 예를 들면 실온에서 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 내열성이 낮은 기판, 예를 들면 플라스틱 기판 또는 필름 기판등에 직접 트랜지스터를 형성할 수 있다. 또한, 이것들의 화합물반도체 또는 산화물반도체를, 트랜지스터의 채널 부분에 사용할뿐만 아니라, 그 이외의 용도에서 사용할 수도 있다. 예를 들면, 이러한 화합물반도체 또는 산화물반도체를 배선, 저항소자, 화소전극, 또는 투광성을 갖는 전극등으로서 사용할 수 있다. 그것들을 트랜지스터와 동시에 성막 또는 형성하는 것이 가능하기 때문에, 비용을 저감할 수 있다.
또한, 트랜지스터의 일례로서는, 잉크젯법 또는 인쇄법을 사용해서 형성한 트랜지스터등을 사용할 수 있다. 이것들에 의해, 실온에서 제조, 저진공도에서 제조, 또는 대형기판 위에 제조할 수 있다. 따라서, 마스크(레티클)를 사용하지 않아도 제조하는 것이 가능해지기 때문에, 트랜지스터의 배치를 용이하게 변경할 수 있다. 또는, 레지스트를 사용하지 않고 제조하는 것이 가능하므로, 재료비가 싸져, 공정수를 삭감할 수 있다. 또는, 필요한 부분에만 막을 붙이는 것이 가능하므로, 전체면에 성막한 후에 에칭한다고 하는 제법보다도, 재료가 쓸모없어, 저비용으로 할 수 있다.
또한, 트랜지스터의 일례로서는, 유기반도체나 카본 나노튜브를 갖는 트랜지스터 등을 사용할 수 있다. 이것들에 의해, 구부리는 것이 가능한 기판 위에 트랜지스터를 형성할 수 있다. 이러한 기판을 사용한 반도체장치는, 충격에 강하게 할 수 있다.
또한, 트랜지스터로서는, 그 밖에도 여러가지 구조의 트랜지스터를 사용할 수 있다. 예를 들면, 트랜지스터로서, MOS형태 트랜지스터, 접합형 트랜지스터, 바이폴러트랜지스터등을 사용할 수 있다.
또한, 트랜지스터의 일례로서는, 게이트 전극이 2개이상의 멀티 게이트 구조의 트랜지스터를 사용할 수 있다. 멀티 게이트 구조로 하면, 채널 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구조가 된다.
또한, 트랜지스터의 일례로서는, 채널의 상하에 게이트 전극이 배치되어 있는 구조의 트랜지스터를 적용할 수 있다. 채널의 상하에 게이트 전극이 배치되는 구조로 함으로써, 복수의 트랜지스터가 병렬로 접속되는 회로 구성이 된다.
또한, 트랜지스터의 일례로서는, 채널 영역 위에 게이트 전극이 배치되어 있는 구조, 채널 영역 아래에 게이트 전극이 배치되어 있는 구조, 정(正) 스태거 구조, 역 스태거 구조, 채널 영역을 복수개 영역으로 나눈 구조, 채널 영역을 병렬로 접속한 구조, 또는 채널 영역이 직렬로 접속하는 구조등의 트랜지스터를 사용할 수 있다.
또한, 트랜지스터의 일례로서는, 채널 영역(혹은 그 일부)에 소스 전극이나 드레인 전극이 쌓여 있는 구조의 트랜지스터를 사용할 수 있다.
또한, 트랜지스터의 일례로서는, LDD영역을 설치한 구조의 트랜지스터를 적용할 수 있다.
또한, 여러가지 기판을 사용하여, 트랜지스터를 형성할 수 있다. 기판의 종류는, 특정한 것에 한정될 것은 없다. 그 기판의 일례로서는, 반도체기판(예를 들면, 단결정 기판 또는 실리콘 기판), SOI기판, 유리 기판, 석영기판, 플라스틱 기판, 금속기판, 스테인레스·스틸 기판, 스테인레스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판, 가요성 기판, 접합 필름, 섬유형의 재료를 포함하는 종이, 또는 기본재료 필름 등이 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 소다라임 유리등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르 설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스텔, 비닐, 폴리불화 비닐, 또는 염화비닐등이 있다. 기본재료 필름의 일례로서는, 폴리에스텔, 폴리아미드, 폴리이미드, 무기증착 필름, 또는 종이류 등이 있다.
또한, 어떤 기판을 사용해서 트랜지스터를 형성하고, 그 후에 별도의 기판에 트랜지스터를 전치하고, 별도의 기판 위에 트랜지스터를 배치해도 좋다. 트랜지스터가 전치되는 기판의 일례로서는, 전술한 트랜지스터를 형성하는 것이 가능한 기판에 추가하여, 종이기판, 셀로판 기판, 석재기판, 목재기판, 천기판(천연섬유(비단, 솜, 삼), 합성 섬유(나일론, 폴리우레탄, 폴리에스텔) 혹은 재생 섬유(아세테이트, 큐프라(인견사), 레이온, 재생 폴리에스텔)등을 포함한다), 피혁기판, 또는 고무 기판등이 있다.
또한, 소정의 기능을 실현시키기 위해서 필요한 회로의 모두를, 동일한 기판(예를 들면, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI기판등)에 형성하는 것이 가능하다. 이렇게 해서, 부품수의 삭감에 의한 비용의 저감, 또는 회로부품과의 접속 점수의 저감에 의한 신뢰성의 향상을 꾀할 수 있다.
또한, 소정의 기능을 실현시키기 위해서 필요한 회로의 모두를 같은 기판에 형성하지 않는 것이 가능하다. 즉, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부는, 어떤 기판에 형성되어, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는, 별도의 기판에 형성되어 있는 것이 가능하다. 예를 들면, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부는, 유리 기판에 형성되고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는, 단결정 기판(또는 SOI기판)에 형성되는 것이 가능하다. 그리고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부가 형성되는 단결정 기판(IC칩이라고도 한다)을, COG(Chip On Glass)에 의해, 유리 기판에 접속하고, 유리 기판에 그 IC칩을 배치하는 것이 가능하다. 또는, IC칩을, TAB(Tape Automated Bonding), COF(Chip On Film), SMT(Surface Mount Technology), 또는 프린트 기판 등을 사용해서 유리 기판과 접속하는 것이 가능하다.
또한, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 세개의 단자를 갖는 소자이며, 드레인 영역과 소스 영역의 사이에 채널 영역을 가지고 있고, 드레인 영역과 채널 영역과 소스 영역을 거쳐서 전류를 흘려보낼 수 있는 것이다. 여기에서, 소스와 드레인이란, 트랜지스터의 구조 또는 동작조건등에 따라 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 그래서, 소스로서 기능하는 영역, 및 드레인으로서 기능하는 영역을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서, 소스와 드레인의 한쪽을, 제1단자, 제1전극, 또는 제1영역이라고 표기하고, 소스와 드레인의 다른쪽을, 제2단자, 제2전극, 또는 제2영역이라고 표기하는 경우가 있다.
또한, 트랜지스터는, 베이스와 에미터와 콜렉터를 포함하는 적어도 세개의 단자를 갖는 소자이어도 된다. 이 경우도 마찬가지로, 일례로서, 에미터와 콜렉터의 한쪽을, 제1단자, 제1전극, 또는 제1영역이라고 표기하고, 에미터와 콜렉터와의 다른 쪽을, 제2단자, 제2전극, 또는 제2영역이라고 표기하는 경우가 있다. 또한, 트랜지스터로서 바이폴러트랜지스터를 사용할 수 있는 경우, 게이트라고 하는 표기를 베이스로 바꿔 말하는 것이 가능하다.
또한, A와 B가 접속되어 있다고 명시적으로 기재하는 경우에는, A와 B가 전기적으로 접속되어 있는 경우와, A와 B가 기능적으로 접속되어 있는 경우와, A와 B가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기에서, A, B는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전 막, 층,등)이라고 한다. 따라서, 소정의 접속 관계, 예를 들면 도면 또는 문장에 표시된 접속 관계에 한정되지 않고, 도면 또는 문장에 표시된 접속 관계이외의 것도 포함하는 것으로 한다.
A와 B가 전기적으로 접속되어 있는 경우의 일례로서는, A와 B의 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드등)이, A와 B의 사이에 1개 이상 접속되는 것이 가능하다.
A와 B가 기능적으로 접속되어 있는 경우의 일례로서는, A와 B의 기능적인 접속을 가능하게 하는 회로(예를 들면, 논리회로(인버터, NAND회로, NOR회로등), 신호변환회로(DA변환 회로, AD변환 회로, 감마 보정회로등), 전위 레벨 변환 회로(전원회로(승압회로, 강압회로등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로등), 전압원, 전류원, 변환 회로, 증폭회로(신호 진폭 또는 전류량등을 크게 할 수 있는 회로, 오피앰프, 차동증폭회로, 소스 폴로워 회로, 버퍼 회로등), 신호 생성 회로, 기억 회로, 제어회로등)이, A와 B의 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서, A와 B의 사이에 별도의 회로를 끼워도, A로부터 출력된 신호가 B에 전달되는 경우에는, A와 B는 기능적으로 접속되어 있는 것으로 한다.
또한, A와 B가 전기적으로 접속되어 있다고 명시적으로 기재하는 경우에는, A와 B가 전기적으로 접속되어 있는 경우(즉, A와 B의 사이에 별도의 소자 또는 별도의 회로를 끼워서 접속되어 있는 경우)와, A와 B가 기능적으로 접속되어 있는 경우(즉, A와 B의 사이에 별도의 회로를 끼워서 기능적으로 접속되어 있는 경우)와, A와 B가 직접 접속되어 있는 경우(즉, A와 B의 사이에 별도의 소자 또는 별도의 회로를 끼우지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, 전기적으로 접속되어 있다라고 명시적으로 기재하는 경우에는, 간단히, 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
또한, A의 위에 B가 형성되어 있다, 또는, A 위에 B가 형성되어 있다라고 명시적으로 기재하는 경우에는, A의 위에 B가 직접 접해서 형성되어 있는 것에 한정되지 않는다. 직접 접해서는 없는 경우, 즉, A와 B 사이에 별도의 대상물이 개재하는 경우도 포함하는 것으로 한다. 여기에서, A, B는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전 막, 층,등)이라고 한다.
따라서, 예를 들면, 층A의 위에(또는 층A 위에), 층B가 형성되어 있다라고 명시적으로 기재되어 있는 경우에는, 층A의 위에 직접 접해서 층B가 형성되어 있는 경우와, 층A의 위에 직접 접해서 별도의 층(예를 들면, 층C나 층D등)이 형성되어 있고, 그 위에 직접 접해서 층B가 형성되어 있는 경우를 포함하는 것으로 한다. 또한, 별도의 층(예를 들면, 층C나 층D등)은, 단층이어도 좋고, 복층이어도 좋다.
한층 더, A의 위쪽에 B가 형성되어 있다라고 명시적으로 기재되어 있는 경우에 관해서도 같아서, A의 위에 B가 직접 접하고 있는 것에 한정되지 않고, A와 B의 사이에 별도의 대상물이 개재하는 경우도 포함하는 것으로 한다. 따라서, 예를 들면, 층A의 위쪽에, 층B가 형성되어 있다라고 하는 경우에는, 층A의 위에 직접 접해서 층B가 형성되어 있는 경우와, 층A의 위에 직접 접해서 별도의 층(예를 들면, 층C나 층D등)이 형성되어 있고, 그 위에 직접 접해서 층B가 형성되어 있는 경우를 포함하는 것으로 한다. 또한, 별도의 층(예를 들면, 층C나 층D등)은, 단층이어도 좋고, 복층이어도 좋다.
또한, A의 위에 B가 형성되어 있다, A위에 B가 형성되어 있다, 또는 A의 위쪽에 B가 형성되어 있다라고 명시적으로 기재하는 경우, 비스듬하게 위에 B가 형성될 경우도 포함하는 것으로 한다.
또한, A의 아래에 B가, 또는, A의 하방으로 B가 있는 경우에 관해서도, 같다.
또한, 명시적으로 단수로서 기재되어 있는 것에 대해서는, 단수인 것이 바람직하다. 다만, 이것에 한정되지 않고, 복수인 것도 가능하다. 마찬가지로, 명시적으로 복수로서 기재되어 있는 것에 대해서는, 복수인 것이 바람직하다. 다만, 이것에 한정되지 않고, 단수인 것도 가능하다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 도면은, 이상적인 예를 모식적으로 나타낸 것이며, 도면에 나타내는 형상 또는 값등에 한정되지 않는다. 예를 들면, 제조 기술에 의한 형상의 변동, 오차에 의한 형상의 변동, 노이즈에 의한 신호, 전압, 혹은 전류의 변동, 또는, 타이밍의 차이에 의한 신호, 전압, 혹은 전류의 변동등을 포함하는 것이 가능하다.
또한, 전문 용어는, 특정한 실시형태, 또는 실시예등을 서술할 목적으로 사용할 수 있는 경우가 많다. 다만, 본 발명의 일 형태는, 전문 용어에 의해, 한정해서 해석되는 것은 아니다.
또한, 정의되지 않고 있는 문언(전문 용어 또는 학술용어등의 과학기술문언을 포함한다)은, 일반적인 당업자가 이해하는 일반적인 의미와 동등한 의미로서 사용하는 것이 가능하다. 사전등에 의해 정의되어 있는 문언은, 관련 기술의 배경과 모순이 없는 의미로 해석되는 것이 바람직하다.
또한, 제1, 제2, 제3등의 어구는, 여러가지 요소, 부재, 영역, 층, 구역을 다른 것으로 구별해서 기술하기 위해서 사용된다. 따라서, 제1, 제2, 제3등의 어구는, 요소, 부재, 영역, 층, 구역등의 수를 한정할만한 것이 아니다. 한층 더, 예를 들면, 「제1의」를 「제2의」 또는 「제3의」등으로 바꿔 놓는 것이 가능하다.
또한, 「위에」, 「위쪽에」, 「아래에」, 「하방으로」, 「횡으로」, 「우측으로」, 「좌측으로」, 「비스듬히」, 「속으로」, 「앞쪽으로」, 「안에」, 「밖으로」, 또는 「가운데에」등의 공간적 배치를 나타내는 어구는, 어떤 요소 또는 특징과, 다른 요소 또는 특징과의 관련을, 도면에 의해 간단하게 나타내기 위해서 사용되는 경우가 많다. 다만, 이것에 한정되지 않고, 이것들의 공간적 배치를 나타내는 어구는, 도면에 그리는 방향에 추가하여, 다른 방향을 포함하는 것이 가능하다. 예를 들면, A의 위에 B라고 명시적으로 나타내는 경우에는, B가 A의 위에 있는 것에 한정되지 않는다. 도면 중의 디바이스는, 반전, 또는 180°회전하는 것이 가능하므로, B가 A의 아래에 있는 것을 포함하는 것이 가능하다. 이렇게, 「위에」라고 하는 어구는, 「위로」의 방향과 아울러, 「아래로」의 방향을 포함하는 것이 가능하다. 다만, 이것에 한정되지 않고, 도면 중의 디바이스는 여러가지 방향으로 회전하는 것이 가능하므로, 「위에」라고 하는 어구는, 「위로」,및 「아래로」의 방향과 아울러, 「횡으로」, 「우측으로」, 「좌측으로」, 「비스듬히」, 「속으로」, 「앞쪽으로」, 「안으로」, 「밖으로」, 또는 「가운데로」등의 다른 방향을 포함하는 것이 가능하다. 즉, 상황에 따라 적절하게 해석하는 것이 가능하다.
본 발명의 일 형태는, 회로의 오동작을 저감함으로써 표시 품질의 향상을 꾀할 수 있다. 또는, 본 발명의 일 형태는, 신호의 왜곡 또는 지연을 저감할 수 있다. 또는, 본 발명의 일 형태는, 트랜지스터의 특성열화를 억제할 수 있다. 또는, 본 발명의 일 형태는, 트랜지스터의 채널 폭을 작게 할 수 있다. 또는, 본 발명의 일 형태는, 배치 면적을 작게 할 수 있다. 또는, 본 발명의 일 형태는, 표시장치의 프레임을 좁게 할 수 있다. 또는, 본 발명의 일 형태는, 표시장치를 고선명으로 할 수 있다. 또는, 본 발명의 일 형태는, 비용을 저감할 수 있다.
도 1은 반도체장치의 회로도다.
도 2는 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 3은 반도체장치의 동작을 설명하기 위한 모식도다.
도 4는 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 5는 반도체장치의 동작을 설명하기 위한 모식도다.
도 6은 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 7은 반도체장치의 동작을 설명하기 위한 모식도다.
도 8은 반도체장치의 회로도다.
도 9는 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 10은 반도체장치의 동작을 설명하기 위한 모식도다.
도 11은 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 12는 반도체장치의 동작을 설명하기 위한 모식도다.
도 13은 반도체장치의 동작을 설명하기 위한 모식도다.
도 14는 반도체장치의 동작을 설명하기 위한 모식도다.
도 15는 반도체장치의 동작을 설명하기 위한 모식도다.
도 16은 반도체장치의 회로도다.
도 17은 반도체장치의 회로도다.
도 18은 표시장치의 블럭도다.
도 19는 표시장치의 블럭도다.
도 20은 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 21은 보호 회로의 회로도다.
도 22는 보호 회로의 회로도다.
도 23은 트랜지스터의 단면도다.
도 24는 표시장치의 평면도와, 그 단면도다.
도 25는 트랜지스터의 제작 공정을 설명하는 단면도다.
도 26은 전자기기를 설명하는 도다.
도 27은 전자기기를 설명하는 도다.
도 28은 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 29는 반도체장치의 회로도다.
도 30은 반도체장치의 회로도다.
도 31은 반도체장치의 회로도다.
도 32는 반도체장치의 회로도다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 형태에서 실시하는 것이 가능하고, 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에 있어서, 동일부분 또는 같은 기능을 갖는 부분은 다른 도면간에 공통의 부호를 사용해서 나타내고, 동일부분 또는 같은 기능을 갖는 부분의 상세한 설명은 생략한다.
또한, 어떤 하나의 실시형태 중에서 서술하는 내용(일부의 내용이라도 좋다)은, 그 실시형태에서 서술하는 별도의 내용(일부의 내용이라도 좋다), 및/또는, 하나 혹은 복수의 다른 실시형태에서 서술하는 내용(일부의 내용이라도 좋다)에 대하여, 적용, 조합, 또는 대치등을 행할 수 있다.
또한, 실시형태 중에서 서술하는 내용이란, 각각의 실시형태에 있어서, 여러가지 도면을 사용해서 서술하는 내용, 또는 명세서에 기재되는 문장을 사용해서 서술하는 내용이다.
또한, 어떤 하나의 실시형태에 있어서 서술하는 도면(일부라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에 있어서 서술하는 별도의 도면(일부라도 좋다), 및/또는, 하나 혹은 복수의 다른 실시형태에 있어서 서술하는 도면(일부라도 좋다)에 대하여, 조합함으로써, 한층 더 많은 도면을 구성시킬 수 있다.
(실시형태 1)
본 실시형태에서는, 반도체장치의 일례에 관하여 설명한다. 본 실시형태의 반도체장치는, 일례로서, 시프트 레지스터, 게이트 드라이버, 소스 드라이버, 또는 표시장치등에 있는 것이 가능하다. 또한, 본 실시형태의 반도체장치를 구동회로로 나타내는 것이 가능하다.
우선, 구동회로의 시프트 레지스터로서 기능하는 반도체장치에 대해서, 도 1 내지 도 6을 참조해서 설명한다. 반도체장치(100)는, 제1의 펄스 출력 회로101_1 내지 제N의 펄스 출력 회로101_N(N≥2)을 가지고 있다(도 1a참조). 도 1a에 나타내는 반도체장치(100)의 제1의 펄스 출력 회로101_1 내지 제N의 펄스 출력 회로101_N의 각 단에는, 제1의 배선(102)으로부터 제1의 클록 신호CKl, 제2의 배선(103)으로부터 제3의 클록 신호CK3, 제3의 배선(104)으로부터 제2의 클록 신호CK2, 제4의 배선(105)으로부터 제4의 클록 신호CK4가 입력된다. 또, 각 단의 펄스 출력 회로에는, 스타트 펄스SP 또는 일단전의 펄스 출력 회로로부터의 출력 신호(전단신호OUT_N-1이라고도 한다)이 입력된다. 또, 각 단의 펄스 출력 회로로부터는, 게이트 선 또는 데이터 선등에 출력하기 위한 출력 신호OUT_N이 출력된다. 또한, 펄스 출력 회로는, 표시부의 표시에 기여하지 않는 신호를 출력하는 더미의 단을 설치해도 되고, 예를 들면, 게이트 드라이버의 시프트 레지스터에 사용되고, n 개의 게이트 선에 순차로 펄스를 출력하는 구성에서는, n≤N의 단수로 하는 구성으로 하면 좋다. 또한, 출력 신호의 출력수는, 출력되는 전번의 부하에 따라 복수 설치하는 구성으로 해도 된다. 부하에 따른 복수의 출력 신호를 출력하는 구성으로 함으로써, 신호의 왜곡 또는 지연 등을 저감할 수 있다.
또한, 제3의 클록 신호CK3은, 일례로서, 제1의 클록 신호CKl로부터 180°위상이 벗어난 신호다. 또한, 제1의 클록 신호CKl은 듀티비50％의 신호라고 하고, 제3의 클록 신호CK3는 제1의 클록 신호CKl의 반전 클록 신호라도 좋다. 또한, 제4의 클록 신호CK4는, 일례로서, 제2의 클록 신호CK2로부터 180°위상이 벗어난 신호다.
또한, 제1의 클록 신호CKl 및 제3의 클록 신호CK3, 및 제2의 클록 신호CK2 및 제4의 클록 신호CK4은, 홀수단의 펄스 출력 회로와 짝수단의 펄스 출력 회로에서는, 입력되는 신호가 바뀐다. 구체적으로는, 도 1b에 나타나 있는 바와 같이, 홀수단(여기에서는, 일례로서 일단째)의 펄스 출력 회로101_1에 있어서, 제1단자에 제1의 클록 신호CKl이 입력되고, 제2단자에 제2의 클록 신호CK2이 입력되고, 제3단자에 스타트 펄스SP(3단째이후의 홀수단에서는, 전단신호OUT_N-1)이 입력되고, 제4단자로부터 출력 신호OUT_N이 출력된다. 또한, 도 1c에 나타나 있는 바와 같이 짝수단(여기에서는, 일례로서 둘째 단)의 펄스 출력 회로101_2에 있어서, 제1단자에 제3의 클록 신호CK3이 입력되고, 제2단자에 제4의 클록 신호CK4이 입력되고, 제3단자에 전단신호OUT_1(4단째이후의 짝수단에서는, 전단신호OUT_N-1)이 입력되며, 제4단자로부터 출력 신호OUT_2이 출력된다. 또한, 제1의 클록 신호CK1 및 제3의 클록 신호CK3, 및 제2의 클록 신호CK2 및 제4의 클록 신호CK4는, 일정한 간격으로 H신호(고전원전위 레벨, H레벨이라고도 한다)와 L신호(저전원전위 레벨, L레벨이라고도 한다)를 반복하는 신호로 한다.
다음에, 펄스 출력 회로의 회로 구성의 일례에 대해서, 도 1d로 설명한다. 또한, 도 1d에서는, 일례로서, 홀수단의 펄스 출력 회로에 대해서 구성에 관하여 설명한다. 또한, 홀수단과 짝수단의 펄스 출력 회로의 차이에 대해서는, 전술한 바와 같이, 제1의 클록 신호CKl 및 제3의 클록 신호CK3,또는 제2의 클록 신호CK2 및 제4의 클록 신호CK4와 같이 입력되는 신호가 바뀌는 점에 있다.
펄스 출력 회로는, 제1트랜지스터(111) 내지 제5트랜지스터(115), 및 제어회로(131)를 갖고 있다. 또한, 도 1d에서는, 전술한 제1단자 내지 제4단자에 입력되는 신호와 아울러, 제1전원선(141)으로부터 고전원전위VDD, 제2전원선(142)으로부터 저전원전위VSS가 공급되는 점에 대해서 보이고 있다. 또한, 도 1d에 있어서, 제1단자에 제1의 클록 신호CKl을 입력하는 배선을 제1신호선(151), 제2단자에 제2의 클록 신호CK2을 입력하는 배선을 제2신호선(152), 제3단자에 전단신호OUT_N-1을 입력하는 배선을 제3신호선(153), 제4단자에 출력 신호OUT_N을 출력하는 배선을 제4신호선(154)이라고 한다. 이때, 설명상에서, 도 1d에 나타나 있는 바와 같이, 제1트랜지스터(111)의 게이트, 제2트랜지스터(112)의 제2단자, 제3트랜지스터(113)의 제2단자, 및 제5트랜지스터(115)의 제1단자의 접속 장소를 노드A(node A)로 한다. 또한, 제4트랜지스터(114)의 게이트, 제5트랜지스터(115)의 게이트의 접속 장소를 노드B(node B)로 한다.
제1트랜지스터(111)는, 제1단자가 제1신호선(151)에 접속되고, 제2단자가 제4트랜지스터(114)의 제1단자, 및 제4신호선(154)에 접속되고, 게이트가 노드A에 접속되어 있다. 제2트랜지스터(112)는, 제1단자가 제2트랜지스터(112)의 게이트, 제3트랜지스터(113)의 제1단자, 및 제3신호선(153)에 접속되고, 제2단자가 노드A에 접속되고, 게이트가 제2트랜지스터(112)의 제1단자, 제3트랜지스터(113)의 제1단자, 및 제3신호선(153)에 접속되어 있다. 제3의 트랜지스터(113)는, 제1단자가 제2트랜지스터(112)의 게이트, 제2트랜지스터(112)의 제1단자, 및 제3신호선(153)에 접속되고, 제2단자가 노드A에 접속되고, 게이트가 제2신호선(152)에 접속되어 있다. 제4의 트랜지스터(114)는, 제1단자가 제1트랜지스터(111)의 제2단자, 및 제4신호선(154)에 접속되고, 제2단자가 제2전원선(142)에 접속되고, 게이트가 노드B에 접속되어 있다. 제5의 트랜지스터(115)는, 제1단자가 노드A에 접속되고, 제2단자가 제2전원선(142)에 접속되고, 게이트가 노드B에 접속되어 있다. 제어회로(131)는, 노드A의 전위에 따라, 노드B의 전위의 고저를 제어하는 기능을 갖는 회로이며, 노드A, 제1전원선(141), 제2전원선(142), 노드B에 접속되어 있다.
또한, 제1트랜지스터(111)의 게이트와 제2단자와의 사이에는, 제1트랜지스터(111)의 게이트를 부유 상태로 함으로써 부트스트랩 동작을 행하기 위한 용량소자를 별도로 형성해도 된다. 제1트랜지스터(111)의 게이트와 제2단자와의 사이에 있는 기생 용량으로 부트스트랩 동작을 행할 수 있으면, 삭감할 수도 있다.
또한, 전압이란, 그라운드 전위와의 전위차를 나타낼 경우가 많다. 따라서, 전압, 전위, 전위차를 치환하여 표기할 수 있다.
또한, 제1의 트랜지스터(111) 내지 제5의 트랜지스터(115)는, 같은 극성인 것이 바람직하고, N채널형일 경우가 많다. 다만, 이것에 한정되지 않고, 제1의 트랜지스터(111) 내지 제5의 트랜지스터(115)는, P채널형인 것이 가능하다.
여기에서, 본 실시형태에서 서술하는 회로 동작에 대해서 상세한 설명을 하기 전에, 비교 예로서, 상기 나타낸 특허문헌1에 기재된 회로 구성의 동작에 관하여 설명하고, 본 실시형태에서 서술하는 구성의 이점에 대해서 상술하기로 한다. 또한, 도 28 내지 도 32에서 설명하는 비교 예는, 도 1a 내지 1d에 나타내는 구성과 비교하는 것이며, 본 명세서에서 개시하는 구성의 모두 비교할만한 것이 아닌 것을 부기한다.
도 28a에는, 특허문헌1의 도 5 및 도 6에서 설명이 있는 시프트 레지스터를 구성하는 트랜지스터Ml 내지 M8에 대해서 보이고 있다. 특허문헌1에 기재된 회로 구성은, 도 28b에 나타나 있는 바와 같이 타이밍 차트에 의거하여 게이트 드라이버의 출력 신호OUT_N의 하강시간을 짧게 할 수 있다. 다음에, 도 28b에 대해서, 제1의 기간Tl, 제2의 기간T2, 제3의 기간T3, 제4의 기간T4, 제5의 기간T5로 나누고, 각 트랜지스터의 온 또는 오프, 및 각 배선에서의 전위에 대해서, 설명한다. 또한, 각 배선의 전위는, 간략적으로 「H」(고전원전위에 근거하는 신호, H신호), 「L」(저전원전위에 근거하는 신호, L신호)로서 설명하는 것으로 한다. 또한, 도 28c는, 클록 신호CK와 출력 신호OUT_N의 파형에 대해서, 특허문헌1의 도 8과 마찬가지로, 구체적으로 나타낸 것이다. 또한, 도 28a 내지 c의 기재는, 특허문헌1의 도 6 내지 도 8의 기재와 같기 때문에, 자세한 설명에 대해서 특허문헌1을 원용하는 것으로 한다. 또한, 도 28a의 점선 280으로 둘러싼 영역의 트랜지스터M3, M5, M8은, 노드A(node A)의 전위에 따라, 노드B(node B)의 전위의 고저를 제어하는 기능을 갖는 제어회로에 해당하고, 트랜지스터M4의 도통 또는 비도통을 제어하는 것이다. 또한, 해당 제어회로는, 본 실시형태1의 도 1에서 설명하는 제어회로(131)와 동등한 기능을 갖는 회로다.
제1의 기간T1에 있어서, 우선, 전반의 동작에 대해서 도 29a에 기간Tl-1로서 나타낸다. 또한, 여기에서 말하는 「전반」이란, 제1의 기간Tl에 소정의 전위가 공급되는 것에 의한 과도기를 말한다. 우선, 전단신호OUT_N-1이 H신호, 클록 신호CK이 L신호, 리셋트하기 위한 신호OUT_N+2(이하, 리셋트 신호)이 L신호가 된다. 그 결과, 노드A가 저전원전위VSS에 한계치전압분의 전압을 더한 값(VSS+Vth)이 되어, 도면에 나타나 있는 바와 같이 트랜지스터Ml, M3이 도통한다(도면 중, 표시가 없는 트랜지스터). 또, 도 29a에 도면에 나타나 있는 바와 같이, 기타의 트랜지스터M5, M7, M8은 도통이 되고, 트랜지스터M2, M4, M6은 비도통이 된다(도면 중, Ⅹ표시의 트랜지스터). 그리고, 도 29a중의 점선화살표와 같이 전류가 흐른다. 다음에, 제1의 기간Tl의 후반의 동작으로서 기간Tl-2을 도 29b에 나타낸다. 또한, 여기에서 말하는 「후반」이란, 제1의 기간Tl에 소정의 전위가 공급됨으로써 과도기의 상태를 거친 후의 정상상태가 된 기간을 말한다. 도 29a와 같이 전류가 흐름으로써, 노드A의 전위가 고전원전위VDD로부터 한계치전압분의 전압을 뺀 값(VDD-Vth)까지 상승하고, 도 29b에 나타나 있는 바와 같이 트랜지스터M7이 비도통이 된다. 이 때, 노드A는 부유 상태가 된다. 그리고 제1의 기간Tl에서의 각 배선의 전위가 도 28b와 같이 확정한다.
또한, 도 28b에서는, 도 28c에 나타나 있는 바와 같이, 전단신호OUT_N-1이 되는 별도의 단의 출력 신호OUT_N이 클록 신호CK의 상승에 비교해 지연하는 파형을 간략적으로 보이고 있다. 전단신호OUT_N-1의 지연은, 노드A의 전위의 상승, 노드B의 전위의 하강에도 반영되게 된다. 이것은, 트랜지스터Ml의 후단에 접속되는 배선 등의 부하가 증대 함에 의해 트랜지스터 사이즈를 크게 설계하는 것에 의한 것이다. 그 때문에, 트랜지스터Ml의 게이트 용량이 증대하고, 트랜지스터Ml이 도통상태 또는 비도통상태로 바뀔 때, 트랜지스터Ml의 게이트로의 전하의 충전 또는 방전에 걸리는 시간이 길어져, 이것이 신호의 상승 또는 하강의 지연으로서 나타나게 된다(도 28b가운데의 2점쇄선 281). 다만, 이 신호의 상승 또는 하강의 지연에 의한, 제1의 기간Tl에서의 회로의 오동작은 일어나기 어렵다.
다음에, 제2의 기간T2에 있어서, 클록 신호CK이 H신호가 되고, 전단신호OUT_N-1, 및 리셋트 신호OUT_N+2이 L신호가 된다. 그 결과, 출력 신호OUT_N의 전위는 상승하고, 부트스트랩 동작에 의해 부유 상태가 되는 노드A의 전위가 상승하고, 도 30a중의 점선화살표와 같이 전류가 흐르고, 출력 신호OUT_N이 H신호를 출력하게 된다.
다음에, 제3의 기간T3에 있어서, 클록 신호CK, 전단신호OUT_N-1,및 리셋트 신호OUT_N+2이 L신호가 된다. 이 때, 노드A의 전위는, 제2의 기간T2에서의 부트스트랩 동작에 의해 (VDD+Vth)보다도 높은 값으로 되어 있으므로, 트랜지스터Ml은 도통상태 그대로가 된다. 그리고, H레벨에 있었던 출력 신호OUT_N이 출력되는 단자로부터 도 30b중의 점선화살표와 같이 전류가 흐름으로써 출력 신호OUT_N이 L레벨로 감소해 간다. 그 후, 트랜지스터Ml의 기생 용량에 의한 용량결합에 의해, 노드A의 전위는 (VDD-Vth)부근까지 감소한다. 이렇게 해서, 출력 신호OUT_N은 L레벨이 된다. 제3의 기간T3에서는, 노드A의 전위를 높은 값으로 유지함으로써 트랜지스터Ml을 도통상태 그대로로 하고 있다. 제3의 기간T3에 트랜지스터Ml을 도통상태로 함으로써, L레벨의 클록 신호CK을, 트랜지스터Ml을 거쳐서 출력 신호OUT_N에 공급할 수 있다. 트랜지스터Ml의 채널 폭은, 게이트 선을 구동하기 위해서 사용하기 때문에 다른 트랜지스터의 채널 폭보다 크므로, 많은 전류를 흘려보낼 수 있고, 출력 신호OUT_N의 하강시간을 짧게 할 수 있다.
다음에, 제4의 기간T4에 있어서, 우선, 제3의 기간T3로부터 제4의 기간T4이 된 직후의 각 배선 및 트랜지스터의 도통, 비도통상태에 대해서 도 31a에서 기간T4-1로서 설명한다. 기간T4-1에서는 클록 신호CK이 H신호, 전단신호OUT_N-1이 L신호가 된다. 이 때, 리셋트 신호OUT_N+2는 H신호가 되지만, 전술의 전단신호OUT_N-1과 마찬가지로, 신호의 상승 또는 하강의 지연이 나타난다(도 28b중의 2점쇄선 282). 그 때문에, 도 28c에 나타나 있는 바와 같이, 리셋트 신호OUT_N+2이 되는 별도의 단의 출력 신호OUT_N이 클록 신호CK의 상승과 비교해 지연함으로써 리셋트 신호OUT_N+2은 기간T4-1의 짧은 기간L신호로서, 클록 신호는 H신호로서 기능하게 된다. 그 결과, 트랜지스터Ml을 거쳐서 도 31a중의 점선화살표와 같이 전류가 흐르고, 출력 신호OUT_N의 전위를 L레벨로 유지할 수 없고, 도 28b중의 2점쇄선 283으로 나타나 있는 바와 같은 노이즈로서 나타난다. 또한, 기간T4-1 후, 도 31b에서 도시한 바와 같이 기간T4-2에서는, 리셋트 신호OUT_N+2이 H신호가 됨으로써, 트랜지스터M2, M4, 및 M6이 도통상태가 되고, 도 31a중의 점선화살표와 같이 전류가 흘러서 노드A의 전하가 방전되고, 출력 신호OUT_N의 전위를 L레벨로 하게 된다.
다음의 제5의 기간T5에 대해서, 도 32에서 설명한다. 제5의 기간T5에서는, 클록 신호CK은 H신호 또는 L신호가 되고, 전단신호OUT_N-1, 및 리셋트 신호OUT_N+2이 L신호가 된다. 이 때, 노드A의 전하가 방전되어 있기 때문에 트랜지스터M3이 비도통상태가 되고, 트랜지스터M2, M4이 도통상태가 된다. 그리고, 도 32중의 점선화살표와 같이 전류가 흐름으로써, 출력 신호OUT_N의 전위를 L레벨로 유지한다.
이상과 같이, 종래의 기술(특허문헌1)에서는, 기간T4-1에 있어서, 트랜지스터Ml이 온인 기간에, 클록 신호CK이 H레벨이 되는 경우가 있으므로, 의도하지 않는 출력 신호OUT_N이 게이트 선등에 공급되어버리는 경우가 있다. 결과적으로, 표시 불량을 일으키는 원인이 될 수 있다.
다음에, 도 2에 본 실시형태의 반도체장치에 사용할 수 있는 기본회로에 관하여 설명하고, 종래의 구성인 도 28 내지 도 32에 기재된 회로와 비교한 유리한 점등에 대해서 상세히 설명해간다. 본 실시형태에서 개시하는 구성은, 출력 신호OUT_N의 신호의 하강시간을 빨리 하면서, 또한 출력 신호OUT_N의 전위의 상승을 막는 게이트 드라이버를 제공할 수 있다.
다음에, 도 2a의 회로는, 도 1에서 설명한 배선, 트랜지스터 중, 제1트랜지스터(111), 제2트랜지스터(112), 및 제3트랜지스터(113)의 3개의 트랜지스터, 및 제1신호선(151) 내지 제4신호선(154)에 대해서 착안하고 있다. 또한, 도 2a의 회로의 각 트랜지스터에 있어서의 단자간의 접속은, 도 1d와 같아서, 자세한 설명은 생략한다. 또한, 구동회로의 시프트 레지스터로서 기능하는 반도체장치의 동작에 대해서, 도 2a에 나타내는 회로를 사용하여, 구체적으로 설명하기 위해서, 도 2b의 타이밍 차트에 있어서 나타내는, 제1의 기간Tl, 제2의 기간T2, 제3의 기간T3, 제4의 기간T4로 나누어서 설명한다. 또한, 이하의 설명에 있어서, 제1트랜지스터(111) 내지 제3트랜지스터(113)는, N채널형의 트랜지스터로 하고, 게이트와 소스간 전압(Vgs)이 한계치전압(Vth)을 상회했을 때 도통상태가 되는 것으로 한다. 또, 도 2b에 나타내는 타이밍 차트에서는, 제1의 클록 신호CKl, 제3의 클록 신호CK3, 제2의 클록 신호CK2, 제4의 클록 신호CK4, 전단신호OUT_N-1, 노드A, 및 출력 신호OUT_N의 파형에 대해서, 구체적인 예를 게시하고 있다. 또한, 각 신호의 고전원전위 레벨 및 저전원전위 레벨은, 노드A를 제외하고, 각각 VDD 및 VSS인 것으로 하여서 설명한다.
또한, 제1의 클록 신호CKl 및 제3의 클록 신호CK3과, 제2의 클록 신호CK2 및 제4의 클록 신호CK4는, 도 2b에 나타나 있는 바와 같이 다른 듀티비를 갖는 신호로 한다. 예를 들면, 도 2b에 나타나 있는 바와 같이, 제1의 클록 신호CKl 및 제3의 클록 신호CK3은 듀티비50％의 클록 신호로 하고, 제2의 클록 신호CK2 및 제4의 클록 신호CK4는 듀티비50％미만의 클록 신호로 하는 것이다.
제1의 기간Tl에 있어서, 우선, 전반의 동작에 대해서 도 3a에 기간Tl-1로서 나타낸다. 또한, 여기에서 말하는 「전반」이란, 제1의 기간Tl에 각 신호선에 공급되는 소정의 전위 중, 제2의 클록 신호CK2이 H신호가 되는 이전의 기간을 말한다. 기간Tl-1에서는, 전단신호OUT_N-1이 H신호, 제1의 클록 신호CKl이 L신호, 제2의 클록신호CK2이 L신호가 된다. 그 결과, 노드A가 저전원전위VSS에 한계치전압분의 전압을 더한 값(VSS+Vth)이 되고, 도면에 나타나 있는 바와 같이 제1트랜지스터(111), 제2트랜지스터(112)이 도통되고, 제3트랜지스터(113)가 비도통이 된다. 그리고, 도 3a중의 점선화살표와 같이 전류가 흐른다. 그리고, 노드A의 값이 (VSS+Vth)로부터 상승해서 (VDD-Vth)이 된 시점에서, 제1트랜지스터(111)는 비도통이 된다. 다음에, 제1의 기간Tl의 후반의 동작으로서 기간Tl-2을 도 3b에 나타낸다. 또한, 여기에서 말하는 「후반」이란, 제1의 기간Tl에 각 신호선에 공급되는 소정의 전위 중, 제2의 클록 신호CK2이 H신호, 또는 H신호의 뒤에 L신호가 되는 기간의 상태를 말한다. 기간Tl-2에서는, 전단신호OUT_N-1이 H신호, 제1의 클록 신호CKl이 L신호, 제2의 클록 신호CK2이 H신호(후에 L신호)가 된다. 그리고, 노드A의 값은 (VDD-Vth)로부터 특히 변화되지 않고, 도면에 나타나 있는 바와 같이 제1트랜지스터(111)가 도통되고, 제2의 트랜지스터(112)가 비도통이 되고, 제3트랜지스터(113)이 도통 또는 비도통이 된다. 그리고, 도 3b중의 점선화살표와 같이 전류가 흐르게 된다.
또한, 제1의 기간Tl에 있어서의 기간Tl-1 및 기간Tl-2에 대해서, 도 4에 일례를 나타내서 설명한다. 도 4에 도시한 바와 같이, 제1의 기간Tl 중 제2의 클록 신호CK2가 L신호로부터 H신호로 전환할 때까지의 기간을 기간Tl-1이라고 하고, 그 이후의 기간을 기간Tl-2라고 한다. 또한, 기간Tl-2에 대해서는, 도 2b에서 나타내는 예에서는, H신호와 L신호가 바뀌는 구성으로 했지만, H신호를 유지하는 구성이어도 된다. 또한, 기간Tl-1은, 도면에 나타나 있는 바와 같이, 전단신호OUT_N-1이 L신호로부터 H신호로 전환할 때까지의 기간tl보다도 길게 설정하는 것이 바람직하다.
또한, 도 2b에서는, 도 28b와 마찬가지로, 전단신호OUT_N-1이 되는 별도의 단의 출력 신호OUT_N이 제1의 클록 신호CKl의 상승에 비교해 지연하는 파형을 간략적으로 보이고 있다. 해당 파형의 지연에 관한 설명은, 도 28b와 같다.
다음에, 제2의 기간T2에 있어서, 제1의 클록 신호CKl이 H신호가 되고, 전단신호OUT_N-1,및 제2의 클록 신호CK2이 L신호가 된다. 그 결과, 출력 신호OUT N의 전위는 상승하고, 부트스트랩 동작에 의해 부유 상태가 되는 노드A의 전위가 상승하고, 도 3c중의 점선화살표와 같이 전류가 흐르고, 출력 신호OUT_N이 H신호를 출력하게 된다.
다음에, 제3의 기간T3에 대해서, 우선, 전반의 동작에 대해서 도 5a에 기간T3-1로서 설명을 행한다. 또한, 여기에서 말하는 「전반」이란, 제3의 기간T3에 각 신호선에 공급되는 소정의 전위 중, 제2의 클록 신호CK2이 H신호가 되는 이전 기간을 말한다. 기간T3-1에서는, 제1의 클록 신호CKl, 전단신호OUT_N-1,및 제2의 클록 신호CK2가 L신호가 된다. 이 때, 노드A의 전위는, 제2의 기간T2에서의 부트스트랩 동작에 의해 (VDD+Vth)보다도 높은 값으로 되어 있으므로, 제1트랜지스터(111)은 도통상태 그대로가 된다. 그리고 H레벨에 있었던 출력 신호OUT_N이 출력되는 단자로부터 도 5a중의 점선화살표와 같이 전류가 흐름으로써 출력 신호OUT_N이 L레벨로 감소해 간다. 그 후, 제1의 트랜지스터(111)의 기생 용량에 의한 용량결합에 의해, 노드A의 전위는 (VDD-Vth)부근까지 감소한다. 이렇게 해서, 출력 신호OUT_N은 L레벨이 된다. 제3의 기간T3의 기간T3-1에서는, 노드A의 전위를 높은 값으로 유지함으로써 제1의 트랜지스터(111)을 도통상태 그대로로 하고 있다. 제3의 기간T3의 기간T3-1에 제1의 트랜지스터(111)를 도통상태로 함으로써, L레벨의 제1의 클록 신호CKl을, 제1의 트랜지스터(111)를 거쳐서 출력 신호OUT_N으로 공급할 수 있다. 제1의 트랜지스터(111)의 채널 폭은, 게이트 선을 구동하기 위해서 사용하기 때문에 다른 트랜지스터의 채널 폭보다 크므로, 많은 전류를 흘려보낼 수 있고, 출력 신호OUT_N의 하강시간을 짧게 할 수 있다. 다음에, 제3의 기간T3의 후반의 동작으로서 기간T3-2을 도 5b에 나타낸다. 또한, 여기에서 말하는 「후반」이란, 제3의 기간T3에 각 신호선에 공급되는 소정의 전위 중, 제2의 클록 신호CK2이 H신호, 또는 H신호의 뒤에 L신호가 되는 기간의 상태를 말한다. 기간T3-2에서는, 전단신호OUT_N-1이 L신호, 제1의 클록 신호CKl이 L신호, 제2의 클록 신호CK2이 H신호(후에 L신호)가 된다. 그리고, 도 5b중의 점선화살표와 같이 전류가 흐르게 되어, 제2트랜지스터(112)가 비도통, 제3의 트랜지스터(113)가 도통이 되어서 노드A의 전위를 L레벨로 한다.
또한, 제3의 기간T3에 있어서의 기간T3-1 및 기간T3-2에 대해서, 도 6에 일례를 게시해 설명한다. 도 6에 도면에 나타나 있는 바와 같이, 제3의 기간T3 중 제2의 클록 신호CK2이 L신호로부터 H신호로 전환할 때까지의 기간을 기간T3-1로 하고, 그 이후의 기간을 기간T3-2로 한다. 또한, 기간T3-2에 대해서는, 도 2b에서 나타내는 예에서는, H신호와 L신호가 바뀌는 구성으로 했지만, H신호를 유지하는 신호이어도 된다(도 6중의 CK2-1). 또, 기간T3-2의 H신호는, 제3의 기간T3을 지나가고, H신호를 유지하는 신호이어도 된다(도 6중의 CK2-2). 또한, 기간T3-1은, 기간Tl-1과 마찬가지로, 제3의 기간T3 중에 출력 신호OUT_N+1(도시 생략)이 L신호로부터 H신호로 전환할 때까지의 기간보다도 길게 설정하는 것이 바람직하다. 즉, 출력 신호OUT_N+1이 L신호로부터 H신호로 전환할 때까지의 기간보다, 제1의 클록 신호CKl이 H신호로부터 L신호로 전환되고나서 제2의 클록 신호CK2이 L신호로부터 H신호로 전환할 때까지의 기간(도 6중의 기간T3-1)을 길게 낭비하는 것이 바람직하게 된다.
다음에, 제4의 기간T4에 있어서, 우선, 제4의 기간T4에서 제2의 클록 신호CK2이 L신호가 될 때의 기간에 있어서의, 각 배선 및 트랜지스터의 도통, 비도통상태에 대해서, 도 7a에서 기간T4-1로서 설명한다. 기간T4-1에서는, 전단신호OUT_N-1이 L신호가 되고, 제1의 클록 신호CKl이 H신호 또는 L신호가 교대로 바뀌는 기간이 된다. 이 때, 노드A의 전위는 제3의 기간T3에서의 동작에 의해 L신호의 전위로 되어 있으므로, 제1트랜지스터(111)는 비도통상태 그대로가 된다. 이렇게 해서, 출력 신호OUT_N은 L레벨이 된다. 제4의 기간T4의 후반의 동작으로서 기간T4-2을 도 7b에 나타낸다. 또한, 여기에서 말하는 「후반」이란, 제4의 기간T4에서 제2의 클록 신호CK2이 H신호가 되는 기간을 말한다. 기간T4-2에서는, 전단신호OUT_N-1이 L신호, 제1의 클록 신호CKl이 L신호가 된다. 또 기간4-2에서는, 제2의 클록 신호CK2이 H신호가 되어 있으므로, 제3의 트랜지스터(113)가 도통상태가 되고, 제1의 트랜지스터(111) 및 제2의 트랜지스터(112)는 비도통상태가 된다. 그 결과, 도 7b중의 점선화살표와 같이 전류가 흐르게 된다. 그리고, 제2트랜지스터(112)가 비도통, 제3의 트랜지스터(113)가 도통이 되어서 노드A의 전위를 L레벨로 한다.
이상과 같이, 본 실시형태의 구성인 도 1의 구성으로 함으로써, 제3의 기간T3의 기간T3-1에 있어서, 제2의 클록 신호CK2를 L레벨로 한 후에 H레벨로 함으로써, L레벨의 제1의 클록 신호CKl을 제1의 트랜지스터(111)을 거쳐서 출력할 수 있고, 출력 신호OUT_N의 신호의 하강시간을 짧게 할 수 있다. 또한, 제3의 기간T3의 기간T3-2에서, 제2의 클록 신호CK2을 L레벨로 한 후에 H레벨로 함으로써, 제1의 클록 신호CKl이 다시 H레벨이 되기 전에, 제1의 트랜지스터(111)를 비도통상태로 할 수 있으므로, H레벨의 제1의 클록 신호CKl이 제1의 트랜지스터(111)를 거쳐서 출력되는 것을 방지할 수 있다. 따라서, 출력 신호OUT_N의 하강시간을 짧게 하면서, 출력 신호OUT_N의 전위가 상승해버리는 것을 방지할 수 있다.
또한, 도 2a에 나타내는 홀수단의 펄스 출력 회로의 구성과는 다른 구성에 대해서 도 8a에 나타낸다. 도 8a에 나타내는 구성이 도 2a에 나타내는 구성과 다른 점은, 제3의 트랜지스터(113)의 제1단자가, 저전원전위VSS가 공급되는 제2전원선(142)에 접속되어 있는 점에 있다. 또한, 별도의 구성에 대해서 도 8b에 나타낸다. 도 8b에 나타내는 구성이 도 2a에 나타내는 구성과 다른 점은, 제3의 트랜지스터(113)의 제1단자가, 제1의 클록 신호CKl이 공급되는 제1신호선(151)에 접속되어 있는 점에 있다. 또한, 별도의 구성에 대해서 도 8c에 나타낸다. 도 8c에 나타내는 구성이 도 2a에 나타내는 구성과 다른 점은, 제3의 트랜지스터(113)의 제1단자가, 제4의 클록 신호CK4이 공급되는 신호선(155)(제5신호선이라고도 한다)에 접속되어 있는 점에 있다. 도 8a 내지 도 8c의 구성으로 함으로써, 제3의 트랜지스터(113)의 게이트에 입력하는 신호가, 제3신호선(153)에 입력되는 전단신호OUT_N-1에 전파하는 것을 방지할 수 있다. 예를 들면, 도 2a에서는, 제3의 트랜지스터(113)의 게이트와 제3신호선(153)과의 사이에는, 기생용량이 존재한다. 해당 기생 용량에 의해, 제2의 클록 신호CK2이 제3신호선(153)의 전위에 전파해버린다. 도 8a 내지 도 8c의 구성은, 해당 기생 용량에 의한 신호의 전파를 막을 수 있다. 또한 도 8b 내지 도 8c의 구성과, 제3의 트랜지스터(113)의 제1단자 또는 제2단자에, 제1의 클록 신호CKl, 또는 제4의 클록 신호CK4가 입력되므로, 제3의 트랜지스터(113)를 도통시킬 때의 전압과는 반대로 적합한 것의 역 바이어스 전압을 인가할 수 있다. 따라서, 제3의 트랜지스터(113)를 도통상태로 했을 때에 전자가 트랩되는 것에 의한 트랜지스터의 열화를 완화할 수 있다.
또한, 도 2a, 도 8a 내지 c에 나타내는 홀수단의 펄스 출력 회로의 구성과는 다른 구성, 구체적으로는 제3의 트랜지스터(113)를 다이오드 소자로 바꿔 놓은 구성에 대해서 도 9a에 나타낸다. 도 9a에 나타내는 구성이 도 2a에 나타내는 구성과 다른 점은, 제3의 트랜지스터(113) 대신에 다이오드 소자(413)가 설치되어 있고, 다이오드 소자(413)의 제1단자가 제2의 클록 신호CK2이 공급되는 제2신호선(152)에 접속되고, 다이오드 소자(413)의 제2단자가 노드A에 접속되어 있는 점에 있다. 또한, 별도의 구성에 대해서 도 9b에 나타낸다. 도 9b에 나타내는 구성이 도 2a에 나타내는 구성과 다른 점은, 제3의 트랜지스터(113) 대신에 다이오드 접속된 제3의 트랜지스터(513)가 설치되어 있고, 제3의 트랜지스터(513)의 제1단자가 제2의 클록 신호CK2이 공급되는 제2신호선(152)에 접속되고, 제3의 트랜지스터(513)의 게이트 및 제2단자가 노드A에 접속되어 있는 점에 있다. 또한, 도 9b의 회로 구성에 있어서, 도 9c에 나타나 있는 바와 같이 제2의 클록 신호CK2의 듀티비는 50％이상이다, 즉 L레벨의 기간보다도 H레벨의 기간쪽이 긴 것이 바람직하다. 도 9a 및 도 9b의 구성에서는, 트랜지스터의 게이트의 전위를 제어하는 배선을 삭감할 수 있다. 또한, 도 9b의 구성에서는, 트랜지스터(513)를 도통시킬 때의 전압과는 반대로 적합한 것의 역 바이어스를 인가 할 수 있으므로, 트랜지스터(513)를 도통상태로 했을 때에 전자가 트랩되는 것에 의한 트랜지스터의 열화를 완화할 수 있다.
또한, 홀수단의 펄스 출력 회로의 구성에 있어서, 도 10a에 나타나 있는 바와 같이, 제2의 트랜지스터(112)의 제1단자에 접속된 신호선(156)(제5신호선이라고도 한다)에, 고전원전위VDD, 제3의 클록 신호CK3, 또는 제2의 클록 신호CK2를 공급하는 구성으로 해도 된다. 도 10a에 나타내는 구성이 도 2a에 나타내는 구성과 다른 점은, 제2의 트랜지스터(112)의 제1의 단자에 고전원전위VDD, 제3의 클록 신호CK3, 또는 제2의 클록 신호CK2을 공급하기 위한 신호선(156)이 접속되어 있는 점에 있다. 또한, 홀수단의 펄스 출력 회로의 구성에 있어서, 도 10b에 나타나 있는 바와 같이, 제2의 트랜지스터(112)의 게이트에 접속된 신호선(157)(제6신호선이라고도 한다)에, 제3의 클록 신호CK3, 또는 제2의 클록 신호CK2를 공급하는 구성으로 해도 된다. 도 10b에 나타내는 구성이 도 2a에 나타내는 구성과 다른 점은, 제2의 트랜지스터(112)의 게이트에 제3의 클록 신호CK3, 또는 제2의 클록 신호CK2를 공급하기 위한 신호선(157)이 접속되어 있는 점에 있다. 또한, 도 10a 및 도 10b의 구성에서는, 트랜지스터(112)을 도통시킬 때의 전압과는 반대로 적합한 것의 역 바이어스를 인가할 수 있으므로, 트랜지스터(112)를 도통상태로 했을 때에 전자가 트랩되는 것에 의한 트랜지스터의 열화를 완화할 수 있다. 또, 도 10b의 구성에서는, 트랜지스터(112)가 제3의 클록 신호CK3 또는 제2의 클록 신호CK2에 따라 도통상태와 비도통상태를 반복하는 것이 된다. 따라서, 일정 기간마다, 전단신호OUT_N-1을 노드A에 공급할 수 있다. 그 결과, 노드A의 전위를 안정한 값으로 할 수 있다.
이상과 같이, 본 실시형태의 반도체장치는, 입력되는 신호에 의한 오동작을 저감할 수 있고, 그 결과, 표시 불량을 저감할 수 있다. 따라서, 회로의 오동작을 저감하기 위한 보정회로 등을 설치할 필요가 없고, 표시 품위의 향상, 표시장치의 소형화, 저비용화, 협액연화 등의 부차적인 효과를 발휘할 수 있다.
또한, 본 실시형태에 있어서, 각각의 도면에서 서술한 내용은, 별도의 실시형태에서 서술한 내용에 대하여, 적당하게, 조합, 또는 대치등을 자유롭게 행할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체장치의 일례에 대해서 구체적으로 설명한다. 본 실시형태의 반도체장치는, 실시형태1의 반도체장치, 구체적으로는 도 1d의 구성을, 더 구체적으로 설명하는 것이다. 본 실시형태의 반도체장치는, 플립플롭, 시프트 레지스터, 게이트 드라이버, 소스 드라이버, 또는 표시장치등에 사용하는 것이 가능하다. 또한, 본 실시형태의 반도체장치는, 플립플롭, 또는 구동회로로 나타내는 것이 가능하다.
우선, 본 실시형태의 반도체장치의 일례에 대해서, 도 11a를 참조해서 설명한다. 도 11a의 반도체장치는, 도 1d와 같고, 또 도 11b의 타이밍 차트에 대해서는, 도 2b와 같기 때문에, 상세한 설명에 대해서는, 실시형태1의 기재를 원용하는 것으로 한다.
제1의 기간Tl에 있어서, 우선, 전반의 동작에 대해서 도 12a에 기간Tl-1로서 나타낸다. 또한, 여기에서 말하는 「전반」이란, 제1의 기간Tl에 각 신호선에 공급되는 소정의 전위 중, 제2의 클록 신호CK2이 H신호가 되는 이전 기간을 말한다. 기간Tl-1에서는, 전단신호OUT_N-1이 H신호, 제1의 클록 신호CKl이 L신호, 제2의 클록 신호CK2이 L신호가 된다. 그 결과, 노드A가 저전원전위VSS에 한계치전압분의 전압을 더한 값(VSS+Vth)이 되어, 도면에 나타나 있는 바와 같이, 제1트랜지스터(111), 제2트랜지스터(112)가 도통되고, 제3트랜지스터(113)가 비도통이 된다. 그리고, 도 12a중의 점선화살표와 같이 제1의 트랜지스터(111)를 거쳐서 전류가 흐른다. 그리고, 노드A의 값이 (VSS+Vth)로부터 상승해서 (VDD-Vth)이 된 시점에서, 제1트랜지스터(111)는 비도통이 된다. 또한, 노드A의 전위가 (VDD-Vth)로 상승 함에 의해, 제어회로(131)는 노드B의 전위를 하강하도록 제어하고, 제4의 트랜지스터(114) 및 제5의 트랜지스터(115)가 비도통상태가 된다. 다음에, 제1의 기간Tl의 후반의 동작으로서 기간Tl-2을 도 12b에 나타낸다. 또한, 여기에서 말하는 「후반」이란, 제1의 기간Tl에 각 신호선에 공급되는 소정의 전위 중, 제2의 클록 신호CK2이 H신호, 또는 H신호의 뒤에 L신호가 되는 기간을 말한다. 기간Tl-2에서는, 전단신호OUT_N-1이 H신호, 제1의 클록 신호CKl이 L신호, 제2의 클록 신호CK2이 H신호(후에 L신호)가 된다. 그리고, 노드A의 값은 (VDD-Vth)로부터 특히 변화되지 않고, 도면에 나타나 있는 바와 같이 제1트랜지스터(111)가 도통되고, 제2의 트랜지스터(112), 제4의 트랜지스터(114), 및 제5의 트랜지스터(115)가 비도통이 되고, 제3트랜지스터(113)가 도통 또는 비도통이 된다. 그리고, 도 12b중의 점선화살표와 같이 전류가 흐르게 된다.
다음에, 제2의 기간T2에 있어서, 제1의 클록 신호가 H신호가 되고, 전단신호OUT_N-1, 및 리셋트 신호OUT_N+2이 L신호가 된다. 그 결과, 출력 신호OUT_N의 전위는 상승하고, 부트스트랩 동작에 의해 부유 상태가 되는 노드A의 전위가 상승하고, 도 13중의 점선화살표와 같이 전류가 흐르고, 출력 신호OUT_N이 H신호를 출력하게 된다. 또한, 노드A의 전위가 (VDD-Vth)보다 높은 전위인 것에 의해, 이전의 기간과 마찬가지로, 제어회로(131)는 노드B의 전위를 하강하도록 제어하고, 제4의 트랜지스터(114) 및 제5의 트랜지스터(115)가 비도통상태로 되어 있다.
다음에, 제3의 기간T3에 대해서, 우선, 전반의 동작에 대해서 도 14a에 기간T3-1로서 설명을 행한다. 또한, 여기에서 말하는 「전반」이란, 제3의 기간T3에 각 신호선에 공급되는 소정의 전위 중, 제2의 클록 신호CK2이 H신호가 되는 이전 기간의 상태를 말한다. 기간T3-1에서는, 제1의 클록 신호CKl, 전단신호OUT_N-1,및 제2의 클록 신호가 L신호가 된다. 이 때, 노드A의 전위는 제2의 기간T2에서의 부트스트랩 동작에 의해 (VDD+Vth)보다도 높은 전위로 되어 있으므로, 제1트랜지스터(111)는 도통상태 그대로가 된다. 또한, 노드A의 전위가 (VDD+Vth)보다도 높은 전위인 것에 의해, 이전 기간과 마찬가지로, 제어회로(131)는 노드B의 전위를 하강하도록 제어하고, 제4의 트랜지스터(114) 및 제5의 트랜지스터(115)가 비도통상태로 되어 있다. 그리고, H레벨에 있었던 출력 신호OUT_N이 출력되는 단자로부터 도 14b중의 점선화살표와 같이 전류가 흐름으로써, 출력 신호OUT_N이 L레벨로 감소해 간다. 그 후, 제1의 트랜지스터(111)의 기생 용량에 의한 용량결합에 의해, 노드A의 전위는 (VDD-Vth)부근까지 감소한다. 이렇게 해서, 출력 신호OUT_N은 L레벨이 된다. 제3의 기간T3의 기간T3-1에서는, 노드A의 전위를 높은 값으로 유지함으로써 제1의 트랜지스터(111)를 도통상태 그대로로 하고 있다. 제3의 기간T3의 기간T3-1에 제1의 트랜지스터(111)를 도통상태로 함으로써, L레벨의 제1의 클록 신호CKl을, 제1의 트랜지스터(111)를 거쳐서 출력 신호OUT_N에 공급할 수 있다. 제1의 트랜지스터(111)의 채널 폭은, 게이트 선을 구동하기 위해서 사용하기 때문에 다른 트랜지스터(제4의 트랜지스터(114), 제5의 트랜지스터(115))의 채널 폭보다 크므로, 많은 전류를 흘려보낼 수 있고, 출력 신호OUT_N의 하강시간을 짧게 할 수 있다. 다음에, 제3의 기간T3의 후반의 동작으로서 기간T3-2을 도 14b에 나타낸다. 또한, 여기에서 말하는 「후반」이란, 제3의 기간T3에 각 신호선에 공급되는 소정의 전위 중, 제2의 클록 신호CK2가 H신호, 또는 H신호의 뒤에 L신호가 되는 기간을 말한다. 기간T3-2에서는, 전단신호OUT_N-1이 L신호, 제1의 클록 신호CKl이 L신호, 제2의 클록 신호CK2이 H신호(후에 L신호)가 된다. 그리고, 도 14b중의 점선화살표와 같이 전류가 흐르게 되고, 제2트랜지스터(112)가 비도통, 제3의 트랜지스터(113)이 도통이 되어서 노드A의 전위를 L레벨로 한다. 그리고, 노드A의 전위가 L레벨이 되는 것에 의해, 제어회로(131)는 노드B의 전위를 상승하도록 제어하고, 제4의 트랜지스터(114) 및 제5의 트랜지스터(115)를 도통상태로 하고 있다.
다음에, 제4의 기간T4에 있어서, 우선 제4의 기간T4에서 제2의 클록 신호CK2이 L신호가 될 때의 기간에 있어서의, 각 배선 및 트랜지스터의 도통, 비도통상태에 대해서, 도 15a에서 기간T4-1로서 설명한다. 기간T4-1에서는, 전단신호OUT_N-1이 L신호가 되고, 제1의 클록 신호CKl이 H신호 또는 L신호가 교대로 바뀌는 기간이 된다. 이 때, 노드A의 전위는 제3의 기간T3에서의 동작에 의해 L신호의 전위로 되어 있으므로, 제1트랜지스터(111)는 비도통상태 그대로가 되고, 제어회로(131)에 의해 제4의 트랜지스터(114) 및 제5의 트랜지스터(115)는 도통상태 그대로가 되어 있다. 이렇게 해서, 출력 신호OUT_N은 L레벨이 된다. 제4의 기간T4의 후반의 동작으로서 기간T4-2을 도 15b에 나타낸다. 또한, 여기에서 말하는 「후반」이란, 제4의 기간T4에서 제2의 클록 신호CK2가 H신호가 되는 기간을 말한다. 기간T4-2에서는, 전단신호OUT_N-1이 L신호, 제1의 클록 신호CKl이 L신호다. 또, 기간4-2에서는, 제2의 클록 신호CK2이 H신호가 되어 있으므로, 제3의 트랜지스터(113)가 도통상태가 되고, 제1의 트랜지스터(111) 및 제2의 트랜지스터(112)는 비도통상태가 된다. 그 결과, 도 15b중의 점선화살표와 같이 전류가 흐르게 된다. 그리고, 제2트랜지스터(112)가 비도통, 제3의 트랜지스터(113)이 도통이 되어서 노드A의 전위를 L레벨로 한다. 그리고, 노드A의 전위가 L레벨이 되는 것에 의해, 제어회로(131)는 노드B의 전위를 상승하도록 제어하고, 제4의 트랜지스터(114) 및 제5의 트랜지스터(115)를 도통상태로 하고 있다.
이상과 같이, 본 실시형태의 구성인 도 1의 구성으로 함으로써, 제3의 기간T3의 기간T3-1에 있어서, 제2의 클록 신호CK2을 L레벨로 한 후에 H레벨로 함으로써 L레벨의 제1의 클록 신호CKl을 제1의 트랜지스터(111)를 거쳐서 출력할 수 있고, 출력 신호OUT_N의 신호의 하강시간을 짧게 할 수 있다. 또한, 제3의 기간T3의 기간3-2에서, 제2의 클록 신호CK2을 L레벨로 한 후에 H레벨로 함으로써 제1의 클록 신호CKl이 다시 H레벨이 되기 전에, 제1의 트랜지스터(111)를 비도통상태로 할 수 있으므로, H레벨의 제1의 클록 신호CKl이 제1의 트랜지스터(111)를 거쳐서 출력되는 것을 방지할 수 있다. 따라서, 출력 신호OUT_N의 하강시간을 짧게 하면서, 출력 신호OUT_N의 전위가 상승해버리는 것을 방지할 수 있다.
다음에, 본 실시형태에서는, 도 11a에 나타내는 제어회로(131)의 구체적인 회로 구성에 대해서, 예를 게시해 설명한다.
도 16a에 나타내는 제어회로(131)는, 도 11a에 나타나 있는 바와 같이 노드A, 노드B, 고전원전위가 공급되는 제1전원선(141), 저전원전위가 공급되는 제2전원선(142)에 접속되어 있고, n 채널형의 트랜지스터1601, 및 트랜지스터1602을 갖고 있다. 트랜지스터1601은, 제1전원선(141)에 접속된 제1단자가 게이트에 접속되어 있다. 트랜지스터1602는, 게이트가 노드A에 접속되고, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1601의 제2단자, 트랜지스터1602의 제1단자, 및 노드B가 서로 접속되어 있다. 또, 도 16b에 나타내는 별도의 구성의 제어회로(131)에서는, 노드A, 노드B, 고전원전위가 공급되는 제1전원선(141), 저전원전위가 공급되는 제2전원선(142)에 접속되어 있고, n 채널형의 트랜지스터1601, 트랜지스터1602, 트랜지스터1603, 및 트랜지스터1604를 갖고 있다. 트랜지스터1601은, 제1전원선(141)에 접속된 제1단자가 게이트에 접속되어 있다. 트랜지스터1602는, 게이트가 노드A 및 트랜지스터1604의 게이트에 접속되고, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1601의 제2단자, 트랜지스터1602의 제1단자, 및 트랜지스터1603의 게이트가 서로 접속되어 있다. 트랜지스터1603은, 제1단자가 제1전원선(141)에 접속되어 있다. 트랜지스터1604는, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1603의 제2단자, 트랜지스터1604의 제1단자, 및 노드B가 서로 접속되어 있다.
또한, 도 16a 및 16b와는 다른 회로 구성에 관하여 설명한다. 도 17a에 나타내는 제어회로(131)는, 도 11a와는 달리, 노드A, 노드B, 고전원전위가 공급되는 제1전원선(141), 저전원전위가 공급되는 제2전원선(142), 제3의 클록 신호CK3이 공급되는 배선(1651)(신호선이라고도 한다)에 접속되어 있고, n 채널형의 트랜지스터1601, 트랜지스터1602, 트랜지스터1605를 갖고 있다. 트랜지스터1601은, 제1전원선(141)에 접속된 제1단자가 게이트에 접속되어 있다. 트랜지스터1602는, 게이트가 노드A에 접속되고, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1601의 제2단자, 트랜지스터1602의 제1단자, 트랜지스터1605의 제1단자, 및 노드B가 서로 접속되어 있다. 트랜지스터1605는, 게이트가 배선(1651)에 접속되어 있고, 제2단자가 제2전원선(142)에 접속되어 있다. 또, 도 17b에 나타내는 별도의 구성의 제어회로(131)에서는, 노드A, 노드B, 고전원전위가 공급되는 제1전원선(141), 저전원전위가 공급되는 제2전원선(142), 제3의 클록 신호CK3가 공급되는 배선(1651)에 접속되어 있고, n 채널형의 트랜지스터1601, 트랜지스터1602, 트랜지스터1603, 트랜지스터1604, 트랜지스터1605, 및 트랜지스터1606을 갖고 있다. 트랜지스터1601은, 제1전원선(141)에 접속된 제1단자가 게이트에 접속되어 있다. 트랜지스터1602는, 게이트가 노드A 및 트랜지스터1604의 게이트에 접속되고, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1601의 제2단자, 트랜지스터1602의 제1단자, 트랜지스터1605의 제1단자, 및 트랜지스터1603의 게이트가 서로 접속되어 있다. 트랜지스터1603은, 제1단자가 제1전원선(141)에 접속되어 있다. 트랜지스터1604는, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1605는, 게이트가 배선1651 및 트랜지스터1606의 게이트에 접속되고, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1603의 제2단자, 트랜지스터1604의 제1단자, 트랜지스터1606의 제1단자, 및 노드B가 서로 접속되어 있다. 제3의 클록 신호CK3가 게이트에 입력되는 트랜지스터1605를 설치 함에 의해, 제4의 기간T4에, 노드B의 전위가 H레벨과 L레벨을 반복하는 것으로 할 수 있다. 따라서, 트랜지스터114 및 트랜지스터115가 도통상태가 되는 기간을 절감할 수 있고, 트랜지스터의 열화를 억제할 수 있다.
또한, 도 16a, 도 16b, 도 17a 및 도 17b와는 다른 회로 구성에 관하여 설명한다. 도 17c에 나타내는 제어회로(131)는, 도 11a와는 달리, 노드A, 노드B, 제1의 클록 신호가 공급되는 배선(1651), 저전원전위가 공급되는 제2전원선(142)에 접속되어 있고, 용량소자(1611), n채널형의 트랜지스터(1612)를 갖고 있다. 용량소자(1611)는, 제1전극(제1단자, 한쪽의 전극이라고도 한다)이 배선(1651)에 접속되어 있다. 트랜지스터(1602)는, 게이트가 노드A에 접속되고, 제2단자가 제2전원선(142)에 접속되어 있다. 용량소자(1611)의 제2전극(제2단자, 다른 쪽의 전극이라고도 한다), 트랜지스터(1602)의 제1단자, 및 노드B가 서로 접속되어 있다. 용량소자(1611)를 설치함으로써, 트랜지스터를 설치했을 때와 같은 동작을 실현하면서, 정상전류를 삭감할 수 있고, 저소비 전력화를 꾀할 수 있다.
또한, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c와는 다른 회로 구성에 관하여 설명한다. 도 17d에 나타내는 제어회로(131)는, 도 11a와는 달리, 노드A, 노드B, 제1의 클록 신호가 공급되는 배선(1651), 저전원전위가 공급되는 제2전원선(142)에 접속되어 있고, n 채널형의 트랜지스터1601, 트랜지스터1602, 트랜지스터1603, 트랜지스터1604를 갖고 있다. 트랜지스터1601은, 배선(1651)에 접속된 제1단자가 게이트에 접속되어 있다. 트랜지스터1602는, 게이트가 노드A 및 트랜지스터1604의 게이트에 접속되고, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1601의 제2단자, 트랜지스터1602의 제1단자, 및 트랜지스터1603의 게이트가 서로 접속되어 있다. 트랜지스터1603은, 제1단자가 배선(1651)에 접속되어 있다. 트랜지스터1604는, 제2단자가 제2전원선(142)에 접속되어 있다. 트랜지스터1603의 제2단자, 트랜지스터1604의 제1단자, 및 노드B가 서로 접속되어 있다. 도 17d의 제어회로의 구성으로 함으로써, 제4의 기간T4에, 노드B의 전위가 H레벨과 L레벨을 반복하는 것으로 할 수 있다. 따라서, 트랜지스터114 및 트랜지스터115가 도통상태가 되는 기간을 절감할 수 있고, 트랜지스터114 및 트랜지스터115의 열화를 억제할 수 있다. 또, 노드B가 H신호를 출력할 때에, 트랜지스터114 및 트랜지스터115의 게이트와 소스와의 사이의 전압을 크게 할 수 있다. 따라서, 트랜지스터114 및 트랜지스터115의 채널 폭을 작게 할 수 있거나, 또는 출력 신호의 지연을 작게 할 수 있다.
이상과 같이, 본 실시형태의 반도체장치는, 실시형태1과 마찬가지로, 입력되는 신호에 의한 오동작을 저감할 수 있고, 그 결과, 표시 불량을 저감할 수 있다. 따라서, 회로의 오동작을 저감하기 위한 보정회로 등을 설치할 필요가 없고, 표시장치의 소형화, 저비용화, 협액연화 등의 부차적인 효과를 나타낼 수 있다.
또한, 본 실시형태에 있어서, 각각의 도면에서 서술한 내용은, 별도의 실시형태에서 서술한 내용에 대하여, 적당하게, 조합, 또는 대치등을 자유롭게 행할 수 있다.
(실시형태 3)
본 실시형태에서는, 표시장치의 일례에 관하여 설명한다.
우선, 도 18a를 참조하여, 액정표시장치의 시스템 블록의 일례에 관하여 설명한다. 액정표시장치는, 회로5361, 회로5362, 회로5363_1, 회로5363_2, 화소부(5364), 회로5365, 및 조명 장치(5366)를 가진다. 화소부(5364)에는, 복수의 배선5371이 회로5362로부터 연신해서 배치되고, 복수의 배선5372가 회로5363_1, 및 회로5363_2로부터 연신해서 배치되어 있다. 그리고, 복수의 배선5371과 복수의 배선5372과의 교차 영역에는, 각각, 액정소자등의 표시 소자를 갖는 화소(5367)가 매트릭스 모양으로 배치되어 있다.
회로5361은, 영상신호(5360)에 따라, 회로5362, 회로5363_1, 회로5363_2, 및 회로5365에, 신호, 전압, 또는 전류등을 공급하는 기능을 갖고, 콘트롤러, 제어회로, 타이밍 발생기, 전원회로, 또는 레귤레이터등으로서 기능하는 것이 가능하다. 본 실시형태에서는, 일례로서, 회로5361은, 회로5362에, 신호선구동회로용 스타트 신호(SSP), 신호선 구동회로용 클록 신호(SCK), 신호선 구동회로용 반전 클록 신호(SCKB), 비디오신호용 데이터(DATA), 래치(latch) 신호(LAT)를 공급하는 것으로 한다. 또는, 회로5361은, 일례로서, 회로5363_1, 및 회로5363_2에, 주사선 구동회로용 스타트 신호(GSP), 주사선 구동회로용 클록 신호(GCK), 및 주사선 구동회로용 반전 클록 신호(GCKB)를 공급하는 것으로 한다. 또는, 회로5361은, 회로5365에, 백라이트 제어신호(BLC)를 공급하는 것으로 한다. 다만, 이것에 한정되지 않고, 회로5361은, 그 밖에도 여러가지 신호, 여러가지 전압, 또는 여러가지 전류등을, 회로5362, 회로53631, 회로5363_2, 및 회로5365에 공급하는 것이 가능하다.
회로5362는, 회로5361로부터 공급되는 신호(예를 들면, SSP, SCK, SCKB, DATA, LAT)에 따라, 비디오신호를 복수의 배선(5371)에 출력하는 기능을 갖고, 신호선 구동회로로서 기능하는 것이 가능하다. 회로5363_1, 및 회로5363_2는, 회로5361로부터 공급되는 신호(GSP, GCK, GCKB)에 따라, 주사 신호를 복수의 배선(5372)에 출력하는 기능을 갖고, 주사선 구동회로로서 기능하는 것이 가능하다. 회로5365은, 회로5361로부터 공급되는 신호(BLC)에 따라, 조명 장치(5366)에 공급하는 전력의 양, 또는 시간등을 제어 함으로써, 조명 장치(5366)의 휘도(또는 평균 휘도)를 제어하는 기능을 갖고, 전원회로로서 기능하는 것이 가능하다.
또한, 복수의 배선(5371)에 비디오신호가 입력될 경우, 복수의 배선5371은, 신호선, 비디오신호선, 또는 소스 선등으로서 기능하는 것이 가능하다. 복수의 배선5372에 주사 신호가 입력될 경우, 복수의 배선5372는, 신호선, 주사선, 또는 게이트 선등으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않는다.
또한, 회로5363_1, 및 회로5363_2에, 같은 신호가 회로5361로부터 입력될 경우, 회로5363_1이 복수의 배선(5372)에 출력하는 주사 신호와, 회로5363_2가 복수의 배선(5372)에 출력하는 주사 신호와는, 대략 같은 타이밍이 될 경우가 많다. 따라서, 회로5363_1 및 회로5363_2가 구동하는 부하를 작게 할 수 있다. 따라서, 표시장치를 크게 할 수 있다. 또는, 표시장치를 고선명으로 할 수 있다. 또는, 회로5363_1 및 회로5363_2가 갖는 트랜지스터의 채널 폭을 작게 할 수 있으므로, 좁은 프레임의 표시장치를 얻을 수 있다. 다만, 이것에 한정되지 않고, 회로5361은, 회로5363_1과 회로5363_2에 따로 따로의 신호를 공급하는 것이 가능하다.
또한, 회로5363_1과 회로5363_2의 한쪽을 생략하는 것이 가능하다.
또한, 화소부(5364)에는, 용량선, 전원선, 주사선등의 배선을 새롭게 배치하는 것이 가능하다. 그리고, 회로5361은, 이것들의 배선에 신호 또는 전압등을 출력하는 것이 가능하다. 또는, 회로5363_1 또는 회로5363_2와 같은 회로를 새롭게 추가하고, 이 새롭게 추가한 회로는, 새롭게 추가한 배선에 주사 신호등의 신호를 출력하는 것이 가능하다.
또한, 화소(5367)가 표시 소자로서 EL소자등의 발광소자를 갖는 것이 가능하다. 이 경우, 도 18b에 나타나 있는 바와 같이, 표시 소자가 발광하는 것이 가능하므로, 회로(5365) 및 조명 장치(5366)는 생략되는 것이 가능하다. 그리고, 표시 소자에 전력을 공급하기 위해서, 전원선으로서 기능하는 것이 가능한 복수의 배선(5373)을 화소부(5364)에 배치하는 것이 가능하다. 회로(5361)는, 전압(ANO)이라고 하는 전원전압을 배선(5373)에 공급하는 것이 가능하다. 이 배선(5373)은, 화소의 색요소별로 접속되는 것이 가능하고, 모든 화소에 공통적으로 접속되는 것이 가능하다.
또한, 도 18b에서는, 일례로서, 회로5361은, 회로5363_1과 회로5363_2에 따로 따로의 신호를 공급하는 경우의 일례를 나타낸다. 회로5361은, 주사선 구동회로용 스타트 신호(GSPl), 주사선 구동회로용 클록 신호(GCKl), 및 주사선 구동회로용 반전 클록 신호(GCKBl)등의 신호를 회로5363_1에 공급한다. 그리고, 회로5361은, 주사선 구동회로용 스타트 신호(GSP2), 주사선 구동회로용 클록 신호(GCK2), 및 주사선 구동회로용 반전 클록 신호(GCKB2)등의 신호를 회로5363_2에 공급한다. 이 경우, 회로5363_1은, 복수의 배선(5372) 중 홀수행째의 배선만을 주사하고, 회로5363_2는, 복수의 배선(5372) 중 짝수행째의 배선만을 주사하는 것이 가능하게 된다. 따라서, 회로5363_1 및 회로5363_2의 구동주파수를 작게 할 수 있으므로, 소비 전력의 저감을 꾀할 수 있다. 또는, 1단분의 플립플롭을 레이아웃하는 것이 가능한 면적을 크게 할 수 있다. 따라서, 표시장치를 고선명으로 할 수 있다. 또는, 표시장치를 대형으로 할 수 있다. 다만, 이것에 한정되지 않고, 도 18a와 마찬가지로, 회로5361은, 회로5363_1과 회로5363_2에 같은 신호를 출력하는 것이 가능하다.
또한, 도 18b와 마찬가지로, 도 18a에 있어서도, 회로5361은, 회로5363_1과 회로5363_2에 따로 따로의 신호를 공급하는 것이 가능하다.
이상, 표시장치의 시스템 블록의 일례에 관하여 설명했다.
다음에, 표시장치의 구성의 일례에 대해서, 도 19a, 도 19b, 도 19c, 도 19d 및 도 19e를 참조해서 설명한다.
도 19a에서는, 화소부(5364)에 신호를 출력하는 기능을 갖는 회로(예를 들면, 회로5362, 회로5363_1 및 회로5363_2등)은, 화소부(5364)와 같은 기판(5380)에 형성된다. 그리고, 회로(5361)는, 화소부(5364)와는 다른 기판에 형성된다. 이렇게 해서, 외부부품의 수가 줄므로, 비용의 저감을 꾀할 수 있다. 또는, 기판(5380)에 입력되는 신호 또는 전압의 수가 줄므로, 기판(5380)과, 외부부품과의 접속수를 절감할 수 있다. 따라서, 신뢰성의 향상, 또는 수율의 향상을 꾀할 수 있다.
또한, 회로가 화소부(5364)와는 다른 기판에 형성될 경우, 해당 기판은, TAB(Tape Automated Bonding)방식에 의해 FPC(Flexible Printed Circuit)에 설치되는 것이 가능하다. 또는, 해당 기판은, COG(Chip On Glass)방식에 의해 화소부(5364)와 같은 기판(5380)에 설치하는 것이 가능하다.
또한, 회로가 화소부(5364)와는 다른 기판에 형성될 경우, 해당 기판에는, 단결정 반도체를 사용한 트랜지스터를 형성하는 것이 가능하다. 따라서, 해당 기판에 형성되는 회로는, 구동주파수의 향상, 구동전압의 향상, 출력 신호의 변동의 저감등의 장점을 얻을 수 있다.
또한, 외부회로로부터는, 입력 단자(5381)를 거쳐서 신호, 전압, 또는 전류등이 입력되는 경우가 많다.
도 19b에서는, 구동주파수가 낮은 회로(예를 들면, 회로5363_1, 회로5363_2)는, 화소부(5364)와 같은 기판(5380)에 형성된다. 그리고, 회로5361 및 회로5362는, 화소부(5364)와는 다른 기판에 형성된다. 이렇게 해서, 이동도가 작은 트랜지스터에 의해, 기판(5380)에 형성되는 회로를 구성하는 것이 가능하게 된다. 따라서, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능하게 된다. 따라서, 표시장치의 대형화, 공정수의 삭감, 비용의 저감, 또는 수율의 향상등을 꾀할 수 있다.
또한, 도 19c에 나타나 있는 바와 같이, 회로5362의 일부(회로5362a)가 화소부(5364)와 같은 기판(5380)에 형성되고, 나머지의 회로5362(회로5362b)가 화소부(5364)와는 다른 기판에 형성되는 것이 가능하다. 회로5362a는, 이동도가 낮은 트랜지스터로 구성하는 것이 가능한 회로(예를 들면, 시프트 레지스터, 셀렉터, 스위치등)을 갖는 경우가 많다. 그리고, 회로5362b는, 이동도가 높고, 특성 변동이 작은 트랜지스터로 구성하는 것이 바람직한 회로(예를 들면, 시프트 레지스터, 래치회로, 버퍼 회로, DA변환 회로, AD변환 회로등)을 갖는 경우가 많다. 이렇게 함에 의해, 도 19b와 마찬가지로, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능해 지고, 한층 더 외부부품의 삭감을 꾀할 수 있다.
도 19d에서는, 화소부(5364)에 신호를 출력하는 기능을 갖는 회로(예를 들면, 회로5362, 회로5363_1, 및 회로5363_2등), 및 이것들의 회로를 제어하는 기능을 갖는 회로(예를 들면, 회로5361)는, 화소부(5364)와는 다른 기판에 형성된다. 이렇게 해서, 화소부와, 그 주변회로를 따로 따로의 기판에 형성하는 것이 가능하게 되므로, 수율의 향상을 꾀할 수 있다.
또한, 도 19d와 마찬가지로, 도 19a∼19c에 있어서도, 회로5363_1 및 회로5363_2을 화소부(5364)와는 다른 기판에 형성하는 것이 가능하다.
도 19e에서는, 회로5361의 일부(회로5361a)이 화소부(5364)와 같은 기판(5380)에 형성되고, 나머지의 회로5361(회로5361b)이 화소부(5364)와는 다른 기판에 형성된다. 회로5361a는, 이동도가 작은 트랜지스터로 구성하는 것이 가능한 회로(예를 들면, 스위치, 셀렉터, 레벨 시프트 회로등)을 갖는 경우가 많다. 그리고, 회로5361b는, 이동도가 높고, 변동이 작은 트랜지스터를 사용해서 구성하는 것이 바람직한 회로(예를 들면, 시프트 레지스터, 타이밍 발생기, 오실레이터, 레귤레이터, 또는 아날로그 버퍼등)을 갖는 경우가 많다.
또한, 도 19a∼19d에 있어서도, 회로5361a를 화소부(5364)와 같은 기판에 형성하고, 회로5361b을 화소부(5364)와는 다른 기판에 형성하는 것이 가능하다.
여기에서, 회로5363_1 및 회로5363_2로서, 실시형태1 또는 실시형태2의 반도체장치 또는 시프트 레지스터를 사용하는 것이 가능하다. 이 경우, 회로5363_1 및 회로5363_2와 화소부가 같은 기판에 형성됨으로써, 해당 기판에 형성되는 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 하는 것이 가능하다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 꾀할 수 있다. 특히, 모든 트랜지스터의 극성이 N채널형일 경우에는, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능하게 된다. 따라서, 표시장치의 대형화, 비용의 저감, 또는 수율의 향상등을 꾀할 수 있다.
또는, 실시형태1 또는 실시형태2의 반도체장치, 또는 시프트 레지스터는, 트랜지스터의 채널 폭을 작게 할 수 있다. 따라서, 배치 면적을 작게 할 수 있으므로, 프레임을 작게 할 수 있다. 또는, 배치 면적을 작게 할 수 있으므로, 해상도를 높게 할 수 있다.
또는, 실시형태1 또는 실시형태2의 반도체장치, 또는 시프트 레지스터는, 기생 용량을 작게 할 수 있다. 따라서, 소비 전력을 저감할 수 있다. 또는, 외부회로의 전류능력을 작게 할 수 있다. 또는, 외부회로의 사이즈,또는 해당 외부회로를 갖는 표시장치의 사이즈를 작게 할 수 있다.
또한, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 반도체층으로서 사용하는 트랜지스터는, 한계값전압의 증가, 또는 이동도의 저하등의 특성열화를 보이는 경우가 많다. 그러나, 실시형태1 또는 실시형태2의 반도체장치 또는 시프트 레지스터는, 트랜지스터의 특성열화를 억제할 수 있으므로, 표시장치의 수명을 길게 할 수 있다.
또한, 회로5362의 일부로서, 실시형태1 또는 실시형태2의 반도체장치, 또는 시프트 레지스터를 사용하는 것이 가능하다. 예를 들면, 회로5362a는, 실시형태1 또는 실시형태2의 반도체장치, 또는 시프트 레지스터를 갖는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 신호선 구동회로의 일례 에 관하여 설명한다. 또한, 신호선 구동회로를 반도체장치, 또는 신호 생성 회로로 나타내는 것이 가능하다.
신호선 구동회로의 일례에 대해서, 도 20a를 참조해서 설명한다. 신호선 구동회로는, 회로2001, 및 회로2002을 가진다. 회로2002는, 회로2002_1∼2002_N(N은 자연수)이라고 하는 복수의 회로를 가진다. 회로2002_1∼2002_N은, 각각, 트랜지스터2003_1∼2003_k(k는 자연수)이라고 하는 복수의 트랜지스터를 가진다. 트랜지스터2003_1∼2003_k는, N채널형인 것으로 한다. 다만, 이것에 한정되지 않고, 트랜지스터2003_1∼2003_k는, P채널형으로 하는 것이 가능하고, CMOS형태의 스위치로 하는 것이 가능하다.
신호선 구동회로의 접속 관계에 대해서, 회로2002_1을 예로 해서 설명한다. 트랜지스터2003_1∼2003_k의 제1의 단자는, 각각, 배선2004_1∼2004_k와 접속된다. 트랜지스터2003_1∼2003_k의 제2의 단자는, 각각, 배선Sl∼Sk와 접속된다. 트랜지스터2003_1∼2003_k의 게이트는, 배선2004_1과 접속된다.
회로2001은, 배선2005_1∼2005_N에 순서적으로 하이레벨의 신호를 출력하는 기능을 가진다. 또는, 회로2002_1∼2002_N을 순서적으로 선택하는 기능을 가진다. 이렇게, 회로2001은, 시프트 레지스터로서의 기능을 가진다. 다만, 이것에 한정되지 않는다. 회로2001은, 배선2005_1∼2005_N에 여러가지 순서로 하이레벨의 신호를 출력하는 것이 가능하다. 또는, 회로2002_1∼2002_N을 여러가지 순서로 선택하는 것이 가능하다. 이렇게, 회로2001은, 디코더로서의 기능을 갖는 것이 가능하다.
회로2002_1은, 배선2004_1∼2004_k과 배선Sl∼Sk와의 도통상태를 제어하는 기능을 가진다. 또는, 회로2002_1은, 배선2004_1∼2004_k의 전위를 배선Sl∼Sk에 공급하는 기능을 가진다. 이렇게, 회로2002_1은, 셀렉터로서의 기능을 갖는 것이 가능하다. 다만, 이것에 한정되지 않는다. 또한, 회로2002_2∼2002_N은, 회로2002_1와 같은 기능을 갖는 것이 가능하다.
트랜지스터2003_1∼2003_N은, 각각, 배선2004_1∼2004_k과 배선Sl∼Sk와의 도통상태를 제어하는 기능을 가진다. 또는, 트랜지스터20031∼2003_N은, 각각, 배선2004_1∼2004_k의 전위를 배선Sl∼Sk에 공급하는 기능을 가진다. 예를 들면, 트랜지스터2003_1은, 배선2004_1과 배선Sl과의 도통상태를 제어하는 기능을 가진다. 또는, 트랜지스터2003_1은, 배선2004_1의 전위를 배선Sl에 공급하는 기능을 가진다. 이렇게, 트랜지스터2003_1∼2003_N은, 각각, 스위치로서의 기능을 갖는 것이 가능하다. 다만, 이것에 한정되지 않는다.
또한, 배선2004_1∼2004_k에는, 각각, 신호가 입력될 경우가 많다. 해당 신호는, 화상정보 또는 화상신호에 따른 아날로그 신호일 경우가 많다. 이렇게, 해당 신호는, 비디오신호로서의 기능을 갖는 것이 가능하다. 따라서, 배선20041∼2004_k는, 신호선으로서의 기능을 갖는 것이 가능하다. 다만, 이것에 한정되지 않는다. 예를 들면, 화소구성에 따라서는, 디지탈 신호인 것이 가능하고, 아날로그 전압인 것이 가능하고, 아날로그 전류인 것이 가능하다.
다음에, 도 20a의 신호선 구동회로의 동작에 대해서, 도 20b의 타이밍 차트를 참조해서 설명한다. 도 20b에는, 신호2015_1∼2015_N, 및 신호2014_1∼2014_k의 일례를 나타낸다. 신호2015_1∼2015_N은, 각각, 회로2001의 출력 신호의 일례이며, 신호2014_1∼2014_k은, 각각, 배선2004_1∼2004_k에 입력되는 신호의 일례다. 또한, 신호선 구동회로의 1동작 기간은, 표시장치에 있어서의 1게이트 선택 기간에 대응한다. 1 게이트 선택 기간은, 일례로서, 기간TO, 및 기간Tl∼기간TN으로 분할된다. 기간TO는, 선택된 행에 속하는 화소에 프리챠지용의 전압을 동시에 인가하기 위한 기간이며, 프리챠지 기간으로서의 기능을 갖는 것이 가능하다. 기간Tl∼TN은, 각각, 선택된 행에 속하는 화소에 비디오신호를 기록하기 위한 기간이며, 기록 기간으로서의 기능을 갖는 것이 가능하다.
우선, 기간TO에 있어서, 회로2001은, 배선2005_1∼2005_N에, 하이레벨의 신호를 공급한다. 그러면, 예를 들면, 회로2002_1에 있어서, 트랜지스터2003_1∼2003_k가 온이 되므로, 배선2004_1∼∼2004_k과, 배선S1∼Sk가 도통상태가 된다. 이 때, 배선2004_l∼2004_k에는, 프리챠지 전압Vp가 공급된다. 따라서, 프리챠지 전압Vp는, 트랜지스터2003_1∼2003_k를 거쳐서, 배선Sl∼Sk에 각각 출력된다. 따라서, 프리챠지 전압Vp는, 선택된 행에 속하는 화소에 기록되므로, 선택된 행에 속하는 화소가 프리챠지된다.
기간Tl∼기간TN에 있어서, 회로2001은, 하이레벨의 신호를 배선2005_1∼2005_N에 순서적으로 출력한다. 예를 들면, 기간Tl에 있어서, 회로2001은, 하이레벨의 신호를 배선2005_1에 출력한다. 그러면, 트랜지스터2003_1∼2003_k는 온이 되므로, 배선2004_1∼2004_k와, 배선Sl∼Sk가 도통상태가 된다. 이 때, 배선2004_1∼2004_k에는, Data(Sl)∼Data(Sk)이 입력된다. Data(Sl)∼Data(Sk)은, 각각, 트랜지스터2003_1∼2003_k를 거쳐서, 선택되는 행에 속하는 화소 중, 1열째∼k열째의 화소에 기록된다. 이렇게 해서, 기간Tl∼TN에 있어서, 선택된 행에 속하는 화소에, k열씩 순서적으로 비디오신호가 기록된다.
이상과 같이, 비디오신호가 복수의 열씩 화소에 기록됨으로써, 비디오신호의 수, 또는 배선의 수를 절감할 수 있다. 따라서, 외부회로와의 접속수를 절감할 수 있으므로, 수율의 향상, 신뢰성의 향상, 부품수의 삭감, 및/또는, 비용의 삭감을 꾀할 수 있다. 또는, 비디오신호가 복수의 열씩 화소에 기록됨으로써, 기록 시간을 길게 할 수 있다. 따라서, 비디오신호의 기록 부족을 방지할 수 있으므로, 표시 품위의 향상을 꾀할 수 있다.
또한, k를 크게 함으로써, 외부회로와의 접속수를 절감할 수 있다. 다만, k가 지나치게 크면, 화소에의 기록 시간이 짧아진다. 따라서, k≤6인 것이 바람직하다. 더 바람직하게는, k≤3인 것이 바람직하다. 더 바람직하게는, k=2인 것이 바람직하다. 다만, 이것에 한정되지 않는다.
특히, 화소의 색요소가 n(n은 자연수)개일 경우, k=n, 또는 k=n×d(d는 자연수)인 것이 바람직하다. 예를 들면, 화소의 색요소가 빨강(R)과 초록(G)과 파랑(B)의 세개로 분할되는 경우, k=3, 또는 k=3×d인 것이 바람직하다. 다만, 이것에 한정되지 않는다. 예를 들면, 화소가 m(m은 자연수)개의 서브 화소(이하, 서브 픽셀 또는 부화소라고도 한다)로 분할되는 경우, k=m,또는 k=m×d인 것이 바람직하다. 예를 들면, 화소가 2개의 서브 화소로 분할되는 경우, k=2인 것이 바람직하다. 또는, 화소의 색요소가 n개일 경우, k=m×n, 또는 k=m×n×d인 것이 바람직하다. 다만, 이것에 한정되지 않는다.
또한, 도 20c에 나타나 있는 바와 같이, 회로2001의 구동주파수 및 회로2002의 구동주파수는, 느린 경우가 많으므로, 회로2001 및 회로2002는, 화소부(2007)와 같은 기판에 형성되는 것이 가능하다. 이렇게 해서, 화소부가 형성되는 기판과, 외부회로와의 접속수를 절감할 수 있으므로, 수율의 향상, 신뢰성의 향상, 부품수의 삭감, 또는 비용의 삭감등을 꾀할 수 있다. 특히, 신호선 구동회로(2006)도 화소부(2007)와 같은 기판에 형성됨으로써, 한층 더 외부회로와의 접속수를 절감할 수 있다. 다만, 이것에 한정되지 않는다. 예를 들면, 도 20d에 나타나 있는 바와 같이, 회로2001은 화소부(2007)와는 다른 기판에 형성되고, 회로2002는, 화소부(2007)와 같은 기판에 형성되는 것이 가능하다. 이 경우에도, 화소부가 형성되는 기판과, 외부회로와의 접속수를 절감할 수 있으므로, 수율의 향상, 신뢰성의 향상, 부품수의 삭감, 또는 비용의 삭감등을 꾀할 수 있다. 또는, 화소부(2007)와 같은 기판에 형성하는 회로가 적어지므로, 프레임을 작게 할 수 있다.
또한, 회로2001로서는, 실시형태1 또는 실시형태2의 반도체장치 또는 시프트 레지스터를 사용하는 것이 가능하다. 이 경우, 회로2001이 갖는 모든 트랜지스터의 극성을 N채널형, 또는 P채널형으로 하는 것이 가능하다. 따라서, 공정수의 삭감, 수율의 향상, 또는 비용의 삭감을 꾀할 수 있다.
또한, 회로2001뿐만아니라, 회로2002_1∼2002_N이 갖는 모든 트랜지스터의 극성도 N채널형, 또는 P채널형으로 하는 것이 가능하다. 따라서, 회로2001 및 회로2002_1∼2002_N이, 화소부와 같은 기판에 형성될 경우, 공정수의 삭감, 수율의 향상, 또는 비용의 삭감을 꾀할 수 있다. 특히, 모든 트랜지스터의 극성을 N채널형으로 함으로써, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용할 수 있다. 왜냐하면, 회로2001 및 회로2002_1∼2002N의 구동주파수는, 낮은 경우가 많기 때문이다.
(실시형태 5)
본 실시형태에서는, 보호 회로의 일례에 관하여 설명한다.
우선, 보호 회로의 일례에 대해서, 도 21a를 참조해서 설명한다. 보호 회로(3000)는, 배선(3011)에 접속되는 반도체 디바이스(예를 들면, 트랜지스터, 용량소자, 회로등)등이 ESD(정전기 방전)에 의해 파괴되는 것을 방지할 목적으로 설치된다. 보호 회로(3000)는, 트랜지스터3001 및 트랜지스터3002를 가진다. 트랜지스터3001 및 트랜지스터3002는, N채널형일 경우가 많다. 다만, 이것에 한정되지 않고, P채널형인 것이 가능하다.
트랜지스터3001의 제1의 단자는 배선3012와 접속되고, 트랜지스터3001의 제2의 단자는 배선3011과 접속되고, 트랜지스터3001의 게이트는 배선3011과 접속된다. 트랜지스터3002의 제1의 단자는, 배선3013과 접속되고, 트랜지스터3002의 제2의 단자는, 배선3011과 접속되고, 트랜지스터3002의 게이트는, 배선3013과 접속된다.
배선3011에는, 일례로서, 신호(예를 들면, 주사 신호, 비디오신호, 클록 신호, 스타트 신호, 리셋트 신호, 또는 선택신호등), 또는, 전압(부(負) 전원전압, 그라운드 전압, 정(正) 전원전압등)이 공급되는 것이 가능하다. 배선3012에는, 일례로서, 정 전원전압(VDD)이 공급되는 것으로 한다. 배선3013에는, 일례로서, 부 전원전압(VSS), 또는 그라운드 전압등이 공급되는 것으로 한다. 다만, 이것에 한정되지 않는다.
배선3011의 전위가 VSS∼VDD의 사이의 값이면, 트랜지스터3001 및 트랜지스터3002는 오프가 된다. 따라서, 배선3011에 공급되는 전압 또는 신호등은, 배선3011과 접속되는 반도체 디바이스에 공급된다. 다만, 정전기등의 영향에 의해, 배선3011에, 전원전압보다도 높은 전위, 또는 전원전압보다도 낮은 전위가 공급되는 경우가 있다. 그리고, 이 전원전압보다도 높은 전위 또는 전원전압보다도 낮은 전위에 의해, 배선3011과 접속되는 반도체 디바이스가 파괴되는 경우가 있다. 이러한 반도체 디바이스의 정전파괴를 방지하기 위해서, 배선3011에 전원전압보다도 높은 전위가 공급될 경우, 트랜지스터3001이 온이 된다. 그러면, 배선3011의 전하는, 트랜지스터3001을 거쳐서 배선3012로 이동하므로, 배선3011의 전위가 감소한다. 한편, 배선3011에 전원전압보다도 낮은 전위가 공급될 경우, 트랜지스터3002가 온이 된다. 그러면, 배선3011의 전하는, 트랜지스터3002를 거쳐서 배선3013으로 이동하므로, 배선3011의 전위가 상승한다. 이렇게 해서, 배선3011과 접속되는 반도체 디바이스의 정전파괴를 막을 수 있다.
또한, 도 21a에서 서술하는 구성에 있어서, 도 21b에 나타나 있는 바와 같이, 트랜지스터3002를 생략하는 것이 가능하다. 또는, 도 21a에서 서술하는 구성에 있어서, 도 21c에 나타나 있는 바와 같이, 트랜지스터3001을 생략하는 것이 가능하다. 다만, 이것에 한정되지 않는다.
또한, 도 21a∼21c에서 서술하는 구성에 있어서, 도 21d에 나타나 있는 바와 같이, 배선3011과 배선3012과의 사이에, 트랜지스터를 직렬로 접속하는 것이 가능하다. 또는, 배선3011과 배선3013과의 사이에, 트랜지스터를 직렬로 접속하는 것이 가능하다. 트랜지스터3003의 제1의 단자는, 배선3012와 접속되고, 트랜지스터3003의 제2의 단자는, 트랜지스터3001의 제1의 단자와 접속되고, 트랜지스터3003의 게이트는, 트랜지스터3001의 제1의 단자와 접속된다. 트랜지스터3004의 제1의 단자는, 배선3013과 접속되고, 트랜지스터3004의 제2의 단자는, 트랜지스터3002의 제1의 단자와 접속되고, 트랜지스터3004의 게이트는, 트랜지스터3004의 제1의 단자와 접속된다. 다만, 이것에 한정되지 않는다. 예를 들면, 도 21e에 나타나 있는 바와 같이, 트랜지스터3001의 게이트와 트랜지스터3003의 게이트는 접속되는 것이 가능하다. 또는, 트랜지스터3002의 게이트와 트랜지스터3004의 게이트는 접속되는 것이 가능하다.
또한, 도 21a∼21e에서 서술하는 구성에 있어서, 도 21f에 나타나 있는 바와 같이, 배선3011과 배선3012과의 사이에, 트랜지스터를 병렬로 접속하는 것이 가능하다. 또는, 배선3011과 배선3013과의 사이에, 트랜지스터를 병렬로 접속하는 것이 가능하다. 트랜지스터3003의 제1의 단자는, 배선3012과 접속되고, 트랜지스터3003의 제2의 단자는, 배선3011과 접속되고, 트랜지스터3003의 게이트는, 배선3011과 접속된다. 트랜지스터3004의 제1의 단자는, 배선3013과 접속되고, 트랜지스터3004의 제2의 단자는, 배선3011과 접속되고, 트랜지스터3004의 게이트는, 배선3013과 접속된다.
또한, 도 21a∼21f에서 서술하는 구성에 있어서, 도 21g에 나타나 있는 바와 같이, 트랜지스터3001의 게이트와 제1의 단자와의 사이에, 용량소자3005와 저항소자3006을 병렬로 접속하는 것이 가능하다. 또는, 트랜지스터3002의 게이트와 제1의 단자와의 사이에, 용량소자(3007)와 저항소자(3008)를 병렬로 접속하는 것이 가능하다. 이렇게 함으로써, 보호 회로(3000) 자체의 파괴 또는 열화를 방지할 수 있다. 예를 들면, 배선(3011)에 전원전압보다도 높은 전위가 공급될 경우, 트랜지스터3001의 Vgs가 커진다. 따라서, 트랜지스터3001이 온이 되므로, 배선3011의 전위가 감소한다. 그러면, 트랜지스터3001의 게이트와 제2의 단자와의 사이에는, 큰 전압이 인가되므로, 트랜지스터3001이 파괴되거나, 또는 열화하는 경우가 있다. 이것을 방지하기 위해서, 트랜지스터3001의 게이트의 전위를 상승시키고, 트랜지스터3001의 Vgs를 작게 한다. 이것을 실현하기 위해서, 용량소자(3005)를 사용할 수 있다. 트랜지스터3001이 온이 되면, 트랜지스터3001의 제1의 단자가 순간적으로 상승한다. 그러면, 용량소자(3005)의 용량결합에 의해, 트랜지스터3001의 게이트의 전위가 상승한다. 이렇게 해서, 트랜지스터3001의 Vgs를 작게 할 수 있고, 트랜지스터3001의 파괴 또는 열화를 억제할 수 있다. 다만, 이것에 한정되지 않는다. 마찬가지로, 배선3011에 전원전압보다도 낮은 전위가 공급되면, 트랜지스터3002의 제1의 단자의 전위가 순간적으로 감소한다. 그러면, 용량소자(3007)의 용량결합에 의해, 트랜지스터3002의 게이트의 전위가 감소한다. 이렇게 해서, 트랜지스터3002의 Vgs를 작게 할 수 있으므로, 트랜지스터3002의 파괴 또는 열화를 억제할 수 있다.
여기에서, 도 21a∼21g에서 서술하는 보호 회로는, 여러가지 곳에 사용하는 것이 가능하다. 도 22a에는, 일례로서, 게이트 신호선에 보호 회로를 설치하는 경우의 구성을 나타낸다. 이 경우, 배선3012 및 배선3013은, 게이트 드라이버(3100)에 접속되는 배선 중 어느 하나와 접속하는 것이 가능하다. 이렇게 함으로써, 전원의 수 및 배선의 수를 절감할 수 있다. 도 22b에는, 일례로서, FPC등의 외부로부터 신호 또는 전압이 공급되는 단자에, 보호 회로를 설치하는 경우의 구성을 나타낸다. 이 경우, 배선3012 및 배선3013은, 외부단자 중 어느 하나와 접속되는 것이 가능하다. 예를 들면, 배선3012은 단자3101a와 접속되고, 배선3013이 단자3101b와 접속된다고 한다. 이 경우, 단자3101a에 설치되는 보호 회로에 있어서, 트랜지스터3001을 생략하는 것이 가능하다. 마찬가지로, 단자3101b에 설치되는 보호 회로에 있어서, 트랜지스터3002를 생략하는 것이 가능하다. 이렇게 함으로써, 트랜지스터의 수를 절감할 수 있으므로, 배치 면적의 축소를 꾀할 수 있다.
(실시형태 6)
본 실시형태에서는, 트랜지스터의 구조의 일례에 대해서 도 23a, 도 23b 및 도 23c를 참조해서 설명한다.
도 23a는, 톱 게이트형의 트랜지스터의 구조의 일례, 또는 표시장치의 구조의 일례를 도시한 도면이다. 도 23b는, 보텀 게이트형의 트랜지스터의 구조의 일례, 또는 표시장치의 구조의 일례를 도시한 도면이다. 도 23c는, 반도체기판을 사용해서 제작되는 트랜지스터의 구조의 일례를 도시한 도면이다.
도 23a의 트랜지스터의 일례는, 기판(5260)과, 기판(5260) 위에 형성되는 절연층5261과, 절연층5261 위에 형성되어, 영역5262a, 영역5262b, 영역5262c, 영역5262d 및 5262e를 갖는 반도체층(5262)과, 반도체층(5262)을 덮도록 형성되는 절연층5263과, 반도체층(5262) 및 절연층5263 위에 형성되는 도전층5264와, 절연층5263 및 도전층5264 위에 형성되어, 개구부를 갖는 절연층5265와, 절연층5265 위 및 절연층5265의 개구부에 형성되는 도전층5266을 갖는다.
도 23b의 트랜지스터의 일례는, 기판(5300)과, 기판(5300) 위에 형성되는 도전층5301과, 도전층5301을 덮도록 형성되는 절연층5302와, 도전층5301 및 절연층5302 위에 형성되는 반도체층5303a와, 반도체층5303a 위에 형성되는 반도체층5303b과, 반도체층5303b 위 및 절연층5302 위에 형성되는 도전층5304와, 절연층5302 위 및 도전층5304 위에 형성되고, 개구부를 갖는 절연층5305와, 절연층5305 위 및 절연층5305의 개구부에 형성되는 도전층5306을 가진다.
도 23c의 트랜지스터의 일례는, 영역5353 및 영역5355를 갖는 반도체기판(5352)과, 반도체기판(5352) 위에 형성되는 절연층5356과, 반도체기판(5352) 위에 형성되는 절연층5354과, 절연층5356 위에 형성되는 도전층5357과, 절연층5354, 절연층5356,및 도전층5357 위에 형성되고, 개구부를 갖는 절연층5358과, 절연층5358 위 및 절연층5358의 개구부에 형성되는 도전층5359를 가진다. 이렇게 해서, 영역5350과 영역5351에, 각각, 트랜지스터가 제작된다.
또한, 도 23a∼23c에서 서술하는 트랜지스터의 구조에 있어서, 도 23a에 나타나 있는 바와 같이, 트랜지스터 위에, 도전층5266 위 및 절연층5265 위에 형성되고, 개구부를 갖는 절연층5267과, 절연층5267 위 및 절연층5267의 개구부에 형성되는 도전층5268과, 절연층5267 위 및 도전층5268 위에 형성되고, 개구부를 갖는 절연층5269와, 절연층5269 위 및 절연층5269의 개구부에 형성되는 발광층5270과, 절연층5269 위 및 발광층5270 위에 형성되는 도전층5271을 형성하는 것이 가능하다.
또한, 도 23a∼23c에서 서술하는 트랜지스터의 구조에 있어서, 도 23b에 나타나 있는 바와 같이, 트랜지스터 위에, 절연층(5305) 위 및 도전층5306 위에 배치되는 액정층(5307)과, 액정층(5307) 위에 형성되는 도전층5308을 형성하는 것이 가능하다.
절연층5261은, 하지막으로서 기능하는 것이 가능하다. 절연층5354는, 소자간 분리층(예를 들면, 필드산화막)으로서 기능한다. 절연층5263, 절연층5302, 절연층5356은, 게이트 절연막으로서 기능하는 것이 가능하다. 도전층5264, 도전층5301, 도전층5357은, 게이트 전극으로서 기능하는 것이 가능하다. 절연층5265, 절연층5267, 절연층5305 및 절연층5358은, 층간막 또는 평탄화막으로서 기능하는 것이 가능하다. 도전층5266, 도전층5304 및 도전층5359는, 배선, 트랜지스터의 전극 또는 용량소자의 전극등으로서 기능하는 것이 가능하다. 도전층5268 및 도전층5306은, 화소전극 또는 반사 전극등으로서 기능하는 것이 가능하다. 절연층5269는, 분리벽으로서 기능하는 것이 가능하다. 도전층5271 및 도전층5308은, 대향전극 또는 공통 전극등으로서 기능하는 것이 가능하다.
기판5260 및 기판5300의 일례로서는, 유리 기판, 석영기판, 단결정 기판(예를 들면, 실리콘 기판), SOI기판, 플라스틱 기판, 금속기판, 스테인레스 기판, 스테인레스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판 또는 가요성 기판 등이 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르 설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지등이 있다. 그 밖에도, 접합 필름(폴리프로필렌, 폴리에스텔, 비닐, 폴리불화비닐, 염화비닐등), 섬유형 재료를 포함하는 종이, 기본재료 필름(폴리에스텔, 폴리아미드, 폴리이미드, 무기증착 필름, 종이류 등)등이 있다.
반도체 기판(5352)으로서는, 일례로서, n형 또는 p형의 도전형을 갖는 단결정 Si기판을 사용하는 것이 가능하다. 영역(5353)은, 일례로서, 반도체 기판(5352)에 불순물이 첨가된 영역이며, 웰로서 기능한다. 예를 들면, 반도체 기판(5352)이 p형의 도전형을 갖는 경우, 영역(5353)은, n형의 도전형을 갖고, n 웰로서 기능한다. 한편, 반도체 기판(5352)이 n형의 도전형을 갖는 경우, 영역(5353)은, p형의 도전형을 갖고, p 웰로서 기능한다. 영역(5355)은, 일례로서, 불순물이 반도체 기판(5352)에 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 반도체 기판(5352)에, LDD영역을 형성하는 것이 가능하다.
절연층(5261)의 일례로서는, 산화 규소(SiOx)막, 질화규소(SiNx)막, 산화 질화규소(SiOxNy)(x>y>0)막, 질화산화 규소(SiNxOy)(x>y>0)막등의 산소 혹은 질소를 갖는 막, 또는 이것들의 적층구조등이 있다. 절연층(5261)이 2층구조로 설치되는 경우의 일례로서는, 1층째의 절연층으로서 질화규소막을 설치하고, 2 층째의 절연층으로서 산화 규소막을 설치하는 것이 가능하다. 절연층(5261)이 3층구조로 설치되는 경우의 일례로서는, 1층째의 절연층으로서 산화 규소막을 설치하고, 2 층째의 절연층으로서 질화규소막을 설치하고, 3 층째의 절연층으로서 산화 규소막을 설치하는 것이 가능하다.
반도체층5262, 반도체층5303a 및 반도체층5303b의 일례로서는, 비단결정 반도체(예를 들면, 비정질(아모퍼스)실리콘, 다결정 실리콘, 미결정 실리콘등), 단결정 반도체, 화합물반도체(예를 들면, SiGe, GaAs등), 산화물반도체(예를 들면, ZnO, InGaZnO, IZO(인듐 아연산화물), ITO(인듐 주석산화물), SnO, TiO, AlZnSnO(AZTO)), 유기반도체, 또는 카본 나노튜브등이 있다.
또한, 예를 들면, 영역5262a는, 불순물이 반도체층(5262)에 첨가되지 않고 있는 진성의 상태이며, 채널 영역으로서 기능한다. 다만, 영역5262a에 불순물을 첨가하는 것이 가능해서, 영역5262a에 첨가되는 불순물은, 영역5262b, 영역5262c, 영역5262d 또는 영역5262e에 첨가되는 불순물의 농도보다도 낮은 것이 바람직하다. 영역5262b 및 영역5262d는, 영역5262c 또는 영역5262e보다도 저농도의 불순물이 첨가된 영역이며, LDD(Lightly Doped Drain: LDD)영역으로서 기능한다. 다만, 영역5262b 및 영역5262d를 생략하는 것이 가능하다. 영역5262c 및 영역5262e는, 고농도로 불순물이 반도체층(5262)에 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서 기능한다.
또한, 반도체층(5303b)은, 불순물원소로서 인등이 첨가된 반도체층이며, n형의 도전형을 가진다.
또한, 반도체층5303a로서, 산화물반도체, 또는 화합물반도체가 사용되는 경우, 반도체층5303b를 생략하는 것이 가능하다.
절연층5263, 절연층5302 및 절연층5356의 일례로서는, 산화 규소(SiOx)막, 질화규소(SiNx)막, 산화 질화규소(SiOxNy)(x>y>0)막, 질화산화 규소(SiNxOy)(x>y>0)막등의 산소 혹은 질소를 갖는 막, 또는 이것들의 적층구조 등이 있다.
도전층5264, 도전층5266, 도전층5268, 도전층5271, 도전층5301, 도전층5304, 도전층5306 , 및 도전층5308, 도전층5357 및 도전층5359의 일례로서는, 단층 구조의 도전 막, 또는 이것들의 적층구조등이 있다. 해당 도전 막의 일례로서는, 알루미늄(Al), 탄타르(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 동(Cu), 망간(Mn), 코발트(Co), 니오븀(Nb), 실리콘(Si), 철(Fe), 팔라듐(Pd), 탄소(C), 스칸듐(Sc), 아연(Zn), 갈륨(Ga), 인듐(In), 주석(Sn), 지르코늄(Zr), 세륨(Ce)으로 구성되는 군으로부터 선택된 하나의 원소의 단체막, 또는, 군으로부터 선택된 하나 또는 복수의 원소를 함유하는 화합물등이 있다. 또한, 해당 단체막 또는 화합물은, 인(P), 보론(B), 비소(As), 및/또는, 산소(0)등을 포함하는 것이 가능하다. 해당 화합물의 일례로서는, 전술한 복수의 원소로부터 선택된 하나 혹은 복수의 원소를 포함하는 합금(예를 들면, 인듐 주석산화물(ITO), 인듐아연산화물(IZO), 산화 규소를 포함하는 인듐 주석산화물(ITSO), 산화아연(ZnO), 산화 주석(SnO), 산화 주석 카드뮴(CTO), 알루미늄 네오디뮴(Al-Nd), 알루미늄 텅스텐(Al-W), 알루미늄 지르코늄(Al-Zr), 알루미늄 티타늄(Al-Ti), 알루미늄 세륨(Al-Ce), 마그네슘 은(Mg-Ag), 몰리브덴 니오븀(Mo-Nb), 몰리브덴 텅스텐(Mo-W), 몰리브덴 탄타르(Mo-Ta)등의 합금재료), 전술한 복수의 원소로부터 선택된 하나 혹은 복수의 원소와 질소와의 화합물(예를 들면, 질화 티타늄, 질화 탄타르, 질화 몰리브덴등의 질화막), 또는, 전술한 복수의 원소로부터 선택된 하나 혹은 복수의 원소와 실리콘과의 화합물(예를 들면, 텅스텐실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 알루미늄 실리콘, 몰리브덴 실리콘등의 실리사이드 막)등이 있다. 그 밖에도, 예를 들면, 카본 나노튜브, 유기 나노튜브, 무기 나노튜브, 또는 금속 나노튜브등의 나노튜브 재료가 있다.
또한, 도전층은, 단층 구조로 하는 것이 가능하고, 다층구조로 하는 것이 가능하다.
절연층5265, 절연층5267, 절연층5269, 절연층5305 및 절연층5358의 일례로서는, 단층 구조의 절연층, 또는 이것들의 적층구조등이 있다. 해당 절연층의 일례로서는, 산화 규소(SiOx)막, 질화규소(SiNx)막, 혹은, 산화 질화규소(SiOxNy)(x>y>0)막, 질화산화 규소(SiNxOy)(x>y>0)막등의 산소 혹은 질소를 포함하는 막, DLC(다이아몬드 라이크 카본)등의 탄소를 포함하는 막,또는, 실록산 수지, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 혹은 아크릴 등의 유기재료등이 있다.
또한, 절연층(5305)의 위 및 도전층(5306)의 위에는, 배향막으로서 기능하는 절연층, 돌기부로서 기능하는 절연층등을 형성하는 것이 가능하다.
또한, 도전층(5308)의 위에는, 칼라필터, 블랙 매트릭스, 또는 돌기부로서 기능하는 절연층등을 형성하는 것이 가능하다. 도전층(5308)의 아래에는, 배향막으로서 기능하는 절연층을 형성하는 것이 가능하다.
본 실시형태의 트랜지스터는, 실시형태1∼실시형태2에서 서술하는 시프트 레지스터에 사용하는 것이 가능하다. 실시형태1∼실시형태2에서 서술하는 시프트 레지스터에서는, 트랜지스터의 열화를 억제할 수 있으므로, 도 23b에 있어서, 반도체층으로서, 비정질반도체, 혹은 미결정반도체등의 비단결정 반도체, 유기반도체, 또는 산화물반도체등을 사용할 수 있다. 따라서, 제조 공정의 삭감, 제조 비용의 삭감, 수율의 향상, 또는 표시장치를 크게 하는 것등을 할 수 있다.
(실시형태 7)
본 실시형태에서는, 표시장치의 단면구조의 일례에 대해서, 도 24a, 도 24b 및 도 24c를 참조해서 설명한다.
도 24a는, 표시장치의 평면도의 일례다. 기판(5391)에, 구동회로(5392)와 화소부(5393)가 형성되어 있다. 구동회로(5392)의 일례로서는, 주사선 구동회로, 또는 신호선 구동회로등이 있다.
도 24b는, 도 24a의 A-B단면의 일례를 나타낸다. 그리고, 도 24b에는, 기판5400과, 기판5400의 위에 형성되는 도전층5401과, 도전층5401을 덮도록 형성되는 절연층5402와, 도전층5401 및 절연층5402의 위에 형성되는 반도체층5403a와, 반도체층5403a의 위에 형성되는 반도체층5403b와, 반도체층5403b의 위 및 절연층5402의 위에 형성되는 도전층5404와, 절연층5402의 위 및 도전층5404의 위에 형성되고, 개구부를 갖는 절연층5405와, 절연층5405의 위 및 절연층5405의 개구부에 형성되는 도전층5406과, 절연층5405의 위 및 도전층5406의 위에 배치되는 절연층5408과, 절연층5405의 위에 형성되는 액정층5407과, 액정층5407의 위 및 절연층5405의 위에 형성되는 도전층5409와, 도전층5409의 위에 형성되는 기판5410을 나타낸다.
도전층5401은, 게이트 전극으로서 기능하는 것이 가능하다. 절연층5402는, 게이트 절연막으로서 기능하는 것이 가능하다. 도전층5404는, 배선, 트랜지스터의 전극, 또는 용량소자의 전극등으로서 기능하는 것이 가능하다. 절연층5405는, 층간막, 또는 평탄화막으로서 기능하는 것이 가능하다. 도전층5406은, 배선, 화소전극, 또는 반사 전극으로서 기능하는 것이 가능하다. 절연층5408은, 씰재로서 기능하는 것이 가능하다. 도전층5409는, 대향전극, 또는 공통 전극으로서 기능하는 것이 가능하다.
여기에서, 구동회로(5392)와, 도전층(5409)과의 사이에는, 기생 용량이 생기는 경우가 있다. 이 결과, 구동회로(5392)의 출력 신호 또는 각 노드의 전위에, 왜곡 또는 지연등이 생겨버린다. 또는, 소비 전력이 커져버린다. 그러나, 도 24b에 나타나 있는 바와 같이, 구동회로(5392)의 위에, 씰재로서 기능하는 것이 가능한 절연층(5408)을 형성함으로써, 구동회로(5392)와, 도전층(5409)과의 사이에 생기는 기생 용량을 저감할 수 있다. 왜냐하면, 씰재의 유전율은, 액정층의 유전율보다도 낮는 경우가 많기 때문이다. 따라서, 구동회로(5392)의 출력 신호 또는 각 노드의 전위의 왜곡 또는 지연을 저감할 수 있다. 또는, 구동회로(5392)의 소비 전력을 저감할 수 있다.
또한, 도 24c에 나타나 있는 바와 같이 구동회로(5392)의 일부 위에, 씰재로서 기능하는 것이 가능한 절연층(5408)이 형성되는 것이 가능하다. 이러한 경우에도, 구동회로(5392)와, 도전층(5409)과의 사이에 생기는 기생 용량을 저감할 수 있으므로, 구동회로(5392)의 출력 신호 또는 각 노드의 전위의 왜곡 또는 지연을 저감할 수 있다. 다만, 이것에 한정되지 않고, 구동회로(5392)의 위에, 씰재로서 기능하는 것이 가능한 절연층(5408)이 형성되지 않고 있는 것이 가능하다.
또한, 표시 소자는, 액정소자에 한정되지 않고, EL소자, 또는 전기영동소자등의 여러가지 표시 소자를 사용하는 것이 가능하다.
본 실시형태의 표시장치의 구조와, 실시형태1∼실시형태2에서 서술하는 시프트 레지스터와 조합하는 것이 가능하다. 예를 들면, 트랜지스터의 반도체층으로서, 비정질반도체 혹은 미결정반도체등의 비단결정 반도체, 유기반도체, 또는 산화물반도체등을 사용하는 경우, 트랜지스터의 채널 폭이 커지는 경우가 많다. 그러나, 본 실시형태와 같이, 구동회로의 기생 용량을 작게 할 수 있으면, 트랜지스터의 채널 폭을 작게 할 수 있다. 따라서, 배치 면적의 축소를 꾀할 수 있으므로, 표시장치를 좁은 프레임으로 할 수 있다. 또는, 표시장치를 고선명으로 할 수 있다.
(실시형태 8)
본 실시형태에서는, 트랜지스터 및 용량소자의 제작 공정의 일례를 나타낸다. 특히, 반도체층으로서, 산화물반도체를 사용하는 경우의 제작 공정에 관하여 설명한다.
도 25a∼도 25c를 참조하여, 트랜지스터 및 용량소자의 제작 공정의 일례에 관하여 설명한다. 도 25a∼도 25c는, 트랜지스터(5441) 및 용량소자(5442)의 제작 공정의 일례다. 트랜지스터(5441)는, 역스태거형 박막트랜지스터의 일례이며, 산화물반도체층 위에 소스 전극 또는 드레인 전극을 거쳐서 배선이 설치되는 트랜지스터의 예다.
우선, 기판(5420) 위에, 스퍼터링법에 의해 제1도전층을 전체면에 형성한다. 다음에, 제1포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하고, 선택적으로 제1도전층의 에칭을 행하고, 도전층5421 및 도전층5422를 형성한다. 도전층5421은, 게이트 전극으로서 기능하는 것이 가능하고, 도전층5422는, 용량소자의 한쪽의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 도전층5421 및 도전층5422는, 배선, 게이트 전극, 또는 용량소자의 전극으로서 기능하는 부분을 갖는 것이 가능하다. 이 후, 레지스트 마스크를 제거한다.
다음에, 절연층5423을 플라즈마CVD법 또는 스퍼터링법을 사용해서 전체면에 형성한다. 절연층5423은, 게이트 절연층으로서 기능하는 것이 가능하고, 도전층5421 및 도전층5422을 덮도록 형성된다. 또한, 절연층5423의 막두께는, 50nm∼250nm일 경우가 많다.
다음에, 제2포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여, 절연층(5423)을 선택적으로 에칭해서 도전층(5421)에 달하는 컨택트홀(5424)을 형성한다. 이 후, 레지스트 마스크를 제거한다. 다만, 이것에 한정되지 않고, 컨택트홀(5424)을 생략하는 것이 가능하다. 또는, 산화물반도체층의 형성 후에, 컨택트홀(5424)을 형성하는 것이 가능하다. 여기까지의 단에서의 단면도가 도 25a에 해당한다.
다음에, 산화물반도체층을 스퍼터링법에 의해 전체면에 형성한다. 다만, 이것에 한정되지 않고, 산화물반도체층을 스퍼터링법에 의해 형성하고, 한층 더, 그 위에 버퍼층(예를 들면, n+층)을 형성하는 것이 가능하다. 또한, 산화물반도체층의 막두께는, 5nm∼200nm인 경우가 많다.
다음에, 제3포토마스크를 사용해서 선택적으로, 산화물반도체층의 에칭을 행한다. 이 후, 레지스트 마스크를 제거한다.
다음에, 스퍼터링법에 의해 제2도전층을 전체면에 형성한다. 다음에, 제4포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 선택적으로 제2도전층의 에칭을 행하고, 도전층5429, 도전층5430 및 도전층5431을 형성한다. 도전층5429는, 컨택트홀(5424)을 거쳐서 도전층5421과 접속된다. 도전층5429 및 도전층5430은, 소스 전극 또는 드레인 전극으로서 기능하는 것이 가능하고, 도전층5431은, 용량소자의 다른 쪽의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 도전층5429, 도전층5430 및 도전층5431은, 배선, 소스 혹은 드레인 전극, 또는 용량소자의 전극으로서 기능하는 부분을 포함하는 것이 가능하다. 여기까지의 단계에서의 단면도가 도 25b에 해당한다.
다음에, 대기분위기하 또는 질소분위기하에서 200℃∼600℃의 가열처리를 행한다. 이 열처리에 의해 In-Ga-Zn-0계 비단결정층의 원자 레벨의 재배열이 행해진다. 이렇게, 열처리(광 아닐도 포함한다)에 의해 캐리어의 이동을 저해하는 왜곡이 해방된다. 또한, 이 가열처리를 행하는 타이밍은 한정되지 않고, 산화물반도체의 형성후이면, 여러가지 타이밍에서 행하는 것이 가능하다.
다음에, 절연층5432를 전체면에 형성한다. 절연층5432로서는, 단층 구조인 것이 가능하고, 적층구조인 것이 가능하다. 예를 들면, 절연층5432로서 유기절연층을 사용하는 경우, 유기절연층의 재료인 조성물을 도포하고, 대기분위기하 또는 질소분위기하에서 200℃∼600℃의 가열처리를 행하고, 유기절연층을 형성한다. 이렇게, 산화물반도체층에 접하는 유기절연층을 형성함에 의해, 전기 특성의 신뢰성이 높은 박막트랜지스터를 제작할 수 있다. 또한, 절연층5432로서 유기절연층을 사용하는 경우, 유기절연층의 아래에, 질화규소막, 또는 산화 규소막을 설치하는 것이 가능하다.
다음에, 제3도전층을 전체면에 형성한다. 다음에, 제5포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 제3도전층을 선택적으로 에칭하고, 도전층5433 및 도전층5434을 형성한다. 여기까지의 단계에서의 단면도가 도 25c에 해당한다. 도전층5433 및 도전층5434는, 배선, 화소전극, 반사 전극, 투광성 전극, 또는 용량소자의 전극으로서 기능하는 것이 가능하다. 특히, 도전층5434는, 도전층5422와 접속되므로, 용량소자(5442)의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 제1도전층과 제2도전층을 접속하는 기능을 갖는 것이 가능하다. 예를 들면, 도전층5433과 도전층5434를 접속함으로써, 도전층5422와 도전층5430을 제3도전층(도전층5433 및 도전층5434)을 거쳐서 접속되는 것이 가능하게 된다.
이상의 공정에 의해, 트랜지스터(5441)와 용량소자(5442)를 제작할 수 있다.
또한, 도 25d에 나타나 있는 바와 같이, 산화물반도체층(5425)의 위에 절연층(5435)을 형성하는 것이 가능하다.
또한, 도 25e에 나타나 있는 바와 같이, 제2도전층을 패터닝한 후에, 산화물반도체층(5425)을 형성하는 것이 가능하다.
또한, 본 실시형태의 기판, 절연층, 도전층 및 반도체층으로서는, 다른 실시형태에 서술하는 재료, 또는 본 명세서에 있어서 서술하는 재료와 같은 것을 사용하는 것이 가능하다.
본 실시형태의 트랜지스터를 실시형태1∼실시형태2에서 서술하는 시프트 레지스터, 또는 이것을 갖는 표시장치에 사용함으로써, 표시부를 크게 할 수 있다. 또는, 표시부를 고선명으로 할 수 있다.
(실시형태 9)
본 실시형태에 있어서는, 전자기기의 예에 관하여 설명한다.
도 26a 내지 도 26h, 도 27a 내지 도 27d는, 전자기기를 도시한 도면이다. 이것들의 전자기기는, 하우징(5000), 표시부(5001), 스피커(5003), LED램프(5004), 조작 키(5005)(전원 스위치, 또는 표시장치의 동작을 제어하는 조작 스위치를 포함한다), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008),등을 가질 수 있다.
도 26a는 모바일 컴퓨터이며, 전술한 것의 이외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 26b는 기록 매체를 구비한 휴대형의 화상재생장치(예를 들면, DVD재생장치)이며, 전술한 것의 이외에, 제2표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 26c는 고글형 디스플레이이며, 전술한 것의 이외에, 제2표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 26d는 휴대형 유기기이며, 전술한 것의 이외에, 기록 매체 판독부(5011)등을 가질 수 있다. 도 26e는 프로젝터이며, 전술한 것의 이외에, 광원(5033), 투사 렌즈(5034)등을 가질 수 있다. 도 26f는 휴대형 유기기이며, 전술한 것의 이외에, 제2표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 26g는 텔레비전 수상기이며, 전술한 것의 이외에, 튜너, 화상처리부 등을 가질 수 있다. 도 26h는 휴대형 텔레비전 수상기이며, 전술한 것의 이외에, 신호의 송수신이 가능한 충전기(5017)등을 가질 수 있다. 도 27a는 디스플레이이며, 전술한 것의 이외에, 지지대(5018) 등을 가질 수 있다. 도 27b는 카메라이며, 전술한 것의 이외에, 외부접속 포트(5019), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 27c는 컴퓨터이며, 전술한 것의 이외에, 포인팅 디바이스(5020), 외부접속 포트(5019), 리더(reader)/라이터(writer)(5021) 등을 가질 수 있다. 도 27d는 휴대전화기이며, 전술한 것의 이외에, 안테나(5014), 휴대전화·이동단말용의 1세그먼트 부분 수신 서비스용 튜너 등을 가질 수 있다.
도 26a 내지 도 26h, 도 27a 내지 도 27d에 나타내는 전자기기는, 여러가지 기능을 가질 수 있다. 예를 들면, 여러가지 정보(정지 화상, 동영상, 텍스트 화상등)을 표시부에 표시하는 기능, 터치패널 기능, 카렌다, 날짜 또는 시간등을 표시하는 기능, 여러가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선통신기능, 무선통신기능을 사용해서 여러가지 컴퓨터 네트워크에 접속하는 기능, 무선통신기능을 사용해서 여러가지 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능 등을 가질 수 있다. 한층 더, 복수의 표시부를 갖는 전자기기에 있어서는, 하나의 표시부를 주로 해서 화상정보를 표시하고, 별도의 하나의 표시부를 주로 해서 문자정보를 표시하는 기능, 또는, 복수의 표시부에 시차를 고려한 화상을 표시하는 것으로 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 한층 더, 수상부를 갖는 전자기기에 있어서는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다.
또한, 도 26a 내지 도 26h, 도 27a 내지 도 27d에 나타내는 전자기기가 가질 수 있는 기능은, 이것들에 한정되지 않고, 여러가지 기능을 가질 수 있다.
본 실시형태에서 서술한 전자기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 특히, 표시장치가 실시형태1∼실시형태2에서 서술하는 시프트 레지스터를 갖는 경우에는, 회로의 오동작을 방지할 수 있으므로, 표시 품위의 향상을 꾀할 수 있다.
다음에, 반도체장치의 응용 예를 설명한다.
도 27e에, 반도체장치를, 건조물과 일체로 해서 설치한 예에 대해서 나타낸다. 도 27e는, 하우징(5022), 표시부(5023), 조작부인 리모트 컨트롤 장치(5024), 스피커(5025)등을 포함한다. 반도체장치는, 벽걸이형으로서 건물과 일체로 되어 있어, 설치하는 스페이스를 넓게 필요로 하지 않고 설치가능하다.
도 27f에, 건조물내에 반도체장치를, 건조물과 일체로 해서 설치한 별도의 예에 대해서 나타낸다. 표시 패널(5026)은, 유닛 배쓰(unit bath)(5027)와 일체로 부착될 수 있어, 입욕자는 표시 패널(5026)의 시청이 가능하게 된다.
또한, 본 실시형태에 있어서, 건조물로서 벽, 유닛 배쓰를 예로 했지만, 본 실시형태는 이것에 한정되지 않고, 여러가지 건조물에 반도체장치를 설치할 수 있다.
다음에, 반도체장치를, 이동체와 일체로 해서 설치한 예에 대해서 나타낸다.
도 27g는, 반도체장치를, 자동차에 설치한 예에 대해서 나타낸 도면이다. 표시 패널(5028)은, 자동차 차체(5029)에 부착되어, 차체의 동작 또는 차체내외에서 입력되는 정보를 온 디맨드로 표시할 수 있다. 또한, 네비게이션 기능을 갖고 있어도 된다.
도 27h는, 반도체장치를, 여객용 비행기와 일체로 해서 설치한 예에 대해서 나타낸 도면이다. 도 27h는, 여객용 비행기의 좌석상부의 천정(5030)에 표시 패널(5031)을 설치했을 때의, 사용시의 형상에 대해서 나타낸 도면이다. 표시 패널(5031)은, 천정(5030)과 힌지부(5032)를 거쳐서 일체로 부착되어서, 힌지부(5032)의 신축에 의해 승객은 표시 패널(5031)의 시청이 가능하게 된다. 표시 패널(5031)은 승객이 조작 함으로써 정보를 표시하는 기능을 갖는다.
또한, 본 실시형태에 있어서, 이동체로서는 자동차 차체, 비행기 기체에 대해서 예시했지만, 이것에 한정되지 않고, 자동 이륜차, 자동 사륜차(자동차, 버스 등을 포함한다), 전차(모노레일, 철도등을 포함한다), 선박등, 여러가지 것에 설치할 수 있다.
100: 반도체장치, 101: 펄스출력회로, 102: 배선, 103: 배선, 104: 배선, 105: 배선, 111: 트랜지스터, 112: 트랜지스터, 113: 트랜지스터, 114: 트랜지스터, 115: 트랜지스터, 131: 제어회로, 141: 전원선, 142: 전원선, 151: 신호선, 152: 신호선, 153: 신호선, 154: 신호선, 155: 신호선, 156: 신호선, 157: 신호선, 280: 점선, 281: 2점쇄선, 282: 2점쇄선, 283: 2점쇄선, 413: 다이오드소자, 513: 트랜지스터, 1601: 트랜지스터, 1602: 트랜지스터, 1603: 트랜지스터, 1604: 트랜지스터, 1605: 트랜지스터, 1606: 트랜지스터, 1611: 용량소자, 1651: 배선, 2000: 회로, 2001: 회로, 2002: 회로, 2003: 트랜지스터, 2004: 배선, 2005: 배선, 2006: 신호선 구동회로, 2007: 화소부, 2014: 신호, 2015: 신호, 3000: 보호 회로, 3001: 트랜지스터, 3002: 트랜지스터, 3003: 트랜지스터, 3004: 트랜지스터, 3005: 용량소자, 3006: 저항소자, 3007: 용량소자, 3008: 저항소자, 3011: 배선, 3012: 배선, 3013: 배선, 3100: 게이트 드라이버, 5000: 하우징, 5001: 표시부, 5002: 표시부, 5003: 스피커, 5004: LED램프, 5005: 조작 키, 5006: 접속 단자, 5007: 센서, 5008: 마이크로폰, 5009: 스위치, 5010: 적외선 포트, 5011: 기록 매체 판독부, 5012: 지지부, 5013: 이어폰, 5014: 안테나, 5015: 셔터 버튼, 5016: 수상부, 5017: 충전기, 5018: 지지대, 5019: 외부접속 포트, 5020: 포인팅 디바이스, 5021: 리더/라이터, 5022: 하우징, 5023: 표시부, 5024: 리모트 컨트롤 장치, 5025: 스피커, 5026: 표시 패널, 5027: 유닛 배쓰, 5028: 표시 패널, 5029: 차체, 5030: 천정, 5031: 표시 패널, 5032: 힌지부, 5033: 광원, 5034: 투사 렌즈, 5260: 기판, 5261: 절연층, 5262: 반도체층, 5263: 절연층, 5264: 도전층, 5265: 절연층, 5266: 도전층, 5267: 절연층, 5268: 도전층, 5269: 절연층, 5270: 발광층, 5271: 도전층, 5300: 기판, 5301: 도전층, 5302: 절연층, 5304: 도전층, 5305: 절연층, 5306: 도전층, 5307: 액정층, 5308: 도전층, 5350: 영역, 5351: 영역, 5352: 반도체 기판, 5353: 영역, 5354: 절연층, 5355: 영역, 5356: 절연층, 5357: 도전층, 5358: 절연층, 5359: 도전층, 5360: 영상신호, 5361: 회로, 5362: 회로, 5363: 회로, 5364: 화소부, 5365: 회로, 5366: 조명장치, 5367: 화소, 5371: 배선, 5372: 배선, 5373: 배선, 5380: 기판, 5381: 입력단자, 5391: 기판, 5392: 구동회로, 5393: 화소부, 5400: 기판, 5401: 도전층, 5402: 절연층, 5404: 도전층, 5405: 절연층, 5406: 도전층, 5408: 절연층, 5409: 도전층, 5410: 기판, 5420: 기판, 5421: 도전층, 5422: 도전층, 5423: 절연층, 5424: 컨택트홀, 5425: 산화물반도체층, 5429: 도전층, 5430: 도전층, 5431: 도전층, 5432: 절연층, 5433: 도전층, 5434: 도전층, 5435: 절연층, 5441: 트랜지스터, 5442: 용량소자, 3101a: 단자, 3101b: 단자, 5262a: 영역, 5262b: 영역, 5262c: 영역, 5262d: 영역, 5262e: 영역, 5303a: 반도체층, 5303b: 반도체층, 5361a: 회로, 5361b: 회로, 5362a: 회로, 5362b: 회로, 5403a: 반도체층, 5403b: 반도체층.

Claims (13)

  1. 제1트랜지스터, 제2트랜지스터 및 제3트랜지스터와, 제1신호선에 접속된 제1단자, 제2신호선에 접속된 제2단자, 제3신호선에 접속된 제3단자 및 제4신호선에 접속된 제4단자를, 각각 포함하는 복수의 펄스 출력 회로를 포함한 구동회로로서, 제어회로, 제4트랜지스터 및 제5트랜지스터를 포함하는 상기 구동회로와,
    화소부를 구비한 반도체 장치로서,
    상기 제1트랜지스터의 제1단자가 상기 제1신호선에 전기적으로 접속되고,
    상기 제1트랜지스터의 제2단자 및 상기 제4트랜지스터의 제1단자가 상기 제4신호선에 전기적으로 접속되고,
    상기 제2트랜지스터의 게이트 및 제1단자가 상기 제3신호선에 전기적으로 접속되고,
    상기 제3트랜지스터의 제1단자가 상기 제3신호선에 전기적으로 접속되고,
    상기 제3트랜지스터의 게이트가 상기 제2신호선에 전기적으로 접속되고,
    상기 제1트랜지스터의 게이트와, 상기 제2트랜지스터의 제2단자와, 상기 제3트랜지스터의 제2단자가, 서로 전기적으로 접속된 노드에 상기 제5트랜지스터의 제1단자가 전기적으로 접속되고,
    상기 제1신호선에는 제1의 클록 신호가 공급되고,
    상기 제2신호선에는 제2의 클록 신호가 공급되고,
    상기 제4신호선으로부터 출력 신호를 출력하고,
    상기 제1의 클록 신호와 상기 제2의 클록 신호의 듀티비가 서로 다르고,
    상기 제4트랜지스터의 제2단자 및 상기 제5트랜지스터의 제2단자가 전원전위를 공급하는 배선에 전기적으로 접속되고,
    상기 제어회로는, 상기 제1트랜지스터의 상기 게이트, 상기 제2트랜지스터의 상기 제2단자 및 상기 제3트랜지스터의 상기 제2단자가 서로 전기적으로 접속된 상기 노드의 전위에 따라, 상기 제4트랜지스터의 게이트 및 상기 제5트랜지스터의 게이트의 전위를 제어하는, 반도체장치.
  2. 제 1 항에 있어서,
    전단신호가 L신호로부터 H신호로 전환할 때까지의 기간보다, 상기 제1의 클록 신호가 H신호로부터 L신호로 전환된 후 상기 제2의 클록 신호가 L신호로부터 H신호로 전환할 때까지의 기간이 긴, 반도체장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1의 클록 신호는, 홀수단의 펄스 출력 회로의 제1단자에 공급되고,
    상기 제2의 클록 신호는, 상기 홀수단의 상기 펄스 출력 회로의 제2단자에 공급되고,
    제3의 클록 신호는, 짝수단의 펄스 출력 회로의 제1단자에 공급되고,
    제4의 클록 신호는, 상기 짝수단의 상기 펄스 출력 회로의 제2단자에 공급되는, 반도체장치.
  5. 제 4 항에 있어서,
    상기 제3의 클록 신호의 위상은, 상기 제1의 클록 신호의 위상으로부터 180° 벗어나 있고,
    상기 제4의 클록 신호의 위상은, 상기 제2의 클록 신호의 위상으로부터 180° 벗어나 있는, 반도체장치.
  6. 제 1 항에 있어서,
    상기 제1트랜지스터의 채널 폭은, 상기 제2트랜지스터 및 상기 제3트랜지스터의 채널 폭보다 큰, 반도체장치.
  7. 제 1 항에 있어서,
    상기 제1의 클록 신호는 듀티비50％의 신호이고, 상기 제2의 클록 신호는 듀티비50％미만의 신호인, 반도체장치.
  8. 제1트랜지스터, 제2트랜지스터 및 제3트랜지스터를 각각 포함하는 복수의 펄스 출력 회로를 포함한 구동회로를 포함하는 반도체 장치로서,
    상기 제1트랜지스터, 상기 제2트랜지스터 및 상기 제3트랜지스터 각각은, 산화물 반도체를 포함하는 채널 부분을 포함하고,
    상기 제1트랜지스터의 제1단자가 제1신호선에 전기적으로 접속되고,
    상기 제1트랜지스터의 제2단자가 제3신호선에 전기적으로 접속되고,
    상기 제2트랜지스터의 게이트 및 제1단자가 제2신호선에 전기적으로 접속되고,
    상기 제1트랜지스터의 게이트와, 상기 제2트랜지스터의 제2단자와, 상기 제3트랜지스터의 제1단자가, 서로 전기적으로 접속되고,
    상기 제3트랜지스터의 제2단자는 상기 제2신호선에 전기적으로 접속되고,
    상기 제3트랜지스터의 게이트는 제4신호선에 전기적으로 접속되는, 반도체장치.
  9. 제 8 항에 있어서,
    상기 반도체장치는, 제2산화물 반도체를 포함하는 채널 부분을 포함하는 제4트랜지스터를 포함한 화소부를 더 포함하고,
    상기 구동회로로부터 출력된 신호는 상기 화소부에 입력되는, 반도체장치.
  10. 제 8 항에 있어서,
    상기 산화물 반도체는, ZnO, InGaZnO, 인듐 아연산화물, 인듐 주석산화물, SnO, TiO 및 AlZnSnO 중 하나인, 반도체장치.
  11. 삭제
  12. 제 1 항 또는 제 8 항에 있어서,
    상기 제1트랜지스터, 상기 제2트랜지스터 및 상기 제3트랜지스터의 극성이 같은, 반도체장치.
  13. 제 1 항 또는 제 8 항에 기재된 반도체장치를 포함한 전자기기.
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