JP4963314B2 - 半導体装置、シフトレジスタ、電子機器 - Google Patents

Description

本発明は、パルス出力回路、シフトレジスタ、および表示装置に関する。

近年、絶縁体上、特にガラス、プラスチック基板上に半導体薄膜を用いてなる薄膜トランジスタ(以下、ＴＦＴと表記する)を用いて回路を形成した表示装置、特にアクティブマトリクス型の表示装置の開発が進んでいる。ＴＦＴを用いて形成されたアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって、各画素の電荷を制御することによって映像の表示を行っている。

さらに最近の技術として、アモルファスＴＦＴに代わり、電気的特性に優れるポリシリコンＴＦＴを用いて、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて駆動回路を同時形成するといった方式が発展してきており、装置の軽薄短小化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しい携帯情報端末の表示部等には不可欠なデバイスとなってきている。

一般的に、表示装置の駆動回路を構成する回路としては、Ｎ型ＴＦＴとＰ型ＴＦＴとを組み合わせたＣＭＯＳ回路が使用されている。ＣＭＯＳ回路の特徴としては、論理が変化する(ＨレベルからＬレベル、あるいはＬレベルからＨレベル)瞬間にのみ電流が流れ、ある論理の保持中には、理想的には電流が流れない(実際には微小なリーク電流の存在がある)ため、回路全体での消費電力を非常に低く抑えることが可能な点、また互いの極性のＴＦＴが相補的に動作するため、高速動作が可能な点が挙げられる。

しかし、製造工程を考えると、ＣＭＯＳ回路は、イオンドーピング工程等が複雑になるため、その工程数の多さが製造コストに直接影響を与えている。そこで、従来ＣＭＯＳ回路によって構成されていた回路を、Ｎ型、Ｐ型いずれかの単極性のＴＦＴを用いて構成し、かつＣＭＯＳ回路と同程度の高速動作を実現したものが提案されている(例えば、特許文献１参照)。

特許文献１記載の回路は、図２（Ａ）〜（Ｃ）に示すように、出力端子に接続されているＴＦＴ２０５のゲート電極を、一時的に浮遊状態とすることによって、ＴＦＴ２０５のゲート・ソース間の容量結合を利用し、そのゲート電極の電位を、電源電位よりも高い電位とすることが出来る。結果として、ＴＦＴ２０５のしきい値に起因した電圧降下を生ずることなく、振幅減衰のない出力が得られるものである。

このような、ＴＦＴ２０５における動作は、ブートストラップ動作と呼ばれる。この動作により、ＴＦＴのしきい値に起因した電圧降下を生ずることなく、出力パルスを得ることが出来る。

特開２００１−３３５１５３号公報

図２(Ｂ)に示したパルス出力回路の、出力ノードの電位に注目する。図２(Ｃ)は、図２(Ａ)に示したシフトレジスタの動作タイミングを示したものであるが、ある段において、パルスの入出力がない期間においては、図２(Ｂ)に示したパルス出力回路において、入力端子２および３の電位はＬレベルとなる。すなわち、ＴＦＴ２０１〜２０４がいずれもＯＦＦとなる。よって、ＴＦＴ２０５、２０６のゲート電極はいずれも浮遊状態となる。

このとき、入力端子１、すなわちＴＦＴ２０５の第１の電極であるドレイン領域(ここでは、ＴＦＴ２０５のソース・ドレイン領域は、その電位の低い方をソース領域、高い方をドレイン領域と表記する)には、クロック信号ＣＫ１もしくはＣＫ２が入力されている。浮遊状態となったＴＦＴ２０５のゲート電極の電位、すなわちノードαの電位は、ドレイン領域との容量結合により、クロック信号に追従して、図２(Ｃ)において２５０で示すように、ノイズ様の電位の変動を生ずる。

この電位変動は、正常なパルスの振幅に比較するとはるかに小さいため、電源電圧(ＶＤＤ−ＶＳＳ間の電位差)が大きい場合にはそれほど問題とはならない。
つまり、このノイズ様の電位変動によって、ＴＦＴ２０５が誤動作する心配は小さいが、低消費電力化等を考慮して低電圧動作を視野に入れた場合、誤動作の原因となる可能性が高い。

本発明は前述の課題を鑑みてなされたものであり、回路内のノイズを低減し、より確実な動作を保証するパルス出力回路、およびシフトレジスタを提供することを目的とする。

課題を解決するため、本発明においては以下のような手段を講じた。

パルス出力回路のノードαにおいて、パルス出力が無い期間にノイズ様の電位の変動が生ずる原因として、ＴＦＴ２０５、２０６がいずれも浮遊状態となり、さらにこのＴＦＴ２０５のドレイン領域に、クロック信号のように振幅を有する信号の入力がある点を挙げた。

そこで本発明においては、ＴＦＴ２０５のように、クロック信号等の振幅を有する信号に接続されたＴＦＴが、パルス出力が無い期間にもＯＮ、ＯＦＦが確定する構成とする。

なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス(ＥＬ)素子を始めとした発光素子を用いてなる表示装置を含むものとする。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフトレジスタ、インバータ等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含むものとする。

本発明のパルス出力回路は、 第１乃至第３の入力端子と、出力端子と、第１の電極が前記第１の入力端子と電気的に接続された第１のトランジスタと、 第１の電極が第１の電源と電気的に接続された第２のトランジスタと、 第１および第２の振幅補償回路と、 容量手段とを有するパルス出力回路であって、 前記第１および第２のトランジスタはいずれも同一導電型であり、 前記第１のトランジスタの第２の電極と、前記第２のトランジスタの第２の電極とは、いずれも前記出力端子と電気的に接続され、 前記容量手段は、前記第１のトランジスタのゲート電極と第２の電極との間に設けられ、 前記第１のトランジスタのゲート電極は、前記第１の振幅補償回路の出力端子と電気的に接続され、 前記第２のトランジスタのゲート電極は、前記第２の振幅補償回路の出力端子と電気的に接続され、 前記第２の入力端子は、前記第１の振幅補償回路の入力端子および、前記第２の振幅補償回路の第１の入力端子と電気的に接続され、 前記第３の入力端子は、前記第２の振幅補償回路の第２の入力端子と電気的に接続されたことを特徴とする。

本発明のパルス出力回路は、 第１乃至第３の入力端子と、出力端子と、 第１の電極が前記第１の入力端子と電気的に接続された第１のトランジスタと、 第１の電極が第１の電源と電気的に接続された第２のトランジスタと、 第１および第２の振幅補償回路と、 容量手段と、走査方向切替回路とを有するパルス出力回路であって、 前記第１および第２のトランジスタはいずれも同一導電型であり、 前記第１のトランジスタの第２の電極と、前記第２のトランジスタの第２の電極とは、いずれも前記出力端子と電気的に接続され、 前記容量手段は、前記第１のトランジスタのゲート電極と第２の電極との間に設けられ、 前記第１のトランジスタのゲート電極は、前記第１の振幅補償回路の出力端子と電気的に接続され、 前記第２のトランジスタのゲート電極は、前記第２の振幅補償回路の出力端子と電気的に接続され、 前記第２の入力端子は、前記走査方向切替回路を介して、前記第１の振幅補償回路の入力端子および前記第２の振幅補償回路の第１の入力端子、または、前記第２の振幅補償回路の第２の入力端子と電気的に接続され、 前記第３の入力端子は、前記走査方向切替回路を介して、前記第１の振幅補償回路の入力端子および前記第２の振幅補償回路の第１の入力端子、または、前記第２の振幅補償回路の第２の入力端子と電気的に接続され、 前記走査方向切替回路が第１の状態をとるとき、前記第２の入力端子に入力される信号は、前記第１の振幅補償回路の入力端子および前記第２の振幅補償回路の第１の入力端子に入力され、前記第３の入力端子に入力される信号は、前記第２の振幅補償回路の第２の入力端子に入力され、 前記走査方向切替回路が第２の状態をとるとき、前記第２の入力端子に入力される信号は、前記第２の振幅補償回路の第２の入力端子に入力され、前記第３の入力端子に入力される信号は、前記第１の振幅補償回路の入力端子および前記第２の振幅補償回路の第１の入力端子に入力されることを特徴とする。

本発明のパルス出力回路は、 第１乃至第４の入力端子と、出力端子と、 第１の電極が前記第１の入力端子と電気的に接続された第１のトランジスタと、 第１の電極が第１の電源と電気的に接続された第２のトランジスタと、 第１の電極が第２の電源と電気的に接続された第３のトランジスタと 第１および第２の振幅補償回路と、 容量手段とを有するパルス出力回路であって、 前記第１乃至第３のトランジスタはいずれも同一導電型であり、 前記第１のトランジスタの第２の電極と、前記第２のトランジスタの第２の電極とは、いずれも前記出力端子と電気的に接続され、 前記容量手段は、前記第１のトランジスタのゲート電極と第２の電極との間に設けられ、 前記第１のトランジスタのゲート電極は、前記第１の振幅補償回路の出力端子と電気的に接続され、 前記第２のトランジスタのゲート電極は、前記第２の振幅補償回路の出力端子と電気的に接続され、 前記第２の入力端子は、前記第１の振幅補償回路の入力端子および、前記第２の振幅補償回路の第１の入力端子と電気的に接続され、 前記第３の入力端子は、前記第２の振幅補償回路の第２の入力端子と電気的に接続され、 前記第４の入力端子は、前記第３のトランジスタのゲート電極と電気的に接続され、 前記第３のトランジスタの第２の電極は、前記第２のトランジスタのゲート電極と電気的に接続されたことを特徴とする。

本発明のパルス出力回路は、 第１乃至第３の入力端子と、出力端子と、 第１の電極が前記第１の入力端子と電気的に接続された第１のトランジスタと、 第１の電極が第１の電源と電気的に接続された第２のトランジスタと、 第１の電極が第２の電源もしくはゲート電極と電気的に接続された第３のトランジスタと、 第１の電極が前記第１の電源と電気的に接続された第４のトランジスタと、 第１の電極が前記第２の電源と電気的に接続された第５のトランジスタと、 第１の電極が前記第１の電源と電気的に接続された第６のトランジスタと、 容量手段とを有するパルス出力回路であって、 前記第１乃至第６のトランジスタはいずれも同一導電型であり、 前記第１のトランジスタの第２の電極と、前記第２のトランジスタの第２の電極とは、いずれも前記出力端子と電気的に接続され、 前記容量手段は、前記第１のトランジスタのゲート電極と第２の電極との間に設けられ、 前記第３のトランジスタの第２の電極と、前記第４のトランジスタの第２の電極とは、いずれも前記第１のトランジスタのゲート電極と電気的に接続され、 前記第５のトランジスタの第２の電極と、前記第６のトランジスタの第２の電極とは、いずれも前記第２のトランジスタのゲート電極および、前記第４のトランジスタのゲート電極と電気的に接続され、 前記第３のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極とは、いずれも前記第２の入力端子と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第３の入力端子と電気的に接続されたことを特徴とする。

また、前記パルス出力回路は、第７のトランジスタを有し、 前記第７のトランジスタのゲート電極は、前記第２の電源と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第１のトランジスタのゲート電極との間に設けられていても良い。

また、前記パルス出力回路は、ゲート電極と第１の電極とが接続された第７のトランジスタと、第１の電極が前記第１の電源と電気的に接続された第８のトランジスタを有し、 前記第７のトランジスタは、前記第３のトランジスタの出力電極と、前記第１のトランジスタのゲート電極との間に設けられ、 前記第８のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極および、前記第４のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第１のトランジスタのゲート電極と電気的に接続されていても良い。

本発明のパルス出力回路は、 第１乃至第３の入力端子と、出力端子と、 第１の電極が前記第１の入力端子と電気的に接続された第１のトランジスタと、 第１の電極が第１の電源と電気的に接続された第２のトランジスタと、 第１の電極が第２の電源もしくはゲート電極と電気的に接続された第３のトランジスタと、 第１の電極が前記第１の電源と電気的に接続された第４のトランジスタと、 第１の電極が前記第２の電源と電気的に接続された第５のトランジスタと、 第１の電極が前記第１の電源と電気的に接続された第６のトランジスタと、 容量手段と、走査方向切替回路とを有するパルス出力回路であって、 前記第１乃至第６のトランジスタはいずれも同一導電型であり、 前記第１のトランジスタの第２の電極と、前記第２のトランジスタの第２の電極とは、いずれも前記出力端子と電気的に接続され、 前記容量手段は、前記第１のトランジスタのゲート電極と第２の電極との間に設けられ、 前記第３のトランジスタの第２の電極と、前記第４のトランジスタの第２の電極とは、いずれも前記第１のトランジスタのゲート電極と電気的に接続され、 前記第５のトランジスタの第２の電極と、前記第６のトランジスタの第２の電極とは、いずれも前記第２のトランジスタのゲート電極および、前記第４のトランジスタのゲート電極と電気的に接続され、 前記第３のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極とはいずれも、前記走査方向切替回路を介して、前記第２の入力端子または前記第３の入力端子と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記走査方向切替回路を介して、前記第２の入力端子または前記第３の入力端子と電気的に接続され、 前記走査方向切替回路が第１の状態をとるとき、前記第２の入力端子に入力される信号は、前記第３のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極に入力され、前記第３の入力端子に入力される信号は、前記第５のトランジスタのゲート電極に入力され、 前記走査方向切替回路が第２の状態をとるとき、前記第２の入力端子に入力される信号は、前記第５のトランジスタのゲート電極に入力され、前記第３の入力端子に入力される信号は、前記第３のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極に入力されることを特徴とする。

また、前記パルス出力回路は、第７のトランジスタを有し、 前記第７のトランジスタのゲート電極は、前記第２の電源と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第１のトランジスタのゲート電極との間に設けられていても良い。

また、前記パルス出力回路は、ゲート電極と第１の電極とが接続された第７のトランジスタと、第１の電極が前記第１の電源と電気的に接続された第８のトランジスタを有し、 前記第７のトランジスタは、前記第３のトランジスタの出力電極と、前記第１のトランジスタのゲート電極との間に設けられ、 前記第８のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極および、前記第４のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第１のトランジスタのゲート電極と電気的に接続されていても良い。

本発明のパルス出力回路は、 第１乃至第４の入力端子と、出力端子と、 第１の電極が前記第１の入力端子と電気的に接続された第１のトランジスタと、 第１の電極が第１の電源と電気的に接続された第２のトランジスタと、 第１の電極が第２の電源もしくはゲート電極と電気的に接続された第３のトランジスタと、 第１の電極が前記第１の電源と電気的に接続された第４のトランジスタと、 第１の電極が前記第２の電源と電気的に接続された第５のトランジスタと、 第１の電極が前記第１の電源と電気的に接続された第６のトランジスタと、 第１の電極が前記第２の電源と電気的に接続された第７のトランジスタと、 容量手段とを有するパルス出力回路であって、 前記第１乃至第７のトランジスタはいずれも同一導電型であり、 前記第１のトランジスタの第２の電極と、前記第２のトランジスタの第２の電極とは、いずれも前記出力端子と電気的に接続され、 前記容量手段は、前記第１のトランジスタのゲート電極と第２の電極との間に設けられ、 前記第３のトランジスタの第２の電極と、前記第４のトランジスタの第２の電極とは、いずれも前記第１のトランジスタのゲート電極と電気的に接続され、 前記第５のトランジスタの第２の電極と、前記第６のトランジスタの第２の電極と、前記第７のトランジスタの第２の電極とは、いずれも前記第２のトランジスタのゲート電極および、前記第４のトランジスタのゲート電極と電気的に接続され、 前記第３のトランジスタのゲート電極と、前記第６のトランジスタのゲート電極とは、いずれも前記第２の入力端子と電気的に接続され、 前記第５のトランジスタのゲート電極は、前記第３の入力端子と電気的に接続され、前記第７のトランジスタのゲート電極は、前記第４の入力端子と電気的に接続されたことを特徴とする。

また、前記パルス出力回路は、第８のトランジスタを有し、 前記第８のトランジスタのゲート電極は、前記第２の電源と電気的に接続され、 前記第３のトランジスタの出力電極と、前記第１のトランジスタのゲート電極との間に設けられていても良い。

また、前記パルス出力回路は、ゲート電極と第１の電極とが接続された第８のトランジスタと、第１の電極が前記第１の電源と電気的に接続された第９のトランジスタを有し、 前記第８のトランジスタは、前記第３のトランジスタの出力電極と、前記第１のトランジスタのゲート電極との間に設けられ、 前記第９のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極および、前記第４のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第１のトランジスタのゲート電極と電気的に接続されていても良い。

本発明において、 前記容量手段は、前記第１のトランジスタのゲート電極と第２の電極との間の容量を用いても良い。

本発明において、 前記容量手段は、活性層材料、ゲート電極を形成する材料、または配線材料から選ばれたいずれか２つのそれぞれでなる第１膜および第２膜と、前記第１膜および第２膜との間に設けられた絶縁膜とによって形成された容量を用いても良い。

本発明のパルス出力回路を複数段用いて、例えばシフトレジスタが提供される。

本発明によって、表示装置の駆動回路および画素部を、単一導電型のＴＦＴのみによって構成することが可能となり、表示装置の作製工程を削減することによって、低コスト化、歩留まりの向上に寄与し、より安価に表示装置の供給が可能となる。

本発明の一実施形態を示す図。 単極性のトランジスタを用いて構成された、従来のシフトレジスタとパルス出力回路の構成を示す図。 本発明の一実施例を示す図。 本発明の一実施例を示す図。 本発明が適用可能な電子機器の例を示す図。 本発明のパルス出力回路における、動作中のＴＦＴに対するストレスについて示す図。 ストレス低減のための構成を加えた、本発明の一実施例を示す図。 ストレス低減のための構成を加えた、本発明の一実施例を示す図。 ストレス低減のための構成を加えた、本発明の一実施例を示す図。 ストレス低減のための構成を加えた、本発明の一実施例を示す図。

図１(Ａ)は、本発明のパルス出力回路１００を複数段用いてなるシフトレジスタを示しており、第１のクロック信号ＣＫ１、第２のクロック信号ＣＫ２、スタートパルスＳＰを制御信号として動作する。パルス出力回路１００の構成を図１(Ｂ)に示す。ＴＦＴ１０１〜１０６および、容量手段１０７を有する。点線枠１１０で囲まれた部分は第１の振幅補償回路であり、ＴＦＴ１０１、１０２で構成される。点線枠１２０で囲まれた部分は第２の振幅補償回路であり、ＴＦＴ１０３、１０４で構成される。容量手段１０７は、ＴＦＴ１０５のゲート・ソース間に設けられている。特許文献１に記載の従来例と比較して、ＴＦＴ１０２の接続および動作が異なる。

動作について説明する。図１(Ｃ)に示すように、ＣＫ１、ＣＫ２、ＳＰが入力される。このとき、ＣＫ１、ＣＫ２、ＳＰの信号振幅は、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳ(簡単のため、ＶＳＳ＝０と考える)であるとする。ＳＰがＨレベルとなって、ＴＦＴ１０１、１０４がＯＮし、ＴＦＴ１０５のゲート電極の電位、すなわちノードαの電位は上昇し、ＴＦＴ１０２、１０６のゲート電極の電位は下降する。ＴＦＴ１０３のゲート電極は、このときＬレベルとなっており、ＯＦＦしている。

ＴＦＴ１０２、１０６のゲート電極の電位は、ＶＳＳまで下降し、ＴＦＴ１０２、１０６はＯＦＦする。一方、ノードαの電位は、ＶＤＤ−ＶｔｈＮ(ＶｔｈＮはＴＦＴ１０１〜１０６のしきい値とする)となったところで、ＴＦＴ１０１がＯＦＦし、ノードαは浮遊状態となる。やがて、ＳＰはＬレベルとなり、ＴＦＴ１０１、１０４はＯＦＦする。

ＴＦＴ１０５に注目すると、今、ＴＦＴ１０５のゲート電極の電位は、ＶＤＤ−ＶｔｈＮとなっている。ここで、ＴＦＴ１０５のゲート・ソース間電圧がそのしきい値を上回っている場合、すなわち、ＶＤＤ−ＶｔｈＮ−ＶＳＳ＞ＶｔｈＮであれば、ＴＦＴ１０５がＯＮする。

やがて、ＴＦＴ１０５のドレイン領域に接続されている入力端子１の電位、すなわちＣＫ１の電位が上昇する。ＴＦＴ１０５がＯＮしているので、ソース・ドレイン間に電流が生じ、出力ノード(ＳＲＯｕｔ１)、すなわちＴＦＴ１０５のソース領域の電位が上昇を始める。ＴＦＴ１０５のゲート・ソース間には容量手段１０７による容量結合が存在し、出力ノード(ＳＲＯｕｔ１)の電位上昇に伴い、浮遊状態となっているＴＦＴ１０５のゲート電極の電位が再び上昇する。最終的には、ＴＦＴ１０５のゲート電極の電位は、ＶＤＤ＋ＶｔｈＮよりも高くなり、出力ノード(ＳＲＯｕｔ１)の電位はＶＤＤに等しくなる。２段目以降も同様に、パルスが出力される(ＳＲＯｕｔ２、ＳＲＯｕｔ３)。

つまり、ＴＦＴ１０１〜１０４を用いて構成される振幅補償回路は、出力端子にパルスを出力する際、ＴＦＴ１０５のゲート電極の電位を一時的に浮遊状態とすることにより、容量結合を利用して電源ＶＤＤよりも高い電位を実現し、振幅減衰のないパルス出力を得るために用いている。この構成は特に限定せず、何らかの制御用パルスによって、出力端子に接続されたＴＦＴのゲート電極を浮遊状態と出来るならば構成は自由である。

ＳＲＯｕｔ１に注目すると、パルスの出力後、やがてＣＫ１はＨレベルからＬレベルへと変化する。これに伴い、ＳＲＯｕｔ１の電位も下降を始める。一方、ＣＫ２がＨレベルとなるタイミングで、前述と同様の動作が２段目においてもなされ、ＳＲＯｕｔ２にパルスが出力される。このパルスは、１段目において、入力端子３に入力され、ＴＦＴ１０３がＯＮする。これにより、ＴＦＴ１０２、１０６のゲート電極の電位が上昇し、ＯＮする。これに伴い、ＴＦＴ１０５のゲート電極の電位、およびＳＲＯｕｔ１の電位が下降する。その後、ＳＲＯｕｔ２の出力がＨレベルからＬレベルになると、ＴＦＴ１０３がＯＦＦする。よってＴＦＴ１０２、１０６はこの瞬間、浮遊状態となる。以後、１段目においては次のＳＰが入力されるまで、この状態が続く。

従来例においては、パルスが出力されない期間に、ＴＦＴ１０５のゲート電極が浮遊状態となっていたが、本実施形態によると、パルスが出力されない期間に、ＴＦＴ１０２、１０６のゲート電極が浮遊状態となる。ただし、ＴＦＴ１０２、１０６は共にＯＮした状態のまま浮遊状態となっているため、ＴＦＴ１０５のゲート電極、および出力ノード(ＳＲＯｕｔ１)の電位は、ＴＦＴ１０２、１０６を介してＬレベルに確定される。特に、ドレイン領域にＣＫ１が入力されているＴＦＴ１０５は、ＯＦＦした状態が確定されており、そのゲート電極、すなわちノードαに従来例のようなノイズが発生することも無い。

よって、図１(Ｃ)に示すように、ノードαの電位は、従来例と比較してクロック信号の影響を受けないものとなっている。従って、回路動作をより安定したものとすることが出来、さらなる低電圧動作が見込める。

以下に、本発明の実施例について記載する。

図３は、実施形態にて示したシフトレジスタに、走査方向切り替えの機能を付加したものの例である。図３(Ａ)において、図１(Ａ)に示したシフトレジスタと比較して、走査方向切替信号Ｌ／Ｒ、Ｌ／Ｒｂの入力を追加している。

図３(Ｂ)は、図３(Ａ)におけるパルス出力回路３００の構成を示したものである。パルス出力回路本体の構成は、実施形態にて図１(Ｂ)に示したものと同様であるが、入力端子２および入力端子３と、パルス出力回路本体との間に、ＴＦＴ３１１〜３１４を用いて構成された走査方向切替回路３３０を有する。

図３(Ｂ)に示すように、ＴＦＴ３０１、３０４のゲート電極は、ＴＦＴ３１１を介して入力端子２と接続され、ＴＦＴ３１２を介して入力端子３と接続されている。ＴＦＴ３０３のゲート電極は、ＴＦＴ３１３を介して入力端子２と接続され、ＴＦＴ３１４を介して入力端子３と接続されている。ＴＦＴ３１１、３１４のゲート電極には、走査方向切替信号Ｌ／Ｒが入力され、ＴＦＴ３１２、３１３のゲート電極には、走査方向切替信号Ｌ／Ｒｂが入力される。Ｌ／ＲおよびＬ／Ｒｂは、排他的にＨレベルもしくはＬレベルとなり、したがって本実施例の走査方向切替回路は、次の２つの状態をとる。

第１に、Ｌ／ＲがＨレベル、Ｌ／ＲｂがＬレベルのとき、ＴＦＴ３１１、３１４がＯＮし、ＴＦＴ３１２、３１３がＯＦＦする。よって、ＴＦＴ３０１、３０４のゲート電極には、入力端子２より信号が入力され、ＴＦＴ３０３のゲート電極には、入力端子３より信号が入力される。

第２に、Ｌ／ＲがＬレベル、Ｌ／ＲｂがＨレベルのとき、ＴＦＴ３１２、３１３がＯＮし、ＴＦＴ３１１、３１４がＯＦＦする。よって、ＴＦＴ３０１、３０４のゲート電極には、入力端子３より信号が入力され、ＴＦＴ３０３のゲート電極には、入力端子２より信号が入力される。

つまり、ここで用いている走査方向切替回路は、入力端子２および３のいずれか一方には前段のパルスを入力し、他方には後段のパルスを入力するといった動作が、外部からの制御によって任意に選択出来るものであれば良い。ここでは、４つのＴＦＴ３１１〜３１４を用いて構成したが、その構成を限定するものではなく、あくまで一例とする。

すなわち、第１の状態において、サンプリングパルスの出力は、１段目、２段目、・・・、最終段の順となり、第２の状態において、サンプリングパルスの出力は、最終段、・・・、２段目、１段目の順となる。本発明においては、簡単な回路の追加によってこれらの機能を容易に付加出来る。ここで、本実施例は回路をＮ型ＴＦＴを用いて構成した例であり、Ｐ型ＴＦＴを用いて構成することも出来る。この場合、当然ながら信号のＨレベル、ＬレベルとＴＦＴのＯＮ、ＯＦＦの関係は、本実施例とは逆になる。

なお、本実施例で示した走査方向切替回路は一例であり、他の構成によって同様の機能を付加しても良い。

図４(Ａ)に示すように、実施形態にて示したシフトレジスタに、初期化信号(ＩＮＩ)を付加する例について説明する。

初期化信号(ＩＮＩ)は、図４(Ｂ)に示すように、新たに設けたＴＦＴ４１１のゲート電極に入力される。ＴＦＴ４１１がＯＮすると、ＴＦＴ４０６のゲート電極の電位が上昇し、ＴＦＴ４０６がＯＮして出力ノードの電位がＶＳＳに固定される。

このような初期化の動作を、サンプリングパルスの出力が開始される前、すなわち電源投入直後や、図４(Ｃ)に示すように、ライン期間４５０の一部に設けられた帰線期間４６０中に行うことにより、全段の出力ノードの電位をＶＳＳに固定することが出来る。本発明で示したようなダイナミック回路(少なくとも１つのノードが浮遊状態となって動作する回路)において、スタティック回路と同等の動作信頼性、ノイズ耐性を実現するにあたり、本実施例で示したような、ノードの初期化動作等は有効である。

実施形態において説明したパルス出力回路の動作中における、ＴＦＴ１０１、１０２、１０５、１０６の状態に注目する(図６(Ａ))。

今、ｋ−１段目のパルス出力回路からパルスが出力され、続いてｋ段目のパルス出力回路からパルスが出力される際の各ノードの状態を図６（Ｂ）に示している。ここで、点線枠６０１で囲まれた期間、すなわち、ｋ段目において、出力ノード（ＳＲＯｕｔｋ）の電位上昇に伴い、ブートストラップ動作が行われている期間に注目する。

実施形態にて説明したとおり、前段（ここではｋ−１段目）のパルスが出力され、ｋ段目の入力端子２に入力されると、ＴＦＴ１０１がＯＮし、ノードαの電位は、ＶＤＤ−ＶｔｈＮまで上昇する（図６（Ｃ））。この状態となったとき、ＴＦＴ１０１は、そのゲート・ソース間電圧がしきい値を下回るため、ＯＦＦする。よってノードαは、ＶＤＤ−ＶｔｈＮの電位となったまま、浮遊状態となる。

このとき、ノードαの電位＜ＶＤＤとなっているので、ＴＦＴ１０１において、ノードαと接続されている側がソース領域、電源ＶＤＤと接続されている側がドレイン領域となっている。

続いて、クロック信号（ＣＫ１）がＬレベルからＨレベルへと変化すると、ＴＦＴ１０５のゲート・ソース間の容量結合により、ノードαの電位がＶＤＤ−ＶｔｈＮからさらに上昇する。このとき、ノードαの電位は、ＶＤＤよりもさらにＶｔｈＮ以上高い電位（ここでは、ＶＤＤ−ＶｔｈＮ＋ΔＶと表記）まで上昇することにより、出力端子の電位が電圧降下を起こすことなく、ＶＤＤまで十分に上昇することを保証する（図６（Ｄ））。

このとき、ノードαの電位＞ＶＤＤとなっているので、ＴＦＴ１０１において、ノードαと接続されている側がドレイン領域、電源ＶＤＤと接続されている側がソース領域となっている。

ＴＦＴ１０１においては、図６（Ｃ）の段階ではゲート・ソース間電圧は|ＶｔｈＮ|であり、ゲート・ドレイン間電圧は０である。図６（Ｄ）の段階では、ゲート・ドレイン間電圧は|ＶＳＳ−（ＶＤＤ−ＶｔｈＮ＋ΔＶ）|となり、ゲート・ソース間電圧は|ＶＳＳ−ＶＤＤ|となる。よって、ＴＦＴ１０１においては、出力端子にパルスが出力される瞬間、図６（Ｃ）から図６（Ｄ）の状態に遷移することによって、ゲート・ソース間、ゲート・ドレイン間とも、負の大きな値のバイアス電圧が印加されるために大きなストレスがかかり、劣化の要因となりうる。

この対策として、図７（Ａ）に示すように、ＴＦＴ１０１の接続を変更する。
実施形態において、ＴＦＴ１０１のソース領域とドレイン領域は、一方は電源ＶＤＤに、他方はノードαに接続されていたが、電源ＶＤＤに接続されていた側を、ゲート電極、すなわち入力端子２と接続する。

この構成で、先程と同様の動作をする場合、ＴＦＴ１０１の状態について説明する。図７（Ｂ）に示す状態が、図６（Ｃ）に示した状態に該当し、図７（Ｃ）
に示す状態が、図６（Ｄ）に示した状態に該当する。図７（Ｂ）において、ＴＦＴ１０１のゲート・ソース間電圧は|ＶｔｈＮ|であり、ゲート・ドレイン間電圧は、ノードが接続されているので常に０となる。図７（Ｃ）において、ＴＦＴ１０１のゲート・ソース間電圧は|ＶＳＳ−（ＶＤＤ−ＶｔｈＮ＋ΔＶ）|に変化するが、ゲート・ドレイン間電圧は０で変化しない。

よって、実施形態に示した構成に対し、ゲート・ドレイン間に負の大きな値のバイアス電圧が印加されないため、ストレスによるＴＦＴ１０１の劣化を抑制することが出来る。

また、ＴＦＴ１０１に印加される負のバイアス電圧による劣化を抑制する他の構成としては、図８（Ａ）に示すように、ＴＦＴ１０１とＴＦＴ１０２の間に、ゲート電極を電源ＶＤＤに接続したＴＦＴ８０１を設ける構成が挙げられる。

この構成で、先程と同様の動作をする場合について説明する。図８（Ｂ）に示す状態が、図７（Ｂ）に示した状態に該当し、図８（Ｃ）に示す状態が、図７（Ｃ）に示した状態に該当する。図８（Ｂ）において、ＴＦＴ１０１のゲート・ソース間電圧は|ＶｔｈＮ|であり、ゲート・ドレイン間電圧は、ノードが接続されているので常に０となる。ＴＦＴ８０１のゲート電極の電位はＶＤＤであるから、このＴＦＴによるソース・ドレイン間での電圧降下はここでは生じない。つまり、ノードαの電位は、ＶＤＤ−ＶｔｈＮとなる。

続いて、図８（Ｃ）の状態となったとき、ノードαの電位はＶＤＤ−ＶｔｈＮ＋ΔＶまで上昇するが、ＴＦＴ８０１が設けられたことにより、ＴＦＴ１０１のソース領域の電位は、ＶＤＤ−ＶｔｈＮ以上には上昇しない。つまり、図７（Ｃ）に示した状態と比較して、ゲート・ソース間に印加される負のバイアス電圧の値が小さくなる。ＴＦＴ８０１においては、ソース領域の電位はＶＤＤ−ＶｔｈＮ、ドレイン領域の電位はＶＤＤ−ＶｔｈＮ＋ΔＶであり、ゲート電極の電位はＶＤＤで変化しないため、ＴＦＴ８０１における負のバイアス電圧は小さい。

よって、図７の構成と比較して、ＴＦＴのゲート・ソース間に印加される負のバイアス電圧も小さく出来るため、ストレスによるＴＦＴ１０１の劣化をさらに抑制することが出来る。

図８（Ａ）にて設けたＴＦＴ８０１は、図９（Ａ）にＴＦＴ９０１として示すように、ＴＦＴ１０１のソース領域と、ＴＦＴ１０５のゲート電極、すなわちノードαとの間に設けても、図９（Ｂ）（Ｃ）で示すように、同様の効果が得られる。

さらに、図１０（Ａ）に示すように、ＴＦＴ９０１のゲート電極とドレイン電極とを接続して、ダイオードのように整流性のある構成としても良い。この構成においても、図１０（Ｂ）（Ｃ）に示すように、ＴＦＴ１０１のソース領域の電位はＶＤＤ−ＶｔｈＮに保たれ、負の大きな値のバイアス電圧が印加されない。

ただし、次段のパルスが出力され、当段のパルスがＨレベルからＬレベルに変化する際、ＴＦＴ１０２がＯＮして、ＴＦＴ１０１のソース領域の電位がＶＳＳとなっても、ＴＦＴ９０１のソース領域からドレイン領域への電流は生じないため、ノードαに貯まった電荷を開放する経路が無い。よってここでは、ＴＦＴ１００１を設けることにより、次段のパルス出力によって、ＴＦＴ１００１がＯＮし、ノードαの電位を下げるようにしている。

実施形態、および実施例１、２において示した構成によると、回路は全てＮ型ＴＦＴを用いて構成されていたが、単極性のＴＦＴを用いるという点で、Ｐ型ＴＦＴのみを用いて同様の構成としても良い。ここでは特に図示しないが、ＴＦＴの接続は同様で良く、電源電位の高低を、実施形態および実施例１、２の場合とは逆とすれば良い。また、入力される信号のＨレベル、Ｌレベルも全て逆として入力される。

本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図５に示す。

図５(Ａ)は液晶ディスプレイ(ＬＣＤ)であり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３に適用が可能である。

図５(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２に適用が可能である。

図５(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３に適用が可能である。

図５(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３に適用が可能である。

図５(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。

図５(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５に適用が可能である。

図５(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４に適用が可能である。

なお、本実施例に示した例はごく一例であり、これらの用途に限定しないことを付記する。

Claims (10)

1. 第１乃至第３の入力端子と、
   出力端子と、
   第１及び第２のトランジスタと、
   第１の入力部と第２の入力部を有する第１の振幅補償回路と、
   第３の入力部と第４の入力部を有する第２の振幅補償回路とを有し、
   前記第１のトランジスタは、第１の電極が前記第１の入力端子と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第１の振幅補償回路の出力部と電気的に接続され、
   前記第２のトランジスタは、第１の電極が第１の電源と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第２の振幅補償回路の出力部と電気的に接続され、
   前記第１の入力部と前記第３の入力部は前記第２の入力端子と電気的に接続され、
   前記第２の入力部は前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第４の入力部は前記第３の入力端子と電気的に接続され、
   前記第１のトランジスタと前記第２のトランジスタは同一導電型であることを特徴とする半導体装置。
2. 第１乃至第４の入力端子と、
   出力端子と、
   第１及び第２のトランジスタと、
   第１の入力部と第２の入力部を有する第１の振幅補償回路と、
   第３の入力部と第４の入力部を有する第２の振幅補償回路とを有し、
   前記第１のトランジスタは、第１の電極が前記第１の入力端子と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第１の振幅補償回路の出力部と電気的に接続され、
   前記第２のトランジスタは、第１の電極が第１の電源と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第２の振幅補償回路の出力部と電気的に接続され、
   前記第１の入力部と前記第３の入力部は前記第２の入力端子と電気的に接続され、
   前記第２の入力部は前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第４の入力部は前記第３の入力端子と電気的に接続され、
   前記第１のトランジスタと前記第２のトランジスタは同一導電型であり、
   前記第４の入力端子から信号が入力すると、前記第２のトランジスタがオンして、前記出力端子の電位が前記第１の電源の電位に固定されることを特徴とする半導体装置。
3. 第１乃至第４の入力端子と、
   出力端子と、
   第１及び第２のトランジスタと、
   第１の入力部と第２の入力部を有する第１の振幅補償回路と、
   第３の入力部と第４の入力部を有する第２の振幅補償回路と、
   第３のトランジスタとを有し、
   前記第１のトランジスタは、第１の電極が前記第１の入力端子と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第１の振幅補償回路の出力部と電気的に接続され、
   前記第２のトランジスタは、第１の電極が第１の電源と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第２の振幅補償回路の出力部と電気的に接続され、
   前記第１の入力部と前記第３の入力部は前記第２の入力端子と電気的に接続され、
   前記第２の入力部は前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第４の入力部は前記第３の入力端子と電気的に接続され、
   前記第３のトランジスタは、第１の電極が第２の電源と電気的に接続され、第２の電極が前記第２のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第４の入力端子と電気的に接続され、
   前記第１乃至前記第３のトランジスタは同一導電型であることを特徴とする半導体装置。
4. 第１乃至第３の入力端子と、
   出力端子と、
   第１及び第２のトランジスタと、
   第３及び第４のトランジスタと、
   第５及び第６のトランジスタとを有し、
   前記第１のトランジスタは、第１の電極が前記第１の入力端子と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第３のトランジスタの第２の電極及び前記第４のトランジスタの第２の電極と電気的に接続され、
   前記第２のトランジスタは、第１の電極が第１の電源と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第５のトランジスタの第２の電極及び前記第６のトランジスタの第２の電極と電気的に接続され、
   前記第３のトランジスタは、第１の電極が第２の電源またはゲート電極と電気的に接続され、第２の電極が前記第１のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２の入力端子と電気的に接続され、
   前記第４のトランジスタは、第１の電極が前記第１の電源と電気的に接続し、第２の電極が前記第１のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第５のトランジスタは、第１の電極が前記第２の電源と電気的に接続し、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第３の入力端子と電気的に接続され、
   前記第６のトランジスタは、第１の電極が前記第１の電源と電気的に接続され、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２の入力端子と電気的に接続され、
   前記第１乃至前記第６のトランジスタは同一導電型であることを特徴とする半導体装置。
5. 第１乃至第４の入力端子と、
   出力端子と、
   第１及び第２のトランジスタと、
   第３及び第４のトランジスタと、
   第５及び第６のトランジスタと、
   第７のトランジスタとを有し、
   前記第１のトランジスタは、第１の電極が前記第１の入力端子と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第３のトランジスタの第２の電極及び前記第４のトランジスタの第２の電極と電気的に接続され、
   前記第２のトランジスタは、第１の電極が第１の電源と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第５のトランジスタの第２の電極及び前記第６のトランジスタの第２の電極と電気的に接続され、
   前記第３のトランジスタは、第１の電極が第２の電源またはゲート電極と電気的に接続され、第２の電極が前記第１のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２の入力端子と電気的に接続され、
   前記第４のトランジスタは、第１の電極が前記第１の電源と電気的に接続し、第２の電極が前記第１のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第５のトランジスタは、第１の電極が前記第２の電源と電気的に接続し、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第３の入力端子と電気的に接続され、
   前記第６のトランジスタは、第１の電極が前記第１の電源と電気的に接続され、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２の入力端子と電気的に接続され、
   前記第７のトランジスタは、第１の電極が前記第２の電源に電気的に接続され、第２の電極が前記第２のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第４の入力端子と電気的に接続され、
   前記第１乃至前記第７のトランジスタは同一導電型であることを特徴とする半導体装置。
6. 第１乃至第３の入力端子と、
   出力端子と、
   第１及び第２のトランジスタと、
   第３及び第４のトランジスタと、
   第５及び第６のトランジスタと、
   第７のトランジスタとを有し、
   前記第１のトランジスタは、第１の電極が前記第１の入力端子と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第３のトランジスタの第２の電極及び前記第４のトランジスタの第２の電極と電気的に接続され、
   前記第２のトランジスタは、第１の電極が第１の電源と電気的に接続され、第２の電極が前記出力端子と電気的に接続され、ゲート電極が前記第５のトランジスタの第２の電極及び前記第６のトランジスタの第２の電極と電気的に接続され、
   前記第３のトランジスタは、第１の電極が第２の電源またはゲート電極と電気的に接続され、第２の電極が前記第１のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２の入力端子と電気的に接続され、
   前記第４のトランジスタは、第１の電極が前記第１の電源と電気的に接続し、第２の電極が前記第１のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第５のトランジスタは、第１の電極が前記第２の電源と電気的に接続し、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第３の入力端子と電気的に接続され、
   前記第６のトランジスタは、第１の電極が前記第１の電源と電気的に接続され、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２の入力端子と電気的に接続され、
   前記第７のトランジスタは、第１の電極が前記第３のトランジスタの第２の電極及び前記第４のトランジスタの第２の電極と電気的に接続され、第２の電極が前記第１のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第２の電源と電気的に接続され、
   前記第１乃至前記第７のトランジスタは同一導電型であることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項に記載の半導体装置はパルス出力回路であることを特徴とする半導体装置。
8. 請求項７に記載のパルス出力回路を複数段用いてなることを特徴とするシフトレジスタ。
9. 請求項８に記載のシフトレジスタを用いたことを特徴とする電子機器。
10. 請求項１乃至請求項６のいずれか一項に記載の半導体装置を用いたことを特徴とする電子機器。

Images