JP2003101394A - パルス出力回路、シフトレジスタ、および表示装置 - Google Patents
パルス出力回路、シフトレジスタ、および表示装置Info
- Publication number
- JP2003101394A JP2003101394A JP2002152745A JP2002152745A JP2003101394A JP 2003101394 A JP2003101394 A JP 2003101394A JP 2002152745 A JP2002152745 A JP 2002152745A JP 2002152745 A JP2002152745 A JP 2002152745A JP 2003101394 A JP2003101394 A JP 2003101394A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- electrically connected
- signal
- electrode
- signal input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
信号振幅を正常に得られる回路を提供する。 【解決手段】 TFT101、103は、CK1にHレ
ベルが入力されてONし、信号出力部(Out)の電位が
Lレベルに確定される。次に、信号入力部(In)にパル
スが入力されてHレベルとなり、TFT102のゲート
電位は(VDD−VthN)まで上昇し、浮遊状態とな
る。これによりTFT102がONする。次にCK1が
Lレベルとなり、TFT101、103がOFFする。
同時にCK3がHレベルとなって信号出力部の電位は上
昇し、同時に容量104の働きによってTFT102の
ゲートの電位が(VDD+VthN)以上に上昇すること
によって信号出力部(Out)に現れるHレベルはVDD
に等しくなる。SPがLo、CK3がLo、CK1がH
レベルになると、信号出力部(Out)の電位は再びLレ
ベルとなる。
Description
シフトレジスタ、および表示装置に関する。なお本明細
書中、表示装置とは、画素に液晶素子を用いてなる液晶
表示装置および、エレクトロルミネッセンス(EL)素子
を始めとした自発光素子を用いてなる自発光表示装置を
含むものとする。表示装置の駆動回路とは、表示装置に
配置された画素に映像信号を入力し、映像の表示を行う
ための処理を行う回路を指し、シフトレジスタ、インバ
ータ等を始めとするパルス出力回路や、アンプ等を始め
とする増幅回路を含むものとする。
薄膜を形成した表示装置、特に薄膜トランジスタ(以
下、TFTと表記)を用いたアクティブマトリクス型表
示装置は、多くの製品に利用され、普及している。TF
Tを使用したアクティブマトリクス型表示装置は、マト
リクス状に配置された数十万から数百万の画素を有し、
各画素に配置されたTFTによって各画素の電荷を制御
することによって映像の表示を行っている。
画素TFTの他に、画素部の周辺領域にTFTを用いて
駆動回路を基板上に同時形成するポリシリコンTFTに
関する技術が発展してきており、装置の小型化、低消費
電力化に大いに貢献し、それに伴って、近年その応用分
野の拡大が著しいモバイル情報端末の表示部等に、表示
装置は不可欠なデバイスとなってきている。
回路としては、Nチャネル型TFTとPチャネル型TF
Tを組み合わせたCMOS回路が一般的に使用されてい
る。このCMOS回路の一例として、シフトレジスタを
例に挙げる。図11(A)は、シフトレジスタの一例であ
り、点線枠1100で囲まれた部分が1段分のパルスを
出力する回路である。図11(A)は3段分を抜き出して
示している。1段分の回路は、クロックドインバータ1
101、1103、およびインバータ1102によって
構成されている。図11(B)に詳細な回路構造を示す。
図11(B)において、TFT1104〜1107によっ
て、クロックドインバータ1101が構成され、TFT
1108、1109によって、インバータ1102が構
成され、TFT1110〜1113によって、クロック
ドインバータ1103が構成される。
ース電極、ドレイン電極の3電極を有するが、ソース領
域とドレイン領域とは、TFTの構造上区別が出来な
い。一般的なCMOS回路において、Nチャネル型TF
Tについては、ソース領域とドレイン領域のうち電位の
低い方をソース電極、電位の高い方をドレイン電極とし
て用い、Pチャネル型TFTについては、電位の高い方
をソース電極、電位の低い方をドレイン電極として用い
ることが多いが、本明細書においてTFTの接続を説明
する際、ソース電極とドレイン電極との混同を避けるた
め、いずれか一方を第1の電極、他方を第2の電極とし
て表記している。
Tの動作については、ゲート電極に電位が与えられて不
純物領域間にチャネルが形成され、導通している状態を
ON、不純物領域のチャネルが消失して非導通となった
状態をOFFと表記する。
たタイミングチャートを参照する。TFT1107、1
104にはそれぞれクロック信号(以後CKと表記)、ク
ロック反転信号(以後CKBと表記)が入力される。TF
T1105、1106にはスタートパルス(以後SPと
表記)が入力される。CKがHレベル、CKBがLレベ
ル、SPがHレベルのとき、TFT1106、1107
がONし、Lレベルが出力されてTFT1108、11
09にて構成されるインバータに入力され、反転されて
出力ノード(SRout1)にHレベルが出力される。そ
の後、SPがHレベルの状態でCKがLレベル、CKB
がHレベルになると、インバータ1102およびクロッ
クドインバータ1103によって構成されたループにお
いて、保持動作を行う。よって出力ノードにはHレベル
が出力され続ける。次にCKがHレベル、CKBがLレ
ベルになると、再びクロックドインバータ1101で書
き込み動作を行う。このとき、既にSPはLレベルとな
っているので、出力ノードにはLレベルが出力される。
以後、CKがLレベル、CKBがHレベルとなると再び
保持動作を行い、このときの出力ノードのLレベルは、
インバータ1102およびクロックドインバータ110
3によって構成されたループにおいて保持される。
K、CKBの接続が逆になっており、上記とはクロック
信号の極性が逆の状態で同様の動作をする。これが交互
に繰り返され、以後同様に、図11(C)に示すようにサ
ンプリングパルスが順次出力される。
る(HレベルからLレベルへ、あるいはLレベルからH
レベルへ)瞬間にのみ電流が流れ、ある論理の保持中に
は電流が流れない(実際には微小なリーク電流の存在が
あるが)ため、回路全体での消費電流を低く抑えること
が可能な点が挙げられる。
光素子を用いた表示装置の需要は、モバイル電子機器の
小型化、軽量化に伴って急速にその需要が増加している
が、歩留まり等の面から、その製造コストを十分に低く
抑えることが難しい。今後の需要はさらに急速に増加す
ることは容易に予測され、そのため表示装置をより安価
に供給できるようにすることが望まれている。
は、複数のフォトマスクを用いて、活性層、配線等のパ
ターンを露光、エッチングを行って作りこんでいく方法
が一般的であるが、このときの工程数の多さが製造コス
トに直接影響しているため、可能な限り少ない工程数で
製造出来ることが理想的である。そこで、従来CMOS
回路によって構成されていた駆動回路を、Nチャネル型
もしくはPチャネル型のいずれか一方の導電型のみのT
FTを用いて構成することが出来れば、イオンドーピン
グ工程の一部を省略することが出来、さらにフォトマス
クの枚数も削減することが出来る。
OSインバータ(I)と、一極性のみのTFTを用いて構
成したインバータ(II)(III)の例を示している。(II)は
TFTを負荷に用いたインバータ、(III)は抵抗を負荷
に用いたインバータである。以下に、それぞれの動作に
ついて述べる。
波形を示している。ここで、入力信号振幅は、Lレベル
/Hレベル=VSS/VDD(VSS<VDD)とする。
ここではVSS=0[V]として考える。
明確かつ簡単にするため、回路を構成するNチャネル型
TFTのしきい値電圧は、そのばらつきがないものとし
て一律(VthN)とする。また、Pチャネル型TFTに
ついても同様に、一律(VthP)とする。
号が入力されると、入力信号の電位がHレベルのとき、
Pチャネル型TFT901はOFFし、Nチャネル型T
FT902がONすることにより、出力ノードの電位は
Lレベルとなる。逆に、入力信号の電位がLレベルのと
き、Pチャネル型TFT901がONし、Nチャネル型
TFT902がOFFすることにより、出力ノードの電
位はHレベルとなる(図9(C))。
(II)の動作について説明する。同じく図9(B)に示すよ
うな信号が入力される場合を考える。まず、入力信号が
Lレベルのとき、Nチャネル型TFT904はOFFす
る。一方、負荷TFT903は常に飽和動作しているこ
とから、出力ノードの電位はHレベル方向に引き上げら
れる。一方、入力信号がHレベルのとき、Nチャネル型
TFT904はONする。ここで、負荷TFT903の
電流能力よりも、Nチャネル型TFT904の電流能力
を十分に高くしておくことにより、出力ノードの電位は
Lレベル方向に引き下げられる。
いても同様に、Nチャネル型TFT906のON抵抗値
を、負荷抵抗905の抵抗値よりも十分に低くしておく
ことにより、入力信号がHレベルのときは、Nチャネル
型TFT906がONすることにより、出力ノードはL
レベル方向に引き下げられる。入力信号がLレベルのと
きは、Nチャネル型TFT906はOFFし、出力ノー
ドはHレベル方向に引き上げられる。
や抵抗を負荷に用いたインバータを用いる際、以下のよ
うな問題点がある。図9(D)は、TFTを負荷に用いた
インバータの出力波形を示したものであるが、出力がH
レベルのときに、907で示す分だけVDDよりも電位
が低くなる。負荷TFT903において、出力ノード側
の端子をソース、電源VDD側の端子をドレインとする
と、ゲート電極とドレイン領域が接続されているので、
このときのゲート電極の電位はVDDである。また、こ
の負荷TFTがONしているための条件は、(TFT9
03のゲート・ソース間電圧>VthN)であるから、
出力ノードの電位は、最大でも(VDD−VthN)まで
しか上昇しない。つまり、907はVthNに等しい。
さらに、負荷TFT903とNチャネル型TFT904
の電流能力の比によっては、出力電位がLレベルのと
き、908で示す分だけVSSよりも電位が高くなる。
これを十分にVSSに近づけるためには、負荷TFT9
03に対し、Nチャネル型TFT904の電流能力を十
分に大きくする必要がある。同様に、図9(E)は抵抗を
負荷に用いたインバータの出力波形を示したものである
が、負荷抵抗905の抵抗値とNチャネル型TFT90
6のON抵抗の比によっては、909で示す分だけ電位
が高くなる。つまり、ここに示した一極性のみのTFT
を用いて構成したインバータを用いると、入力信号の振
幅に対し、出力信号の振幅減衰が生ずることになる。
れたものであり、一極性のみのTFTを用いて回路を構
成することにより、製造工程を削減して低コストで作製
が可能であり、かつ振幅減衰のない出力を得ることが出
来るパルス出力回路およびシフトレジスタを提供するこ
とを目的とする。
示したTFTを負荷に用いたインバータにおいて、出力
信号の振幅が正常にLレベル/Hレベル=VSS/VD
Dを取るための条件を考える。第1に、図10(A)のよ
うな回路において、出力信号の電位がLレベルとなると
き、その電位を十分にVSSに近づけるためには、電源
VDD・出力ノード(Out)間の抵抗値に対し、電源V
SS・出力ノード(Out)間の抵抗値が十分に低くなっ
ていればよい。すなわち、Nチャネル型TFT1002
がONしている期間、Nチャネル型TFT1001がO
FFしていればよい。
とき、その電位がVDDに等しくなるには、Nチャネル
型TFT1001のゲート・ソース間電圧の絶対値がV
thNを常に上回り、かつTFT1002が確実にOF
Fしていればよい。つまり、出力ノードのHレベルがV
DDとなる条件を満たすには、Nチャネル型TFT10
01のゲート電極の電位は(VDD+VthN)よりも高
くなる必要がある。
じた。図10(B)に示すように、Nチャネル型TFT1
001のゲート・ソース間に容量1003を設ける。N
チャネル型TFT1001のゲート電極がある電位をも
って浮遊状態となったとき、出力ノードの電位を上昇さ
せると、この容量1003による容量結合によって、出
力ノードの電位上昇分に伴って、Nチャネル型TFT1
001のゲート電極の電位も持ち上げられる。この効果
を利用すれば、Nチャネル型TFT1001のゲート電
極の電位をVDDよりも高く(正確には(VDD+Vth
N)よりも高く)することが可能となる。よって出力ノー
ドの電位を十分にVDDまで引き上げることが可能とな
る。
03は、TFT1001のゲート・ソース間に寄生する
容量を利用するようにしても良いし、実際に容量部分を
作製しても良い。容量部分を独立して作製する場合は、
活性層材料、ゲート材料、および配線材料のうちいずれ
か2つを用いて、間に絶縁層を挟んだ構成として作製す
るのが簡単であり、望ましいが、他の材料を用いて作製
しても構わない。このとき、活性層を用いる場合は、活
性層中に不純物添加等を行って抵抗を下げておくのが望
ましい。
ジスタ乃至第3のトランジスタと、第1の信号入力部乃
至第3の信号入力部と、信号出力部と、電源とを有する
パルス出力回路であって、前記第1乃至第3のトランジ
スタはいずれも同一導電型であり、前記第1のトランジ
スタのゲート電極は、前記第1の信号入力部と電気的に
接続され、前記第1のトランジスタの第1の電極は、前
記第2の信号入力部と電気的に接続され、前記第1のト
ランジスタの第2の電極は、前記第2のトランジスタの
ゲート電極と電気的に接続され、前記第2のトランジス
タの第1の電極は、前記第3の信号入力部と電気的に接
続され、前記第2のトランジスタの第2の電極は、前記
信号出力部と電気的に接続され、前記第3のトランジス
タのゲート電極は、前記第1の信号入力部と電気的に接
続され、前記第3のトランジスタの第1の電極は、前記
電源と電気的に接続され、前記第3のトランジスタの第
2の電極は、前記信号出力部と電気的に接続され、前記
第2のトランジスタのゲート電極と第1の電極との間、
あるいは前記第2のトランジスタのゲート電極と第2の
電極との間に容量手段を有することを特徴としている。
ジスタ乃至第3のトランジスタと、第1の信号入力部乃
至第4の信号入力部と、信号出力部と、電源と、入力切
替回路とを有するパルス出力回路であって、前記第1乃
至第3のトランジスタはいずれも同一導電型であり、前
記第1のトランジスタのゲート電極は、前記第1の信号
入力部と電気的に接続され、前記第1のトランジスタの
第1の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第2の信号入力部および第3の信
号入力部と電気的に接続され、前記第1のトランジスタ
の第2の電極は、前記第2のトランジスタのゲート電極
と電気的に接続され、前記第2のトランジスタの第1の
電極は、前記第4の信号入力部と電気的に接続され、前
記第2のトランジスタの第2の電極は、前記信号出力部
と電気的に接続され、前記第3のトランジスタのゲート
電極は、前記第1の信号入力部と電気的に接続され、前
記第3のトランジスタの第1の電極は、前記電源と電気
的に接続され、前記第3のトランジスタの第2の電極
は、前記信号出力部と電気的に接続され、前記第2のト
ランジスタのゲート電極と第1の電極との間、あるいは
前記第2のトランジスタのゲート電極と第2の電極との
間に容量手段を有することを特徴としている。
ジスタ乃至第3のトランジスタと、第1の信号入力部乃
至第4の信号入力部と、信号出力部と、電源と、入力切
替回路とを有するパルス出力回路であって、前記第1乃
至第3のトランジスタはいずれも同一導電型であり、前
記第1のトランジスタのゲート電極は、前記第1の信号
入力部と電気的に接続され、前記第1のトランジスタの
第1の電極は、前記入力切替回路と電気的に接続され、
前記入力切替回路は、第2の信号入力部および第3の信
号入力部と電気的に接続され、前記第1のトランジスタ
の第2の電極は、前記第2のトランジスタのゲート電極
と電気的に接続され、前記第2のトランジスタの第1の
電極は、前記第4の信号入力部と電気的に接続され、前
記第2のトランジスタの第2の電極は、前記信号出力部
と電気的に接続され、前記第3のトランジスタのゲート
電極は、前記第1の信号入力部と電気的に接続され、前
記第3のトランジスタの第1の電極は、前記電源と電気
的に接続され、前記第3のトランジスタの第2の電極
は、前記信号出力部と電気的に接続され、前記第2のト
ランジスタのゲート電極と第1の電極との間、あるいは
前記第2のトランジスタのゲート電極と第2の電極との
間に容量手段を有し、前記入力切替回路が第1の状態の
とき、前記第1のトランジスタの第1の電極は、前記第
2の信号入力部と導通し、かつ前記第3の信号入力部と
非導通となり、前記入力切替回路が第2の状態のとき、
前記第1のトランジスタの第1の電極は、前記第3の信
号入力部と導通し、かつ前記第2の信号入力部と非導通
となることを特徴としている。
力切替回路は、第4のトランジスタと、第5のトランジ
スタと、第5の信号入力部と、第6の信号入力部とを有
し、前記第4のトランジスタと、前記第5のトランジス
タとは、いずれも前記第1のトランジスタ乃至前記第3
のトランジスタと同一導電型であり、前記第4のトラン
ジスタのゲート電極は、前記第5の信号入力部と電気的
に接続され、前記第4のトランジスタの第1の電極は、
前記第2の信号入力部と電気的に接続され、前記第4の
トランジスタの第2の電極は、前記第1のトランジスタ
の第1の電極と電気的に接続され、前記第5のトランジ
スタのゲート電極は、前記第6の信号入力部と電気的に
接続され、前記第5のトランジスタの第1の電極は、前
記第3の信号入力部と電気的に接続され、前記第5のト
ランジスタの第2の電極は、前記第1のトランジスタの
第1の電極と電気的に接続され、前記第5の信号入力部
に、入力切替信号が入力され、かつ前記第6の信号入力
部に、入力切替反転信号が入力されるとき、前記第4の
トランジスタが導通し、かつ前記第5のトランジスタが
非導通となり、前記入力切替信号の極性が反転し、かつ
前記入力切替反転信号の極性が反転するとき、前記第4
のトランジスタが非導通となり、かつ前記第5のトラン
ジスタが導通することを特徴としている。
容量手段は、前記第2のトランジスタのゲート電極と、
前記第2のトランジスタの活性層との間で形成されてい
ても良いし、活性層材料、ゲート電極を形成する材料、
あるいは配線材料のうちいずれか2つの材料の間で形成
されていても良い。
クロック信号乃至第4のクロック信号と、スタートパル
スとにしたがって順次サンプリングパルスを出力するこ
とを特徴とするシフトレジスタが提供される。
ク信号線乃至第4のクロック信号線と、スタートパルス
入力線とを有し、4n−3段目(nは自然数、1≦n)の
前記パルス出力回路において、前記第1の信号入力部
は、前記第1のクロック信号線と電気的に接続され、前
記第2の信号入力部は、n=1のとき、前記スタートパ
ルス入力線と電気的に接続され、n≠1のとき、4(n
−1)段目の前記パルス出力回路の前記信号出力部と電
気的に接続され、前記第3の信号入力部は、前記第3の
クロック信号線と電気的に接続され、4n−2段目の前
記パルス出力回路において、前記第1の信号入力部は、
前記第2のクロック信号線と電気的に接続され、前記第
2の信号入力部は、前記4n−3段目の前期パルス出力
回路の前期信号出力部と電気的に接続され、前記第3の
信号入力部は、前記第4のクロック信号線と電気的に接
続され、4n−1段目の前記パルス出力回路において、
前記第1の信号入力部は、前記第3のクロック信号線と
電気的に接続され、前記第2の信号入力部は、前記4n
−2段目の前期パルス出力回路の前期信号出力部と電気
的に接続され、前記第3の信号入力部は、前記第1のク
ロック信号線と電気的に接続され、4n段目の前記パル
ス出力回路において、前記第1の信号入力部は、前記第
4のクロック信号線と電気的に接続され、前記第2の信
号入力部は、前記4n−1段目の前期パルス出力回路の
前期信号出力部と電気的に接続され、前記第3の信号入
力部は、前記第2のクロック信号線と電気的に接続さ
れ、第1のクロック信号乃至第4のクロック信号と、ス
タートパルスとにしたがって順次サンプリングパルスを
出力することを特徴としている。
ク信号線乃至第4のクロック信号線と、スタートパルス
入力線とを有し、4n−3段目(nは自然数、1≦n)の
前記パルス出力回路において、前記第1の信号入力部
は、前記第1のクロック信号線と電気的に接続され、前
記第2の信号入力部は、n=1のとき、前記スタートパ
ルス入力線と電気的に接続され、n≠1のとき、4(n
−1)段目の前記パルス出力回路の前記信号出力部と電
気的に接続され、前記第3の信号入力部は、前記スター
トパルス入力線、もしくは4n−2段目の前記パルス出
力回路の前記信号出力部のいずれか一方と電気的に接続
され、前記第4の信号入力部は、前記第3のクロック信
号線と電気的に接続され、4n−2段目の前記パルス出
力回路において、前記第1の信号入力部は、前記第2の
クロック信号線と電気的に接続され、前記第2の信号入
力部は、前記4n−3段目の前期パルス出力回路の前期
信号出力部と電気的に接続され、前記第3の信号入力部
は、前記スタートパルス入力線、もしくは4n−1段目
の前記パルス出力回路の前記信号出力部のいずれか一方
と電気的に接続され、前記第4の信号入力部は、前記第
4のクロック信号線と電気的に接続され、4n−1段目
の前記パルス出力回路において、前記第1の信号入力部
は、前記第3のクロック信号線と電気的に接続され、前
記第2の信号入力部は、前記4n−2段目の前期パルス
出力回路の前期信号出力部と電気的に接続され、前記第
3の信号入力部は、前記スタートパルス入力線、もしく
は4n段目の前記パルス出力回路の前記信号出力部のい
ずれか一方と電気的に接続され、前記第4の信号入力部
は、前記第1のクロック信号線と電気的に接続され、4
n段目の前記パルス出力回路において、前記第1の信号
入力部は、前記第4のクロック信号線と電気的に接続さ
れ、前記第2の信号入力部は、前記4n−1段目の前期
パルス出力回路の前期信号出力部と電気的に接続され、
前記第3の信号入力部は、前記スタートパルス入力線、
もしくは4n+1段目の前記パルス出力回路の前記信号
出力部のいずれか一方と電気的に接続され、前記第4の
信号入力部は、前記第2のクロック信号線と電気的に接
続され、第1のクロック信号乃至第4のクロック信号
と、スタートパルスとにしたがって順次サンプリングパ
ルスを出力することを特徴としている。
のトランジスタのみを用いて構成されていても良いし、
Pチャネル型のトランジスタのみを用いて構成されてい
ても良い。
のトランジスタのみを用いて構成されていても良いし、
Pチャネル型のトランジスタのみを用いて構成されてい
ても良い。
スタの概略図である。図1(A)のブロック図中、100
で示されるブロックが1段分のサンプリングパルスを出
力するパルス出力回路であり、このパルス出力回路を複
数段連続に接続して、図1(A)に示すシフトレジスタが
構成される。図1(A)に示したシフトレジスタは、第1
のクロック信号線〜第4のクロック信号線、およびスタ
ートパルス入力線を有している。第1のクロック信号線
〜第4のクロック信号線より、それぞれ第1のクロック
信号〜第4のクロック信号(CK1〜CK4)が入力さ
れ、スタートパルス入力線より、スタートパルス(SP)
が入力される。
構成を示す。TFT101のゲート電極およびTFT1
03のゲート電極は、第1の信号入力部(CKA)と接続
されている。TFT101の入力電極は、第2の信号入
力部(In)と接続され、出力電極はTFT102のゲー
ト電極および、容量104の電極の一端と接続されてい
る。TFT102の入力電極は、第3の信号入力部(C
KB)と接続されている。TFT102の出力電極と、
TFT103の出力電極、および容量104の他の一端
は、信号出力部(Out)と接続されている。TFT10
3の入力電極は、低電位側電源(VSS)と接続されてい
る。
ル型TFTのみを用いて構成したものであるが、Pチャ
ネル型TFTのみを用いて同様の回路を構成することも
可能である。
ロック信号と、第3の信号入力部(CKB)に入力される
クロック信号とは、互いの極性が反転した信号である。
また、第1のクロック信号に対し、第2のクロック信号
はその位相が1/4周期遅れたものであり、第3のクロ
ック信号は、第2のクロック信号に対してさらに位相が
1/4周期遅れている。第4のクロック信号は、第3の
クロック信号に対してさらに位相が1/4周期遅れてい
る。つまり、第3のクロック信号は第1のクロック信号
に対して、1/2周期の遅れをもっており、ちょうど極
性が反転したものに等しい。同様に、第4のクロック信
号は第2のクロック信号に対して、1/2周期の遅れを
もっており、ちょうど極性が反転したものに等しい。
連続に用いてなるシフトレジスタにおいて、第2の信号
入力部(In)には、前段からの出力パルスが入力され
る。ここで、第1段目においては、第2の信号入力部
(In)には、スタートパルスが入力される。
(nは自然数、1≦n)において、第1の信号入力部(C
KA)には、第1のクロック信号が入力され、第3の信
号入力部(CKB)には、第3のクロック信号が入力され
る。4n−2段目(nは自然数、1≦n)において、第1
の信号入力部(CKA)には、第2のクロック信号が入力
され、第3の信号入力部(CKB)には、第4のクロック
信号が入力される。4n−1段目において、第1の信号
入力部(CKA)には、第3のクロック信号が入力され、
第3の信号入力部(CKB)には、第1のクロック信号が
入力される。4n段目において、第1の信号入力部(C
KA)には、第4のクロック信号が入力され、第3の信
号入力部(CKB)には、第1のクロック信号が入力され
る。
連続した4段のパルス出力回路を含む部分を構成単位と
し、この構成単位が繰り返されてなる。また、仮にパル
ス出力回路の接続段数が4段以下の場合であっても、ク
ロック信号の入力順序は、表1にしたがう。
ミングチャートを用いて、回路の動作について説明す
る。ここで、クロック信号およびスタートパルスの電圧
振幅は、Lレベル/Hレベル=VSS/VDDとし、こ
のとき、VSS<VDDであるものとして説明する。
TFT101、103のゲート電極には第1のクロック
信号(CK1)が入力されてHレベルとなり、TFT10
1、103がONする。このとき、スタートパルス(S
P)はまだ入力されていないので、TFT102のゲー
ト電極の電位はLレベルである。よって、信号出力部
(Out)の電位がLレベルに確定される。
れるスタートパルス(SP)がHレベルになると、TFT
102のゲート電極の電位は、(VDD−VthN)まで
上昇した後、浮遊状態となる。これにより、TFT10
2がONするが、信号入力部(CKB)に入力される第3
のクロック信号(CK3)はこの時点ではLレベルであ
り、信号出力部(Out)の電位変化はない。
がLレベルとなり、TFT101、103がOFFす
る。同時に第3のクロック信号(CK3)がHレベルとな
る。TFT102はすでにONしているので、信号出力
部(Out)の電位は上昇する。ここで、TFT101は
すでにOFFしていることから、TFT102のゲート
電極は、その電位が(VDD−VthN)のまま浮遊状態
となっているが、信号出力部(Out)の電位が上昇する
のに伴い、容量104の働きによって、TFT102の
ゲート電極の電位は、(VDD−VthN)からさらに上
昇し、(VDD+VthN)よりも高い電位を取る。よっ
て、信号出力部(Out)がHレベルとなったとき、その
電位はVDDに等しくなる。
レベルとなる。続いて第1のクロック信号(CK1)が再
びHレベルとなると、TFT101、103がONし
て、TFT102のゲート電極の電位はLレベルとなっ
てOFFする。一方、TFT103がONしているの
で、信号出力部(Out)の電位はLレベルとなる。
プリングパルスが出力される。本発明のパルス出力回路
を用いて構成したシフトレジスタは、一導電型のTFT
のみによって構成されているが、TFTのしきい値に起
因した出力パルスの振幅減衰を生ずることなく、正常な
振幅の出力パルスを得ることが出来る。また、サンプリ
ングパルスを出力しない期間においても、信号入力部
(CKA)より入力されるクロック信号がHレベルとなる
たびにTFT103がONし、信号出力部(Out)の電
位をLレベルに確定する。よって信号出力部が長い期間
浮遊状態とならないため、比較的動作周波数の低い回
路、例えばゲート信号線駆動回路等においても用いるこ
とが出来る。
にて示したシフトレジスタに、走査方向反転機能を付加
したものの例である。図1(A)に示した回路と比較し
て、入力切替信号(LR)および入力切替反転信号(RL)
を追加している。
300で示される1段分のパルス出力回路の構成を詳細
に示したものである。TFT301〜303および容量
304で構成されるパルス出力回路は、図1(B)に示し
たものと同様であるが、TFT305、306でなるス
イッチ、第5の信号入力部、および第6の信号入力部と
を用いて構成される入力切替回路310を有する。
れもTFT301の入力電極と接続されている。TFT
305の入力電極は、第2の信号入力部(InL)と接続
され、ゲート電極は第5の信号入力部(L)と電気的に接
続されている。TFT306の入力電極は、第3の信号
入力部(InR)と接続され、ゲート電極は第6の信号入
力部(R)と電気的に接続されている。第5の信号入力部
(L)には入力切替信号(LR)が入力され、第6の信号入
力部(R)には入力切替反転信号(RL)が入力されてい
る。LRおよびRLは、互いに排他的にHレベルもしく
はLレベルをとり、したがって本実施例の入力切替回路
310は、次の2つの状態をとる。
のとき、TFT305がONし、かつTFT306がO
FFする。したがってTFT301の入力電極には、第
2の信号入力部(InL)から、前段のサンプリングパル
スが入力される。第2に、LRがLレベル、RLがHレ
ベルのとき、TFT305がOFFし、TFT306が
ONする。したがってTFT301の入力電極には、第
3の信号入力部(InR)から、前段のサンプリングパル
スが入力される。
RがHレベル、RLがLレベルのとき、サンプリングパ
ルスの出力は1段目、2段目、・・・、最終段の順とな
り、LRがLレベル、RLがHレベルのとき、サンプリ
ングパルスの出力は最終段、・・・、2段目、1段目の
順となる。
信号の入力タイミングを変更する必要がある。図2に示
したタイミングチャートは、順方向走査のときのもので
ある。図4に、逆方向走査のときのタイミングチャート
を示す。それぞれのクロック信号は、図2の時とは逆
に、第4のクロック信号から1/4周期遅れて第3のク
ロック信号が入力され、さらに1/4周期遅れて第2の
クロック信号が入力され、さらに1/4周期遅れて第1
のクロック信号が入力される。このとき、スタートパル
スの入力タイミングは、シフトレジスタに用いているパ
ルス出力回路の段数、つまり、最初にサンプリングパル
スを出力すべきパルス出力回路が、どのクロック信号に
よって駆動されるかによって決定する。図4は、端部の
パルス出力回路において、信号入力部(CKA)には第4
のクロック信号が、信号入力部(CKB)には第2のクロ
ック信号が入力される場合を例としている。
みのTFTを用いて表示装置を作製した例について説明
する。
基板1200上に、ソース信号線駆動回路1201、ゲ
ート信号線駆動回路1202、および画素部1203を
一体形成している。画素部1203において、点線枠1
210で囲まれた部分が1画素である。図12の例で
は、液晶表示装置の画素を示しており、1個のTFT
(以下、画素TFTと表記する)によって液晶素子の一方
の電極に電荷を印加する際のON、OFF制御を行って
いる。ソース信号線駆動回路1201およびゲート信号
線駆動回路1202を駆動する信号(クロック信号、ス
タートパルス等)は、フレキシブルプリント基板(Flexib
le Print Circuit:FPC)1204を介して、外部よ
り入力される。
る、ソース信号線駆動回路1201の全体構成を示した
図である。このソース信号線駆動回路は、クロック信号
用レベルシフタ501、スタートパルス用レベルシフタ
502、シフトレジスタを構成するパルス出力回路50
3、NAND回路504、バッファ505、サンプリン
グスイッチ506を有しており、外部より入力される信
号は、第1〜第4のクロック信号(CK1〜CK4)、ス
タートパルス(SP)、入力切替信号(LR)および入力切
替反転信号(RL)、アナログ映像信号(Video1〜
Video12)である。この中で、第1〜第4のクロ
ック信号(CK1〜CK4)およびスタートパルス(SP)
に関しては、外部から低電圧振幅の信号として入力され
た直後、レベルシフタによって振幅変換を受け、高電圧
振幅の信号として駆動回路に入力される。また、本実施
例の表示装置におけるソース信号線駆動回路は、シフト
レジスタ中の1段のパルス出力回路より出力されるサン
プリングパルスが、サンプリングスイッチ506を駆動
することによって、ソース信号線12列分のアナログ映
像信号を同時にサンプリングしている。
501の構成を示している。これは、互いに逆の極性を
有するクロック信号(CK1とCK3、あるいはCK2
とCK4)を1組とし、1入力型レベルシフタ回路を並
列に配置してそれぞれ振幅変換を行い(Stage1)、
以後のバッファ段(Stage2〜Stage4)では、
互いの出力をそれぞれの反転入力として用いる構成をと
っている。
する。なお、ここで用いている電源の電位は、VSS、
VDD1、VDD2の3電位であり、VSS<VDD1
<VDD2である。本実施例では、VSS=0[V]、V
DD1=5[V]、VDD2=16[V]とした。また、図
6(A)において、TFT601、603、606、60
8はダブルゲート構造をとっているが、これらはシング
ルゲートでも良いし、3つ以上のゲート電極を有するマ
ルチゲート構造であっても良い。その他のTFTに関し
ても、ゲート電極の数による制限は特に設けない。
/Hレベル=VSS/VDD1の振幅を有する第1のク
ロック信号(CK1)が入力される。CK1がHレベルの
とき、TFT602、604がONし、TFT603の
ゲート電極の電位がLレベルとなってOFFする。ここ
で、TFT602のON抵抗は、TFT601のそれよ
りも十分に低く設計しておく。よってノードαには、L
レベルが現れる。CK1がLレベルのとき、TFT60
2、604はOFFする。よって、飽和動作しているT
FT601を通じて、TFT603のゲート電極の電位
はVDD2側に引き上げられ、その電位が(VDD2−
VthN)となったところでTFT601はOFFし、
TFT603のゲート電極が浮遊状態となる。これによ
りTFT603がONし、ノードαの電位はVDD2側
に引き上げられる。ここで、容量605の働きにより、
ノードαの電位上昇に伴って、浮遊状態となっているT
FT603のゲート電極の電位が引き上げられ、その電
位はVDD2よりも高い電位をとり、(VDD2+Vt
hN)を上回ることによって、ノードαに現れるHレベ
ルはVDD2に等しくなる。よって、出力信号のLレベ
ルはVSS、HレベルはVDD2となり、振幅変換が完
了する。
じくVSS−VDD1の振幅を有する第3のクロック信
号(CK3)が入力される。前述と同様の動作によって、
TFT606〜609および容量610で構成された1
入力型レベルシフタ回路によって振幅変換が行われ、ノ
ードβにはVSS−VDD2の振幅を有する信号が出力
される。なお、ノードαに現れた信号は、入力されたC
K1に対して極性が反転しており、ノードβに現れた信
号は、入力されたCK3に対して極性が反転している。
は、振幅変換後のパルスに対する負荷を考慮して、レベ
ルシフタ回路(Stage1)の後に、バッファ段を設け
ている(Stage2〜Dtage4)。このバッファ段
を構成するインバータ回路は2入力型であり、入力信号
およびその反転信号を要する。2入力型を用いる理由
は、低消費電力化である。前述のレベルシフタ回路にお
いて、TFT602がONしているとき、TFT601
〜TFT602を通じて、VSS−VDD2間に貫通電
流が流れる。これを2入力型を用いることによって、動
作中に貫通電流が流れないようにしている。
において、TFT611のゲート電極に入力される信号
と、TFT612のゲート電極に入力される信号は、互
いに逆の極性を有する信号である。そこで、CK1およ
びCK3が、互いに極性の反転した信号であることを利
用し、ノードαに現れた出力信号と、ノードβに現れた
出力信号とを、互いの信号の反転入力として用いてい
る。
ここでは、Stage2の一方である、TFT611〜
614および容量615でなるインバータ回路における
動作について述べる。他のインバータ回路に関しても動
作は同様である。
号がHレベルのとき、TFT611がONし、TFT6
13のゲート電極の電位はVDD2側に引き上げられ、
その電位が(VDD2−VthN)となったところでTF
T611がOFFし、TFT613のゲート電極は浮遊
状態となる。一方、TFT612、614のゲート電極
に入力される信号はLレベルであるから、TFT61
2、614はOFFする。TFT613のゲート電極の
電位は、(VDD2−VthN)まで上昇しているから、
TFT613はONし、ノードγの電位がVDD2側に
引き上げられる。ここで、前述のレベルシフタ回路の動
作と同様、容量615の働きにより、ノードγの電位上
昇に伴って、浮遊状態となっているTFT613のゲー
ト電極の電位が引き上げられ、その電位はVDD2より
も高い電位をとり、(VDD2+VthN)を上回ること
によって、ノードγに現れるHレベルはVDD2に等し
くなる。
れる信号がLレベルのとき、TFT611がOFFし、
TFT612、614のゲート電極にはHレベルが入力
されてONする。したがって、TFT613のゲート電
極の電位はLレベルとなり、ノードγにはLレベルが現
れる。
出力される。このとき、ノードδには、ノードγに現れ
るパルスと極性が反転したパルスが出力される。
ても同様の動作によって、最終的に信号出力部(3)およ
び信号出力部(4)にパルスが出力される。
子を示したものである。入力信号の振幅は、Lレベル/
Hレベル=VSS/VDD1(0V/5V)であり、出力
信号の振幅は、Lレベル/Hレベル=VSS/VDD2
(0V/16V)となっている。
ベルシフタを示している。スタートパルスの場合、その
反転信号を持たないことから、1入力型のレベルシフタ
回路(Stage1)の出力が、1入力型のインバータ回
路(Stage2)に入力され、さらにStage1の出
力とStage2の出力とを用いて、2入力型のインバ
ータ回路(Stage3)へと続く。回路動作に関して
は、1入力型レベルシフタ回路はクロック信号の場合と
同様である。1入力型インバータ回路に関しても、1入
力型レベルシフタ回路と比較して、入力される信号の振
幅がLレベル/Hレベル=VSS/VDD2であって、
入出力パルス間の振幅変換がないことを除いて、回路内
の動作は同様であるので、ここでは説明を省略する。
変換の様子を示したものである。入力信号の振幅は、ク
ロック信号と同様、Lレベル/Hレベル=VSS/VD
D1(0V/5V)、出力信号の振幅は、Lレベル/Hレ
ベル=VSS/VDD2(0V/16V)となっている。
ている。構成としては、1入力型インバータ回路と類似
であり、1入力インバータ回路における信号入力部が2
入力となり、TFT702、703およびTFT70
5、706が直列配置されている点のみが異なる。
n2)に、ともにHレベルが入力されると、TFT70
2、703、705、706がONし、TFT704の
ゲート電極の電位がLレベルとなってOFFし、信号出
力部(Out)にはLレベルが現れる。信号入力部(In
1)および信号入力部(In2)のいずれか一方あるいは
両方にLレベルが入力されると、TFT704のゲート
電極と電源VSSとは導通しないため、TFT704の
ゲート電極の電位はVDD2側に引き上げられてON
し、さらに容量707の働きによって、(VDD2+V
thN)よりも高い電位をとり、信号出力部(Out)に
は電位VDD2のHレベルが現れる。
1入力型インバータ回路(Stage1)および2入力型
インバータ回路(Stage2〜Stage4)によって
構成されている。1入力型インバータ回路、2入力型イ
ンバータ回路とも、動作に関してはレベルシフタの項で
説明したので、ここでは説明を省略する。
を示している。信号入力部(25)より、サンプリングパ
ルスが入力され、並列配置された12個のTFT731
が同時に制御される。12個のTFT731の入力電極
(1)〜(12)に、アナログ映像信号が入力され、サンプ
リングパルスが入力されたときの映像信号の電位を、ソ
ース信号線に書き込む働きをする。
構成する回路のうち、インバータ回路、レベルシフタ回
路に関しては、同発明者らにより、特願2001−13
3431号にて出願された発明に記載されているものと
同様のものを用いている。
含む表示装置全体を構成する駆動回路を、画素TFTと
同一の極性を有する一極性のTFT(例えばNチャネル
型TFT)のみを用いて作製している。これにより、半
導体層にP型を付与するイオンドーピング工程を省略す
ることが可能となり、製造コストの削減や歩留まり向上
に寄与することが出来る。
TFTの極性はNチャネル型であるが、Pチャネル型T
FTのみを用いて駆動回路および画素TFTを構成する
ことも、本発明によって可能となる。この場合、省略さ
れるイオンドーピング工程は、半導体層にN型を付与す
る工程であることを付記する。また、本発明は液晶表示
装置のみならず、絶縁体上に駆動回路を一体形成して作
製する半導体装置ならばいずれのものにも適用が可能で
ある。
例においては、Nチャネル型のTFTのみを用いて回路
を構成した例を示したが、電源電位の高低を置き換える
ことにより、Pチャネル型TFTのみを用いても同様の
回路が構成出来る。
のみを用いて構成したシフトレジスタの例である。図1
3(A)に示したブロック図に関しては、図1に示したN
チャネル型のTFTのみを用いて構成したシフトレジス
タと同様の構成であり、ブロック1300が、1段分の
サンプリングパルスを出力するパルス出力回路である。
Nチャネル型TFTによって構成されたシフトレジスタ
と異なる点として、図13(B)に示すように、電源電位
の高低が逆となっている。
パルスを示す。各部の動作は、実施形態にて図1、図2
を用いて説明したので、ここでは詳細な説明は省略す
る。図2に示したものとは、ちょうどHレベルとLレベ
ルが逆転した形となる。
とレジスタのテストピースを作製した。パルス出力回路
9段をもってなる構成であり、各TFTのチャネル長/
チャネル幅および、容量値は図15に付した通りであ
る。
ン結果を図16に示す。動作条件として、入力信号の振
幅は、Lレベル/Hレベル=0V/10Vとし、回路の
電源電位も同様とした。図16の出力は、グラフ上よ
り、第1のクロック信号(CK1)、スタートパルス
(SP)、シフトレジスタ第1段出力(SROut
1)、シフトレジスタ第2段出力(SROut2)、シ
フトレジスタ第3段出力(SROut3)、シフトレジ
スタ第4段出力(SROut4)である。
のテストピースの動作検証結果を示す。図17(A)
は、グラフ上より、第1のクロック信号(CK1)、ス
タートパルス(SP)、シフトレジスタ第1段出力(S
ROut1)、シフトレジスタ第2段出力(SROut
2)、シフトレジスタ第3段出力(SROut3)、シ
フトレジスタ第4段出力(SROut4)を示してお
り、図17(B)は、グラフ上より、第1のクロック信
号(CK1)、スタートパルス(SP)、シフトレジス
タ第6段出力(SROut6)、シフトレジスタ第7段
出力(SROut7)、シフトレジスタ第8段出力(S
ROut8)、シフトレジスタ最終段出力(SROut
9)を示している。図17(A)(B)によると、電源
電圧10V、駆動周波数5MHz程度で、正常動作を確
認した。
いられている表示装置の作製に適用が可能である。この
ような電子機器には、携帯情報端末(電子手帳、モバイ
ルコンピュータ、携帯電話等)、ビデオカメラ、デジタ
ルカメラ、パーソナルコンピュータ、テレビ、携帯電話
等が挙げられる。それらの一例を図8に示す。
り、筐体3001、支持台3002、表示部3003等
により構成されている。本発明は、表示部3003に適
用が可能である。
11、表示部3012、音声入力部3013、操作スイ
ッチ3014、バッテリー3015、受像部3016等
により構成されている。本発明は、表示部3012に適
用が可能である。
ータであり、本体3021、筐体3022、表示部30
23、キーボード3024等により構成されている。本
発明は、表示部3023に適用が可能である。
31、スタイラス3032、表示部3033、操作ボタ
ン3034、外部インターフェイス3035等により構
成されている。本発明は、表示部3033に適用が可能
である。
用のオーディオ装置であり、本体3041、表示部30
42、操作スイッチ3043、3044等により構成さ
れている。本発明は表示部3042に適用が可能であ
る。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用い
ても良い。
051、表示部(A)3052、接眼部3053、操作ス
イッチ3054、表示部(B)3055、バッテリー30
56等により構成されている。本発明は、表示部(A)3
052および表示部(B)3055に適用が可能である。
1、音声出力部3062、音声入力部3063、表示部
3064、操作スイッチ3065、アンテナ3066等
により構成されている。本発明は、表示部3064に適
用が可能である。
り、これらの用途に限定するものではないことを付記す
る。
よび画素部を、一導電型のTFTのみによって構成した
場合にも、TFTのしきい値に起因した出力パルスの振
幅減衰を生ずることなく、正常な振幅の出力パルスを得
ることが可能となり、表示装置の作製工程を削減するこ
とによって、低コスト化、歩留まりの向上に寄与し、よ
り安価に表示装置の供給が可能となる。
シフトレジスタの一形態を示す図。
イミングチャートを示す図。
能を付加したシフトレジスタを示す図。
イミングチャートの一例を示す図。
る、ソース信号線駆動回路の構成例を示す図。
る、レベルシフタの回路構成の詳細図。
る、NAND回路、バッファ、サンプリングスイッチの
回路構成の詳細図。
図。
ンバータの構成と、それぞれの入出力信号の波形を示す
図。
明する図。
イミングチャートを示す図。
体外観を示す図。
タによって構成されたパルス出力回路を用いたシフトレ
ジスタを示す図。
るタイミングチャートを示す図。
におけるTFTサイズおよび容量値を示す図。
レーション結果を示す図。
作製し,測定した結果を示す図。
Claims (15)
- 【請求項1】第1のトランジスタ乃至第3のトランジス
タと、第1の信号入力部乃至第3の信号入力部と、信号
出力部と、電源とを有するパルス出力回路であって、 前記第1乃至第3のトランジスタはいずれも同一導電型
であり、 前記第1のトランジスタのゲート電極は、前記第1の信
号入力部と電気的に接続され、 前記第1のトランジスタの第1の電極は、前記第2の信
号入力部と電気的に接続され、 前記第1のトランジスタの第2の電極は、前記第2のト
ランジスタのゲート電極と電気的に接続され、 前記第2のトランジスタの第1の電極は、前記第3の信
号入力部と電気的に接続され、 前記第2のトランジスタの第2の電極は、前記信号出力
部と電気的に接続され、 前記第3のトランジスタのゲート電極は、前記第1の信
号入力部と電気的に接続され、 前記第3のトランジスタの第1の電極は、前記電源と電
気的に接続され、 前記第3のトランジスタの第2の電極は、前記信号出力
部と電気的に接続され、 前記第2のトランジスタのゲート電極と第1の電極との
間、あるいは前記第2のトランジスタのゲート電極と第
2の電極との間に容量手段を有することを特徴とするパ
ルス出力回路。 - 【請求項2】第1のトランジスタ乃至第3のトランジス
タと、第1の信号入力部乃至第4の信号入力部と、信号
出力部と、電源と、入力切替回路とを有するパルス出力
回路であって、 前記第1乃至第3のトランジスタはいずれも同一導電型
であり、 前記第1のトランジスタのゲート電極は、前記第1の信
号入力部と電気的に接続され、 前記第1のトランジスタの第1の電極は、前記入力切替
回路と電気的に接続され、 前記入力切替回路は、第2の信号入力部および第3の信
号入力部と電気的に接続され、 前記第1のトランジスタの第2の電極は、前記第2のト
ランジスタのゲート電極と電気的に接続され、 前記第2のトランジスタの第1の電極は、前記第4の信
号入力部と電気的に接続され、 前記第2のトランジスタの第2の電極は、前記信号出力
部と電気的に接続され、 前記第3のトランジスタのゲート電極は、前記第1の信
号入力部と電気的に接続され、 前記第3のトランジスタの第1の電極は、前記電源と電
気的に接続され、 前記第3のトランジスタの第2の電極は、前記信号出力
部と電気的に接続され、 前記第2のトランジスタのゲート電極と第1の電極との
間、あるいは前記第2のトランジスタのゲート電極と第
2の電極との間に容量手段を有することを特徴とするパ
ルス出力回路。 - 【請求項3】第1のトランジスタ乃至第3のトランジス
タと、第1の信号入力部乃至第4の信号入力部と、信号
出力部と、電源と、入力切替回路とを有するパルス出力
回路であって、 前記第1乃至第3のトランジスタはいずれも同一導電型
であり、 前記第1のトランジスタのゲート電極は、前記第1の信
号入力部と電気的に接続され、 前記第1のトランジスタの第1の電極は、前記入力切替
回路と電気的に接続され、 前記入力切替回路は、第2の信号入力部および第3の信
号入力部と電気的に接続され、 前記第1のトランジスタの第2の電極は、前記第2のト
ランジスタのゲート電極と電気的に接続され、 前記第2のトランジスタの第1の電極は、前記第4の信
号入力部と電気的に接続され、 前記第2のトランジスタの第2の電極は、前記信号出力
部と電気的に接続され、 前記第3のトランジスタのゲート電極は、前記第1の信
号入力部と電気的に接続され、 前記第3のトランジスタの第1の電極は、前記電源と電
気的に接続され、 前記第3のトランジスタの第2の電極は、前記信号出力
部と電気的に接続され、 前記第2のトランジスタのゲート電極と第1の電極との
間、あるいは前記第2のトランジスタのゲート電極と第
2の電極との間に容量手段を有し、 前記入力切替回路が第1の状態のとき、前記第1のトラ
ンジスタの第1の電極は、前記第2の信号入力部と導通
し、かつ前記第3の信号入力部と非導通となり、 前記入力切替回路が第2の状態のとき、前記第1のトラ
ンジスタの第1の電極は、前記第3の信号入力部と導通
し、かつ前記第2の信号入力部と非導通となることを特
徴とするパルス出力回路。 - 【請求項4】請求項2または請求項3において、 前記入力切替回路は、 第4のトランジスタと、第5のトランジスタと、第5の
信号入力部と、第6の信号入力部とを有し、 前記第4のトランジスタと、前記第5のトランジスタと
は、いずれも前記第1のトランジスタ乃至前記第3のト
ランジスタと同一導電型であり、 前記第4のトランジスタのゲート電極は、前記第5の信
号入力部と電気的に接続され、 前記第4のトランジスタの第1の電極は、前記第2の信
号入力部と電気的に接続され、 前記第4のトランジスタの第2の電極は、前記第1のト
ランジスタの第1の電極と電気的に接続され、 前記第5のトランジスタのゲート電極は、前記第6の信
号入力部と電気的に接続され、 前記第5のトランジスタの第1の電極は、前記第3の信
号入力部と電気的に接続され、 前記第5のトランジスタの第2の電極は、前記第1のト
ランジスタの第1の電極と電気的に接続され、 前記第5の信号入力部に、入力切替信号が入力され、か
つ前記第6の信号入力部に、入力切替反転信号が入力さ
れるとき、前記第4のトランジスタが導通し、かつ前記
第5のトランジスタが非導通となり、 前記入力切替信号の極性が反転し、かつ前記入力切替反
転信号の極性が反転するとき、前記第4のトランジスタ
が非導通となり、かつ前記第5のトランジスタが導通す
ることを特徴とするパルス出力回路。 - 【請求項5】請求項1乃至請求項3において、 前記容量手段は、前記第2のトランジスタのゲート電極
と、前記第2のトランジスタの活性層との間で形成され
ていることを特徴とするパルス出力回路。 - 【請求項6】請求項1乃至請求項3において、 前記容量手段は、活性層材料、ゲート電極を形成する材
料、あるいは配線材料のうちいずれか2つの材料の間で
形成されていることを特徴とするパルス出力回路。 - 【請求項7】請求項1乃至請求項6のいずれか1項に記
載の前記パルス出力回路を複数段用いてなるシフトレジ
スタであって、 第1のクロック信号乃至第4のクロック信号と、スター
トパルスとにしたがって順次サンプリングパルスを出力
することを特徴とするシフトレジスタ。 - 【請求項8】請求項1、請求項5、あるいは請求項6の
いずれか1項に記載の前記パルス出力回路を複数段用い
てなるシフトレジスタであって、 第1のクロック信号線乃至第4のクロック信号線と、ス
タートパルス入力線とを有し、 4n−3段目(nは自然数、1≦n)の前記パルス出力回
路において、 前記第1の信号入力部は、前記第1のクロック信号線と
電気的に接続され、 前記第2の信号入力部は、n=1のとき、前記スタート
パルス入力線と電気的に接続され、n≠1のとき、4
(n−1)段目の前記パルス出力回路の前記信号出力部と
電気的に接続され、 前記第3の信号入力部は、前記第3のクロック信号線と
電気的に接続され、 4n−2段目の前記パルス出力回路において、 前記第1の信号入力部は、前記第2のクロック信号線と
電気的に接続され、 前記第2の信号入力部は、前記4n−3段目の前期パル
ス出力回路の前期信号出力部と電気的に接続され、 前記第3の信号入力部は、前記第4のクロック信号線と
電気的に接続され、 4n−1段目の前記パルス出力回路において、 前記第1の信号入力部は、前記第3のクロック信号線と
電気的に接続され、 前記第2の信号入力部は、前記4n−2段目の前期パル
ス出力回路の前期信号出力部と電気的に接続され、 前記第3の信号入力部は、前記第1のクロック信号線と
電気的に接続され、 4n段目の前記パルス出力回路において、 前記第1の信号入力部は、前記第4のクロック信号線と
電気的に接続され、 前記第2の信号入力部は、前記4n−1段目の前期パル
ス出力回路の前期信号出力部と電気的に接続され、 前記第3の信号入力部は、前記第2のクロック信号線と
電気的に接続され、 第1のクロック信号乃至第4のクロック信号と、スター
トパルスとにしたがって順次サンプリングパルスを出力
することを特徴とするシフトレジスタ。 - 【請求項9】請求項2乃至請求項6のいずれか1項に記
載の前記パルス出力回路を複数段用いてなるシフトレジ
スタであって、 第1のクロック信号線乃至第4のクロック信号線と、ス
タートパルス入力線とを有し、 4n−3段目(nは自然数、1≦n)の前記パルス出力回
路において、 前記第1の信号入力部は、前記第1のクロック信号線と
電気的に接続され、 前記第2の信号入力部は、n=1のとき、前記スタート
パルス入力線と電気的に接続され、n≠1のとき、4
(n−1)段目の前記パルス出力回路の前記信号出力部と
電気的に接続され、 前記第3の信号入力部は、前記スタートパルス入力線、
もしくは4n−2段目の前記パルス出力回路の前記信号
出力部のいずれか一方と電気的に接続され、 前記第4の信号入力部は、前記第3のクロック信号線と
電気的に接続され、 4n−2段目の前記パルス出力回路において、 前記第1の信号入力部は、前記第2のクロック信号線と
電気的に接続され、 前記第2の信号入力部は、前記4n−3段目の前期パル
ス出力回路の前期信号出力部と電気的に接続され、 前記第3の信号入力部は、前記スタートパルス入力線、
もしくは4n−1段目の前記パルス出力回路の前記信号
出力部のいずれか一方と電気的に接続され、 前記第4の信号入力部は、前記第4のクロック信号線と
電気的に接続され、 4n−1段目の前記パルス出力回路において、 前記第1の信号入力部は、前記第3のクロック信号線と
電気的に接続され、 前記第2の信号入力部は、前記4n−2段目の前期パル
ス出力回路の前期信号出力部と電気的に接続され、 前記第3の信号入力部は、前記スタートパルス入力線、
もしくは4n段目の前記パルス出力回路の前記信号出力
部のいずれか一方と電気的に接続され、 前記第4の信号入力部は、前記第1のクロック信号線と
電気的に接続され、 4n段目の前記パルス出力回路において、 前記第1の信号入力部は、前記第4のクロック信号線と
電気的に接続され、 前記第2の信号入力部は、前記4n−1段目の前期パル
ス出力回路の前期信号出力部と電気的に接続され、 前記第3の信号入力部は、前記スタートパルス入力線、
もしくは4n+1段目の前記パルス出力回路の前記信号
出力部のいずれか一方と電気的に接続され、 前記第4の信号入力部は、前記第2のクロック信号線と
電気的に接続され、 第1のクロック信号乃至第4のクロック信号と、スター
トパルスとにしたがって順次サンプリングパルスを出力
することを特徴とするシフトレジスタ。 - 【請求項10】請求項1乃至請求項6のいずれか1項に
おいて、 前記導電型とは、Nチャネル型であることを特徴とする
パルス出力回路。 - 【請求項11】請求項1乃至請求項6のいずれか1項に
おいて、 前記導電型とは、Pチャネル型であることを特徴とする
パルス出力回路。 - 【請求項12】請求項7乃至請求項9のいずれか1項に
おいて、 前記導電型とは、Nチャネル型であることを特徴とする
シフトレジスタ。 - 【請求項13】請求項7乃至請求項9のいずれか1項に
おいて、 前記導電型とは、Pチャネル型であることを特徴とする
シフトレジスタ。 - 【請求項14】請求項1乃至請求項13のいずれか1項
に記載のパルス出力回路あるいはシフトレジスタを用い
たことを特徴とする表示装置。 - 【請求項15】請求項14に記載の表示装置を用いたこ
とを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002152745A JP2003101394A (ja) | 2001-05-29 | 2002-05-27 | パルス出力回路、シフトレジスタ、および表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-160140 | 2001-05-29 | ||
JP2001160140 | 2001-05-29 | ||
JP2002152745A JP2003101394A (ja) | 2001-05-29 | 2002-05-27 | パルス出力回路、シフトレジスタ、および表示装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005221583A Division JP4339828B2 (ja) | 2001-05-29 | 2005-07-29 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003101394A true JP2003101394A (ja) | 2003-04-04 |
JP2003101394A5 JP2003101394A5 (ja) | 2005-10-27 |
Family
ID=26615841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002152745A Withdrawn JP2003101394A (ja) | 2001-05-29 | 2002-05-27 | パルス出力回路、シフトレジスタ、および表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003101394A (ja) |
Cited By (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004040809A (ja) * | 2002-07-09 | 2004-02-05 | Au Optronics Corp | 低電圧クロック信号を用いる連続パルス列発生器 |
JP2004226429A (ja) * | 2003-01-17 | 2004-08-12 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および電子機器 |
JP2006146094A (ja) * | 2004-11-25 | 2006-06-08 | Sanyo Electric Co Ltd | 表示装置 |
JP2006145923A (ja) * | 2004-11-22 | 2006-06-08 | Sanyo Electric Co Ltd | 表示装置 |
JP2006351171A (ja) * | 2005-06-13 | 2006-12-28 | Samsung Electronics Co Ltd | シフトレジスタ及びこれを備える表示装置 |
JP2006352090A (ja) * | 2005-05-20 | 2006-12-28 | Semiconductor Energy Lab Co Ltd | 半導体回路並びに表示装置及び該表示装置を具備する電子機器 |
JP2007072463A (ja) * | 2005-09-07 | 2007-03-22 | Samsung Electronics Co Ltd | 表示装置の駆動装置及びこれを含む表示装置 |
KR100776511B1 (ko) * | 2006-04-18 | 2007-11-16 | 삼성에스디아이 주식회사 | 주사구동회로 및 이를 이용한 유기발광표시장치 |
CN100357995C (zh) * | 2003-06-30 | 2007-12-26 | 三洋电机株式会社 | 显示装置 |
JP2008009364A (ja) * | 2006-06-29 | 2008-01-17 | Lg Philips Lcd Co Ltd | ゲートパルス変調信号発生回路及びこれを含む液晶表示装置 |
JP2008077034A (ja) * | 2006-09-22 | 2008-04-03 | Samsung Sdi Co Ltd | 走査駆動部、走査信号の駆動方法、および走査駆動部を備えた有機電界発光表示装置 |
JP2008122939A (ja) * | 2006-10-17 | 2008-05-29 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ並びに表示装置 |
JP2008216961A (ja) * | 2007-03-02 | 2008-09-18 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその駆動回路 |
JP2009188749A (ja) * | 2008-02-06 | 2009-08-20 | Sony Corp | インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路 |
JP2009188867A (ja) * | 2008-02-08 | 2009-08-20 | Sony Corp | ブートストラップ回路 |
JP2009188748A (ja) * | 2008-02-06 | 2009-08-20 | Sony Corp | インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路 |
JPWO2008059631A1 (ja) * | 2006-11-17 | 2010-02-25 | パナソニック株式会社 | マルチ位相レベルシフトシステム |
JP2010049791A (ja) * | 2009-11-16 | 2010-03-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、シフトレジスタ、電子機器 |
US7812787B2 (en) | 2004-10-25 | 2010-10-12 | Samsung Mobile Display Co., Ltd. | Light emitting display and driving method thereof |
US7920118B2 (en) | 2006-04-18 | 2011-04-05 | Samsung Mobile Display Co., Ltd. | Scan driving circuit comprising a plurality of stages, each stage configured to receive multiple clocks |
US7932888B2 (en) | 2006-10-17 | 2011-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
US8040302B2 (en) | 2004-05-25 | 2011-10-18 | Samsung Mobile Display Co., Ltd. | Display with multiple pixels sharing a data line and driving method thereof |
WO2012157186A1 (en) * | 2011-05-13 | 2012-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2013048425A (ja) * | 2012-09-13 | 2013-03-07 | Sony Corp | ブートストラップ回路 |
US8395564B2 (en) | 2004-05-25 | 2013-03-12 | Samsung Display Co., Ltd. | Display, and display panel and driving method thereof |
US8847933B2 (en) | 2011-11-30 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2016174395A (ja) * | 2014-07-24 | 2016-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2002
- 2002-05-27 JP JP2002152745A patent/JP2003101394A/ja not_active Withdrawn
Cited By (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004040809A (ja) * | 2002-07-09 | 2004-02-05 | Au Optronics Corp | 低電圧クロック信号を用いる連続パルス列発生器 |
JP2004226429A (ja) * | 2003-01-17 | 2004-08-12 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および電子機器 |
US8798226B2 (en) | 2003-01-17 | 2014-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and electronic equipment |
CN100357995C (zh) * | 2003-06-30 | 2007-12-26 | 三洋电机株式会社 | 显示装置 |
US8395564B2 (en) | 2004-05-25 | 2013-03-12 | Samsung Display Co., Ltd. | Display, and display panel and driving method thereof |
US8040302B2 (en) | 2004-05-25 | 2011-10-18 | Samsung Mobile Display Co., Ltd. | Display with multiple pixels sharing a data line and driving method thereof |
US7812787B2 (en) | 2004-10-25 | 2010-10-12 | Samsung Mobile Display Co., Ltd. | Light emitting display and driving method thereof |
JP2006145923A (ja) * | 2004-11-22 | 2006-06-08 | Sanyo Electric Co Ltd | 表示装置 |
JP2006146094A (ja) * | 2004-11-25 | 2006-06-08 | Sanyo Electric Co Ltd | 表示装置 |
JP2006352090A (ja) * | 2005-05-20 | 2006-12-28 | Semiconductor Energy Lab Co Ltd | 半導体回路並びに表示装置及び該表示装置を具備する電子機器 |
JP2006351171A (ja) * | 2005-06-13 | 2006-12-28 | Samsung Electronics Co Ltd | シフトレジスタ及びこれを備える表示装置 |
JP2007072463A (ja) * | 2005-09-07 | 2007-03-22 | Samsung Electronics Co Ltd | 表示装置の駆動装置及びこれを含む表示装置 |
US7920118B2 (en) | 2006-04-18 | 2011-04-05 | Samsung Mobile Display Co., Ltd. | Scan driving circuit comprising a plurality of stages, each stage configured to receive multiple clocks |
US7679597B2 (en) | 2006-04-18 | 2010-03-16 | Samsung Mobile Display Co., Ltd. | Scan driving circuit and organic light emitting display using the same |
KR100776511B1 (ko) * | 2006-04-18 | 2007-11-16 | 삼성에스디아이 주식회사 | 주사구동회로 및 이를 이용한 유기발광표시장치 |
JP2008009364A (ja) * | 2006-06-29 | 2008-01-17 | Lg Philips Lcd Co Ltd | ゲートパルス変調信号発生回路及びこれを含む液晶表示装置 |
US7817172B2 (en) | 2006-06-29 | 2010-10-19 | Lg Display Co., Ltd. | Circuit for generating gate pulse modulation signal and liquid crystal display device having the same |
JP4699983B2 (ja) * | 2006-06-29 | 2011-06-15 | エルジー ディスプレイ カンパニー リミテッド | ゲートパルス変調信号発生回路及びこれを含む液晶表示装置 |
JP2008077034A (ja) * | 2006-09-22 | 2008-04-03 | Samsung Sdi Co Ltd | 走査駆動部、走査信号の駆動方法、および走査駆動部を備えた有機電界発光表示装置 |
US8130183B2 (en) | 2006-09-22 | 2012-03-06 | Samsung Mobile Display Co., Ltd. | Scan driver and scan signal driving method and organic light emitting display using the same |
US9064753B2 (en) | 2006-10-17 | 2015-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
US8766901B2 (en) | 2006-10-17 | 2014-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
US8508459B2 (en) | 2006-10-17 | 2013-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
JP2008122939A (ja) * | 2006-10-17 | 2008-05-29 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ並びに表示装置 |
US7932888B2 (en) | 2006-10-17 | 2011-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register, and display device |
JP4550139B2 (ja) * | 2006-11-17 | 2010-09-22 | パナソニック株式会社 | マルチ位相レベルシフトシステム |
JPWO2008059631A1 (ja) * | 2006-11-17 | 2010-02-25 | パナソニック株式会社 | マルチ位相レベルシフトシステム |
JP2008216961A (ja) * | 2007-03-02 | 2008-09-18 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその駆動回路 |
US8416157B2 (en) | 2007-03-02 | 2013-04-09 | Samsung Display Co., Ltd. | Organic light emitting display and driving circuit thereof |
JP2009188749A (ja) * | 2008-02-06 | 2009-08-20 | Sony Corp | インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路 |
JP2009188748A (ja) * | 2008-02-06 | 2009-08-20 | Sony Corp | インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路 |
KR101556573B1 (ko) | 2008-02-08 | 2015-10-01 | 소니 주식회사 | 부트스트랩 회로 |
JP2009188867A (ja) * | 2008-02-08 | 2009-08-20 | Sony Corp | ブートストラップ回路 |
JP2010049791A (ja) * | 2009-11-16 | 2010-03-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、シフトレジスタ、電子機器 |
US9412291B2 (en) | 2011-05-13 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US9886905B2 (en) | 2011-05-13 | 2018-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2019056925A (ja) * | 2011-05-13 | 2019-04-11 | 株式会社半導体エネルギー研究所 | 表示装置 |
US10395593B2 (en) | 2011-05-13 | 2019-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US11081048B2 (en) | 2011-05-13 | 2021-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
WO2012157186A1 (en) * | 2011-05-13 | 2012-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US8847933B2 (en) | 2011-11-30 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2013048425A (ja) * | 2012-09-13 | 2013-03-07 | Sony Corp | ブートストラップ回路 |
US12027535B2 (en) | 2014-07-24 | 2024-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a capacitor and a plurality of overlapping openings in the conductive layers |
JP2016174395A (ja) * | 2014-07-24 | 2016-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US10608015B2 (en) | 2014-07-24 | 2020-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising driver circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6746768B2 (ja) | 半導体装置 | |
JP2003101394A (ja) | パルス出力回路、シフトレジスタ、および表示装置 | |
KR100832252B1 (ko) | 펄스 출력 회로 | |
JP2002328643A (ja) | 表示装置の駆動回路 | |
JP4339828B2 (ja) | 半導体装置 | |
JP6691185B2 (ja) | 半導体装置 | |
JP6584701B2 (ja) | 半導体装置 | |
JP2010061800A (ja) | パルス出力回路、表示装置 | |
JP2020035509A (ja) | 半導体装置 | |
JP2018129112A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050526 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050729 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20050729 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20050913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060214 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060428 |