JP2013048425A - ブートストラップ回路 - Google Patents
ブートストラップ回路 Download PDFInfo
- Publication number
- JP2013048425A JP2013048425A JP2012201104A JP2012201104A JP2013048425A JP 2013048425 A JP2013048425 A JP 2013048425A JP 2012201104 A JP2012201104 A JP 2012201104A JP 2012201104 A JP2012201104 A JP 2012201104A JP 2013048425 A JP2013048425 A JP 2013048425A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- source
- drain region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】同一導電型の第1乃至第4TRから構成され、第1TRにおいて、一方のS/D領域は第2TRの一方のS/D領域に接続され、他方のS/D領域には、2相のクロックのうち一方のクロックが印加され、ゲート電極は、第3TRの一方のS/D領域に接続され、第2TRにおいて、他方のS/D領域は電圧供給線に接続され、第3TRにおいて、他方のS/D領域には入力信号が印加され、ゲート電極には他方のクロックが印加され、第1TRのゲート電極と第3TRの一方のS/D領域とは、第3TRがオフ状態になると浮遊状態となるノード部を構成し、第4TRにおいて、一方のS/D領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第2TRのゲート電極とが接続されており、他方のS/D領域は入力信号が印加され、ゲート電極には他方のクロックが印加される。
【選択図】 図9
Description
この期間においては、入力信号IN1はローレベル、クロックCK1はローレベル、クロックCK2はハイレベルである。第1トランジスタTr1のゲート電極にはオン状態の第3トランジスタTr3を介してローレベルの入力信号IN1が印加される。従って、ノード部P1の電位はローレベルであり、第1トランジスタTr1はオフ状態である。一方、第2トランジスタTr2はオン状態である。これにより、出力部OUT1は、オン状態の第2トランジスタTr2を介して電圧Vssが印加された状態であり、ローレベルである。
この期間においては、クロックCK1はハイレベル、クロックCK2はローレベルである。第3トランジスタTr3がオフ状態となるので、ノード部P1は、[期間−T1]における電位を保った状態(即ち、ローレベルを保った状態)で、浮遊状態となる。これにより、第1トランジスタTr1はオフ状態を保つ。一方、第2トランジスタTr2はオン状態からオフ状態となる。これにより、出力部OUT1は図示せぬ容量負荷に接続された状態で浮遊状態となる。従って、出力部OUT1は、[期間−T1]における電位を保った状態(即ち、ローレベルを保った状態)で、浮遊状態となる。
この期間においては、入力信号IN1はハイレベル、クロックCK1はローレベル、クロックCK2はハイレベルである。第3トランジスタTr3はオン状態となり、ノード部P1にはハイレベル状態の入力信号IN1が印加されるので、ノード部P1の電位は上昇する。しかしながら、ノード部P1の電位が(Vdd−Vth3)に達すると、第3トランジスタTr3はオフ状態となる。ノード部P1は、電位(Vdd−Vth3)を保った状態で浮遊状態となる。第1トランジスタTr1と第2トランジスタTr2とはオン状態にある。第1トランジスタTr1の他方のソース/ドレイン領域には、ローレベル(Vss)状態のクロックCK1が印加されており、第2トランジスタTr2の他方のソース/ドレイン領域には、電圧Vssが印加されている。従って、出力部OUT1は電圧Vssが印加された状態であり、ローレベルである。
この期間においては、入力信号IN1はローレベル、クロックCK1はハイレベル、クロックCK2はローレベルである。クロックCK2はローレベルなので、第2トランジスタTr2はオフ状態となり、第3トランジスタTr3はオフ状態を保つ。ノード部P1は浮遊状態にあると共に、第1トランジスタTr1はオン状態にある。従って、クロックCK1がハイレベル状態にあると出力部OUT1の電位は上昇する。このとき、第1トランジスタTr1のゲート容量等を介したブートストラップ動作により、ノード部P1の電位はVdd以上に持ち上げられる。従って、出力部OUT1のハイレベルとしてVddを取り出すことができる。
この期間においては、入力信号IN1はローレベル、クロックCK1はローレベル、クロックCK2はハイレベルである。クロックCK2がハイレベルになると第2トランジスタTr2と第3トランジスタTr3がオン状態となる。オン状態の第2トランジスタTr2を介して、電圧Vssが出力部OUT1に印加される。これにより、出力部OUT1はローレベルにリセットされる。また、オン状態の第3トランジスタTr3を介して、ノード部P1にローレベルの入力信号IN1が印加されるので、ノード部P1もローレベルにリセットされる。
この期間においては、入力信号IN1はローレベル、クロックCK1はハイレベル、クロックCK2はローレベルである。この期間の動作は、基本的に上述した[期間−T2]と同様の動作である。第3トランジスタTr3がオフ状態となるので、ノード部P1は、ローレベルを保った状態で浮遊状態となる。これにより、第1トランジスタTr1はオフ状態を保つ。一方、第2トランジスタTr2はオン状態からオフ状態となる。これにより、出力部OUT1は、ローレベルを保った状態で浮遊状態となる。
第1トランジスタにおいては、
(A−1)一方のソース/ドレイン領域は、第2トランジスタの一方のソース/ドレイン領域に接続され、出力部を構成し、
(A−2)他方のソース/ドレイン領域には、2相のクロックのうち一方のクロックが印加され、
(A−3)ゲート電極は、第3トランジスタの一方のソース/ドレイン領域に接続されており、
第2トランジスタにおいては、
(B−1)他方のソース/ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第3トランジスタにおいては、
(C−1)他方のソース/ドレイン領域には、入力信号が印加され、
(C−2)ゲート電極には、2相のクロックのうち他方のクロックが印加され、
第1トランジスタのゲート電極と第3トランジスタの一方のソース/ドレイン領域とは、第3トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路に関する。
第4トランジスタにおいては、
(D−1)一方のソース/ドレイン領域は、第1トランジスタのゲート電極に接続されており、
(D−2)他方のソース/ドレイン領域は、第3トランジスタの一方のソース/ドレイン領域に接続されており、
(D−3)ゲート電極は、所定の第2の電圧が印加される第2電圧供給線に接続されており、
容量部は、第3トランジスタの一方のソース/ドレイン領域と第4トランジスタの他方のソース/ドレイン領域とが接続された部分と、電圧供給線との間に接続されている構成とすることができる。この構成によれば、第3トランジスタがオフ状態になると浮遊状態となるノード部が、第4トランジスタによって分割される。第2の電圧の値を、ブートストラップ動作において第4トランジスタがオフ状態となるように設定することにより、ブートストラップ動作において、容量部はノード部から切り離された状態となる。これにより、ノード部と電圧供給線との間に容量部を接続しても、ブートストラップゲインが低下することはないといった利点を有する。
第4トランジスタにおいては、
(C−1)一方のソース/ドレイン領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第2トランジスタのゲート電極とが接続されており、
(C−2)他方のソース/ドレイン領域は、入力信号が印加され、
(C−3)ゲート電極には、2相のクロックのうち他方のクロックが印加される、
ことを特徴とする。所定の動作時において、反転回路の出力によって第2トランジスタのオン状態が維持されることにより、第2トランジスタの他のソース/ドレイン領域から出力部への電圧印加状態が維持される。これにより、ノード部の変動に起因して起こる第1トランジスタのリークによる出力部の電圧変動を低減することができる。ここで、第4トランジスタの一方のソース/ドレイン領域と反転回路の入力側とが接続された部分と電圧供給線との間に、容量部が接続されている構成とすることができる。容量部は、反転回路の入力側の保持容量として作用するので、反転回路の動作をより安定なものとすることができる。上述した好ましい構成を含む本発明の第3の態様に係るブートストラップ回路にあっては、第4トランジスタの一方のソース/ドレイン領域と反転回路の入力側とが接続された部分と第1トランジスタの他方のソース/ドレイン領域との間に、容量部が接続されている構成とすることもできる。
各回路部においては、
(D−1)第4トランジスタのゲート電極は、第5トランジスタの一方のソース/ドレイン領域に接続されており、
(D−2)第5トランジスタの他方のソース/ドレイン領域には、入力信号が印加され、
2相のクロックのうち一方のクロックは、直列に接続された各第4トランジスタを介して、第1トランジスタの他方のソース/ドレイン領域に印加される、
ことを特徴とする。ここで、出力部と、第4トランジスタのゲート電極と第5トランジスタの一方のソース/ドレイン領域とが接続された部分との間に、容量部が接続されている構成とすることができる。上述した好ましい構成を含む本発明の第4の態様に係るブートストラップ回路にあっては、第4トランジスタ及び第5トランジスタから成る回路部においてもブートストラップ動作が起こる。換言すれば、第4の態様に係るブートストラップ回路は、ブートストラップ動作が起こる回路部分が複数並列に接続された構成を備えている。この構成によれば、第3トランジスタがオフ状態にあるときのノード部における電位の変動が抑制され、クロックに起因するノード部の電位変化が抑制される。
(A−1)一方のソース/ドレイン領域は、第2トランジスタTr2の一方のソース/ドレイン領域に接続され、出力部OUT1を構成し、
(A−2)他方のソース/ドレイン領域には、2相のクロックCK1,CK2のうち一方のクロック(ここではCK1)が印加され、
(A−3)ゲート電極は、第3トランジスタTr3の一方のソース/ドレイン領域に接続されており、
第2トランジスタTr2においては、
(B−1)他方のソース/ドレイン領域は、所定の電圧Vss(例えば0ボルト)が印加される電圧供給線PS1に接続されており、
第3トランジスタTr3においては、
(C−1)他方のソース/ドレイン領域には、入力信号IN1が印加され、
(C−2)ゲート電極には、2相のクロックCK1,CK2のうち他方のクロック(ここではCK2)が印加され、
第1トランジスタTr1のゲート電極と第3トランジスタTr3の一方のソース/ドレイン領域とは、第3トランジスタTr3がオフ状態になると浮遊状態となるノード部P1を構成するブートストラップ回路である。
(1)走査回路101、
(2)信号出力回路102、
(3)第1の方向にN個、第1の方向とは異なる第2の方向(具体的には、第1の方向に直交する方向)にM個、合計N×M個の、2次元マトリクス状に配列され、それぞれが発光部ELP、及び、発光部ELPを駆動するための駆動回路を備えている有機EL素子10、
(4)走査回路101に接続され、第1の方向に延びるM本の走査線SCL、
(5)信号出力回路102に接続され、第2の方向に延びるN本のデータ線DTL、
(6)電源部100、
を備えている。尚、図2においては、便宜のため3×3個の有機EL素子10を示したが、これは単なる例示に過ぎない。走査回路101、有機EL素子10、走査線SCL、データ線DTL等は、ガラス等から成る図示せぬ基板上に形成されている。
(D−1)一方のソース/ドレイン領域は、第1トランジスタTr1のゲート電極に接続されており、
(D−2)他方のソース/ドレイン領域は、第3トランジスタTr3の一方のソース/ドレイン領域に接続されており、
(D−3)ゲート電極は、所定の第2の電圧(ここでは電圧Vdd)が印加される第2電圧供給線PS2に接続されており、
容量部は、第3トランジスタTr3の一方のソース/ドレイン領域と第4トランジスタTr24の他方のソース/ドレイン領域とが接続された部分と、電圧供給線PS1との間に接続されている。以上の点を除く他、ブートストラップ回路の構成は実施例1において説明したと同様である。
(A−1)一方のソース/ドレイン領域は、第2トランジスタTr2の一方のソース/ドレイン領域に接続され、出力部OUT1を構成し、
(A−2)他方のソース/ドレイン領域には、2相のクロックCK1,CK2のうち一方のクロック(ここではCK1)が印加され、
(A−3)ゲート電極は、第3トランジスタTr3の一方のソース/ドレイン領域に接続されており、
第2トランジスタTr2においては、
(B−1)他方のソース/ドレイン領域は、所定の電圧Vss(例えば0ボルト)が印加される電圧供給線PS1に接続されており、
第3トランジスタTr3においては、
(C−1)他方のソース/ドレイン領域には、入力信号IN1が印加され、
(C−2)ゲート電極には、2相のクロックCK1,CK2のうち他方のクロック(ここではCK2)が印加され、
第1トランジスタTr1のゲート電極と第3トランジスタTr3の一方のソース/ドレイン領域とは、第3トランジスタTr3がオフ状態になると浮遊状態となるノード部P1を構成するブートストラップ回路である。
(A−1)一方のソース/ドレイン領域は、第2トランジスタTr2の一方のソース/ドレイン領域に接続され、出力部OUT1を構成し、
(A−2)他方のソース/ドレイン領域には、2相のクロックCK1,CK2のうち一方のクロック(ここではCK1)が印加され、
(A−3)ゲート電極は、第3トランジスタTr3の一方のソース/ドレイン領域に接続されており、
第2トランジスタTr2においては、
(B−1)他方のソース/ドレイン領域は、所定の電圧Vss(例えば0ボルト)が印加される電圧供給線PS1に接続されており、
第3トランジスタTr3においては、
(C−1)他方のソース/ドレイン領域には、入力信号IN1が印加され、
(C−2)ゲート電極には、2相のクロックCK1,CK2のうち他方のクロック(ここではCK2)が印加され、
第1トランジスタTr1のゲート電極と第3トランジスタTr3の一方のソース/ドレイン領域とは、第3トランジスタTr3がオフ状態になると浮遊状態となるノード部P1を構成するブートストラップ回路である。
第4トランジスタTr44においては、
(C−1)一方のソース/ドレイン領域は、反転回路B41の入力側に接続されると共に、該反転回路B41の出力側と第2トランジスタTr2のゲート電極とが接続されており、
(C−2)他方のソース/ドレイン領域は、入力信号が印加され、
(C−3)ゲート電極には、2相のクロックCK1,CK2のうち他方のクロック(ここではCK2)が印加される。
トランジスタQn_1においては、
(A−1)一方のソース/ドレイン領域は、トランジスタQn_2の一方のソース/ドレイン領域に接続され、出力部OUTを構成し、
トランジスタQn_2においては、
(B−1)他方のソース/ドレイン領域は第2電圧供給線PS2に接続されており、
(B−2)ゲート電極は、トランジスタQn_3の一方のソース/ドレイン領域に接続されており、
トランジスタQn_3においては、
(C−1)ゲート電極は他方のソース/ドレイン領域に接続されている、
インバータ回路である。
(A−1)一方のソース/ドレイン領域は、第2トランジスタTr2の一方のソース/ドレイン領域に接続され、出力部OUT1を構成し、
(A−2)他方のソース/ドレイン領域には、2相のクロックCK1,CK2のうち一方のクロック(ここではCK1)が印加され、
(A−3)ゲート電極は、第3トランジスタTr3の一方のソース/ドレイン領域に接続されており、
第2トランジスタTr2においては、
(B−1)他方のソース/ドレイン領域は、所定の電圧Vss(例えば0ボルト)が印加される電圧供給線PS1に接続されており、
第3トランジスタTr3においては、
(C−1)他方のソース/ドレイン領域には、入力信号IN1が印加され、
(C−2)ゲート電極には、2相のクロックCK1,CK2のうち他方のクロック(ここではCK2)が印加され、
第1トランジスタTr1のゲート電極と第3トランジスタTr3の一方のソース/ドレイン領域とは、第3トランジスタTr3がオフ状態になると浮遊状態となるノード部P1を構成するブートストラップ回路である。
各回路部においては、
(D−1)第4トランジスタTr74のゲート電極は、第5トランジスタTr75の一方のソース/ドレイン領域に接続されており、
(D−2)第5トランジスタTr75の他方のソース/ドレイン領域には、入力信号IN1が印加され、
2相のクロックCK1,CK2のうち一方のクロック(ここではCK1)は、直列に接続された各第4トランジスタTr74を介して、第1トランジスタTr1の他方のソース/ドレイン領域に印加される。また、出力部OUT1と、第4トランジスタのゲート電極と第5トランジスタの一方のソース/ドレイン領域とが接続された部分との間に、ブートストラップ補完容量として容量部Cbが接続されている。
Claims (5)
- 同一導電型の第1トランジスタ、第2トランジスタ、及び、第3トランジスタから構成され、
第1トランジスタにおいては、
(A−1)一方のソース/ドレイン領域は、第2トランジスタの一方のソース/ドレイン領域に接続され、出力部を構成し、
(A−2)他方のソース/ドレイン領域には、2相のクロックのうち一方のクロックが印加され、
(A−3)ゲート電極は、第3トランジスタの一方のソース/ドレイン領域に接続されており、
第2トランジスタにおいては、
(B−1)他方のソース/ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第3トランジスタにおいては、
(C−1)他方のソース/ドレイン領域には、入力信号が印加され、
(C−2)ゲート電極には、2相のクロックのうち他方のクロックが印加され、
第1トランジスタのゲート電極と第3トランジスタの一方のソース/ドレイン領域とは、第3トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路であって、
ブートストラップ回路は、同一導電型の第4トランジスタを更に備えており、
第4トランジスタにおいては、
(C−1)一方のソース/ドレイン領域は、反転回路の入力側に接続されると共に、該反転回路の出力側と第2トランジスタのゲート電極とが接続されており、
(C−2)他方のソース/ドレイン領域は、入力信号が印加され、
(C−3)ゲート電極には、2相のクロックのうち他方のクロックが印加される、
ブートストラップ回路。 - 第4トランジスタの一方のソース/ドレイン領域と反転回路の入力側とが接続された部分と電圧供給線との間に、容量部が接続されている請求項1に記載のブートストラップ回路。
- 第4トランジスタの一方のソース/ドレイン領域と反転回路の入力側とが接続された部分と第1トランジスタの他方のソース/ドレイン領域との間に、容量部が接続されている請求項1に記載のブートストラップ回路。
- 同一導電型の第1トランジスタ、第2トランジスタ、及び、第3トランジスタから構成され、
第1トランジスタにおいては、
(A−1)一方のソース/ドレイン領域は、第2トランジスタの一方のソース/ドレイン領域に接続され、出力部を構成し、
(A−2)他方のソース/ドレイン領域には、2相のクロックのうち一方のクロックが印加され、
(A−3)ゲート電極は、第3トランジスタの一方のソース/ドレイン領域に接続されており、
第2トランジスタにおいては、
(B−1)他方のソース/ドレイン領域は、所定の電圧が印加される電圧供給線に接続されており、
第3トランジスタにおいては、
(C−1)他方のソース/ドレイン領域には、入力信号が印加され、
(C−2)ゲート電極には、2相のクロックのうち他方のクロックが印加され、
第1トランジスタのゲート電極と第3トランジスタの一方のソース/ドレイン領域とは、第3トランジスタがオフ状態になると浮遊状態となるノード部を構成するブートストラップ回路であって、
第2トランジスタのゲート電極には、2相のクロックのうち他方のクロックが印加され、
ブートストラップ回路は、更に、同一導電型の第4トランジスタ及び第5トランジスタから成る回路部を少なくとも1つ備えており、
各回路部においては、
(D−1)第4トランジスタのゲート電極は、第5トランジスタの一方のソース/ドレイン領域に接続されており、
(D−2)第5トランジスタの他方のソース/ドレイン領域には、入力信号が印加され、
2相のクロックのうち一方のクロックは、直列に接続された各第4トランジスタを介して、第1トランジスタの他方のソース/ドレイン領域に印加される、
ブートストラップ回路。 - 出力部と、第4トランジスタのゲート電極と第5トランジスタの一方のソース/ドレイン領域とが接続された部分との間に、容量部が接続されている請求項4に記載のブートストラップ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012201104A JP5397517B2 (ja) | 2012-09-13 | 2012-09-13 | ブートストラップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012201104A JP5397517B2 (ja) | 2012-09-13 | 2012-09-13 | ブートストラップ回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008028559A Division JP5125569B2 (ja) | 2008-02-08 | 2008-02-08 | ブートストラップ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013048425A true JP2013048425A (ja) | 2013-03-07 |
JP5397517B2 JP5397517B2 (ja) | 2014-01-22 |
Family
ID=48011153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012201104A Active JP5397517B2 (ja) | 2012-09-13 | 2012-09-13 | ブートストラップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5397517B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150012095A (ko) * | 2013-07-24 | 2015-02-03 | 삼성디스플레이 주식회사 | 주사 구동 장치 및 이를 이용한 유기발광표시장치 |
WO2016158745A1 (ja) * | 2015-04-02 | 2016-10-06 | シャープ株式会社 | 表示装置 |
WO2019058538A1 (ja) * | 2017-09-25 | 2019-03-28 | シャープ株式会社 | 表示装置およびその駆動方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09246936A (ja) * | 1995-03-27 | 1997-09-19 | Casio Comput Co Ltd | 半導体装置およびこれを用いた表示駆動装置 |
JP2001014881A (ja) * | 1999-07-01 | 2001-01-19 | Casio Comput Co Ltd | シフトレジスタ及び電子装置 |
JP2003101394A (ja) * | 2001-05-29 | 2003-04-04 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および表示装置 |
JP2004226429A (ja) * | 2003-01-17 | 2004-08-12 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および電子機器 |
JP2008299941A (ja) * | 2007-05-30 | 2008-12-11 | Casio Comput Co Ltd | シフトレジスタ回路及び表示装置 |
JP2009049985A (ja) * | 2007-08-20 | 2009-03-05 | Au Optronics Corp | 電子回路のブートストラップポイント電圧を低下する方法、及びその方法を用いた装置 |
-
2012
- 2012-09-13 JP JP2012201104A patent/JP5397517B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09246936A (ja) * | 1995-03-27 | 1997-09-19 | Casio Comput Co Ltd | 半導体装置およびこれを用いた表示駆動装置 |
JP2001014881A (ja) * | 1999-07-01 | 2001-01-19 | Casio Comput Co Ltd | シフトレジスタ及び電子装置 |
JP2003101394A (ja) * | 2001-05-29 | 2003-04-04 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および表示装置 |
JP2004226429A (ja) * | 2003-01-17 | 2004-08-12 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および電子機器 |
JP2008299941A (ja) * | 2007-05-30 | 2008-12-11 | Casio Comput Co Ltd | シフトレジスタ回路及び表示装置 |
JP2009049985A (ja) * | 2007-08-20 | 2009-03-05 | Au Optronics Corp | 電子回路のブートストラップポイント電圧を低下する方法、及びその方法を用いた装置 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150012095A (ko) * | 2013-07-24 | 2015-02-03 | 삼성디스플레이 주식회사 | 주사 구동 장치 및 이를 이용한 유기발광표시장치 |
JP2015026051A (ja) * | 2013-07-24 | 2015-02-05 | 三星ディスプレイ株式會社Samsung Display Co.,Ltd. | 走査駆動装置、および有機発光表示装置 |
KR101990568B1 (ko) * | 2013-07-24 | 2019-06-19 | 삼성디스플레이 주식회사 | 주사 구동 장치 및 이를 이용한 유기발광표시장치 |
WO2016158745A1 (ja) * | 2015-04-02 | 2016-10-06 | シャープ株式会社 | 表示装置 |
CN107533825A (zh) * | 2015-04-02 | 2018-01-02 | 夏普株式会社 | 显示装置 |
US10522090B2 (en) | 2015-04-02 | 2019-12-31 | Sharp Kabushiki Kaisha | Display device including output control circuits |
WO2019058538A1 (ja) * | 2017-09-25 | 2019-03-28 | シャープ株式会社 | 表示装置およびその駆動方法 |
US10679558B2 (en) | 2017-09-25 | 2020-06-09 | Sharp Kabushiki Kaisha | Display device |
Also Published As
Publication number | Publication date |
---|---|
JP5397517B2 (ja) | 2014-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5125569B2 (ja) | ブートストラップ回路 | |
US10347180B2 (en) | Organic light-emitting pixel driving circuit, driving method thereof, and organic light-emitting display panel | |
US6970530B1 (en) | High-reliability shift register circuit | |
TWI416462B (zh) | 位準移位電路,信號驅動電路,顯示裝置及電子裝置 | |
US8885792B2 (en) | Shift register and row-scan driving circuit | |
TWI459352B (zh) | 顯示器 | |
CN109754749B (zh) | 栅极驱动电路以及包括该栅极驱动电路的显示装置 | |
JP2009094927A (ja) | バッファ、レベルシフト回路及び表示装置 | |
US11335271B2 (en) | Pixel circuit, driving method, and display device | |
JP5078223B2 (ja) | 有機el画素回路 | |
JP5433966B2 (ja) | シフトレジスタおよびそれを用いた表示装置 | |
KR102277128B1 (ko) | 스캔 드라이버 및 이를 포함하는 표시 장치 | |
JP5245678B2 (ja) | 信号シフト装置、シフトレジスタ、電子機器及び信号シフト装置の駆動方法 | |
KR20140139757A (ko) | 시프트 회로, 시프트 레지스터 및 표시장치 | |
JP5540430B2 (ja) | 走査線駆動回路、表示装置及び走査線駆動方法 | |
JP5397517B2 (ja) | ブートストラップ回路 | |
JP2010238323A (ja) | シフトレジスタ及び電子機器 | |
JP2006106141A (ja) | 有機el画素回路 | |
US20230352110A1 (en) | Shift register and control method therefor, gate drive circuit, and display panel | |
JP2014153532A (ja) | 表示装置及び駆動回路 | |
JP6561381B2 (ja) | レジスタ回路、駆動回路および表示装置 | |
JP2014085648A (ja) | 表示装置及び駆動回路 | |
JP2009017076A (ja) | バッファ回路及び表示装置 | |
JP2015060100A (ja) | 表示装置及び駆動回路 | |
CN110675814B (zh) | 一种oled像素补偿电路及像素电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20130215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130913 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130924 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131007 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5397517 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |